JP5717408B2 - 注入同期発振器 - Google Patents
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Description
注入同期発振器の自励発振周波数をf’とし、f’にほぼ等しい周波数をfとし、f/Nの周波数の基準信号より生成されたパルス信号を発振器に注入し、発振器の出力周波数をfに同期させる。このとき、発振器からの出力信号の位相雑音は、基準信号の位相雑音から20log(N)dB増加した値となり、逓倍数Nのみで決定される。つまり、位相雑音の低い基準信号を用いることで、低位相雑音の出力信号が得られる(例えば、非特許文献1参照)。
実施の形態1.
図1は、この発明の実施の形態1に係る注入同期発振器の構成図である。
この発明の実施の形態1に係る注入同期発振器は、発振器6の自励発振周波数f’に略同じ周波数fを逓倍数Nで除算した値の周波数の基準信号が入力される基準信号入力端子1と、基準信号入力端子1に入力が接続されるとともに基準信号によりトリガーされてパルスを発生するパルス発生回路2と、パルス発生回路2が発生するパルスを遅延時間M/(2×f)(但し、Mは1を超え且つ2N未満の整数)だけ遅延する遅延回路4aと、パルス発生回路2が発生するパルスと遅延回路4aが出力するパルスとの排他的論理和を出力するXOR回路5と、XOR回路5から出力される電荷が注入されて発振し出力信号を出力する発振器6と、を備える。尚、遅延回路4aとXOR回路5とから基準信号の1つの周期内に含まれるパルスの数を2倍以上に増やすパルス数増倍回路3が構成される。
基準信号としては周波数f’に略同じ周波数fHzとすると、周波数f/8のパルス信号がパルス発生回路2に入力される。
パルス発生回路2では、基準信号の立ち上がりに同期してパルス幅1/(2×f)のパルスを発生する。尚、ここでは基準信号の立ち上がりに同期してパルスを出力する動作としたが,立ち下がり同期でも良いし,立ち上がりと立ち下がりの両方に同期してパルスを出力しても良い。
遅延回路4aでは、遅延時間がT1に設定されており、遅延時間T1は2/fと設定されている。従って、入力されたパルスは遅延時間T1だけ遅延されて出力される。
図3は、この発明の実施の形態2に係る注入同期発振器の構成図である。
この発明の実施の形態2に係る注入同期発振器は、この発明の実施の形態1に係る注入同期発振器とパルス数増倍回路3Bが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記し説明を省略する。
この発明の実施の形態2に係るパルス数増倍回路3Bは、この発明の実施の形態1に係るパルス数増倍回路3に遅延回路4aの遅延時間T1と異なる遅延時間T2の遅延回路4bを追加し、且つ2入力のXOR回路5の代りに3入力の排他的論理和の演算を行うXOR回路5Bを備える。
XOR回路5Bでは、パルス発生回路2から直接入力されたパルスと遅延回路4a、4bでそれぞれ遅延されたパルスの3つのパルスが入力され、3入力の排他的論理和の演算が施される。3入力の排他的論理和の演算では、入力されるパルスが1つだけ入力されたときパルスを出力し、2つまたは3つのパルスが同時に入力されたときにはパルスを出力しない。
そして、XOR回路5Bから基準信号の1つの周期内に2つのパルスが含まれる注入信号が発振器6に注入される。
尚、この発明の実施の形態2に係る注入同期発振器では、遅延時間の異なる2つの遅延回路4a、4bを備えているが、遅延時間がそれぞれ異なる3つ以上の遅延回路を備えても良い。
また、パルス発生回路2から直接XOR回路5Bに入力しているが、分岐された経路の全てに遅延時間がそれぞれ異なる遅延回路を備えても同様な効果が得られる。
この発明の実施の形態1に係る注入同期発振器には、次に述べるような問題点がある。遅延回路4aの遅延時間T1が、上述のM/(2×f)(但し、Mは1を超え且つ2N未満の整数)の値からずれた場合、発振器6への注入信号が、出力信号と位相まで含めた完全同期とならなくなる。このため、出力信号が基準信号の周期で変調され出力信号のスプリアスが大きくなったり、場合によっては同期そのものが不可能になったりする可能性がある。つまり、遅延回路の遅延時間を予め出力信号の周期に合わせて適切な値に設定する必要がある。
この発明の実施の形態3に係る注入同期発振器は、この発明の実施の形態1に係る注入同期発振器とパルス数増倍回路3の代りにパルス数増倍回路3Cを備え、さらに制御電圧生成回路20を備えたことが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記し説明を省略する。
この発明の実施の形態3に係るパルス数増倍回路3Cは、遅延回路4aの代りに可変遅延回路8aを備える。そして、可変遅延回路8aは、入力される制御電圧に応じて遅延時間が可変されるので、パルス発生回路2から発生されて分岐されたパルスを遅延時間を変えて遅延する。
差分増幅回路11aでは、位相比較器10aから出力される位相差ψ1と位相比較器10bから出力される位相差ψ2の差分Δ1を算出し、差分Δ1が零に収束するように制御電圧を出力する。
LPF12aでは、差分増幅回路11aから出力される制御電圧の高周波成分を遮断して可変遅延回路8aに入力する。
多相出力周波数分周器9は、発振器6の出力信号を8分周し、1番目と3番目のタイミングの2つの信号φ1と信号φ2を出力する。この多相出力周波数分周器9は、入力信号に同期して出力信号を生成するため、信号φ1とφ2のタイミング差として、分周器入力信号の整数倍に正確に一致した値を生成することができる。
この2つの信号φ1、φ2を基準として負帰還がかかるように可変遅延回路8aの遅延が調整され、XOR回路5に入力される2つの信号θ1、θ2の遅延差ψ1、ψ2が、多相出力周波数分周器9の2つの信号φ1、φ2のタイミング差と等しくなるように収束する。
図5は、この発明の実施の形態4に係る注入同期発振器の構成図である。
この発明の実施の形態4に係る注入同期発振器は、この発明の実施の形態3に係る注入同期発振器とパルス数増倍回路3Dと制御電圧生成回路20Bが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記し説明を省略する。
この発明の実施の形態4に係るパルス数増倍回路3Dは、この発明の実施の形態3に係るパルス数増倍回路3Cにもう一つ可変遅延回路8aを追加し且つ2入力のXOR回路5の代りに3入力の排他的論理和の演算を行うXOR回路5Bを備えることが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記し説明を省略する。
3個の位相比較器10a、10b、10cは、XOR回路5Bに入力される3つの信号θ1、θ2、θ3それぞれと多相出力周波数分周器9から出力される3つの信号φ1、φ2、φ3それぞれとの位相差ψ1、ψ2、ψ3を算出する。
差分増幅回路11a、11bは、それぞれ位相比較器10aから出力される位相差ψ1を基準として、位相比較器10bから出力される位相差ψ2と位相比較器10cから出力される位相差ψ3との差分Δ1、Δ2を検出し、差分Δ1、Δ2をそれぞれ零になるよう制御電圧を生成する。
LPF12a、12bは、差分増幅回路11a、11bから出力される制御電圧の高周波成分をカットする。
なお、可変遅延回路、位相比較器、差分増幅回路、LPFの並列数を変えることで、さらにパルス数を増やし、実効的な逓倍数Nを小さくすることも可能である。
上述の実施の形態3、4に係る注入同期発振器では、出力信号のスプリアスを低減することができるが、注入同期発振器の特性上、完全にスプリアスを消去することは難しい。
この発明の実施の形態5に係る注入同期発振器は、この問題を解決することを目的としている。
この発明の実施の形態5に係る注入同期発振器は、この発明の実施の形態1に係る注入同期発振器に位相同期回路(Phase−Locked Loop:PLL)19を追加したことが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記し説明を省略する。尚、この発明の実施の形態2乃至4に係る注入同期発振器に対しても位相同期回路19を追加しても同様な効果を奏する。
位相同期回路19のループフィルタ16により、発振器6からの出力信号のキャリア近傍のスペクトルが抑圧されるため、出力端子7からはスプリアスの小さな出力信号を得ることができる。
尚、周波数分周器18の分周数は1以上の任意の値が選択できるが、位相雑音の観点から見れば、分周数が大きくなると位相同期回路19で発生する雑音の影響が大きくなるため、可能な限り分周数は小さいほうが好ましい。
図7は、この発明の実施の形態6に係る注入同期発振器の構成図である。
この発明の実施の形態6に係る注入同期発振器は、この発明の実施の形態3に係る注入同期発振器に位相同期回路(PLL)19を追加したことと多相出力周波数分周器9に位相同期回路19から出力される出力信号を入力することが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記し説明を省略する。尚、この発明の実施の形態4に係る注入同期発振器に対しても位相同期回路19を追加し、且つ多相出力周波数分周器9に位相同期回路19から出力される出力信号を入力しても同様な効果を奏する。
Claims (4)
- 注入される注入信号に同期して自励発振周波数の信号を発振する発振器を備える注入同期発振器において、
上記自励発振周波数と略同じ周波数fの逓倍数N分の1の周波数f/Nの基準信号が入力されるともに該基準信号にトリガーされてパルス幅1/(2×f)のパルスを生成するパルス発生回路と、
上記パルス発生回路で生成したパルスとタイミングが異なる少なくとも1つのパルスを生成するとともに該生成されたパルスと上記パルス発生回路で生成したパルスとを合わせて注入信号として出力するパルス数増倍回路と、
を備え、
上記パルス数増倍回路は、
上記パルス発生回路から出力され分岐された複数のパルスの全てまたは1つを除いてそれぞれ異なる遅延時間M/(2×f)、但しMは1を超え且つ2N未満の整数、となるように遅延する少なくとも1つの遅延回路と、
上記遅延回路から出力されるパルスを合成する、または上記遅延回路から出力されるパルスと上記除かれた1つのパルスを合成するXOR回路と、
を備える
ことを特徴とする注入同期発振器。 - 上記遅延回路は、上記遅延時間が入力される制御電圧により可変され、
上記パルス数増倍回路は、上記発振器の出力信号を分周器により上記逓倍数で分周して上記XOR回路に入力されるパルスの数と同じタイミングの異なる信号を出力し、上記XOR回路に入力されるパルスと上記分周器から出力される信号の位相差の差分が零になる上記制御電圧を生成する制御電圧生成回路を備えることを特徴とする請求項1に記載の注入同期発振器。 - 上記発振器の後段に配置される位相同期回路を備えることを特徴とする請求項1または2に記載の注入同期発振器。
- 上記発振器の後段に配置される位相同期回路を備え、
上記遅延回路は、上記遅延時間が入力される制御電圧により可変され、
上記パルス数増倍回路は、上記位相同期回路の出力信号を分周器により上記逓倍数で分周して上記XOR回路に入力されるパルスの数と同じタイミングの異なる信号を出力し、上記XOR回路に入力されるパルスと上記分周器から出力される信号の位相差の差分が零になる上記制御電圧を生成する制御電圧生成回路を備えることを特徴とする請求項1に記載の注入同期発振器。
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