JP5703200B2 - 半導体記憶装置 - Google Patents
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Description
図1は、第1の実施の形態に係る半導体記憶装置の構成を示すブロック図である。この半導体記憶装置はSRAMとして構成したもので、メモリセルMCをロウ方向(第1方向)及びカラム方向(第2方向)にマトリクス状に配置したメモリセルアレイ1を備える。
図3は、データ読み出し時の動作を示す波形図である。データの読み出し時には、まず、グローバルビット線gblt,gblcに電源電圧Vddを印加する。この状態で、ロウアドレス及びカラムアドレス応じて特定の選択回路6の出力であるグループ選択信号gsが立ち上がる。これにより、選択されたメモリグループMGのローカルビット線lblt,lblcに接続されるスイッチ回路5t,5cを構成するNMOSトランジスタQ11,Q12がオン状態となるので、ローカルビット線lblt,lblcがプリチャージされる。このとき、ローカルビット線lblt,lblcの電圧は、NMOSトランジスタQ11,Q12のしきい値電圧Vth分低下するため、Vdd−Vthとなる。次に、ワード線wlを立ち上げると、転送用のNMOSトランジスタQ5,Q6がオン状態になるので、メモリセルMCに記憶されているデータに応じてローカルビット線lblt,lblcが駆動される。これにより、NMOSトランジスタQ11,Q12を介してグローバルビット線gblt,gblcも駆動される。このグローバルビット線gblt,gblcのレベル変化をセンスアンプ4で差動増幅してデータoutが出力される。
図5は、第2の実施形態に係る半導体記憶装置の構成を示す回路図である。この実施形態では、ローカルビット線lblt,lblcとグローバルビット線gblt,gblcとを接続するスイッチ回路15t,15cの構成が、第1の実施形態におけるスイッチ回路5t,5cと異なっている。この第2の実施形態に係るスイッチ回路15t,15cは、NMOSトランジスタQ11,Q12に加えて、NMOSトランジスタQ11,Q12に並列に接続されたPMOSトランジスタQ13,Q14を有している。その他の構成は、先の実施形態と同様であるため、その説明は割愛する。
図8は、第3の実施形態に係る半導体記憶装置の構成を示す回路図である。この実施形態では、一対のグローバルビット線gblt,gblcに、2カラム分のローカルビット線lblt,lblcが接続されている。このため、スイッチ回路25t,25cは、一方のメモリグループMGとグローバルビット線gblt,gblcとを接続するNMOSトランジスタQ11a,Q12a及びPMOSトランジスタQ13a,Q14aと、他方のメモリグループMGとグローバルビット線gblt,gblcとを接続するNMOSトランジスタQ11b,Q12b及びPMOSトランジスタQ13b,Q14bとを備えている。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Claims (2)
- 第1方向及びこれと交差する第2方向に配列された複数のメモリセルと、
前記第1方向に配列された複数のメモリセルのグループ毎に前記複数のメモリセルと接続された互いに反転したデータを転送する第1及び第2のローカルビット線と、
前記第1方向に配列された複数の前記第1及び第2のローカルビット線が共通に接続され、互いに反転したデータを転送する第1及び第2のグローバルビット線と、
前記第1及び第2のローカルビット線と前記第1及び第2のグローバルビット線の間にそれぞれ接続されて前記第1及び第2のグローバルビット線にいずれかの第1及び第2のローカルビット線を選択的に接続するスイッチ回路と、
前記第2方向に配列された複数のメモリセルと接続されるワード線と、
を備え、
前記メモリセルは、電源端子及び接地端子間に接続された第1のインバータと、前記電源端子及び接地端子間に接続され出力端及び入力端が前記第1のインバータの入力端及び出力端にそれぞれ接続された第2のインバータと、前記第1のインバータの出力端と前記第1のローカルビット線との間に接続され前記ワード線によって駆動される第1のデータ転送用トランジスタと、前記第2のインバータの出力端と前記第2のローカルビット線との間に接続され前記ワード線によって駆動される第2のデータ転送用トランジスタとを有し、
前記スイッチ回路は、
並列接続されたPMOSトランジスタ及びNMOSトランジスタにより構成され、前記第1方向及び第2方向の選択情報によって前記第1方向及び前記第2方向の位置を特定されたグループのメモリセルに接続された第1及び第2のローカルビット線と前記第1及び第2のグローバルビット線とをそれぞれ接続するものであり、前記PMOSトランジスタ及びNMOSトランジスタは、非選択状態ではオフ状態とされ、読み出し動作の開始時に選択されたローカルグループのメモリセルに接続された前記第1及び第2のローカルビット線をプリチャージするためオン状態とされ、前記ワード線がアクティブになる読み出し期間では、前記NMOSトランジスタをオフ状態にする
ことを特徴とする半導体記憶装置。 - 前記第2方向に配列された複数の第1及び第2のローカルビット線が、1対の前記第1及び第2のグローバルビット線に前記スイッチ回路を介して接続されている
ことを特徴とする請求項1記載の半導体記憶装置。
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