JP5701684B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特にオン抵抗の低い、スイッチング特性のすぐれたパワーＭＯＳトランジスタからなる半導体装置に係るものである。
パワーＭＯＳトランジスタは、バイポーラ型のパワートランジスタに比べてスイッチング特性が優れており、特性も安定し使いやすいことからＤＣ−ＤＣコンバータなどのスイッチング電源やモーターのインバータ回路等に広く使用されている。
近年、携帯電話等の携帯機器の小型軽量化の進展と共に、それらに使用されるパワーＭＯＳトランジスタのオン抵抗の一層の低減とスイッチング特性の改善が求められている。パワーＭＯＳトランジスタのオン抵抗は、低濃度ドレイン層であるドリフト層の不純物濃度を高くすれば低減できる。
しかし、ドリフト層の不純物濃度を高くするとドレイン−ソース間耐圧ＢＶＤＳが低下することから、ＢＶＤＳとのトレードオフの関係で所定の濃度より高くすることができない。従って、所定のＢＶＤＳの元、更に、オン抵抗を低減するためにはドレイン電流の流路の断面積を大きくする必要がある。即ち、ゲート幅Ｗを大きくする必要がある。
この場合、チップサイズを大きくしないため、複数の指状（Ｆｉｎｇｅｒ形状）に伸びるドレイン電極とソース電極が、お互いのＦｉｎｇｅｒ間に食い込んだ構成のＦｉｎｇｅｒ形状電極が採用される。ゲート電極はＦｉｎｇｅｒ形状のドレイン電極とソース電極の間に配置され、Ｆｉｎｇｅｒ形状電極の一方の端部から他方の端部まで延在する。
一方、パワーＭＯＳトランジスタのスイッチング特性は、ゲート入力端子に所定の大きさのパルス電圧ＶＰを印加したときのゲート電圧ＶＧの応答速度で評価される。チャネル直上のゲート電極に直接印加されるゲート電圧ＶＧの大きさは、直ちに所定の入力パルス電圧ＶＰに上昇するのではなく、ゲート抵抗ＲＧとゲート入力容量ＣＩの大きさに関係する時間だけ遅れて立ち上がる。
この遅れ時間を立ち上がり時間ｔｒｉｓｅと称し、ｔｒｉｓｅ∝ＲＧＣＩとなる。遅延時間ｔｒｉｓｅは、最終的に到達するゲート電圧ＶＧ＝ＶＰの大きさの０．９ＶＰになる時間から０．１ＶＰになる時間を引いた時間である。ゲート電圧ＶＧの立ち上がり時間ｔｒｉｓｅは、ゲート抵抗ＲＧ及びゲート入力容量ＣＩが大きいほど遅くなり、パワーＭＯＳトランジスタのスイッチング特性を悪化させる。
詳細は後述するが、図３（Ａ）に示すパワーＭＯＳトランジスタ５０に、パルス電圧ＶＰが印加されたときのゲート電圧ＶＧの立ち上がり状態を同図（Ｃ）に示す。パルス電圧ＶＰは、同図（Ａ）のパワーＭＯＳトランジスタ５０の等価回路となる同図（Ｂ）に示すＣＲ回路に印加される。
従って、ゲート電圧ＶＧは、ゲート抵抗ＲＧとゲート入力容量ＣＩの積からなる時定数ＲＧＣＩに対応する立ち上がり時間ｔｒｉｓｅだけ遅れて立ち上がる。また、ゲート電圧ＶＧは、パルス電圧ＶＰがオフするときも遅れて立ち下がる。ゲート電圧ＶＧに対応して、ドレイン電圧ＶＤにも、同図（Ｃ）に示すように、立ち下がり遅れ、立ち上がり遅れが生じる。従って、ゲート配線の抵抗ＲＧが大きければパワーＭＯＳトランジスタのスイッチング特性は悪化する。
かつて、ゲート電極は不純物がドープされたポリシリコン膜で形成されていたが、近年は、ポリシリコン膜上に金属シリサイド膜を積層化する等の構成をとることにより、ゲート抵抗ＲＧの低減が図られてきた。
以下の特許文献１には、ゲート入力容量ＣＩの大きさ、及びゲート抵抗ＲＧを低減する内容が開示されている。ゲート入力容量ＣＩの低減に関しては、パワーＭＯＳトランジスタのオン抵抗の上昇を押えつつ、該ゲート入力容量ＣＩを構成するゲート−ドレイン間容量ＣＧＤの低減を図る内容が開示されている。
即ち、チャネル領域近傍のドリフト層の不純物濃度を低下させ、空乏層を拡がりやすくすることによりゲート−ドレイン間容量ＣＧＤを小さくしゲート入力容量ＣＩの低減を図り、一方でドレイン層に近いドリフト層の不純物濃度は高くしてオン抵抗の低減を図っている。
ゲート抵抗ＲＧの低減については、ドレイン−ソース間を延在するゲート電極上の層間絶縁膜にゲート電極全体に渡って溝を形成し、該溝内をタングステン（Ｗ）で埋め込むプラグ電極をゲート電極シャント配線とする内容が開示されている。金属タングステン（Ｗ）が層間絶縁膜の膜厚分の厚さで形成されることからゲート抵抗ＲＧの低減が図れる。
特開２０１０−１７１４３３号公報
特許文献１に記載のように、ドレイン−ソース間を延在するゲート電極上の層間絶縁膜にゲート電極に沿って溝を形成し、該溝内をタングステン（Ｗ）で埋め込むプラグ電極でゲート電極シャント配線を形成すれば、ゲート抵抗ＲＧは十分な値まで低減できる。
しかし、更なるスイッチング特性の改善への要求に対応するため、タングステン（Ｗ）層からなるプラグ電極の抵抗を一層低減することが必要になる。そのためには、タングステン（Ｗ）からなるプラグ電極の膜厚、幅を更に増大させる必要がある。しかし、そのような厚い膜厚、幅の大きなプラグ電極を形成する事は、微細化された配線パターンの形成の障害となる。
従って、ゲート抵抗ＲＧの更なる低減のための新たな手段が必要になる。
本発明の半導体装置は、ゲート電極シャント用基板配線、基板ソース配線、及び基板ドレイン配線が形成された基板と、Ｆｉｎｇｅｒ形状電極からなるソース電極とドレイン電極と、前記ソース電極と前記ドレイン電極の間を前記Ｆｉｎｇｅｒ形状電極の一方の端部から他方の端部まで延在するゲート電極と、前記ゲート電極上を被覆する層間絶縁膜に形成されたコンタクトホールを介して前記ゲート電極の両端部と接続される二つのゲート引き出し電極と、前記層間絶縁膜上を被覆するパッシベーション膜と、前記パッシベーション膜に形成された開口部に露出する、前記ゲート引き出し電極の一部であるゲート接続電極、前記ソース電極の一部であるソース接続電極、及び前記ドレイン電極の一部であるドレイン接続電極と、前記ゲート接続電極、前記ソース接続電極、及び前記ドレイン接続電極上に形成された突起電極と、を備える半導体チップと、を具備し、前記基板の前記ゲート電極シャント用基板配線、前記基板ソース配線、及び前記基板ドレイン配線と、前記半導体チップの前記ゲート接続電極、前記ソース接続電極、及び前記ドレイン接続電極のそれぞれとが前記突起電極を介して接続されることを特徴とする。
また、本発明の半導体装置は、ゲート電極シャント用基板配線、基板ソース配線、及び基板ドレイン配線が形成された基板と、Ｆｉｎｇｅｒ形状電極からなるソース電極とドレイン電極と、前記ソース電極と前記ドレイン電極の間を前記Ｆｉｎｇｅｒ形状電極の一方の端部から他方の端部まで延在するゲート電極と、前記ゲート電極上を被覆する層間絶縁膜に形成されたコンタクトホールを介して前記ゲート電極の両端部及び前記ソース電極と前記ドレイン電極の間の複数のゲート電極と接続される複数のゲート引き出し電極と、前記層間絶縁膜上を被覆するパッシベーション膜と、該パッシベーション膜に形成された開口部に露出する、前記複数のゲート引き出し電極の一部となるゲート接続電極、前記ソース電極の一部となるソース接続電極、及び前記ドレイン電極の一部となるドレイン接続電極と、前記ゲート接続電極、前記ソース接続電極、及び前記ドレイン接続電極上に形成された突起電極と、を備える半導体チップと、を具備し、前記基板の前記ゲート電極シャント用基板配線、前記基板ソース配線、及び前記基板ドレイン配線と、前記半導体チップの前記ゲート接続電極、前記ソース接続電極、及び前記ドレイン接続電極のそれぞれとが前記突起電極を介して接続されることを特徴とする。
また、本発明の半導体装置は、前記突起電極が前記半導体チップの前記各接続電極に形成された金バンプ電極であることを特徴とする。
また、本発明の半導体装置は、前記突起電極が前記半導体チップの前記各接続電極に金線をワイヤボンドし、その先端を切断することにより形成された金バンプ電極であることを特徴とする。
また、本発明の半導体装置は、前記突起電極が前記半導体チップの前記各接続電極に形成されたはんだバンプ電極であることを特徴とする。
また、本発明の半導体装置は、 前記半導体チップがＷＬＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）であることを特徴とする。
また、本発明の半導体装置は、前記基板が、その裏面に該基板の表面の前記基板ソース電極、前記基板ドレイン電極とそれぞれ該基板に形成されたスルーホールを介して接続され、且つはんだバンプを備える基板ソース裏面配線、基板ドレイン裏面配線が形成されたＢＧＡ基板であることを特徴とする。
また、本発明の半導体装置は、前記ＢＧＡ基板の裏面には前記ゲート電極シャント用基板配線が形成され、前記ＢＧＡ基板の表面には該ＢＧＡ基板に形成されたスルーホールを介して該ゲート電極シャント用基板配線と接続されるゲート接続用基板電極が形成されることを特徴とする。
また、本発明の半導体装置は、前記半導体チップが前記Ｆｉｎｇｅｒ形状電極からなる前記ソース電極、前記ドレイン電極等を備えるパワーＭＯＳトランジスタとその制御回路、周辺回路からなる半導体集積回路であることを特徴とする。
本発明の半導体装置によれば、ゲート抵抗を低減することが可能となり、パワーＭＯＳトランジスタのスイッチング特性の一層の改善を図ることができる。
本発明の実施形態におけるＢＧＡ基板の表面及び裏面の構成と半導体チップとＢＧＡ基板からなる半導体装置の断面図である。 本発明の実施形態における半導体チップ内のパワーＭＯＳトランジスタの平面図及び要部拡大断面図である。 パワーＭＯＳトランジスタの入力端子にパルス電圧が印加されたときのゲート電圧、ドレイン電圧の応答特性を示す図面である。 本実施形態の半導体装置のパワーＭＯＳトランジスタを複数のパワーＭＯＳトランジスタの並列構成としてとらえた場合の、半導体チップ状態でのパルス電圧入力に対する各パワーＭＯＳトランジスタのゲート電圧の応答特性を示す図面である。 本実施形態の半導体装置のパワーＭＯＳトランジスタを複数のパワーＭＯＳトランジスタの並列構成としてとらえた場合の、半導体装置としてのパルス電圧入力に対する各パワーＭＯＳトランジスタのゲート電圧の応答特性を示す図面である。 他の実施形態での半導体装置のパワーＭＯＳトランジスタを複数のパワーＭＯＳトランジスタの並列構成としてとらえた場合の、半導体装置としてのパルス電圧入力に対する各パワーＭＯＳトランジスタのゲート電圧の応答特性を示す図面である。
本実施形態の半導体装置の特徴について、図１、図２に基づいて、以下に説明する。本実施形態の半導体装置は、図２に示すパワーＭＯＳトランジスタ５０を含む半導体チップ１００を、図１に示すＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）基板２００の表面２０１に突起電極２５を介して接続した図１（Ｃ）に示す構成からなる。
図１（Ａ）は、ＢＧＡ基板２００の表面２０１の平面図である。同図（Ａ）には、銅（Ｃｕ）等からなる各種基板配線が形成されるが、本実施形態の半導体装置の説明に必要なパワーＭＯＳトランジスタ５０と直接関係する基板ソース配線２１、基板ドレイン配線２２、及びゲート電極シャント用基板配線２３のみを示す。各配線上は不図示の保護膜で被覆され、ドレイン接続用基板電極ＤＨ１〜ＤＨ５部分、ソース接続用基板電極ＳＨ１〜ＳＨ５部分、及びゲート接続用基板電極ＨＧ１、ＨＧ２部分上の保護膜が除去され、その他の必要な部分も含め各配線の一部が露出される。
図１（Ｂ）はＢＧＡ基板２００の裏面２０２の平面図である。同図（Ｂ）にも銅（Ｃｕ）等からなる各種配線が形成されているが、同様の主旨で、基板ソース裏面配線２１ａ、基板ドレイン裏面配線２２ａのみを示している。基板ソース配線２１と基板ソース裏面配線２１ａ、基板ドレイン配線２２と基板ドレイン裏面配線２２ａとは、ＢＧＡ基板２００に形成された不図示のスルーホールを介して導電層で接続される。
なお、ＢＧＡ基板２００の表面２０１にはゲート接続用基板電極ＨＧ１、ＨＧ２のみを形成し、ＢＧＡ基板２００の裏面２０２に、ＢＧＡ基板２００に形成されたスルーホールを介して該ゲート接続用基板電極ＨＧ１、ＨＧ２と接続するゲート電極シャント用基板配線２３を形成しても良い。各裏面配線の所定の領域に、はんだバンプ２４が形成される。
図２（Ａ）は、本実施形態の半導体装置に使用される半導体チップ１００の平面図で、パワーＭＯＳトランジスタ５０のみを示し、発明の説明に必要のない制御回路等の周辺回路は記載を省略している。同図（Ｂ）は、そのＡ−Ａ線での局部拡大した断面図である。
同図（Ａ）に示すように、パワーＭＯＳトランジスタ５０は、ソース電極８とドレイン電極９がＦｉｎｇｅｒ形状に互いの電極間に配置されるＦｉｎｇｅｒ形状電極を採用する。一例として、ソース電極８の引き出し部には後述する５つのソース接続電極Ｓ１〜Ｓ５、ドレイン電極９の引き出し部には５つのドレイン接続電極Ｄ１〜Ｄ５が示される。各接続電極の個数は各電極の大きさにより増減する。
なお、オン抵抗の低減の観点から、パワーＭＯＳトランジスタ５０の形状は、同図（Ａ）に示すように、Ｆｉｎｇｅｒ形状のソース電極８及びドレイン電極９の長さを短くして、全体として縦長より横長の構成にした方が有利である。ドレイン電極９の長さが短くなることでドレイン電極９の抵抗がより小さくなり、パワーＭＯＳトランジスタ５０の低オン抵抗化に寄与するからである。
ゲート電極６は、同図（Ａ）に示すように、Ｆｉｎｇｅｒ状に形成されたソース電極８とドレイン電極９の間を、Ｆｉｎｇｅｒ形状電極の一方の端部ＧＥ１から他方の端部ＧＥ２に向かって延在する。前述のように、パワーＭＯＳトランジスタ５０の形状を横長の構成とした場合、ゲート電極６の端部ＧＥ１と端部ＧＥ２の間の距離は、パワーＭＯＳトランジスタ５０の形状を縦長の構成とした場合より長くなる。
同図（Ｂ）は、同図（Ａ）のＡ−Ａ線での局部拡大断面図である。不図示のＰ型半導体基板に不図示のＮ型エピタキシャル層が形成され、該Ｎ型エピタキシャル層が不図示のＰ＋型分離層で複数の活性領域に分離される。その中の１の活性領域のＮ型エピタキシャル層にＰ型ウエル層１が形成される。Ｐ型ウエル層１には不図示のＰ型ボディ層が形成される。Ｐ型ボディ層にはＮ＋型ソース層３が形成される。
また、Ｐ型ウエル層１には、Ｎ−型ドリフト層２が形成され、該Ｎ−型ドリフト層２にはＮ＋型ドレイン層４が形成される。Ｎ＋型ソース層３とＮ−型ドレイン層２間のＰ型ウエル層１等上にはゲート絶縁膜５が形成され、その上にシリサイド膜等からなるゲート電極６が形成される。ゲート絶縁膜５、ゲート電極６はＦｉｎｇｅｒ形状電極の左右のゲート電極６の端部ＧＥ１、ＧＥ２まで延在する。
層間絶縁膜７に形成されたコンタクトホールを介してＮ＋型ソース層３と接続するアルミニューム（Ａｌ）等からなるソース電極８、Ｎ＋型ドレイン層４と接続するドレイン電極９、及びゲート電極６の端部ＧＥ１、端部ＧＥ２と接続するゲート引き出し電極１１が形成される。必用に応じＦｉｎｇｅｒ部のゲート電極６の一部または全てと接続する不図示のゲート引き出し電極１１も形成される。
ゲート引き出し電極１１等を含む半導体チップ全面にパッシベーション膜１２が形成され、該パッシベーション膜１２に形成された開口からソース電極８の一部であるソース接続電極Ｓ１〜Ｓ５、ドレイン電極９の一部であるドレイン接続電極Ｄ１〜Ｄ５、ゲート引き出し電極１１の一部であるゲート接続電極Ｇ１１、Ｇ１２、Ｇ２１、Ｇ２２が露出される。
必要に応じ、各Ｆｉｎｇｅｒ部のゲート電極６の一部または全てと接続するゲート引き出し電極１１の不図示のゲート接続電極ＧＸＸも露出される。以降、Ｇ１１、Ｇ１２はＧ１、Ｇ２１、Ｇ２２はＧ２と表示し説明する。
多層配線構造の場合、各層の層間絶縁膜と、該層間絶縁膜に形成されたスルーホールで下層配線と接続するアルミニューム（Ａｌ）等からなる上層配線を形成する。ソース接続電極Ｓ１〜Ｓ５、ドレイン接続電極Ｄ１〜Ｄ５、ゲート接続電極Ｇ１、Ｇ２は、必要に応じ該スルーホールを介して上層配線に引き出され、パッシベーション膜１２の開口に露出される。
図１（Ａ）に示すＢＧＡ基板２００の表面２０１と図２に示す半導体チップ１００は、図１（Ｃ）に示すように突起電極２５を介して接続され、ＢＧＡ基板２００と半導体チップ１００が一体化された本実施形態の半導体装置が完成する。ＢＧＡ基板２００と半導体チップ１００の一体化は、次の手順による。
半導体チップ１００の表面を被覆するパッシベーション膜１２に形成された開口に露出するソース接続電極Ｓ１〜Ｓ５、ドレイン接続電極Ｄ１〜Ｄ５、ゲート接続電極Ｇ１、Ｇ２及びその他の必要部分の開口部の配線に金（Ａｕ）ワイヤをワイヤボンディングし、そのワイヤボンディング部分の直上近辺で金（Ａｕ）ワイヤを切断する。これにより、それぞれの開口部の配線等に突起電極２５が形成される。
突起電極２５の先端を平坦化した後、ソース接続電極Ｓ１〜Ｓ５上の突起電極２５をＢＧＡ基板２００の表面２０１のソース配線接続用基板電極ＳＨ１〜ＳＨ５に、ドレイン接続電極Ｄ１〜Ｄ５上の突起電極２５をドレイン配線接続用基板電極ＤＨ１〜ＤＨ５に、ゲート接続電極Ｇ１、Ｇ２上の突起電極２５をゲート配線接続用基板電極ＨＧ１、ＨＧ２に位置合わせして接続することにより、ＢＧＡ基板２００と半導体チップ１００が一体化される。
本実施形態では、前述のように、半導体チップ１００を、金（Ａｕ）ワイヤのワイヤボンディングにより形成した突起電極２５を介してＢＧＡ基板２００と接続させた。それに代えて、半導体チップ１００のソース接続電極Ｓ１〜Ｓ５上等に所定の工程を経て、はんだバンプ電極等を形成したＷＬＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）とし、該ＷＬＰを該はんだバンプ電極を介してＢＧＡ基板２００の表面２０１の各配線接続用基板電極に接続しても良い。
ＷＬＰでない通常のはんだバンプつきの半導体チップ１００としても良い。また、突起電極２５は金（Ａｕ）を電解めっきまたは無電解めっきすることにより形成することもできる。
本実施形態に係る発明の特徴は、ＢＧＡ基板２００の表面２０１に形成された膜厚の厚い、低抵抗の銅（Ｃｕ）等からなる配線を利用して、ゲート電極６の両端部ＧＥ１、ＧＥ２上のゲート接続電極Ｇ１とゲート接続電極Ｇ２とをシャントするゲート電極シャント用基板配線２３を形成したことである。図５に本実施形態のゲート電極シャント用基板配線２３によるスイッチング特性改善効果が示される。また、その効果をゲート電極シャント用基板配線２３の存在しないパワーＭＯＳトランジスタ単体の場合のスイッチング特性を示す図４と比較して以下に説明する。
両者の比較の前に、図３にて、ゲート抵抗ＲＧ、ゲート入力容量ＣＩを有するパワーＭＯＳトランジスタ５０に、パルス電圧ＶＰを印加した場合のゲート電圧ＶＧ、ドレイン電圧ＶＤの応答特性について説明する。図３（Ａ）はパワーＭＯＳトランジスタ５０の回路図、同図（Ｂ）は、その等価回路であるＲＧＣＩ時定数からなる回路図である。パワーＭＯＳトランジスタ５０のゲート入力容量ＣＩはゲート−ソース間の容量ＣＧＳとゲート−ドレイン間の帰還容量ＣＧＤを加えたものになる。
入力端子Ｖｉｎにパルス電圧ＶＰを印加したときのゲート電圧ＶＧは、ゲート入力容量ＣＩに印加される電圧ｑ／ＣＩ＝ＶＰ−ＲＧ（ｄｑ／ｄｔ）＝ＶＧとなり、この微分方程式を解くことによりｑ＝ＣＶＰ（１−ｅ−ｔ／Ｒ Ｇ Ｃ Ｉ）が得られる。従って、ＶＧ＝ｑ／ＣＩ＝ＶＰ（１−ｅ−ｔ／Ｒ Ｇ Ｃ Ｉ）になる。また、パルス電圧ＶＰがオフしたときのゲート電圧ＶＧは、Ｒｄｑ／ｄｔ＋ｑ／ＣＩ＝０を初期値ｔ＝０でｑ＝ＣＩＶＰで解くことによりＶＧ＝ＶＰｅ−ｔ／Ｒ Ｇ Ｃ Ｉが得られる。ゲート電圧ＶＧは、パルス電圧ＶＰに対応して階段状に変化するのではなく、指数関数的に変化するのが理解できる。
図３（Ｃ）にパルス電圧ＶＰ印加時のゲート電圧ＶＧの立ち上がり、立ち下がりの様子を示す。パルス電圧ＶＰがオンしてもゲート電圧ＶＧがすぐには立ち上がらず、パルス電圧ＶＰがオフしてもすぐにはゼロにならない。ドレイン電圧ＶＤも、図３（Ｄ）に示すように、ゲート電圧ＶＧが上昇しても閾値電圧Ｖｔを越えるまでは低下しない。また、ゲート電圧ＶＧが下降しても閾値電圧Ｖｔ以下になるまではドレイン電圧は上昇しない。
ゲート電圧ＶＧの立ち上がり時間ｔｒｉｓｅはＲＧＣＩ積に比例して長くなる。従って、スイッチング特性を向上させるためにはゲート入力容量ＣＩの低減と共にゲート抵抗ＲＧを出来るだけ小さくすることが必要となる。
図４、図５では、ゲート幅が大きく、ゲート電極６の長いパワーＭＯＳトランジスタ５０は、多くの小さなパワーＭＯＳトランジスタが並列に接続されているのと等価であるとして、そのスイッチング特性を解析している。小さなパワーＭＯＳトランジスタはＦｉｎｇｅｒ単位、または複数本のＦｉｎｇｅｒ単位毎でも良い。
図４（Ａ）は、一例として、半導体チップをＢＧＡ基板２００に接続しない状態で、パワーＭＯＳトランジスタ５０単体を５個の小さなパワーＭＯＳトランジスタＴＲ１〜ＴＲ５の集合とした場合の回路図を示す。図４（Ｂ）はその等価回路である。ＲＧ１〜ＲＧ５は各パワーＭＯＳトランジスタＴＲ１〜ＴＲ５のゲート抵抗であり、ＲＧＸはＴＲ５とゲート電極端部ＧＥ２間の抵抗である。
一番目のトランジスタであるＴＲ１のゲート抵抗はＲＧ１、３番目のトランジスタＴＲ３のゲート抵抗はＲＧ１＋ＲＧ２＋ＲＧ３、５番目のトランジスタＴＲ５のゲート抵抗はＲＧ１＋ＲＧ２＋ＲＧ３＋ＲＧ４＋ＲＧ５となり、信号の入力端子であるゲート電極６の端部ＧＥ１から反対側のゲート電極６の端部ＧＥ２に向かうに従い、小さな各トランジスタのゲート抵抗ＲＧは大きくなる。
その結果、図４（Ｃ）に示すように、一番信号の入力端子に近い、ゲート抵抗値の小さいトランジスタＴＲ１のゲート電圧ＶＧの立ち上がりが速く、入力端子から一番遠い反対側の端子ＧＥ２に近いゲート抵抗値の大きいトランジスタＴＲ５の立ち上がり時間が一番遅くなる。その間のトランジスタＴＲ２、３、４は順次トランジスタＴＲ１の立ち上がりからトランジスタＴＲ５の立ち上がりに近づいていく。それらのトランジスタの集合体としてパワーＭＯＳトランジスタ５０のゲート電圧ＶＧの立ち上がり時間は決定される。
図５（Ａ）は、図４（Ａ）に示すパワーＭＯＳトランジスタ５０をＢＧＡ基板２００の表面２０１に接続した時のパワーＭＯＳトランジスタ５０の回路図を示す。ＢＧＡ基板２００の表面２０１との接続部の表示は本発明の理解に必要な限度で示す。即ち、ＢＧＡ基板２００の表面２０１のゲート電極シャント用基板配線２３とゲート接続用基板電極ＨＧ１、ＨＧ２と、該ゲート接続用基板電極ＨＧ１、ＨＧ２と接続されるゲート接続電極Ｇ１、Ｇ２、及び突起電極２５のみを表示する。
図５（Ｂ）はその等価回路である。図４（Ｂ）との相違点は、信号入力端子であるゲート電極端部ＧＥ１と接続するゲート接続電極Ｇ１とゲート電極端部ＧＥ２と接続するゲート接続電極Ｇ２のそれぞれが、ＢＧＡ基板２００の表面２０１に形成されたゲート電極シャント用基板配線２３の両端のゲート接続用基板電極ＨＧ１、ＨＧ２に接続されていることである。
ゲート電極シャント用基板配線２３は銅（Ｃｕ）等の薄膜で形成されるが、半導体チップ１００の金属配線に使用される膜厚が１μｍより薄いアルミニューム（Ａｌ）等に比して、１桁前後膜厚が厚く、比抵抗もアルミニューム（Ａｌ）等より小さい。即ち、ゲート電極シャント用基板配線２３のシート抵抗は、半導体チップ１００のアルミニューム（Ａｌ）等からなる金属配線より１桁程度小さくなる。
従って、信号の入力端から遠いゲート接続電極Ｇ２の電位はゲート接続電極Ｇ１の電位とほぼ同等になる。その結果、ＴＲ１のゲート抵抗はＲＧ１、３番目のトランジスタＴＲ３のゲート抵抗はＲＧ１＋ＲＧ２＋ＲＧ３と図４の場合と同じだが、５番目のトランジスタＴＲ５のゲート抵抗はＲＧＸ（＝ＲＧ１）となりＴＲ１のゲート抵抗と略同等になる。
この場合、パルス電圧ＶＰが入力されたときのゲート電圧ＶＧの立ち上がり、立ち下がり特性を図５（Ｃ）に示す。ＴＲ１とＴＲ５のゲート抵抗値はほぼ同等になるので、それぞれのゲート電圧ＶＧの立ち上がり、立ち下がりは同等になる。
ＴＲ２〜ＴＲ３のゲート電圧ＶＧの立ち上がり、立ち下がりは図４の場合と同等だが、ＴＲ４に関しては、ゲート抵抗値が図４の場合のＲＧ１＋ＲＧ２＋ＲＧ３＋ＲＧ４であり、図５の場合ＲＧＸ＋ＲＧ５と小さくなるので、ゲート電圧ＶＧの立ち上がり、立ち下がりも速くなる。
その結果、本実施形態のパワーＭＯＳトランジスタ５０にパルス電圧ＶＰを入力したときのゲート電圧ＶＧの立ち上がり、立ち下がり特性は、図４に示すパワーＭＯＳトランジスタ５０単体の場合のゲート電圧ＶＧの立ち上がり、立ち下がり特性に比べて大きく改善される。上述のように、ＢＧＡ基板２００の表面２０１に形成した低抵抗のゲート電極シャント用基板配線２３でゲート接続電極Ｇ１とＧ２をシャントすることによりゲート電圧ＶＧの立ち上がり、立ち下がり特性を大きく改善したのが本実施形態の特徴である。
また、図６（Ａ）の等価回路で示すように、Ｆｉｎｇｅｒ部のゲート電極６と接続するゲート引き出し電極１１の一部であるゲート接続電極ＧＸ１〜ＧＸ５部分にも突起電極２５ａを形成し、該突起電極２５ａをＢＧＡ基板２００の表面２０１に形成したゲート電極シャント用基板配線２３の一部であるゲート接続用基板電極ＨＧＸ１〜ＨＧＸ５のそれぞれに接続することにより、スイッチング特性を更に改善することができる。
この場合、各トランジスタＴＲ１〜ＴＲ５に対して、半導体チップ１００に一般に使用されるシート抵抗４０ｍΩ程度のアルミニューム（Ａｌ）等からなる金属配線ではなく、それより１桁程度シート抵抗の低いゲート電極シャント用基板配線２３を介してパルス電圧ＶＰが印加される。従って、図６（Ｂ）に示すように、各トランジスタは、同じような改善されたゲート電圧ＶＧの立ち上がり、立ち下り特性を示し、パワーＭＯＳトランジスタ５０全体としてのゲート電圧ＶＧの立ち上がり、立ち下り特性も大きく改善される。
また、本実施形態では、パワーＭＯＳトランジスタを構成する各部のＭＯＳトランジスタが均等に動作することになり、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）特性にとって有利になるという効果も生じる。
なお、本実施形態では、半導体チップ１００がＢＧＡ基板に接続された半導体装置として説明したが、バンプ電極を伴わない通常の基板にも適用できることはいうまでもない。
１ Ｐ型ウエル ２ Ｎ−型ドリフト層 ３ Ｎ＋型ソース層
４ Ｎ＋型ドレイン層 ５ ゲート絶縁膜 ６ ゲート電極 ７ 層間絶縁膜
８ ソース電極 ９ ドレイン電極 １１ ゲート引き出し電極
１２ パッシベーション膜 ＧＥ１，ＧＥ２ ゲート電極端部
Ｇ１，Ｇ１１，Ｇ１２，Ｇ２，Ｇ２１，Ｇ２２ ゲート接続電極
ＧＸＸ，ＧＸ１〜ＧＸ５ ゲート接続電極 Ｓ１〜Ｓ５ ソース接続電極
Ｄ１〜Ｄ５ ドレイン接続電極 ５０ パワーＭＯＳトランジスタ
１００ 半導体チップ ２１ 基板ソース配線 ２２ 基板ドレイン配線
２３ ゲート電極シャント用基板配線 ２１ａ 基板ソース裏面配線
２２ａ 基板ドレイン裏面配線 ２４ はんだバンプ ２５ 突起電極
ＳＨ１〜ＳＨ５ ソース接続用基板電極 ＤＨ１〜ＤＨ５ ドレイン接続用基板電極 ＨＧ１，ＨＧ２，ＨＧＸ１〜ＨＧＸ５ ゲート接続用基板電極 ２００ ＢＧＡ基板
２０１ ＢＧＡ基板の表面 ２０２ ＢＧＡ基板の裏面





















Claims (9)

  1. ゲート電極シャント用基板配線、基板ソース配線、及び基板ドレイン配線が形成された基板と、
    Ｆｉｎｇｅｒ形状電極からなるソース電極とドレイン電極と、前記ソース電極と前記ドレイン電極の間を前記Ｆｉｎｇｅｒ形状電極の一方の端部から他方の端部まで延在するゲート電極と、前記ゲート電極上を被覆する層間絶縁膜に形成されたコンタクトホールを介して前記ゲート電極の両端部と接続される二つのゲート引き出し電極と、前記層間絶縁膜上を被覆するパッシベーション膜と、前記パッシベーション膜に形成された開口部に露出する、前記ゲート引き出し電極の一部であるゲート接続電極、前記ソース電極の一部であるソース接続電極、及び前記ドレイン電極の一部であるドレイン接続電極と、
    前記ゲート接続電極、前記ソース接続電極、及び前記ドレイン接続電極上に形成された突起電極と、を備える半導体チップと、を具備し、前記基板の前記ゲート電極シャント用基板配線、前記基板ソース配線、及び前記基板ドレイン配線と、前記半導体チップの前記ゲート接続電極、前記ソース接続電極、及び前記ドレイン接続電極のそれぞれとが前記突起電極を介して接続されることを特徴とする半導体装置。
  2. ゲート電極シャント用基板配線、基板ソース配線、及び基板ドレイン配線が形成された基板と、
    Ｆｉｎｇｅｒ形状電極からなるソース電極とドレイン電極と、前記ソース電極と前記ドレイン電極の間を前記Ｆｉｎｇｅｒ形状電極の一方の端部から他方の端部まで延在するゲート電極と、前記ゲート電極上を被覆する層間絶縁膜に形成されたコンタクトホールを介して前記ゲート電極の両端部及び前記ソース電極と前記ドレイン電極の間の複数のゲート電極と接続される複数のゲート引き出し電極と、前記層間絶縁膜上を被覆するパッシベーション膜と、該パッシベーション膜に形成された開口部に露出する、前記複数のゲート引き出し電極の一部となるゲート接続電極、前記ソース電極の一部となるソース接続電極、及び前記ドレイン電極の一部となるドレイン接続電極と、前記ゲート接続電極、前記ソース接続電極、及び前記ドレイン接続電極上に形成された突起電極と、を備える半導体チップと、を具備し、前記基板の前記ゲート電極シャント用基板配線、前記基板ソース配線、及び前記基板ドレイン配線と、前記半導体チップの前記ゲート接続電極、前記ソース接続電極、及び前記ドレイン接続電極のそれぞれとが前記突起電極を介して接続されることを特徴とする半導体装置。
  3. 前記突起電極が金バンプ電極であることを特徴とする請求項１または請求項２
    に記載の半導体装置。
  4. 前記金バンプ電極が前記ゲート接続電極、前記ソース接続電極及び前記ドレイン接続電極に金線をワイヤボンドし、該金線の先端を切断することにより形成されることを特徴とする請求項３に記載の半導体装置。
  5. 前記突起電極がはんだバンプ電極であることを特徴とする請求項１または請求項２に記載の半導体装置。
  6. 前記半導体チップがＷＬＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）であることを特徴とする請求項３または請求項５に記載の半導体装置。
  7. 前記基板が、該基板の裏面に該基板の表面の前記基板ソース配線、前記基板ドレイン配線とそれぞれ該基板に形成されたスルーホールを介して接続され、且つはんだバンプを備える基板ソース裏面配線、基板ドレイン裏面配線が形成されたＢＧＡ基板であることを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置。
  8. 前記ＢＧＡ基板の裏面に前記ゲート電極シャント用基板配線が形成され、前記ＢＧＡ基板の表面に該ＢＧＡ基板に形成されたスルーホールを介して該ゲート電極シャント用基板配線と接続されるゲート接続用基板電極が形成されることを特徴とする請求項７に記載の半導体装置。
  9. 前記半導体チップは前記Ｆｉｎｇｅｒ形状電極からなる前記ソース電極、前記ドレイン電極を備えるパワーＭＯＳトランジスタと、該パワーＭＯＳトランジスタの制御回路、周辺回路からなる半導体集積回路であることを特徴とする請求項１乃至請求項８のいずれかに記載の半導体装置。
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