JP5700228B2 - メモリ制御装置および画像形成装置 - Google Patents
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Description
前記バースト転送の切れ目で副走査アドレスを変更しながらマルチバンクオペレーションによって前記バースト転送を複数回連続的に実行することで、主走査方向1ライン分の読み出しまたは書き込みを行うアクセス実行部と、
を有する
ことを特徴とするメモリ制御装置。
前記バースト転送サイズは、前記補正の際に同じシフト量で主走査方向に連続させる最小画素数に基づいて設定される
ことを特徴とする[1]に記載のメモリ制御装置。
ことを特徴とする[1]または[2]に記載のメモリ制御装置。
ことを特徴とする[1]乃至[3]のいずれか1つに記載のメモリ制御装置。
ことを特徴とする[1]乃至[3]のいずれか1つに記載のメモリ制御装置。
読み出し時のバースト転送サイズ分のアドレスに対応する下位のm(nと異なる正の整数)ビットの上位側に続くビットをバンクアドレスの他の一部のビットに割り当てる
ことを特徴とする[5]に記載のメモリ制御装置。
前記バースト転送の切れ目で前記副走査アドレスの下位ビットの値を変更しながらマルチバンクオペレーションによって前記バースト転送を複数回連続的に実行することで、主走査方向1ライン分の読み出しまたは書き込みを行うアクセス実行部と、
を有する
ことを特徴とするメモリ制御装置。
前記バースト転送サイズは、前記補正の際に同じシフト量で主走査方向に連続させる最小画素数に基づいて設定される
ことを特徴とする[7]に記載のメモリ制御装置。
ことを特徴とする[1]乃至[8]のいずれか1つに記載のメモリ制御装置。
前記画像形成部のドラム間遅延メモリとして使用されるSDRAMと、
前記SDRAMに対する画像データの読み書きを制御する[2]または[8]または[2]を引用する[3]乃至[6]のいずれか1つ、に記載のメモリ制御装置と、
を備え、
出力対象の画像データを、前記SDRAMを経由させて前記画像形成部へ出力すると共に、前記画像形成部から出力される画像に表れるスキューまたはボウまたはスキューとボウの双方が相殺されるように、前記画像データを、前記SDRAMを経由する間に前記メモリ制御装置によって副走査方向に画素位置をシフトさせて、補正する
ことを特徴とする画像形成装置。
図9は、第1方式のアドレスマッピングを示している。上段は、図7のフロントHVカウントVVカウント62あるいはリアHVカウントVVカウント65が発生する副走査アドレスおよび主走査アドレスを示し、下段は上段のアドレスをメモリに与える信号のどのビットに割り当てるかを示している。図9では、副走査アドレスの下位3ビットがバンクアドレスに割り当てられている。
図12は、第2方式のアドレスマッピングを示している。上段は、図7のフロントHVカウントVVカウント62あるいはリアHVカウントVVカウント65が発生する副走査アドレスおよび主走査アドレスを示し、下段は上段のアドレスをメモリに与える信号のどのビットに割り当てるかを示している。図12では、主走査アドレスのうち、バースト転送サイズ分のアドレスに対応する下位のN(Nは正の整数、この例では2)ビットはカラムアドレスの下位ビットに割り当てられ、主走査アドレスのうち上記の下位Nビットの上位側に続く所定数のビット(ここでは3ビット)はバンクアドレスに割り当てられている。副走査アドレスはロウアドレスに割り当てられている。
図14は、第3方式のアドレスマッピングを示している。上段は、図7のフロントHVカウントVVカウント62あるいはリアHVカウントVVカウント65が発生する副走査アドレスおよび主走査アドレスを示し、下段は上段のアドレスをメモリに与える信号のどのビットに割り当てるかを示している。図14では、第2方式と同様に、主走査方ラインアドレスをバンクアドレスに割り当てるが、バンクアドレスを2箇所に分割して割り当てている。第3方式は、書き込み側と読み出し側でバースト長が異なる場合に対応する。
11…CPU
12…CPU用ワークメモリ
13…記憶部
14…メモリ制御/画像編集回路
15…画像編集用メモリ
16…スキャナ
17…スキャナI/F
18…プリンタコントローラ
19…コントローラI/F
20、20Y、20M、20C、20K…PC間遅延メモリ
21…画像処理回路
22、23…書き込み制御回路
24〜27…PWM変調回路
30…エンジン部(画像形成部)
31…中間転写ベルト
32、32Y、32M、32C、32K…感光体ドラム
33、33Y、33M、33C、33K…レーザーダイオード
41…周波数変換FIFO(フロント)
42…周波数変換FIFO(リア)
43…PC間遅延制御回路
44…メモリコントローラ
51…タイミング調整回路
52…フロント側のFIFO制御回路
53…リア側のFIFO制御回路
54…出力セレクタ
55…リアV-Valid制御回路
56…リアH-Valid制御回路
57…リアH-Sync制御回路
58…アドレス制御回路
61…フロントデータ制御回路
62…フロントHVカウントVVカウント
63…アドレスセレクタ
64…リアデータ制御回路
65…リアHVカウントVVカウント
66…アドレスセレクタ
G…二次転写位置
Claims (10)
- 主走査方向とこれに直交する副走査方向とに画素が行列状に配列された二次元画像の主走査方向の画素位置を指し示す主走査アドレスと副走査方向の画素位置を指し示す副走査アドレスを、SDRAMのカラムアドレスと、ロウアドレスと、バンクアドレスに割り当てると共に、少なくとも主走査アドレスのうち、バースト転送サイズ分のアドレスに対応する下位のN(Nは正の整数)ビットはカラムアドレスの下位ビットに割り当て、主走査アドレスのうち前記下位のNビットの上位側に続く所定数のビットはバンクアドレスに割り当てるアドレスマッピング部と、
前記バースト転送の切れ目で副走査アドレスを変更しながらマルチバンクオペレーションによって前記バースト転送を複数回連続的に実行することで、主走査方向1ライン分の読み出しまたは書き込みを行うアクセス実行部と、
を有する
ことを特徴とするメモリ制御装置。 - 画像のスキューまたはボウまたはスキューとボウの双方を、副走査方向に画素をシフトさせて補正する機能を備え、
前記バースト転送サイズは、前記補正の際に同じシフト量で主走査方向に連続させる最小画素数に基づいて設定される
ことを特徴とする請求項1に記載のメモリ制御装置。 - 前記Nの値を設定変更し得る
ことを特徴とする請求項1または2に記載のメモリ制御装置。 - 読み出し時のバースト転送サイズと書き込み時のバースト転送サイズが同一である
ことを特徴とする請求項1乃至3のいずれか1つに記載のメモリ制御装置。 - 読み出し時のバースト転送サイズと、書き込み時のバースト転送サイズが相違する
ことを特徴とする請求項1乃至3のいずれか1つに記載のメモリ制御装置。 - 主走査アドレスのうち書き込み時のバースト転送サイズ分のアドレスに対応する下位のn(nは正の整数)ビットの上位側に続くビットをバンクアドレスの一部のビットに割り当て、
読み出し時のバースト転送サイズ分のアドレスに対応する下位のm(nと異なる正の整数)ビットの上位側に続くビットをバンクアドレスの他の一部のビットに割り当てる
ことを特徴とする請求項5に記載のメモリ制御装置。 - 主走査方向とこれに直交する副走査方向とに画素が行列状に配列された二次元画像の主走査方向の画素位置を指し示す主走査アドレスと副走査方向の画素位置を指し示す副走査アドレスを、SDRAMのカラムアドレスと、ロウアドレスと、バンクアドレスに割り当てると共に、少なくとも主走査アドレスのうち、バースト転送サイズ分のアドレスに対応する下位のN(Nは正の整数)ビットはカラムアドレスの下位ビットに割り当て、副走査アドレスの下位ビットはバンクアドレスに割り当てるアドレスマッピング部と、
前記バースト転送の切れ目で前記副走査アドレスの下位ビットの値を変更しながらマルチバンクオペレーションによって前記バースト転送を複数回連続的に実行することで、主走査方向1ライン分の読み出しまたは書き込みを行うアクセス実行部と、
を有する
ことを特徴とするメモリ制御装置。 - 二次元画像のスキューまたはボウまたはスキューとボウの双方を、副走査方向に画素をシフトさせて補正する機能を備え、
前記バースト転送サイズは、前記補正の際に同じシフト量で主走査方向に連続させる最小画素数に基づいて設定される
ことを特徴とする請求項7に記載のメモリ制御装置。 - 前記SDRAMは、タンデム方式の画像出力装置が有する、ドラム間遅延メモリである
ことを特徴とする請求項1乃至8のいずれか1つに記載のメモリ制御装置。 - 主走査方向1ライン分の画像形成動作を、副走査方向に画像形成位置を移動させながら繰り返すことで二次元画像を形成するタンデム方式の画像形成部と、
前記画像形成部のドラム間遅延メモリとして使用されるSDRAMと、
前記SDRAMに対する画像データの読み書きを制御する請求項2または請求項8または請求項2を引用する請求項3乃至6のいずれか1つ、に記載のメモリ制御装置と、
を備え、
出力対象の画像データを、前記SDRAMを経由させて前記画像形成部へ出力すると共に、前記画像形成部から出力される画像に表れるスキューまたはボウまたはスキューとボウの双方が相殺されるように、前記画像データを、前記SDRAMを経由する間に前記メモリ制御装置によって副走査方向に画素位置をシフトさせて、補正する
ことを特徴とする画像形成装置。
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