JPH06189292A - 動画像復号装置 - Google Patents
動画像復号装置Info
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- JPH06189292A JPH06189292A JP33476892A JP33476892A JPH06189292A JP H06189292 A JPH06189292 A JP H06189292A JP 33476892 A JP33476892 A JP 33476892A JP 33476892 A JP33476892 A JP 33476892A JP H06189292 A JPH06189292 A JP H06189292A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/44—Decoders specially adapted therefor, e.g. video decoders which are asymmetric with respect to the encoder
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
- H04N19/423—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation characterised by memory arrangements
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
- H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1434—Memory
- H01L2924/1435—Random access memory [RAM]
- H01L2924/1436—Dynamic random-access memory [DRAM]
Abstract
(57)【要約】
【構成】 画像イメージ上の水平アドレスＸを下位側
（ＬＳＢ）に、垂直アドレスＹを上位側（ＭＳＢ）に配
列して、同期型ＤＲＡＭの下位側のカラムアドレスＣ及
び上位側のロウアドレスＲに対して上記水平アドレスＸ
及び垂直アドレスＹを割り当てる際に、バンク切り換え
アドレスBSを上記水平アドレスＸの最上位ビットとロウ
アドレスＲの最下位ビットとの間のBS割り当て範囲内に
位置させる。 【効果】 データの連続読み出しが可能となり、高速ア
クセスを達成でき、さらに、データバスの使用効率を向
上できる。
（ＬＳＢ）に、垂直アドレスＹを上位側（ＭＳＢ）に配
列して、同期型ＤＲＡＭの下位側のカラムアドレスＣ及
び上位側のロウアドレスＲに対して上記水平アドレスＸ
及び垂直アドレスＹを割り当てる際に、バンク切り換え
アドレスBSを上記水平アドレスＸの最上位ビットとロウ
アドレスＲの最下位ビットとの間のBS割り当て範囲内に
位置させる。 【効果】 データの連続読み出しが可能となり、高速ア
クセスを達成でき、さらに、データバスの使用効率を向
上できる。
Description
【０００１】
【産業上の利用分野】本発明は、動きベクトルに応じて
画像メモリより画像データを読み出す動き補償を伴う動
画像復号を行う動画像復号装置に関する。
画像メモリより画像データを読み出す動き補償を伴う動
画像復号を行う動画像復号装置に関する。
【０００２】
【従来の技術】ＴＶ電話／ＴＶ会議信号あるいはテレビ
ジョン放送信号等のような動画像信号を圧縮して符号化
するための方式としては種々のものが知られているが、
近年においては、いわゆるＭＣ（動き補償）フレーム間
予測とＤＣＴ（離散コサイン変換）等の直交変換とを組
み合わせたＭＣ−ＤＣＴ等のハイブリッド符号化方式が
有望視されている。
ジョン放送信号等のような動画像信号を圧縮して符号化
するための方式としては種々のものが知られているが、
近年においては、いわゆるＭＣ（動き補償）フレーム間
予測とＤＣＴ（離散コサイン変換）等の直交変換とを組
み合わせたＭＣ−ＤＣＴ等のハイブリッド符号化方式が
有望視されている。
【０００３】図１４は上述したようなＭＣ−ＤＣＴハイ
ブリッド符号化方式を説明するための具体的構成の一例
を示している。この図１４において、入力端子１１１に
はテレビジョン信号等のような動画像信号が供給されて
いる。この入力信号は、フレームメモリ等の画像メモリ
１１２を介して、動き検出回路１１３及び減算器１１４
に送られる。減算器１１４からの出力は、ＤＣＴ（離散
コサイン変換）回路１１５に送られて離散コサイン変換
処理が施され、量子化器１１６にて量子化されて、局部
デコーダとなる逆量子化器１１７と逆ＤＣＴ（ＩＤＣ
Ｔ）回路１１８との直列回路に送られる。局部デコーダ
のＩＤＣＴ回路１１８からの出力は、加算器１１９を介
して、フレームメモリ等の画像メモリ１２０に送られ
る。この画像メモリ１２０から読み出された出力は、上
記動き検出回路１１３及び動き補償回路１２１に送ら
れ、動き検出回路１１３からの動きベクトル等の動き検
出情報が動き補償回路１２１に送られる。また、動き補
償回路１２１からの出力が上記減算器１１４及び上記加
算器１１９にそれぞれ送られる。
ブリッド符号化方式を説明するための具体的構成の一例
を示している。この図１４において、入力端子１１１に
はテレビジョン信号等のような動画像信号が供給されて
いる。この入力信号は、フレームメモリ等の画像メモリ
１１２を介して、動き検出回路１１３及び減算器１１４
に送られる。減算器１１４からの出力は、ＤＣＴ（離散
コサイン変換）回路１１５に送られて離散コサイン変換
処理が施され、量子化器１１６にて量子化されて、局部
デコーダとなる逆量子化器１１７と逆ＤＣＴ（ＩＤＣ
Ｔ）回路１１８との直列回路に送られる。局部デコーダ
のＩＤＣＴ回路１１８からの出力は、加算器１１９を介
して、フレームメモリ等の画像メモリ１２０に送られ
る。この画像メモリ１２０から読み出された出力は、上
記動き検出回路１１３及び動き補償回路１２１に送ら
れ、動き検出回路１１３からの動きベクトル等の動き検
出情報が動き補償回路１２１に送られる。また、動き補
償回路１２１からの出力が上記減算器１１４及び上記加
算器１１９にそれぞれ送られる。
【０００４】ここで、上記入力信号は、画像メモリ１１
２に一時記憶された後、所定サイズのブロック単位で読
み出され、処理が施される。動き検出回路１１３は、画
像メモリ１１２からの信号ブロックの画素値と画像メモ
リ１２０からの局部デコードされた信号の画素値とを比
較することにより、動きベクトルを検出する。動き補償
回路１２１は、この動きベクトルに基づいて参照ブロッ
クを出力し、減算器１１４により入力画像信号ブロック
とこの参照ブロックとの差分が算出される。この差分出
力がＤＣＴ回路１１５で離散コサイン変換された後、量
子化器１１６で量子化され、例えばエントロピ符号化器
等の可変長符号化器１２３に送られて可変長符号化され
る。また、上記動き検出回路１１３からの動きベクトル
等も可変長符号化器１２３に送られて、可変長符号化さ
れる。
２に一時記憶された後、所定サイズのブロック単位で読
み出され、処理が施される。動き検出回路１１３は、画
像メモリ１１２からの信号ブロックの画素値と画像メモ
リ１２０からの局部デコードされた信号の画素値とを比
較することにより、動きベクトルを検出する。動き補償
回路１２１は、この動きベクトルに基づいて参照ブロッ
クを出力し、減算器１１４により入力画像信号ブロック
とこの参照ブロックとの差分が算出される。この差分出
力がＤＣＴ回路１１５で離散コサイン変換された後、量
子化器１１６で量子化され、例えばエントロピ符号化器
等の可変長符号化器１２３に送られて可変長符号化され
る。また、上記動き検出回路１１３からの動きベクトル
等も可変長符号化器１２３に送られて、可変長符号化さ
れる。
【０００５】可変長符号化器１２３からの出力は、送信
用のバッファメモリ１２５に送られる。送信用バッファ
メモリ１２５では、送信する符号が一時蓄積され、例え
ば単位時間当たりのデータ量が一定となるように、量子
化器１１６での量子化や可変長符号化器１２６を介して
取り出され、通信回線を介して伝送されたり、記録媒体
に対して記録再生される。
用のバッファメモリ１２５に送られる。送信用バッファ
メモリ１２５では、送信する符号が一時蓄積され、例え
ば単位時間当たりのデータ量が一定となるように、量子
化器１１６での量子化や可変長符号化器１２６を介して
取り出され、通信回線を介して伝送されたり、記録媒体
に対して記録再生される。
【０００６】以上のようなＭＣ−ＤＣＴハイブリッド符
号化処理が施された信号を復号する際には、フレームメ
モリに記憶された１フレーム前のデータを動きベクトル
に応じて読み出して動き補償を行うことが必要とされ
る。
号化処理が施された信号を復号する際には、フレームメ
モリに記憶された１フレーム前のデータを動きベクトル
に応じて読み出して動き補償を行うことが必要とされ
る。
【０００７】このフレームメモリは、複数のＤＲＡＭ等
のメモリ素子から成っており、各メモリ素子からそれぞ
れ１バイトずつの例えば４バイト程度を１ワードとして
並列読み出しするような構成をとっている。このため、
上記ＭＣ−ＤＣＴハイブリッド符号化処理が施された信
号を復号（画像復号）する際には、フレームメモリに対
する高速アクセスが必要とされる。
のメモリ素子から成っており、各メモリ素子からそれぞ
れ１バイトずつの例えば４バイト程度を１ワードとして
並列読み出しするような構成をとっている。このため、
上記ＭＣ−ＤＣＴハイブリッド符号化処理が施された信
号を復号（画像復号）する際には、フレームメモリに対
する高速アクセスが必要とされる。
【０００８】
【発明が解決しようとする課題】ところで、図１５に示
すような行（ロウ:Row）アドレスと、列（カラム:Colum
n)アドレスとにより、データのアクセスを行うＤＲＡＭ
を画像メモリとして用いる場合には、データの連続読み
出しが不可能であった。
すような行（ロウ:Row）アドレスと、列（カラム:Colum
n)アドレスとにより、データのアクセスを行うＤＲＡＭ
を画像メモリとして用いる場合には、データの連続読み
出しが不可能であった。
【０００９】図１６はＤＲＡＭのデータ読み出しの一例
のタイミングチャートを示している。このＤＲＡＭで
は、“/CS ”と“/RAS”をＬレベルにし“/CAS”をＨレ
ベルにしたときに“Add ”でロウアドレスをＲ0 とし、
“/CS ”と“/CASをＬレベルにし“/RAS”をＨレベルと
したときに“Add ”でカラムアドレスをＣ0 としてい
る。すると、このＣ0 の設定の後３クロック目に“Out
”としてデータＤ00、Ｄ10・・Ｄ70が出力される。
のタイミングチャートを示している。このＤＲＡＭで
は、“/CS ”と“/RAS”をＬレベルにし“/CAS”をＨレ
ベルにしたときに“Add ”でロウアドレスをＲ0 とし、
“/CS ”と“/CASをＬレベルにし“/RAS”をＨレベルと
したときに“Add ”でカラムアドレスをＣ0 としてい
る。すると、このＣ0 の設定の後３クロック目に“Out
”としてデータＤ00、Ｄ10・・Ｄ70が出力される。
【００１０】そして、データＤ70を出力した後、再度
“/CS ”と“/RAS”をＬレベル、“/CAS”をＨレベルと
したときに“Add ”でロウアドレスをＲ1 とし、“/CS
”と“/CAS”をＬレベル、“/RAS”をＨレベルにした
ときに“Add ”でカラムアドレスをＣ1 としている。す
ると、このＣ1 の設定の後３クロック目に“Out ”とし
てデータＤ01、Ｄ11、Ｄ21・・・が出力される。
“/CS ”と“/RAS”をＬレベル、“/CAS”をＨレベルと
したときに“Add ”でロウアドレスをＲ1 とし、“/CS
”と“/CAS”をＬレベル、“/RAS”をＨレベルにした
ときに“Add ”でカラムアドレスをＣ1 としている。す
ると、このＣ1 の設定の後３クロック目に“Out ”とし
てデータＤ01、Ｄ11、Ｄ21・・・が出力される。
【００１１】すなわち、上述したようにＤＲＡＭを画像
メモリとして用いる場合には、行が変わる毎にロウアド
レスの設定が必要であり、データの連続読み出し（Ｄ70
の後５クロック分の時間的間隔を開けないでＤ01を出力
する）が出来なかった。
メモリとして用いる場合には、行が変わる毎にロウアド
レスの設定が必要であり、データの連続読み出し（Ｄ70
の後５クロック分の時間的間隔を開けないでＤ01を出力
する）が出来なかった。
【００１２】本発明は、上記実情に鑑みて成されたもの
であり、画像メモリに同期型ＤＲＡＭを用い、データの
連続読み出しを可能とすることによって、高速アクセス
を達成できる動画像復号装置の提供を目的とする。
であり、画像メモリに同期型ＤＲＡＭを用い、データの
連続読み出しを可能とすることによって、高速アクセス
を達成できる動画像復号装置の提供を目的とする。
【００１３】
【課題を解決するための手段】本発明に係る動画像復号
装置は、画像メモリに対して画像データの書き込み／読
み出しを行って動画像の復号処理を行う動画像復号装置
において、上記画像メモリとして、複数のバンクを有し
これら複数の各バンクに対して共通の列アドレス及び行
アドレスによりアクセスされ各バンクがバンク切換アド
レスにより指定される同期型ＤＲＡＭを用いることを特
徴として上記課題を解決する。
装置は、画像メモリに対して画像データの書き込み／読
み出しを行って動画像の復号処理を行う動画像復号装置
において、上記画像メモリとして、複数のバンクを有し
これら複数の各バンクに対して共通の列アドレス及び行
アドレスによりアクセスされ各バンクがバンク切換アド
レスにより指定される同期型ＤＲＡＭを用いることを特
徴として上記課題を解決する。
【００１４】ここで、画像イメージ上の水平アドレスを
下位側に、垂直アドレスを上位側に配列して、上記画像
メモリとして用いられる上記同期型ＤＲＡＭの下位側の
列アドレス及び上位側の行アドレスに対して上記水平ア
ドレス及び垂直アドレスを割り当てる際に、上記バンク
切換アドレスビットを上記水平アドレスの最上位ビット
と上記行アドレスの最下位ビットとの間に割り当てる。
下位側に、垂直アドレスを上位側に配列して、上記画像
メモリとして用いられる上記同期型ＤＲＡＭの下位側の
列アドレス及び上位側の行アドレスに対して上記水平ア
ドレス及び垂直アドレスを割り当てる際に、上記バンク
切換アドレスビットを上記水平アドレスの最上位ビット
と上記行アドレスの最下位ビットとの間に割り当てる。
【００１５】また、画像イメージ上の水平アドレスを下
位側に、垂直アドレスを上位側に配列して、上記画像メ
モリとして用いられる上記同期型ＤＲＡＭの下位側の列
アドレス及び上位側の行アドレスに対して上記水平アド
レス及び垂直アドレスを割り当てる際に、上記バンク切
換アドレスビットを上記列アドレスと上記行アドレスと
の間に割り当ててもよい。
位側に、垂直アドレスを上位側に配列して、上記画像メ
モリとして用いられる上記同期型ＤＲＡＭの下位側の列
アドレス及び上位側の行アドレスに対して上記水平アド
レス及び垂直アドレスを割り当てる際に、上記バンク切
換アドレスビットを上記列アドレスと上記行アドレスと
の間に割り当ててもよい。
【００１６】さらに、画像イメージ上の水平アドレスを
下位側に、垂直アドレスを上位側に配列して、上記画像
メモリとして用いられる上記同期型ＤＲＡＭの下位側の
列アドレス及び上位側の行アドレスに対して上記水平ア
ドレス及び垂直アドレスを割り当てる際に、上記バンク
切換アドレスビットを上記垂直アドレスの最下位ビット
に割り当ててもよい。
下位側に、垂直アドレスを上位側に配列して、上記画像
メモリとして用いられる上記同期型ＤＲＡＭの下位側の
列アドレス及び上位側の行アドレスに対して上記水平ア
ドレス及び垂直アドレスを割り当てる際に、上記バンク
切換アドレスビットを上記垂直アドレスの最下位ビット
に割り当ててもよい。
【００１７】
【作用】複数のバンクの各バンクに対する共通の列アド
レス及び行アドレスとによってアクセスを行い、バンク
切換アドレスにより各バンクを指定する同期型ＤＲＡＭ
を画像メモリに用いるので連続データ読み出しが可能と
なり、高速アクセスが実現できる。
レス及び行アドレスとによってアクセスを行い、バンク
切換アドレスにより各バンクを指定する同期型ＤＲＡＭ
を画像メモリに用いるので連続データ読み出しが可能と
なり、高速アクセスが実現できる。
【００１８】
【実施例】図１は本発明に係る動画像復号装置の一実施
例の概略構成を示すブロック回路図である。この図１に
おいて、入力端子１１には、例えば前述したＭＣ−ＤＣ
Ｔハイブリッド符号化方法により符号化されたデータ列
信号（いわゆるビットストリーム）が供給されている。
この入力信号は、ＩＶＬＣ（逆可変長符号化、あるいは
可変長復号化）回路１２に送られて、前記可変長符号化
処理の逆処理が施され、圧縮データと、動き補償用の動
きベクトルデータとが取り出される。
例の概略構成を示すブロック回路図である。この図１に
おいて、入力端子１１には、例えば前述したＭＣ−ＤＣ
Ｔハイブリッド符号化方法により符号化されたデータ列
信号（いわゆるビットストリーム）が供給されている。
この入力信号は、ＩＶＬＣ（逆可変長符号化、あるいは
可変長復号化）回路１２に送られて、前記可変長符号化
処理の逆処理が施され、圧縮データと、動き補償用の動
きベクトルデータとが取り出される。
【００１９】ＩＶＬＣ回路１２からの圧縮データは、逆
量子化回路１３に送られて逆量子化された後、ＩＤＣＴ
（逆離散コサイン変換）回路１４に送られて前記ＤＣＴ
処理の逆処理が施され、加算器１５に送られる。ＩＶＬ
Ｃ回路１２からの上記動き補償ベクトルデータは、動き
補償回路１６に送られ、この動き補償回路１６からは動
き補償ベクトルに基づく動き補償ブロックの読み出しア
ドレスが画像メモリであるフレームメモリ２０のメモリ
制御部２１に送られ、この読み出しアドレスに従ってフ
レームメモリ２０から読み出された動き補償ブロックの
データが動き補償回路１６に送られている。動き補償回
路１６からの動き補償された画像データは、上記加算器
１５に送られている。
量子化回路１３に送られて逆量子化された後、ＩＤＣＴ
（逆離散コサイン変換）回路１４に送られて前記ＤＣＴ
処理の逆処理が施され、加算器１５に送られる。ＩＶＬ
Ｃ回路１２からの上記動き補償ベクトルデータは、動き
補償回路１６に送られ、この動き補償回路１６からは動
き補償ベクトルに基づく動き補償ブロックの読み出しア
ドレスが画像メモリであるフレームメモリ２０のメモリ
制御部２１に送られ、この読み出しアドレスに従ってフ
レームメモリ２０から読み出された動き補償ブロックの
データが動き補償回路１６に送られている。動き補償回
路１６からの動き補償された画像データは、上記加算器
１５に送られている。
【００２０】加算器１５からの加算出力データは、画像
メモリであるフレームメモリ２０に送られ、書き込みア
ドレスカウンタ１７からのアドレスによって指定される
位置に書き込まれる。なお、アドレスカウンタ１７は、
上記加算器１５からの加算データの出力タイミング毎に
計数するようなカウンタである。
メモリであるフレームメモリ２０に送られ、書き込みア
ドレスカウンタ１７からのアドレスによって指定される
位置に書き込まれる。なお、アドレスカウンタ１７は、
上記加算器１５からの加算データの出力タイミング毎に
計数するようなカウンタである。
【００２１】そして、フレームメモリ２０に書き込まれ
た画像データは、表示アドレスカウンタ３１からメモリ
制御部２１に送られたアドレスに応じて読み出され、表
示用バッファメモリ３２を介して、出力端子３３より取
り出される。
た画像データは、表示アドレスカウンタ３１からメモリ
制御部２１に送られたアドレスに応じて読み出され、表
示用バッファメモリ３２を介して、出力端子３３より取
り出される。
【００２２】ここで、本発明の実施例は、特に、上記動
き補償回路１６から上記メモリ制御部２１に送られた動
き補償ベクトルに基づく動き補償ブロックの読み出しア
ドレスに応じて、画像メモリであるフレームメモリ２０
から読み出される動き補償ブロックのデータ読み出しを
高速化するものである。
き補償回路１６から上記メモリ制御部２１に送られた動
き補償ベクトルに基づく動き補償ブロックの読み出しア
ドレスに応じて、画像メモリであるフレームメモリ２０
から読み出される動き補償ブロックのデータ読み出しを
高速化するものである。
【００２３】このため、上記画像メモリである上記フレ
ームメモリ２０として、複数のバンクを有しこれら複数
の各バンクに対して共通の列アドレス及び行アドレスに
よりアクセスされ各バンクがバンク切換アドレスにより
指定される同期型（シンクロナス）ＤＲＡＭを用いてい
る。
ームメモリ２０として、複数のバンクを有しこれら複数
の各バンクに対して共通の列アドレス及び行アドレスに
よりアクセスされ各バンクがバンク切換アドレスにより
指定される同期型（シンクロナス）ＤＲＡＭを用いてい
る。
【００２４】この同期型（シンクロナス）ＤＲＡＭ（以
下ＳＤＲＡＭという）の基本的な機能は、「日経エレク
トロニクス、1992.5月11日号、no.553、P143〜147 」に
記載されている。
下ＳＤＲＡＭという）の基本的な機能は、「日経エレク
トロニクス、1992.5月11日号、no.553、P143〜147 」に
記載されている。
【００２５】すなわち、このＳＤＲＡＭは外部からの６
６〜１００ＭＨｚのクロックに同期して制御信号やデー
タをラッチする。このためタイミング設計が簡単であ
る。またこのＳＤＲＡＭは連続するアドレスのデータの
入出力（バースト転送）で、１０〜１５ｎｓのサイクル
時間でアクセスができる。さらにこのＳＤＲＡＭはチッ
プ内のメモリ・セル・アレイを複数のバンクに分けてい
る。インタリーブをすることで、行（ロウ:Row）アドレ
スが異なるときでも間断ないアクセスが可能となる。ま
たさらにこのＳＤＲＡＭはバースト転送時にデータを出
力する順番を変えられる。但し、同じバンクのなかで異
なる行をアクセスするときは、後述するようにデータ出
力が途切れる。
６〜１００ＭＨｚのクロックに同期して制御信号やデー
タをラッチする。このためタイミング設計が簡単であ
る。またこのＳＤＲＡＭは連続するアドレスのデータの
入出力（バースト転送）で、１０〜１５ｎｓのサイクル
時間でアクセスができる。さらにこのＳＤＲＡＭはチッ
プ内のメモリ・セル・アレイを複数のバンクに分けてい
る。インタリーブをすることで、行（ロウ:Row）アドレ
スが異なるときでも間断ないアクセスが可能となる。ま
たさらにこのＳＤＲＡＭはバースト転送時にデータを出
力する順番を変えられる。但し、同じバンクのなかで異
なる行をアクセスするときは、後述するようにデータ出
力が途切れる。
【００２６】図２に１フィールドが３６０×２４０で１
０４８５７６ワード×８ビット×２バンクのＳＤＲＡＭ
上の画像イメージを示す。
０４８５７６ワード×８ビット×２バンクのＳＤＲＡＭ
上の画像イメージを示す。
【００２７】このＳＤＲＡＭで、例えば８×８の動き補
償（ＭＣ）を行う場合について以下に説明する。なお、
使用バンクは、一つのバンク（バンク０）のみとする。
償（ＭＣ）を行う場合について以下に説明する。なお、
使用バンクは、一つのバンク（バンク０）のみとする。
【００２８】図３に示すような場合すなわち画像イメー
ジ上の座標が（４０、３２）の場所から８×８のサイズ
のデータを読み出す場合、予めバースト転送モードで連
続してアクセスするデータの長さ（バースト長又はラッ
プ長という）を例えば８と設定しておけば、ロウアドレ
ス“３２”を設定し、カラムアドレス“４０”を設定し
てやるだけで、その後のカラムアドレスの設定をしなく
てもカラムアドレス“４７”までのデータが出力でき
る。すなわち、読み出しデータｄ（４０、３２）、ｄ
（４１、３２）、ｄ（４２、３２）・・・ｄ（４７、３
２）がロウアドレス“３２”を設定し、カラムアドレス
“４０”を設定するだけで出力される。
ジ上の座標が（４０、３２）の場所から８×８のサイズ
のデータを読み出す場合、予めバースト転送モードで連
続してアクセスするデータの長さ（バースト長又はラッ
プ長という）を例えば８と設定しておけば、ロウアドレ
ス“３２”を設定し、カラムアドレス“４０”を設定し
てやるだけで、その後のカラムアドレスの設定をしなく
てもカラムアドレス“４７”までのデータが出力でき
る。すなわち、読み出しデータｄ（４０、３２）、ｄ
（４１、３２）、ｄ（４２、３２）・・・ｄ（４７、３
２）がロウアドレス“３２”を設定し、カラムアドレス
“４０”を設定するだけで出力される。
【００２９】図４は上述した例のタイミングチャートで
ある。ここでは、上述したように使用バンクをバンク０
のみとしている。クロック“CLK ”の周波数は１００Ｍ
Ｈｚである。またチップ選択（ＣＳ）は、Ｌ（ロー）ア
クティブであるので“／CS”としている。またロウのラ
ンダムアクセスもＬアクティブであるので“／RAS ”と
している。またカラムのランダムアクセスもＬアクティ
ブであるので“／CAS ”としている。また書き込み可
（Wright Enable)もＬアクティブであるので“／WE”と
している。バンク切り換えアドレスは“BS”としてい
る。またロウアドレス及びカラムアドレスの設定ライン
を“Add ”としている。そして、読み出しデータ出力は
“Out ”に乗っている。
ある。ここでは、上述したように使用バンクをバンク０
のみとしている。クロック“CLK ”の周波数は１００Ｍ
Ｈｚである。またチップ選択（ＣＳ）は、Ｌ（ロー）ア
クティブであるので“／CS”としている。またロウのラ
ンダムアクセスもＬアクティブであるので“／RAS ”と
している。またカラムのランダムアクセスもＬアクティ
ブであるので“／CAS ”としている。また書き込み可
（Wright Enable)もＬアクティブであるので“／WE”と
している。バンク切り換えアドレスは“BS”としてい
る。またロウアドレス及びカラムアドレスの設定ライン
を“Add ”としている。そして、読み出しデータ出力は
“Out ”に乗っている。
【００３０】この図４において、“／CS”をＬレベル、
“／RAS ”もＬレベル、“／CAS ”をＨレベル、“／W
E”もＨレベルにし、“BS”を“０”とすると“／CS”
で選択されたチップのＳＤＲＡＭのバンク０をアクティ
ブするというコマンドＣm1になる。このとき“Add ”で
ロウアドレスを“３２”と設定する。
“／RAS ”もＬレベル、“／CAS ”をＨレベル、“／W
E”もＨレベルにし、“BS”を“０”とすると“／CS”
で選択されたチップのＳＤＲＡＭのバンク０をアクティ
ブするというコマンドＣm1になる。このとき“Add ”で
ロウアドレスを“３２”と設定する。
【００３１】そして、“／CS”をＬレベル、“／RAS ”
をＨレベル、“／CAS ”をＬレベル、“／WE”をＨレベ
ルにし、“BS”を“０”とすると“／CS”で選択たれた
チップのＳＤＲＡＭのバンク０のデータを読み出せとい
うコマンドＣm2になる。このとき“Add ”でカラムアド
レスを“４０”と設定する。
をＨレベル、“／CAS ”をＬレベル、“／WE”をＨレベ
ルにし、“BS”を“０”とすると“／CS”で選択たれた
チップのＳＤＲＡＭのバンク０のデータを読み出せとい
うコマンドＣm2になる。このとき“Add ”でカラムアド
レスを“４０”と設定する。
【００３２】すると、“Out ”は、読み出しデータをロ
ウアドレスの設定（コマンドＣm1）の後６クロック目か
ら８個出力する。このデータ出力の個数（８個）は、バ
ースト転送モードで連続してアクセスするバースト長を
レジスタによって予め８に設定していることによる。
ウアドレスの設定（コマンドＣm1）の後６クロック目か
ら８個出力する。このデータ出力の個数（８個）は、バ
ースト転送モードで連続してアクセスするバースト長を
レジスタによって予め８に設定していることによる。
【００３３】また、“／CS”をＬレベル、“／RAS ”を
Ｌレベル、“／CSA ”をＨレベル、“／WE”をＬレベル
にし、“BS”を“０”とすると次の読み出しを有効にす
るためのコマンドＣm3になる。このコマンドＣm3はプリ
チャージコマンドと呼ばれ、ある行をアクセスした後、
同一バンク内の異なる行をアクセスするときに必要な動
作を行わせるコマンドである。
Ｌレベル、“／CSA ”をＨレベル、“／WE”をＬレベル
にし、“BS”を“０”とすると次の読み出しを有効にす
るためのコマンドＣm3になる。このコマンドＣm3はプリ
チャージコマンドと呼ばれ、ある行をアクセスした後、
同一バンク内の異なる行をアクセスするときに必要な動
作を行わせるコマンドである。
【００３４】次に、行を変えるためコマンドＣm1と同様
に“／CS”をＬレベル、“／RAS ”もＬレベル、“／CA
S ”をＨレベル、“／WE”もＨレベルにし、“BS”を
“０”として“／CS”で選択されたチップのＳＤＲＡＭ
のバンク０をアクティブするというコマンドＣm4を出
し、“Add ”でロウアドレスを“３３”と設定する。
に“／CS”をＬレベル、“／RAS ”もＬレベル、“／CA
S ”をＨレベル、“／WE”もＨレベルにし、“BS”を
“０”として“／CS”で選択されたチップのＳＤＲＡＭ
のバンク０をアクティブするというコマンドＣm4を出
し、“Add ”でロウアドレスを“３３”と設定する。
【００３５】そして、コマンドＣm2と同様に“／CS”を
Ｌレベル、“／RAS ”をＨレベル、“／CAS ”をＬレベ
ル、“／WE”をＨレベルにし、“BS”を“０”として
“／CS”で選択されたチップのＳＤＲＡＭのバンク０の
データを読み出せというコマンドＣm5を出し、“Add ”
でカラムアドレスを“４０”と設定する。
Ｌレベル、“／RAS ”をＨレベル、“／CAS ”をＬレベ
ル、“／WE”をＨレベルにし、“BS”を“０”として
“／CS”で選択されたチップのＳＤＲＡＭのバンク０の
データを読み出せというコマンドＣm5を出し、“Add ”
でカラムアドレスを“４０”と設定する。
【００３６】すると、“Out ”は、読み出しデータをロ
ウアドレスの設定（コマンドＣm2）の後５クロック目か
ら８個出力する。このデータ出力の個数（８個）も、バ
ースト転送モードで連続してアクセスするバースト長を
レジスタによって予め８に設定していることによる。
ウアドレスの設定（コマンドＣm2）の後５クロック目か
ら８個出力する。このデータ出力の個数（８個）も、バ
ースト転送モードで連続してアクセスするバースト長を
レジスタによって予め８に設定していることによる。
【００３７】なお、ロウアドレスを入力してから５、６
クロックで読み出しデータが出力されるが、上述したよ
うにクロック周波数が１００ＭＨｚであるので、１０ｎ
ｓのサイクル時間となり、ＤＲＡＭの高速ページモード
（クロック周波数は２０ＭＨｚ）よりも高速となる。
クロックで読み出しデータが出力されるが、上述したよ
うにクロック周波数が１００ＭＨｚであるので、１０ｎ
ｓのサイクル時間となり、ＤＲＡＭの高速ページモード
（クロック周波数は２０ＭＨｚ）よりも高速となる。
【００３８】このように、ＳＤＲＡＭでは例えば１００
ＭＨｚ（周期１０ｎｓ）のクロックに同期させて、連続
するアドレスのデータをバースト長の設定により例えば
８個ずつ５０ｎｓから６０ｎｓのサイクルで出力でき
る。
ＭＨｚ（周期１０ｎｓ）のクロックに同期させて、連続
するアドレスのデータをバースト長の設定により例えば
８個ずつ５０ｎｓから６０ｎｓのサイクルで出力でき
る。
【００３９】また、ＳＤＲＡＭでは同じ行へのアクセス
をする場合、列アドレスが連続していない場合でも、列
アドレスの入力タイミングを制御すれば、クロック毎に
連続してアクセスできる。
をする場合、列アドレスが連続していない場合でも、列
アドレスの入力タイミングを制御すれば、クロック毎に
連続してアクセスできる。
【００４０】さらに行アドレスを切り替えたときも、バ
ンクを変えれば、間断なくアクセス可能である。
ンクを変えれば、間断なくアクセス可能である。
【００４１】したがって、このＳＤＲＡＭを画像メモリ
に適用するとデータの高速読み出しが可能となる。
に適用するとデータの高速読み出しが可能となる。
【００４２】しかし、上述したように、８個の連続した
読み出しデータの出力から次の８個の連続した読み出し
データの出力までの５０ｎｓ、６０ｎｓのサイクル時間
を短縮あるいは無くせばさらなるデータの高速読み出し
を可能にできる。
読み出しデータの出力から次の８個の連続した読み出し
データの出力までの５０ｎｓ、６０ｎｓのサイクル時間
を短縮あるいは無くせばさらなるデータの高速読み出し
を可能にできる。
【００４３】すなわち、同じバンクの他の行に切り替え
たときに、データ出力を途切れさせないようにすればよ
い。
たときに、データ出力を途切れさせないようにすればよ
い。
【００４４】本実施例は、画像メモリであるフレームメ
モリ２０にＳＤＲＡＭを用い、このＳＤＲＡＭの特徴す
なわち同じ行へのアクセスの場合、列アドレスが連続し
ていなくとも列アドレスの入力タイミングを制御すれば
クロック毎に連続してアクセスでき、さらに行アドレス
を切り替えた場合、バンクを変えれば間断なくアクセス
可能であるという特徴を生かすようなアドレスの割り当
てにより上記データ出力の途切れを無くそうとするもの
である。
モリ２０にＳＤＲＡＭを用い、このＳＤＲＡＭの特徴す
なわち同じ行へのアクセスの場合、列アドレスが連続し
ていなくとも列アドレスの入力タイミングを制御すれば
クロック毎に連続してアクセスでき、さらに行アドレス
を切り替えた場合、バンクを変えれば間断なくアクセス
可能であるという特徴を生かすようなアドレスの割り当
てにより上記データ出力の途切れを無くそうとするもの
である。
【００４５】図５は、本実施例で適用するＳＤＲＡＭの
アドレス割り当てを示す図である。図５の（Ａ）に示す
ように画像イメージ上の水平アドレスＸを下位側（ＬＳ
Ｂ）に、垂直アドレスＹを上位側（ＭＳＢ）に配列し
て、上記画像メモリとして用いられるＳＤＲＡＭの下位
側の列（カラム）アドレスＣ及び上位側の行（ロウ）ア
ドレスＲに対して上記水平アドレスＸ及び垂直アドレス
Ｙを割り当てる際に、図５の（Ｂ）、（Ｃ）に示すよう
な範囲で上記バンク切換アドレスビットBSを割り当て
る。
アドレス割り当てを示す図である。図５の（Ａ）に示す
ように画像イメージ上の水平アドレスＸを下位側（ＬＳ
Ｂ）に、垂直アドレスＹを上位側（ＭＳＢ）に配列し
て、上記画像メモリとして用いられるＳＤＲＡＭの下位
側の列（カラム）アドレスＣ及び上位側の行（ロウ）ア
ドレスＲに対して上記水平アドレスＸ及び垂直アドレス
Ｙを割り当てる際に、図５の（Ｂ）、（Ｃ）に示すよう
な範囲で上記バンク切換アドレスビットBSを割り当て
る。
【００４６】すなわち、上記バンク切換アドレスBSを上
記水平アドレスＸの最上位ビットと上記ロウアドレスＲ
の最下位ビットとの間のBS割り当て範囲内に位置させ
る。ここで、図５の（Ａ）には、図２に示したフィール
ド番号が付与されている。
記水平アドレスＸの最上位ビットと上記ロウアドレスＲ
の最下位ビットとの間のBS割り当て範囲内に位置させ
る。ここで、図５の（Ａ）には、図２に示したフィール
ド番号が付与されている。
【００４７】特に図５の（Ｂ）は、上記バンク切換アド
レスビットBSを上記BS割り当て範囲内の最下位側に位置
させた割り当て例を示している。そのため、カラムアド
レスを上位側（Ｃ2 ）と下位側（Ｃ1 ）に２分してい
る。
レスビットBSを上記BS割り当て範囲内の最下位側に位置
させた割り当て例を示している。そのため、カラムアド
レスを上位側（Ｃ2 ）と下位側（Ｃ1 ）に２分してい
る。
【００４８】また特に図５の（Ｃ）は、上記バンク切換
アドレスビットBSを上記BS割り当て範囲内の最上位側に
位置させたアドレス割り当てを示している。
アドレスビットBSを上記BS割り当て範囲内の最上位側に
位置させたアドレス割り当てを示している。
【００４９】もちろん、図５の（Ｂ）又は図５の（Ｃ）
は、共に一例であり、これら以外にもすなわち上記バン
ク切換アドレスビットBSが上記BS割り当て範囲内に位置
すればどこに位置してもよい。
は、共に一例であり、これら以外にもすなわち上記バン
ク切換アドレスビットBSが上記BS割り当て範囲内に位置
すればどこに位置してもよい。
【００５０】先ず、上記バンク切換アドレスビットBSが
上記BS割り当て範囲内に位置し、カラムアドレスＣと水
平アドレスＸの数が一致した例を図６に示して説明す
る。
上記BS割り当て範囲内に位置し、カラムアドレスＣと水
平アドレスＸの数が一致した例を図６に示して説明す
る。
【００５１】図６は例えば画像イメージ上の水平アドレ
スＸを９ビット、垂直アドレスＹを８ビット、そしてフ
ィールド番号Ｆを４ビットとし、ＳＤＲＡＭ上のカラム
アドレスＣを９ビット、ロウアドレスＲを１１ビット、
バンク切り換えアドレスBSを１ビットとしている。
スＸを９ビット、垂直アドレスＹを８ビット、そしてフ
ィールド番号Ｆを４ビットとし、ＳＤＲＡＭ上のカラム
アドレスＣを９ビット、ロウアドレスＲを１１ビット、
バンク切り換えアドレスBSを１ビットとしている。
【００５２】この図６に示したアドレス割り当てに対応
するＳＤＲＡＭのタイミングチャートを図７に示す。こ
こでは、使用バンクをバンク０とバンク１の２つとし、
図３を参照しながらそのタイミングを説明する。“CLK
”、“／CS”、“／RAS ”、“／CAS ”、“／WE”、
“BS”、“Add ”及び“Out ”は図４の場合と同じ定義
であり、説明を省略する。
するＳＤＲＡＭのタイミングチャートを図７に示す。こ
こでは、使用バンクをバンク０とバンク１の２つとし、
図３を参照しながらそのタイミングを説明する。“CLK
”、“／CS”、“／RAS ”、“／CAS ”、“／WE”、
“BS”、“Add ”及び“Out ”は図４の場合と同じ定義
であり、説明を省略する。
【００５３】この図７において、“／CS”をＬレベル、
“／RAS ”もＬレベル、“／CAS ”をＨレベル、“／W
E”もＨレベルにし、“BS”を“０”とすると“／CS”
で選択されたチップのＳＤＲＡＭのバンク０をアクティ
ブさせるというコマンドＣM1になる。このとき“Add ”
でロウアドレスを“１６”と設定する。このロウアドレ
スの“１６”という設定は、バンク０上においてのもの
であり、画像イメージ上では、垂直アドレス“３２”に
対応する。
“／RAS ”もＬレベル、“／CAS ”をＨレベル、“／W
E”もＨレベルにし、“BS”を“０”とすると“／CS”
で選択されたチップのＳＤＲＡＭのバンク０をアクティ
ブさせるというコマンドＣM1になる。このとき“Add ”
でロウアドレスを“１６”と設定する。このロウアドレ
スの“１６”という設定は、バンク０上においてのもの
であり、画像イメージ上では、垂直アドレス“３２”に
対応する。
【００５４】そして、“／CS”をＬレベル、“／RAS ”
をＨレベル、“／CAS ”をＬレベル、“／WE”をＨレベ
ルにし、“BS”を“０”とすると“／CS”で選択たれた
チップのＳＤＲＡＭのバンク０のデータを読み出せとい
うコマンドＣM2になる。このとき“Add ”でカラムアド
レスを“４０”と設定する。このカラムアドレスの“４
０”という設定は、バンク０上においてのものであり、
画像イメージ上では水平アドレスの“４０”に対応す
る。
をＨレベル、“／CAS ”をＬレベル、“／WE”をＨレベ
ルにし、“BS”を“０”とすると“／CS”で選択たれた
チップのＳＤＲＡＭのバンク０のデータを読み出せとい
うコマンドＣM2になる。このとき“Add ”でカラムアド
レスを“４０”と設定する。このカラムアドレスの“４
０”という設定は、バンク０上においてのものであり、
画像イメージ上では水平アドレスの“４０”に対応す
る。
【００５５】すると、“Out ”から読み出しデータｄ
（４０，３２）・・・ｄ（４７，３２）がロウアドレス
の設定（コマンドＣM1）の後、６クロック目から８個出
力される。このデータ出力の個数（８個）は、バースト
転送モードで連続してアクセスするバースト長をレジス
タによって予め８に設定していることによる。
（４０，３２）・・・ｄ（４７，３２）がロウアドレス
の設定（コマンドＣM1）の後、６クロック目から８個出
力される。このデータ出力の個数（８個）は、バースト
転送モードで連続してアクセスするバースト長をレジス
タによって予め８に設定していることによる。
【００５６】また、“／CS”をＬレベル、“／RAS ”を
Ｌレベル、“／CSA ”をＨレベル、“／WE”をＨレベル
にし、“BS”を“１”とすると“／CS”で選択されたチ
ップのＳＤＲＡＭのバンク１をアクティブさせるという
コマンドＣM3になる。このとき“Add ”でロウアドレス
を“１６”と設定する。このロウアドレスの“１６”と
いう設定は、バンク１上においてのものであり、画像イ
メージ上では、垂直アドレス“３３”に対応する。
Ｌレベル、“／CSA ”をＨレベル、“／WE”をＨレベル
にし、“BS”を“１”とすると“／CS”で選択されたチ
ップのＳＤＲＡＭのバンク１をアクティブさせるという
コマンドＣM3になる。このとき“Add ”でロウアドレス
を“１６”と設定する。このロウアドレスの“１６”と
いう設定は、バンク１上においてのものであり、画像イ
メージ上では、垂直アドレス“３３”に対応する。
【００５７】また、“／CS”をＬレベル、“／RAS ”を
Ｈレベル、“／CSA ”をＬレベル、“／WE”をＨレベル
にし、“BS”を“１”とすると“／CS”で選択たれたチ
ップのＳＤＲＡＭのバンク１を読み出せというコマンド
ＣM4になる。このとき“Add”でロウアドレスを“４
０”と設定する。このカラムアドレスの“４０”という
設定は、バンク１上においてのものであり、画像イメー
ジ上では水平アドレスの“４０”に対応する。
Ｈレベル、“／CSA ”をＬレベル、“／WE”をＨレベル
にし、“BS”を“１”とすると“／CS”で選択たれたチ
ップのＳＤＲＡＭのバンク１を読み出せというコマンド
ＣM4になる。このとき“Add”でロウアドレスを“４
０”と設定する。このカラムアドレスの“４０”という
設定は、バンク１上においてのものであり、画像イメー
ジ上では水平アドレスの“４０”に対応する。
【００５８】すると、“Out ”からバンク０に対応した
８個の読み出しデータｄ（４０，３２）・・・ｄ（４
７，３２）に間断なくバンク１に対応する８個の読み出
しデータｄ（４０，３３）・・・ｄ（４７，３３）が出
力される。このデータ出力の個数（８個）も、バースト
転送モードで連続してアクセスするバースト長をレジス
タによって予め８に設定していることによる。
８個の読み出しデータｄ（４０，３２）・・・ｄ（４
７，３２）に間断なくバンク１に対応する８個の読み出
しデータｄ（４０，３３）・・・ｄ（４７，３３）が出
力される。このデータ出力の個数（８個）も、バースト
転送モードで連続してアクセスするバースト長をレジス
タによって予め８に設定していることによる。
【００５９】また、“／CS”をＬレベル、“／RAS ”を
Ｌレベル、“／CSA ”をＨレベル、“／WE”をＬレベル
にし、“BS”を“０”とすると次の行の読み出しを有効
にするためのコマンドＣM5になる。このコマンドＣM5は
プリチャージコマンドと呼ばれ、同一バンク（この場合
はバンク０）内の異なる行のアクセスを有効にするため
のコマンドである。
Ｌレベル、“／CSA ”をＨレベル、“／WE”をＬレベル
にし、“BS”を“０”とすると次の行の読み出しを有効
にするためのコマンドＣM5になる。このコマンドＣM5は
プリチャージコマンドと呼ばれ、同一バンク（この場合
はバンク０）内の異なる行のアクセスを有効にするため
のコマンドである。
【００６０】そして、バンク０の異なる行をアクセスす
るためにロウアドレスをコマンドＣ M6のときに“１
７”、カラムアドレスをコマンドＣM7のときに“４０”
と設定する。ロウアドレスの“１７”という設定は画像
イメージ上の垂直アドレスの“３４”に対応し、カラム
アドレスの“４０”という設定は画像イメージ上の水平
アドレス“４０”に対応する。
るためにロウアドレスをコマンドＣ M6のときに“１
７”、カラムアドレスをコマンドＣM7のときに“４０”
と設定する。ロウアドレスの“１７”という設定は画像
イメージ上の垂直アドレスの“３４”に対応し、カラム
アドレスの“４０”という設定は画像イメージ上の水平
アドレス“４０”に対応する。
【００６１】すると、“Out ”から８個の読み出しデー
タｄ（４０、３３）・・・ｄ（４７、３３）に間断な
く、図示しないバンク０の異なる行に対応する画像イメ
ージ上の８個の読み出しデータが出力される。
タｄ（４０、３３）・・・ｄ（４７、３３）に間断な
く、図示しないバンク０の異なる行に対応する画像イメ
ージ上の８個の読み出しデータが出力される。
【００６２】コマンドＣM8はバンク１内の異なる行の読
み出しを有効にするプリチャージコマンドである。
み出しを有効にするプリチャージコマンドである。
【００６３】図８は図６のアドレス割り当て例により読
み出されるデータ出力を示した図であり、図３を参照し
ながらそのデータ出力の様子を説明する。図６に示した
アドレス割り当てをすると、図８の（Ａ）に示すように
バンク０のロウアドレス“１６”、“１７”、“１
８”、“１９”に対応する図３に示した画像イメージ上
の偶数のライン“３２”、“３４”、“３６”、“３
８”のデータが、また、図８の（Ｂ）に示すようにバン
ク１のロウアドレス“１６”、“１７”、“１８”、
“１９”に対応する図３に示した画像イメージ上の奇数
のライン“３３”、“３５”、“３７”、“３９”のデ
ータが交互に間断なく読み出されることになる。
み出されるデータ出力を示した図であり、図３を参照し
ながらそのデータ出力の様子を説明する。図６に示した
アドレス割り当てをすると、図８の（Ａ）に示すように
バンク０のロウアドレス“１６”、“１７”、“１
８”、“１９”に対応する図３に示した画像イメージ上
の偶数のライン“３２”、“３４”、“３６”、“３
８”のデータが、また、図８の（Ｂ）に示すようにバン
ク１のロウアドレス“１６”、“１７”、“１８”、
“１９”に対応する図３に示した画像イメージ上の奇数
のライン“３３”、“３５”、“３７”、“３９”のデ
ータが交互に間断なく読み出されることになる。
【００６４】すなわち、この図６に示した例は、バンク
を切り換えることにより、一方のバンクのデータを読み
出している間に、他方のバンクのロウアドレス、カラム
アドレスを設定し、連続読み出しを可能としている。
を切り換えることにより、一方のバンクのデータを読み
出している間に、他方のバンクのロウアドレス、カラム
アドレスを設定し、連続読み出しを可能としている。
【００６５】次に、図９は上記バンク切換アドレスビッ
トBSを上記BS割り当て範囲内で上記垂直アドレスＹの最
下位ビットに割り当てた例を示すものであり、上記バン
ク切換アドレスビットBSがカラムアドレスを上位側（Ｃ
2 ）と下位側（Ｃ1 ）に分離している。
トBSを上記BS割り当て範囲内で上記垂直アドレスＹの最
下位ビットに割り当てた例を示すものであり、上記バン
ク切換アドレスビットBSがカラムアドレスを上位側（Ｃ
2 ）と下位側（Ｃ1 ）に分離している。
【００６６】この図９では画像イメージ上のアドレスを
下位側から水平アドレスＸ（Ｐビット）、垂直アドレス
Ｙ（Ｑビット）とし、ＳＤＲＡＭ上のアドレスを下位側
からカラムアドレス（Ｍビット）、ロウアドレス（Ｎビ
ット）として、上記バンク切換アドレスBSを画像イメー
ジ上の垂直アドレスＹの最下位ビットに割り当ているた
め、カラムアドレスＣを下位側カラムアドレスＣ1 （第
０ビット〜第（Ｐ−１）ビット、計Ｐビット）と、上位
側カラムアドレスＣ2 （第Ｐビット〜第（Ｍ−１）ビッ
ト、計（Ｍ−Ｐ）ビット）とに分離している。このアド
レス割り当てでは、上位側のカラムアドレスＣ2 ＝（Ｍ
−Ｐ）ビットが、画像イメージ上の垂直アドレスＹの下
位側ビット（但し最下位ビットを除く）に割り当てられ
る。
下位側から水平アドレスＸ（Ｐビット）、垂直アドレス
Ｙ（Ｑビット）とし、ＳＤＲＡＭ上のアドレスを下位側
からカラムアドレス（Ｍビット）、ロウアドレス（Ｎビ
ット）として、上記バンク切換アドレスBSを画像イメー
ジ上の垂直アドレスＹの最下位ビットに割り当ているた
め、カラムアドレスＣを下位側カラムアドレスＣ1 （第
０ビット〜第（Ｐ−１）ビット、計Ｐビット）と、上位
側カラムアドレスＣ2 （第Ｐビット〜第（Ｍ−１）ビッ
ト、計（Ｍ−Ｐ）ビット）とに分離している。このアド
レス割り当てでは、上位側のカラムアドレスＣ2 ＝（Ｍ
−Ｐ）ビットが、画像イメージ上の垂直アドレスＹの下
位側ビット（但し最下位ビットを除く）に割り当てられ
る。
【００６７】例えば、この上位側のカラムアドレスＣ2
である（Ｍ−Ｐ）ビットを２ビットとすると、ＳＤＲＡ
Ｍ上のカラムアドレスを２(M-P) ＝２2 ＝４分割するこ
とになる。
である（Ｍ−Ｐ）ビットを２ビットとすると、ＳＤＲＡ
Ｍ上のカラムアドレスを２(M-P) ＝２2 ＝４分割するこ
とになる。
【００６８】すると、図１０の（Ａ）に示すようにバン
ク０を画像イメージ上の垂直アドレス“３２”、“３
４”、“３６”、“３８”のデータと、図１０の（Ｂ）
に示すようにバンク１を画像イメージ上の垂直アドレス
“３３”、“３５”、“３７”、“３９”のデータとを
バンクを切り換えることにより、“３２”、“３３”、
“３４”、“３５”、“３６”、“３７”、“３８”、
“３９”という順番で読み出せる。なお、この図１０で
は、図と説明を簡略化するために分割した領域（４分割
した各領域）の横方向の長さを１２８しており、これ
は、上記下位側のカラムアドレスＣ1 のビット数Ｐ＝７
すなわち、２P ＝１２８とした場合に相当する。
ク０を画像イメージ上の垂直アドレス“３２”、“３
４”、“３６”、“３８”のデータと、図１０の（Ｂ）
に示すようにバンク１を画像イメージ上の垂直アドレス
“３３”、“３５”、“３７”、“３９”のデータとを
バンクを切り換えることにより、“３２”、“３３”、
“３４”、“３５”、“３６”、“３７”、“３８”、
“３９”という順番で読み出せる。なお、この図１０で
は、図と説明を簡略化するために分割した領域（４分割
した各領域）の横方向の長さを１２８しており、これ
は、上記下位側のカラムアドレスＣ1 のビット数Ｐ＝７
すなわち、２P ＝１２８とした場合に相当する。
【００６９】すなわち、この図９に示した例は、バンク
を切り換えることにより、図３に示した画像イメージ上
の例えば“３２”ラインのデータを読み出している間
に、他のバンクの例えば“３３”のラインのロウアドレ
ス、カラムアドレスを設定できるので、図３に示した画
像イメージ上のデータを“３２”、“３３”、“３
４”、“３５”、“３６”、“３７”、“３８”、“３
９”というライン順に間断なく読み出せる。
を切り換えることにより、図３に示した画像イメージ上
の例えば“３２”ラインのデータを読み出している間
に、他のバンクの例えば“３３”のラインのロウアドレ
ス、カラムアドレスを設定できるので、図３に示した画
像イメージ上のデータを“３２”、“３３”、“３
４”、“３５”、“３６”、“３７”、“３８”、“３
９”というライン順に間断なく読み出せる。
【００７０】また、図１１は上記バンク切換アドレスビ
ットBSを上記BS割り当て範囲内で上記ロウアドレスＲの
最下位ビットよりも下位側に割り当てた例を示すもので
ある。
ットBSを上記BS割り当て範囲内で上記ロウアドレスＲの
最下位ビットよりも下位側に割り当てた例を示すもので
ある。
【００７１】この図１１では画像イメージ上のアドレス
を下位側から水平アドレスＸ（Ｐビット）、垂直アドレ
スＹ（Ｑビット）とし、ＳＤＲＡＭ上のアドレスを下位
側からカラムアドレス（Ｍビット）、ロウアドレス（Ｎ
ビット）としている。
を下位側から水平アドレスＸ（Ｐビット）、垂直アドレ
スＹ（Ｑビット）とし、ＳＤＲＡＭ上のアドレスを下位
側からカラムアドレス（Ｍビット）、ロウアドレス（Ｎ
ビット）としている。
【００７２】この図１１のアドレス割り当て例に対応す
るＳＤＲＡＭのタイミングチャートを図１２に示す。こ
こでは、使用バンクをバンク０とバンク１の２つとして
いるが、説明の都合上バンク０のみのタイミングを示
し、図３を参照しながら読み出しのタイミングを説明す
る。
るＳＤＲＡＭのタイミングチャートを図１２に示す。こ
こでは、使用バンクをバンク０とバンク１の２つとして
いるが、説明の都合上バンク０のみのタイミングを示
し、図３を参照しながら読み出しのタイミングを説明す
る。
【００７３】また、“CLK ”、“／CS”、“／RAS ”、
“／CAS ”、“／WE”、“BS”、“Add ”及び“Out ”
は図４の場合と同じ定義であり、説明を省略する。
“／CAS ”、“／WE”、“BS”、“Add ”及び“Out ”
は図４の場合と同じ定義であり、説明を省略する。
【００７４】この図１２において、“／CS”をＬレベ
ル、“／RAS ”もＬレベル、“／CAS”をＨレベル、
“／WE”もＨレベルにし、“BS”を“０”とすると“／
CS”で選択たれたチップのＳＤＲＡＭのバンク０をアク
ティブするというコマンドＣm1になる。このとき“Add
”でロウアドレスを“４”と設定する。このロウアド
レスの設定は、バンク０においてのものであり、図３に
示した画像イメージ上の垂直アドレス“３２”に対応す
る。
ル、“／RAS ”もＬレベル、“／CAS”をＨレベル、
“／WE”もＨレベルにし、“BS”を“０”とすると“／
CS”で選択たれたチップのＳＤＲＡＭのバンク０をアク
ティブするというコマンドＣm1になる。このとき“Add
”でロウアドレスを“４”と設定する。このロウアド
レスの設定は、バンク０においてのものであり、図３に
示した画像イメージ上の垂直アドレス“３２”に対応す
る。
【００７５】そして、“／CS”をＬレベル、“／RAS ”
をＨレベル、“／CAS ”をＬレベル、“／WE”をＨレベ
ルにし、“BS”を“０”とすると“／CS”で選択たれた
チップのＳＤＲＡＭのバンク０のデータを読み出せとい
うコマンドＣm2になる。このとき“Add ”でカラムアド
レスを“４０”と設定する。このカラムアドレス“４
０”の設定はバンク０においてのものであり、図３に示
した画像イメージ上の水平アドレス“４０”に対応す
る。
をＨレベル、“／CAS ”をＬレベル、“／WE”をＨレベ
ルにし、“BS”を“０”とすると“／CS”で選択たれた
チップのＳＤＲＡＭのバンク０のデータを読み出せとい
うコマンドＣm2になる。このとき“Add ”でカラムアド
レスを“４０”と設定する。このカラムアドレス“４
０”の設定はバンク０においてのものであり、図３に示
した画像イメージ上の水平アドレス“４０”に対応す
る。
【００７６】すると、“Out ”から読み出しデータｄ
（４０，３２）・・・ｄ（４７，３２）がロウアドレス
の設定（コマンドＣm1）の後、６クロック目から８個出
力される。このデータ出力の個数（８個）も、バースト
転送モードで連続してアクセスするバースト長をレジス
タによって予め８に設定していることによる。
（４０，３２）・・・ｄ（４７，３２）がロウアドレス
の設定（コマンドＣm1）の後、６クロック目から８個出
力される。このデータ出力の個数（８個）も、バースト
転送モードで連続してアクセスするバースト長をレジス
タによって予め８に設定していることによる。
【００７７】また、“／CS”をＬレベル、“／RAS ”を
Ｈレベル、“／CSA ”をＬレベル、“／WE”をＨレベル
にし、“BS”を“０”とすると“／CS”で選択されたチ
ップのＳＤＲＡＭのバンク０をアクティブするというコ
マンドＣm3になる。このとき“Add ”でカラムアドレス
を“１６８”と設定する。このカラムアドレス“１６
８”の設定はバンク０においてのものであり、図３に示
した画像イメージ上の水平アドレスでは“４０”に対応
する。
Ｈレベル、“／CSA ”をＬレベル、“／WE”をＨレベル
にし、“BS”を“０”とすると“／CS”で選択されたチ
ップのＳＤＲＡＭのバンク０をアクティブするというコ
マンドＣm3になる。このとき“Add ”でカラムアドレス
を“１６８”と設定する。このカラムアドレス“１６
８”の設定はバンク０においてのものであり、図３に示
した画像イメージ上の水平アドレスでは“４０”に対応
する。
【００７８】すると、“Out ”からバンク０の先の８個
の読み出しデータｄ（４０，３２）・・・ｄ（４７，３
２）に間断なく、バンク０の同じ行の次の８個の読み出
しデータｄ（４０，３３）・・・ｄ（４７，３３）が出
力される。このデータ出力の個数（８個）も、バースト
転送モードで連続してアクセスするバースト長をレジス
タによって予め８に設定していることによる。
の読み出しデータｄ（４０，３２）・・・ｄ（４７，３
２）に間断なく、バンク０の同じ行の次の８個の読み出
しデータｄ（４０，３３）・・・ｄ（４７，３３）が出
力される。このデータ出力の個数（８個）も、バースト
転送モードで連続してアクセスするバースト長をレジス
タによって予め８に設定していることによる。
【００７９】また、“／CS”をＬレベル、“／RAS ”を
Ｈレベル、“／CSA ”をＬレベル、“／WE”をＨレベル
にし、“BS”を“０”とすると“／CS”で選択たれたチ
ップのＳＤＲＡＭのバンク０をアクティブするというコ
マンドＣm4になる。このとき“Add ”でカラムアドレス
を“２９６”と設定する。このカラムアドレス“２９
６”の設定はバンク０においてのものであり、図３に示
した画像イメージ上の水平アドレスでは“４０”に対応
する。
Ｈレベル、“／CSA ”をＬレベル、“／WE”をＨレベル
にし、“BS”を“０”とすると“／CS”で選択たれたチ
ップのＳＤＲＡＭのバンク０をアクティブするというコ
マンドＣm4になる。このとき“Add ”でカラムアドレス
を“２９６”と設定する。このカラムアドレス“２９
６”の設定はバンク０においてのものであり、図３に示
した画像イメージ上の水平アドレスでは“４０”に対応
する。
【００８０】すると、“Out ”からバンク０の先の８個
の読み出しデータｄ（４０，３３）・・・ｄ（４７，３
３）に間断なく、バンク０の同じ行の次の８個の読み出
しデータｄ（４０，３４）・・・が出力される。このデ
ータ出力の個数（８個）も、バースト転送モードで連続
してアクセスするバースト長をレジスタによって予め８
に設定していることによる。
の読み出しデータｄ（４０，３３）・・・ｄ（４７，３
３）に間断なく、バンク０の同じ行の次の８個の読み出
しデータｄ（４０，３４）・・・が出力される。このデ
ータ出力の個数（８個）も、バースト転送モードで連続
してアクセスするバースト長をレジスタによって予め８
に設定していることによる。
【００８１】図１３は図１１のアドレス割り当て例によ
り読み出されるデータ出力を示した図である。この図１
３でも分割した領域（４分割した各領域）の横方向の長
さを上述した図１０の場合と同様に１２８としている。
例えば、このカラムアドレスＣの上位２ビットとバンク
切り換えアドレス１ビットを用いれば、図１３の（Ａ）
に示すバンク０のロウアドレスを“４”に固定してお
き、画像イメージ上のデータを垂直アドレス“３２”、
“３３”、“３４”、“３５”の４ライン毎に、また、
図１３の（Ｂ）に示すバンク１に画像イメージ上のデー
タを垂直アドレス“３６”、“３７”、“３８”、“３
９”の４ライン毎に、バンク０のロウアドレス“４”、
バンク１のロウアドレス“４”に相当するデータとして
読み出せる。
り読み出されるデータ出力を示した図である。この図１
３でも分割した領域（４分割した各領域）の横方向の長
さを上述した図１０の場合と同様に１２８としている。
例えば、このカラムアドレスＣの上位２ビットとバンク
切り換えアドレス１ビットを用いれば、図１３の（Ａ）
に示すバンク０のロウアドレスを“４”に固定してお
き、画像イメージ上のデータを垂直アドレス“３２”、
“３３”、“３４”、“３５”の４ライン毎に、また、
図１３の（Ｂ）に示すバンク１に画像イメージ上のデー
タを垂直アドレス“３６”、“３７”、“３８”、“３
９”の４ライン毎に、バンク０のロウアドレス“４”、
バンク１のロウアドレス“４”に相当するデータとして
読み出せる。
【００８２】すなわち図１１に示したアドレス割り当て
例によれば、画像イメージ上の垂直アドレス“３２”、
“３３”、“３４”、“３５”の４ライン分をバンク０
の同一ロウアドレス“４”上のカラムアドレス“４０”
と、カラムアドレス“１６８”と、カラムアドレス“２
９６”と、カラムアドレス“４２４”とに対応させて読
み出せる。
例によれば、画像イメージ上の垂直アドレス“３２”、
“３３”、“３４”、“３５”の４ライン分をバンク０
の同一ロウアドレス“４”上のカラムアドレス“４０”
と、カラムアドレス“１６８”と、カラムアドレス“２
９６”と、カラムアドレス“４２４”とに対応させて読
み出せる。
【００８３】そして、図１３の（Ｂ）に示すようにバン
ク１に切り換えると、画像イメージ上の垂直アドレス
“３６”、“３７”、“３８”、“３９”の４ライン分
をバンク１の同一ロウアドレス“４”上のカラムアドレ
ス“４０”と、カラムアドレス“１６８”と、カラムア
ドレス“２９６”と、カラムアドレス“４２４”とに対
応させて読み出せる。
ク１に切り換えると、画像イメージ上の垂直アドレス
“３６”、“３７”、“３８”、“３９”の４ライン分
をバンク１の同一ロウアドレス“４”上のカラムアドレ
ス“４０”と、カラムアドレス“１６８”と、カラムア
ドレス“２９６”と、カラムアドレス“４２４”とに対
応させて読み出せる。
【００８４】したがって、同一バンク内の同じ行へのア
クセスの場合、列アドレスが連続していなくとも列アド
レスの入力タイミングを制御すればクロック毎に連続し
てアクセスできるという特徴を生かしてデータ出力の途
切れを無くし、連続読み出しを実現できる。
クセスの場合、列アドレスが連続していなくとも列アド
レスの入力タイミングを制御すればクロック毎に連続し
てアクセスできるという特徴を生かしてデータ出力の途
切れを無くし、連続読み出しを実現できる。
【００８５】以上、本実施例では、画像メモリであるフ
レームメモリ２０に、２つのバンクの各バンクに対する
共通の列アドレス及び行アドレスとによってアクセスを
行い、バンク切換アドレスにより各バンクを指定する同
期型ＤＲＡＭを用い、そのアドレスをバンク切り換えア
ドレスビットを少なくともロウアドレスよりも下位側
に、画像イメージ上の水平アドレスよりも上位側に位置
させるように割り当てるので、画像データの読み出しを
連続的に行い高速読み出しを実現できる。
レームメモリ２０に、２つのバンクの各バンクに対する
共通の列アドレス及び行アドレスとによってアクセスを
行い、バンク切換アドレスにより各バンクを指定する同
期型ＤＲＡＭを用い、そのアドレスをバンク切り換えア
ドレスビットを少なくともロウアドレスよりも下位側
に、画像イメージ上の水平アドレスよりも上位側に位置
させるように割り当てるので、画像データの読み出しを
連続的に行い高速読み出しを実現できる。
【００８６】なお、本発明に係る動画像復号装置は、上
記実施例にのみ限定されるものでないことはいうまでな
く、例えば、上記バンク切り換えビットBSは、上記BS割
り当て範囲内であれば、どこでもよい。
記実施例にのみ限定されるものでないことはいうまでな
く、例えば、上記バンク切り換えビットBSは、上記BS割
り当て範囲内であれば、どこでもよい。
【００８７】
【発明の効果】本発明に係る動画像復号装置は、画像メ
モリに、複数のバンクの各バンクに対する共通の列アド
レス及び行アドレスとによってアクセスを行い、バンク
切換アドレスにより各バンクを指定する同期型ＤＲＡＭ
を用い、そのアドレスの割り当てをバンク切り換えアド
レスビットを少なくともロウアドレスよりも下位側に、
画像イメージ上の水平アドレスよりも上位側に割り当て
るので、データの連続読み出しが可能となり、高速アク
セスを達成でき、さらに、データバスの使用効率を向上
できる。
モリに、複数のバンクの各バンクに対する共通の列アド
レス及び行アドレスとによってアクセスを行い、バンク
切換アドレスにより各バンクを指定する同期型ＤＲＡＭ
を用い、そのアドレスの割り当てをバンク切り換えアド
レスビットを少なくともロウアドレスよりも下位側に、
画像イメージ上の水平アドレスよりも上位側に割り当て
るので、データの連続読み出しが可能となり、高速アク
セスを達成でき、さらに、データバスの使用効率を向上
できる。
【図１】本発明に係る動画像復号装置の構成を示すブロ
ック回路図である。
ック回路図である。
【図２】同期型（シンクロナス）ＤＲＡＭの画像イメー
ジを示す図である。
ジを示す図である。
【図３】画像イメージ上の座標で８×８サイズのデータ
ブロックを示す図である。
ブロックを示す図である。
【図４】ＳＤＲＡＭの基本的な機能を説明するためのタ
イミングチャートである。
イミングチャートである。
【図５】本実施例に適用されるＳＤＲＡＭのアドレス割
り当てを示す図である。
り当てを示す図である。
【図６】図５に示したアドレス割り当ての具体的例を示
す図である。
す図である。
【図７】図６に示したアドレス割り当てを用いたＳＤＲ
ＡＭのタイミングチャートである。
ＡＭのタイミングチャートである。
【図８】図６に示したアドレス割り当ての具体例による
データ出力を説明するための図である。
データ出力を説明するための図である。
【図９】図５に示したアドレス割り当ての具体例を示す
図である。
図である。
【図１０】図９に示したアドレス割り当ての具体例によ
るデータ出力を説明するための図である。
るデータ出力を説明するための図である。
【図１１】図５に示したアドレス割り当ての具体例を示
す図である。
す図である。
【図１２】図１１に示したアドレス割り当てを用いたＳ
ＤＲＡＭのタイミングチャートである。
ＤＲＡＭのタイミングチャートである。
【図１３】図１１に示したアドレス割り当ての具体例に
よるデータ出力を説明するための図である。
よるデータ出力を説明するための図である。
【図１４】ＭＣ（動き補償）−ＤＣＴ（離散コサイン変
換）ハイブリッド符号化装置の基本構成の一例を示すブ
ロック回路図である。
換）ハイブリッド符号化装置の基本構成の一例を示すブ
ロック回路図である。
【図１５】ＤＲＡＭを画像メモリに用いた場合のデータ
読み出しを説明するための図である。
読み出しを説明するための図である。
【図１６】ＤＲＡＭのデータ読み出しを説明するための
タイミングチャートである。
タイミングチャートである。
１１・・・・・入力端子 １２・・・・・ＩＶＬＣ（逆可変長符号化）回路 １３・・・・・逆量子化回路 １４・・・・・ＩＤＣＴ（逆離散コサイン変換）回路 １５・・・・・加算器 １６・・・・・動き補償回路 １７・・・・・書き込みアドレスカウンタ ２０・・・・・フレームメモリ ２１・・・・・メモリ制御部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 和田 徹 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (4)
- 【請求項１】 画像メモリに対して画像データの書き込
み／読み出しを行って動画像の復号処理を行う動画像復
号装置において、 上記画像メモリとして、複数のバンクを有しこれら複数
の各バンクに対して共通の列アドレス及び行アドレスに
よりアクセスされ各バンクがバンク切換アドレスにより
指定される同期型ＤＲＡＭを用いることを特徴とする動
画像復号装置。 - 【請求項２】 画像イメージ上の水平アドレスを下位側
に、垂直アドレスを上位側に配列して、上記画像メモリ
として用いられる上記同期型ＤＲＡＭの下位側の列アド
レス及び上位側の行アドレスに対して上記水平アドレス
及び垂直アドレスを割り当てる際に、上記バンク切換ア
ドレスビットを上記水平アドレスの最上位ビットと上記
行アドレスの最下位ビットとの間に割り当てることを特
徴とする請求項１記載の動画像復号装置。 - 【請求項３】 画像イメージ上の水平アドレスを下位側
に、垂直アドレスを上位側に配列して、上記画像メモリ
として用いられる上記同期型ＤＲＡＭの下位側の列アド
レス及び上位側の行アドレスに対して上記水平アドレス
及び垂直アドレスを割り当てる際に、上記バンク切換ア
ドレスビットを上記列アドレスと上記行アドレスとの間
に割り当てることを特徴とする請求項１記載の動画像復
号装置。 - 【請求項４】 画像イメージ上の水平アドレスを下位側
に、垂直アドレスを上位側に配列して、上記画像メモリ
として用いられる上記同期型ＤＲＡＭの下位側の列アド
レス及び上位側の行アドレスに対して上記水平アドレス
及び垂直アドレスを割り当てる際に、上記バンク切換ア
ドレスビットを上記垂直アドレスの最下位ビットに割り
当てることを特徴とする請求項１記載の動画像復号装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33476892A JPH06189292A (ja) | 1992-12-15 | 1992-12-15 | 動画像復号装置 |
| EP19930120123 EP0602588A3 (en) | 1992-12-15 | 1993-12-14 | Device for decoding moving pictures. |
| US08/168,087 US6008850A (en) | 1992-12-15 | 1993-12-14 | Moving picture decoding device |
| CN93121128A CN1091884A (zh) | 1992-12-15 | 1993-12-15 | 运动图象译码装置 |
| KR1019930027779A KR940017887A (ko) | 1992-12-01 | 1993-12-15 | 동화상 복호 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33476892A JPH06189292A (ja) | 1992-12-15 | 1992-12-15 | 動画像復号装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06189292A true JPH06189292A (ja) | 1994-07-08 |
Family
ID=18281019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33476892A Withdrawn JPH06189292A (ja) | 1992-12-01 | 1992-12-15 | 動画像復号装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6008850A (ja) |
| EP (1) | EP0602588A3 (ja) |
| JP (1) | JPH06189292A (ja) |
| KR (1) | KR940017887A (ja) |
| CN (1) | CN1091884A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5850483A (en) * | 1996-03-21 | 1998-12-15 | Mitsubishi Denki Kabushiki Kaisha | Image decompressing apparatus with efficient image data transfer |
| WO2006129518A1 (ja) * | 2005-05-30 | 2006-12-07 | Megachips Corporation | メモリアクセス方法 |
| JP2014178745A (ja) * | 2013-03-13 | 2014-09-25 | Konica Minolta Inc | メモリ制御装置および画像形成装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100203243B1 (ko) * | 1995-07-31 | 1999-06-15 | 윤종용 | 에스디알에이엠에 프레임의 영상신호를 기록하는 방법 |
| US6307588B1 (en) * | 1997-12-30 | 2001-10-23 | Cognex Corporation | Method and apparatus for address expansion in a parallel image processing memory |
| KR100282389B1 (ko) * | 1997-12-31 | 2001-02-15 | 구자홍 | 에이치디티브이 비디오 디코더의 메모리 제어 방법 |
| KR101136900B1 (ko) * | 2005-06-28 | 2012-04-20 | 엘지디스플레이 주식회사 | 오버 드라이빙 구동장치 및 구동방법 |
| TWI806641B (zh) * | 2022-01-11 | 2023-06-21 | 旺宏電子股份有限公司 | 記憶體裝置及其操作方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2555141B2 (ja) * | 1988-04-15 | 1996-11-20 | 株式会社日立製作所 | 画像処理装置 |
| US5195182A (en) * | 1989-04-03 | 1993-03-16 | Eastman Kodak Company | Frame buffer architecture for storing sequential data in alternating memory banks |
| US4967397A (en) * | 1989-05-15 | 1990-10-30 | Unisys Corporation | Dynamic RAM controller |
| US5353063A (en) * | 1990-04-04 | 1994-10-04 | Canon Kabushiki Kaisha | Method and apparatus for processing and/or displaying image data based on control data received with the image data |
| CA2062200A1 (en) * | 1991-03-15 | 1992-09-16 | Stephen C. Purcell | Decompression processor for video applications |
| JP2581341B2 (ja) * | 1991-04-26 | 1997-02-12 | 日本ビクター株式会社 | 高能率符号化装置及び復号化装置 |
| AU657510B2 (en) * | 1991-05-24 | 1995-03-16 | Apple Inc. | Improved image encoding/decoding method and apparatus |
| US5315388A (en) * | 1991-11-19 | 1994-05-24 | General Instrument Corporation | Multiple serial access memory for use in feedback systems such as motion compensated television |
| US5247355A (en) * | 1992-06-11 | 1993-09-21 | Northwest Starscan Limited Partnership | Gridlocked method and system for video motion compensation |
-
1992
- 1992-12-15 JP JP33476892A patent/JPH06189292A/ja not_active Withdrawn
-
1993
- 1993-12-14 US US08/168,087 patent/US6008850A/en not_active Expired - Fee Related
- 1993-12-14 EP EP19930120123 patent/EP0602588A3/en not_active Withdrawn
- 1993-12-15 KR KR1019930027779A patent/KR940017887A/ko not_active Application Discontinuation
- 1993-12-15 CN CN93121128A patent/CN1091884A/zh active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5850483A (en) * | 1996-03-21 | 1998-12-15 | Mitsubishi Denki Kabushiki Kaisha | Image decompressing apparatus with efficient image data transfer |
| WO2006129518A1 (ja) * | 2005-05-30 | 2006-12-07 | Megachips Corporation | メモリアクセス方法 |
| US7979622B2 (en) | 2005-05-30 | 2011-07-12 | Megachips Corporation | Memory access method |
| JP2014178745A (ja) * | 2013-03-13 | 2014-09-25 | Konica Minolta Inc | メモリ制御装置および画像形成装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0602588A2 (en) | 1994-06-22 |
| KR940017887A (ko) | 1994-07-27 |
| US6008850A (en) | 1999-12-28 |
| CN1091884A (zh) | 1994-09-07 |
| EP0602588A3 (en) | 1994-12-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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