JP5677258B2 - 歪検知装置及びその製造方法 - Google Patents
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Description
なお、図面は模式的または概念的なものであり、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1は、第1の実施形態に係る歪検知装置の構成を例示する模式的斜視図である。
図1では、図を見やすくするために、絶縁部分を省略し、導電部分が主に描かれている。
半導体基板111は、半導体基板111の主面111aを有する。半導体基板111は、主面111aに設けられた素子領域111bを有する。トランジスタ112は、素子領域111bに設けられる。
図2に表したように、歪抵抗変化部50s(歪検知素子部50)は、例えば、第1磁性層10と、第2磁性層20と、第1磁性層10と第2磁性層20との間に設けられた中間層30と、を含む。中間層30は、非磁性層である。
これらの図は、歪検知素子部50の状態を例示している。これらの図は、歪検知素子部50における磁化の方向と、引っ張り応力の方向と、の関係を例示している。
図3(c)は、磁歪定数が負である場合の状態を例示している。この場合には、第1磁性層10(磁化自由層)の磁化の方向は、引っ張り応力が加わる方向(この例ではX軸方向)に対して垂直な方向とは異なる方向に設定する。
この図には、第2磁性層20(磁化固定層)の磁化の方向が一例として図示されており、磁化の方向は、この図に示した方向でなくても良い。
図4に表したように、歪検知素子部50は、例えば、第1電極51と、第2電極52と、を含む。第1電極51と第2電極52との間に歪抵抗変化部50sが設けられている。この例では、歪抵抗変化部50sにおいては、第1電極51の側から第2電極52に向けて、バッファ層41(兼シード層、厚さ数nm)、反強磁性層42(厚さ数nm)、磁性層43(厚さ数nm)、Ru層44、第2磁性層20(厚さ数nm)、中間層30(厚さ数nm)、第1磁性層10及びキャップ層45(厚さ数nm)が、この順で設けられている。
図5に表したように、この例では、歪検知素子部50は、バイアス層55a及び55b(ハードバイアス層)をさらに含む。バイアス層55a及び55bは、歪抵抗変化部50sに対向して設けられる。
これらの図は、検知部120の1つの例である検知部121の構成を示している。図6(a)は斜視図である。図6(b)は、平面図である。図6(c)は、図6(a)のA1−A2線断面図である。
これらの図は、検知部120の1つの例である検知部122の構成を示している。図7(a)は斜視図である。図7(b)は、平面図である。図7(c)は、図7(a)のA1−A2線断面図である。
この場合も、微小領域で歪を高感度に検知することができる。
これらの図は、検知部120の1つの例である検知部123の構成を示している。図8(a)は斜視図である。図8(b)は、平面図である。図8(c)は、図8(a)のA1−A2線断面図である。
図10は、圧力トランスデュース部130の構成の1つの例を示している。
センサ保護部132には、例えば、Al2O3、及び、SiO2などの絶縁材料が用いられる。圧力トランスデュース空洞部131のZ軸方向にみたときの形状は、例えば、検知部120の空洞部70のZ軸方向にみたときの形状に沿う。但し、圧力トランスデュース空洞部131の形状は任意である。圧力トランスデュース空洞部131の内部には、例えば、空気が充填されている。圧力トランスデュース空洞部131は、例えば、空気の振動を歪検知素子部50に伝える。
図11は、圧力トランスデュース部130の構成の別の例を示している。
この例では、圧力トランスデュース空洞部131の内部には、例えば、圧力トランスデュース材料133が配置されている。圧力トランスデュース材料133には、例えば、ジェル又は液体の例えばシリコーンなどが用いられる。
図12(a)は、本実施形態に係る別の歪検知装置311の構成を例示する模式的斜視図である。図12(b)は、歪検知装置311に設けられる送信回路117の例を示している。図12(c)は、歪検知装置311と組み合わせて用いられる電子機器118dの例を示している。
図13(a)〜図24(a)は、模式的平面図であり、図13(b)〜図24(b)は、模式的断面図である。
これにより、本実施形態に係る歪検知装置310が形成できる。
これらの図は、検知部120の1つの例である検知部124の構成を示している。図25(a)は斜視図である。図25(b)は、平面図である。図25(c)は、図25(a)のA1−A2線断面図である。
図26(a)〜図33(a)は、模式的平面図であり、図26(b)〜図33(b)は、模式的断面図である。以下では、図13(a)〜図15(b)に関して説明したのと同様の工程の後の工程について説明する。
これにより、検知部124を有する歪検知装置が形成できる。この構成においては、ダイアフラム部61bの機能を第1配線層61が果たし、構成が簡単であるため、製造も簡単になる。
図34に表したように、本実施形態に係る別の歪検知装置330においては、検知部120の第1埋め込み配線61c及び第2埋め込み配線62cは、空洞部70の下方に設けられたトランジスタ112と電気的に接続されている。
本実施形態は、歪検知装置の製造方法に係る。
図35は、第2の実施形態に係る歪検知装置の製造方法を例示するフローチャート図である。
図35に表したように、本実施形態に係る歪検知装置の製造方法においては、半導体基板111の上にトランジスタ112を形成する(ステップS110)。例えば、図13(a)及び図13(b)に関して説明した処理を行う。
Claims (14)
- 半導体基板と、前記半導体基板の主面上に設けられたトランジスタと、を有する半導体回路部と、
前記半導体回路部の上に設けられた検知部であって、
前記検知部は、前記トランジスタの上方に設けられた空洞部と、前記主面に対して平行な平面内で前記空洞部と並置された非空洞部と、を有し、
前記検知部は、
前記非空洞部に固定された固定部分と、
前記固定部分から前記空洞部に延び前記トランジスタと離間し前記トランジスタとの間の距離が可変の可動部分と、
を有する可動梁であって、前記固定部分から前記可動部分に向けて延びる第1配線層と第2配線層とを含む、可動梁と、
前記可動部分に固定され、一端が前記第1配線層と電気的に接続され、他端が前記第2配線層と電気的に接続され、第1磁性層を含む歪検知素子部と、
前記非空洞部に設けられ、前記第1配線層と前記半導体回路部とを電気的に接続する第1埋め込み配線と、
前記非空洞部に設けられ、前記第2配線層と前記半導体回路部とを電気的に接続する第2埋め込み配線と、
を含む、前記検知部と
を備えた歪検知装置。 - 前記可動部分は、
前記固定部分から前記可動部分に向かう第1方向に対して垂直で前記主面に対して平行な第2方向に沿った幅が、前記第1配線層及び前記第2配線層の前記第2方向に沿った幅よりも広いダイアフラム部をさらに含む請求項1記載の歪検知装置。 - 前記第1配線層は、前記第2配線層と前記半導体回路部との間に設けられ、
前記第1配線層の前記可動部分における、前記固定部分から前記可動部分に向かう第1方向に対して垂直で前記主面に対して平行な第2方向に沿った幅は、前記第2配線層の前記可動部分における前記第2方向に沿った幅よりも広い請求項1記載の歪検知装置。 - 前記可動部分の前記トランジスタとの前記距離の変化に応じて、前記第1磁性層の磁化方向が変化し、前記磁化方向の変化に伴って前記一端と前記他端との間の電気抵抗が変化する請求項1〜3のいずれか1つに記載の歪検知装置。
- 前記歪検知素子部は、
第2磁性層と、
前記第1磁性層と前記第2磁性層との間に設けられた非磁性の中間層と、
をさらに含む請求項1〜4のいずれか1つに記載の歪検知装置。 - 前記歪検知素子部は、前記第1磁性層に並置され、前記第1磁性層にバイアス磁界を印加するバイアス層をさらに含む請求項1〜5のいずれか1つに記載の歪検知装置。
- 前記第1磁性層の磁歪定数は、10−5以上である請求項1〜6のいずれか1つに記載の歪検知装置。
- 前記可動部分は、前記可動部分を貫通する孔を有する請求項1〜7のいずれか1つに記載の歪検知装置。
- 前記可動部分と前記トランジスタと間の距離は、1マイクロメートル以上10マイクロメートル以下の範囲で変化する請求項1〜8のいずれか1つに記載の歪検知装置。
- 前記固定部分から前記可動部分に向かう第1方向に沿った前記可動部分の長さは、10マイクロメートル以上500マイクロメートル以下である請求項1〜9のいずれか1つに記載の歪検知装置。
- 前記半導体回路部は、歪検知素子部に流れる電流に基づく信号を処理する処理回路を含む請求項1〜10のいずれか1つに記載の歪検知装置。
- 前記半導体回路部は、歪検知素子部に流れる電気信号に基づくデータを無線で送信する送信回路を含む請求項1〜11のいずれか1つに記載の歪検知装置。
- 半導体基板の上に複数のトランジスタを形成する工程と、
前記複数のトランジスタの上に層間絶縁層を形成し、前記複数のトランジスタの一部の上に犠牲層を形成する工程と、
前記層間絶縁層と前記犠牲層との上に第1配線層となる第1導電層を形成する工程と、
前記犠牲層の上の前記第1導電層の上に、第1磁性層を含む歪検知素子部を形成する工程と、
前記歪検知素子部の上に第2配線層となる第2導電層を形成する工程と、
前記層間絶縁層の中に、前記第1導電層を前記半導体基板と電気的に接続する第1埋め込み配線と、前記第2導電層を前記半導体基板と電気的に接続する第2埋め込み配線と、を形成する工程と、
前記犠牲層を除去する工程と、
を備えた歪検知装置の製造方法。 - 前記犠牲層を除去する前記工程は、前記犠牲層の上面から前記犠牲層を除去することを含む請求項13記載の歪検知装置の製造方法。
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