JP5659019B2 - メモリセルの感知 - Google Patents
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Description
メモリセルを動作させるための方法、デバイス、モジュール、およびシステムを示した。1つの方法の実施形態は、傾斜電圧を、メモリセルの制御ゲートへ、および、アナログ・デジタル変換器(ADC)へ印加するステップを含む。上述の方法の実施形態はまた、傾斜電圧により、メモリセルが感知回路をトリップさせる場合に、少なくとも部分的に応答する、ADCの出力を検出するステップを含む。
Claims (12)
- メモリセル(311−15)を感知するための方法であって、
傾斜電圧(503)を、前記メモリセルの制御ゲートに印加する(505)ステップと、
前記傾斜電圧(503)を、アナログ・デジタル変換器(ADC)に印加する(507)ステップと、
参照セルが特定の状態にプログラムされた状態で、多数の前記参照セルの制御ゲートに、前記傾斜電圧(502)を印加する(504)ステップと、前記傾斜電圧(502)によって、前記特定の状態にプログラムされた多数の前記参照セルのうちの特定の割合(%)が、感知回路をトリップさせる(510)時点で、前記特定の状態のデジタル同等表現を反映させるように、前記ADCの検出された出力を調整する(512)ために、参照論理(695)を使用するステップと、前記メモリセルの出力を伝導させる前記傾斜電圧に、少なくとも部分的に応答して(511)、前記調整されたADCの出力を検出する(509)ステップと、
前記検出されたADCの出力を、前記メモリセルに関連付けられたデータラッチ内のデータと、比較する(513)ステップと、
を含み、
前記出力を検出するステップは、データとして、前記ADCの前記出力をラッチする(516)ステップと、
を含む、方法。 - 検出するステップは、前記メモリセルが、前記時点で、前記特定の状態で前記感知回路をトリップした場合に、前記メモリセルのデータとして、前記調整されたADCの出力をラッチする(516)ステップを含む、請求項1に記載の方法。
- メモリセル(631)アレイを感知する方法であって、
アナログ・デジタル変換器(ADC)(690)と、
少なくとも1つの選択されたメモリセル(311−15)への入力として、少なくとも1つの制御ゲートと、
特定の状態に対する多数の参照セル(632)への入力として、少なくとも1つの選択ラインと、
に、入力として傾斜電圧を印加するステップと、
参照論理(695)を使用して、前記傾斜電圧(457)に対する特定の状態に対して、前記多数の参照セル(632)の応答に従って、前記ADC(690)の出力を調整するステップと、
前記傾斜電圧(457)によって、前記少なくとも1つの選択されたメモリセル(311−15)が伝導する場合に、前記少なくとも1つの選択されたメモリセル(311−15)のデータとして、前記調整されたADC(690)の出力をラッチする(516)ステップと、
ラッチされた前記調整されたADC(690)の出力を、プログラム検証動作中に、前記少なくとも1つのメモリセル(311−15)のデータラッチに格納された所望の状態と、比較する(513)ステップと、
を含む、方法。 - 前記方法は、プログラム状態のデジタル同等表現を反映するように、前記ADC(690)の出力を調整する(512)ために、参照論理(695)を使用するステップを更に含む、請求項3に記載の方法。
- 前記方法は、特定の割合(%)の前記多数の参照セル(632)の前記応答が、伝導するということ(510)である場合に、前記ADC(690)の出力を調整するために、参照論理(695)を使用するステップを更に含む、請求項3に記載の方法。
- 前記方法は、前記特定の割合(%)の前記多数の参照セル(632)の前記応答(510)とほぼ同じ時点で、前記ADC(690)の前記調整された出力(512)を、前記傾斜電圧(457)にラッチするステップを更に含む、請求項3〜5のいずれか1項に記載の方法。
- メモリセル(631)アレイを感知する方法であって、
アナログ・デジタル変換器(ADC)(360)と、
少なくとも1つの選択されたメモリセル(311−15)の制御ゲートと、
多数の参照セル(632)のための選択ラインと、
に、入力としてスロープ電圧(357)を印加するステップと、
特定の割合(%)の前記多数の参照セル(632)が、特定の状態の感知ポイントに達する(510)際に、前記ADCの出力を調整する(512)ステップと、
前記少なくとも1つのメモリセルが前記感知ポイントに達する(510)際に、
読み出し動作中に、前記少なくとも1つのメモリセルのデータとして、前記調整されたADCの出力をラッチする(516)ステップと、
前記調整されたADCの出力を、プログラム検証動作中に、前記少なくとも1つのメモリセル(311−15)のデータラッチに格納された所望の状態と、比較する(513)ステップと、を含む、方法。 - メモリデバイス(620)であって、
多数の状態にプログラム可能なメモリセル(631)アレイと、
所与の状態にプログラムされた多数の参照セル(632)と、
単一の出力で、選択されたメモリセルの任意のプログラム状態の感知機能を提供する電圧傾斜を出力する電圧傾斜生成器(680)と、
前記電圧傾斜生成器(680)から入力される前記電圧傾斜をデジタル値に変換して出力するアナログ・デジタル変換器(ADC)(690)と、
前記参照セル(632)と双方向通信し、特定の割合(%)の参照セル(632)が前記電圧傾斜生成器(680)からの所与の電圧傾斜レベルに対し伝導する際、前記ADC(690)を調整して出力する参照論理(695)と、
前記アレイ(630)に連結された制御回路(650)であって、少なくとも1つの選択されたメモリセル(311−15)に対して達している感知回路(368−1)のトリップポイントに少なくとも部分的に応答して、前記調整されたADC(690)値を、データとしてラッチするように動作可能である、制御回路(650)と、
前記調整されたADCの出力を前記選択されたメモリセル(311−15)に関連付けられたデータラッチ(366−1)内の情報と比較するための、少なくとも1つの比較器(374−1)と、
を備える、メモリデバイス。 - 前記参照論理(695)は、前記所与の状態にプログラムされた、前記多数の参照セル(632)の特定の割合(%)が、前記電圧傾斜に少なくとも部分的に応答して前記感知回路(368−1)をトリップさせるとき、前記所与の状態のデジタル同等表現を反映するために、前記ADC(690)値を調整するように動作可能である、請求項8に記載のデバイス。
- 前記参照論理(695)は、前記調整されたADC(690)値を、メモリセル(631)のページに関連付けられたデータラッチ(366−1)に出力するように動作可能である、請求項8に記載のデバイス。
- 前記電圧傾斜生成器(680)によって生成された前記傾斜電圧(357)の期間(Tr)は、20マイクロ秒未満である、請求項8に記載のデバイス。
- 前記多数の参照セル(632)は、前記メモリセルのストリングとは別の参照セルのストリング、または、前記メモリセルの多数のストリングを含む群から選択される位置に配置され、メモリセル(631)アレイの全体でインターリーブされる、請求項8〜11のいずれか1項に記載のデバイス。
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