JP2021047966A - 半導体メモリ装置及び方法 - Google Patents

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Abstract

【課題】判定が必要な基準しきい値電圧の個数が増えた場合でも読出時間を短縮する。【解決手段】実施形態の半導体メモリ装置は、ワードラインに接続された複数のメモリセルと、ワードラインに電圧を印加する回路と、回路からワードラインへ、第１の傾きで電圧が増加する第１信号の印加を開始してからメモリセルに電流が流れるまでの第１時間と、第１の傾きと異なる第２の傾きで電圧が増加する第２信号の印加を開始してからメモリセルに電流が流れるまでの第２時間と、を検出する検出回路と、第１時間と第２時間との差に基づいてメモリセルのしきい値電圧を判定する判定回路と、を備える。【選択図】図１

Description

本実施形態は、半導体メモリ装置及び方法に関する。
メモリセルトランジスタ（メモリセル）を有する半導体メモリ装置が知られている。メモリセルに格納されたデータの値は、リード処理においては、しきい値電圧に応じて判定される。
米国特許第７７８２６７４号明細書 特開２０１５−２０４５３４号公報 米国特許第７６２６５３２号明細書 米国特許第７９４８８０２号明細書 特許第５７３７６９５号公報 特許第４０３７４８２号公報 特許第５１８０３８２号公報
G. Naso、L. Botticchio、 外３４名、「A 128Gb 3b/cell NAND Flash Design Using 20nm Planar-Cell Technology」、2013 International Solid-State Circuits Conference、DIGEST OF TECHNICAL PAPERS、p.218-219
メモリからのデータ読み出し時に、各メモリセルに設定されているしきい値電圧を判定するために、例えばＭＬＣの場合はワードラインに基準しきい値電圧に相当する読出用の３種の電圧をそれぞれ与えて電流が流れたか否かをセンスアンプで判定している。
同様にＴＬＣ（８値書き込み）の場合は基準しきい値電圧として、７種の電圧、ＱＬＣ（１６値書き込み）の場合は基準しきい値電圧として１５種の電圧でセンスアンプの電流判定を行う必要がある。
ＴＬＣからＱＬＣの場合は１メモリセルに記憶できるデータは３ｂｉｔから４ｂｉｔに増加する（１．３３倍の増加）が、データを全て読み出すのに必要なセンスアンプの電流判定の回数は７回から１５回に増加する（２倍以上の増加）。
そのため、１回の読出時間を短縮することが望まれる。
本発明は、上記に鑑みてなされたものであって、判定が必要な基準しきい値電圧の個数が増えた場合でも読出時間を短縮することが可能な半導体メモリ装置及び方法を提供することにある。
実施形態の半導体メモリ装置は、実施形態の半導体メモリ装置は、ワードラインに接続された複数のメモリセルと、ワードラインに電圧を印加する回路と、回路からワードラインへ、第１の傾きで電圧が増加する第１信号の印加を開始してからメモリセルに電流が流れるまでの第１時間と、第１の傾きと異なる第２の傾きで電圧が増加する第２信号の印加を開始してからメモリセルに電流が流れるまでの第２時間と、を検出する検出回路と、第１時間と第２時間との差に基づいてメモリセルのしきい値電圧を判定する判定回路と、を備える。
図１は、第１実施形態の半導体メモリ装置を備えたメモリシステムの一例を説明する図である。 図２は、第１実施形態の半導体メモリ装置としてのメモリチップの構成例を示す図である。 図３は、メモリセルアレイ及びセンスアンプブロックの構成例の説明図である。 図４は、ＱＬＣタイプのしきい値電圧の構成の一例を説明するための図である。 図５は、データ読出処理の原理説明図（その１）である。 図６は、データ読出処理の原理説明図（その２）である。 図７は、同一のワードラインに接続されているメモリセルの等価回路である。 図８は、ワードライン電圧が異なる二つのランプ波形を用いて得られる時間差のシミュレーション結果を全ての出力電圧ノードについて示した図である。 図９は、メモリチップの要部の具体的な構成例の説明図である。 図１０は、第１実施形態のビットライン毎の処理フローチャートである。 図１１は、制御演算部のデータ処理状態の説明図である。 図１２は、第２実施形態のデータ読出処理の原理説明図（その１）である。 図１３は、第２実施形態のデータ読出処理の原理説明図（その２）である。 図１４は、第３実施形態の原理説明図（その１）である。 図１５は、第３実施形態の原理説明図（その２）である。 図１６は、第３実施形態のメモリチップの機能構成ブロック図である。 図１７は、第３実施形態の処理フローチャートである。 図１８は、第３実施形態の効果の説明図（その１）である。 図１９は、第３実施形態の効果の説明図（その２）である。 図２０は、第３実施形態の効果の説明図（その３）である。
次に図面を参照して、実施形態にかかる半導体メモリ装置について詳細に説明する。
［１］第１実施形態
図１は、第１実施形態の半導体メモリ装置を備えたメモリシステムの一例を説明する図である。
メモリシステム１０は、ホスト５０と通信可能に接続され、ホスト５０に対して外部記憶媒体として機能する。
ホスト５０は、例えば、サーバ、パーソナルコンピュータ等の情報処理装置、または、スマートフォン、タブレット等のモバイル型の情報処理装置として構成される。
メモリシステム１０は、メモリコントローラ２０及びメモリチップ３０を備えている。
メモリコントローラ２０は、ホスト５０からの要求(コマンド等)に応じて、又は、自律的に、メモリチップ３０の制御を行う。メモリチップ３０は、第１実施形態の半導体メモリ装置の一例である。
メモリコントローラ２０とメモリチップ３０とは、チャネル７で接続されている。
チャネル７は、Ｉ／Ｏ信号線および制御信号線を含む、配線群によって構成されている。Ｉ／Ｏ信号線は、例えば、データ、アドレス、又はコマンドを送受信するための信号線である。
ここで、コマンドは、プログラム処理を指示するプログラムコマンド、リード処理を指示するリードコマンド、およびイレース処理を指示するイレースコマンドを含む。制御信号線は、例えば、ライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトプロテクト信号ＷＰ、データストローブ信号ＤＱＳ等を送受信するための信号線である。
メモリコントローラ２０は、制御部２１、ホストＩ／Ｆ（インタフェース）２２、メモリＩ／Ｆ（インタフェース）２３、ＥＣＣ（誤り訂正回路）２４及びバッファメモリ２５を備え、これらはバス２６を介して互いに通信可能に接続されている。
上記構成において、制御部２１は、例えば、ＭＰＵ（マイクロプロセッサユニット）として構成され、メモリコントローラ２０における各部を統括的に制御する回路である。
ホストＩ／Ｆ２２は、ホスト５０との間の通信インタフェース動作を行う。
メモリＩ／Ｆ２３は、メモリチップ３０との間で、通信インタフェース動作を行い、アドレス、データ、コマンドの受け渡しを行う。
ＥＣＣ２４は、メモリチップ３０から読み出されたデータの誤り訂正処理を行う。
バッファメモリ２５は、メモリチップ３０との間で受け渡されるデータ及び指示をバッファリングするとともに、制御部２１によるワークエリアとして使用される。
ここで、メモリコントローラ２０は、例えばＳｏＣ（Ｓｙｓｔｅｍ−Ｏｎ−ａ−Ｃｈｉｐ）として構成することができる。あるいは、メモリコントローラ２０は、複数のチップによって構成されてもよい。
また、メモリコントローラ２０は、ＭＰＵではなく、ＦＰＧＡ（Field-Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）によって構成されてもよい。つまり、メモリコントローラ２０は、ソフトウェア、ハードウェア、またはこれらの組み合わせによって構成可能である。
図２は、第１実施形態の半導体メモリ装置としてのメモリチップの構成例を示す図である。
メモリチップ３０は、Ｉ／Ｏ信号処理回路３１、制御信号処理回路３２、チップ制御回路３３、コマンドレジスタ３４、アドレスレジスタ３５、データレジスタ３６、メモリセルアレイ３７、カラムデコーダ３８、センスアンプブロック３９、ロウデコーダ４０、電圧生成回路４１及びＲＹ／ＢＹ生成回路４２を備えている。
Ｉ／Ｏ信号処理回路３１は、Ｉ／Ｏ信号線を介してメモリコントローラ２０との間でＩ／Ｏ信号を送受信するためのバッファ動作を含むインタフェース動作を行う回路である。
Ｉ／Ｏ信号処理回路３１は、Ｉ／Ｏ信号線を介して、コマンド、アドレス、又はデータを取り込み、コマンドをコマンドレジスタ３４に格納し、アドレスをアドレスレジスタ３５に格納し、データをデータレジスタ３６に格納し、あるいは、データレジスタ３６からデータを読み出す。
制御信号処理回路３２は、各種制御信号の入力を受け付け、受け付けた制御信号に基づいて、Ｉ／Ｏ信号処理回路３１が受け付けたＩ／Ｏ信号の格納先のレジスタの振り分けを実行する。
チップ制御回路３３は、制御信号処理回路３２を介して受信する各種制御信号に基づいて状態（ステート）遷移するステートマシンであって、メモリチップ３０全体の動作を制御する。例えば、チップ制御回路３３は、ロウデコーダ４０、カラムデコーダ３８、センスアンプブロック３９及び電圧生成回路４１に、動作電圧や動作タイミング等を制御するための指令を出すことで、メモリセルアレイ３７に対するアクセス（プログラム処理、リード処理など）を制御する。
コマンドレジスタ３４は、処理対象のコマンドを格納する。
アドレスレジスタ３５は、処理対象のアドレスを格納する。
データレジスタ３６は、処理対象のデータを格納する。
ここで、メモリセルアレイ３７及びセンスアンプブロック３９について詳細に説明する。
図３は、メモリセルアレイ及びセンスアンプブロックの構成例の説明図である。
図３に示したメモリセルアレイ３７は、ｋ個のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫｋ−１）を備える。１つのブロックＢＬＫに格納されたデータは、一括で消去（イレース）される。
ｋ個のブロックＢＬＫは、同様の構成を有するので、以下においては、ブロックＢＬＫ０の構成を例として説明する。
ブロックＢＬＫ０においては、ｉ個の直列接続されたメモリセル（メモリセルトランジスタ）ＭＣ０〜ＭＣｉ−１を含むＮＡＮＤストリングＮＳ及びＮＡＮＤストリングＮＳの両端に接続された選択ゲートトランジスタＳ０、Ｓ１によってメモリセルユニットＭＣＵが構成されている。
選択ゲートトランジスタＳ０のソースは、図示しない低電位側電源ラインに接続されたソース線ＳＬ（ＳＬ０〜ＳＬｊ−１）に接続され、各選択ゲートトランジスタＳ１のドレインはそれぞれ異なるビットラインＢＬ（ＢＬ０〜ＢＬｊ−１）に接続される。
センスアンプブロック３９は、ｊ本のビットラインＢＬ０〜ＢＬｊ−１に対応し、それぞれが各ビットラインＢＬ０〜ＢＬｊ−１に接続されたｊ個のセンスアンプ（ＳＡ０ｕ〜ＳＡｊ−１ｕ）を備えている。
選択ゲートトランジスタＳ０のゲートは、選択ゲート線ＳＧＳに接続され、選択ゲートトランジスタＳ１のゲートは、選択ゲート線ＳＧＤに接続されている。ここで、選択ゲート線ＳＧＳ、ＳＧＤは、ビットラインの選択に使用される。
メモリセルＭＣ０〜ＭＣｉ−１の制御ゲートは、それぞれワードラインＷＬ（ＷＬ０〜ＷＬｉ−１）に接続されている。つまり、ブロック内において同一の行（ｒｏｗ）にあるメモリセルＭＣの制御ゲート電極は、同一のワードラインＷＬに接続される。
ところで、各メモリセルＭＣに１ビットの値を記憶可能に構成される場合には、同一のワードラインＷＬに接続されるｊ個のメモリセルＭＣは１ページとして取り扱われ、このページごとにプログラム処理及びリード処理が行われる。
同様に、各メモリセルＭＣに複数ビットの値を記憶可能に構成される場合、例えば、各メモリセルＭＣがｘビット（ｘ：２以上の整数）の値を格納可能な場合、ワードラインＷＬ当たりの記憶容量（１ページ分の記憶容量）は、各メモリセルＭＣが１ビットの値を格納可能な場合のｘ倍の記憶容量となる。この場合においても、このページごとにプログラム処理及びリード処理が行われる。
図２に示すように、カラムデコーダ３８は、アドレスレジスタ３５に格納されたアドレスデータに基づいてメモリセルアレイ３７のビットラインＢＬ０〜ＢＬｊ−１のうち、選択すべきビットラインを選択する。
電圧生成回路４１は、外部から接地電圧Ｖｓｓ、電源電圧Ｖｃｃが供給される。電圧生成回路４１は、これらの電圧とチップ制御回路３３からの指令とに基づいて、各回路に供給する電圧を生成する。
アドレスレジスタ３５に格納されるアドレスは、ロウアドレスおよびカラムアドレスを含んでいる。ロウアドレスはロウデコーダ４０に転送、格納され、カラムアドレスはカラムデコーダ３８に転送、格納される。
プログラム処理においては、ロウデコーダ４０は、ロウアドレスに基づき、ワードラインＷＬを選択する。一方、カラムデコーダ３８は、カラムアドレスに基づき、ビットラインＢＬを選択する。
これらの結果、ロウデコーダ４０によって選択されたワードラインＷＬ（ワードラインＷＬｓｅｌと表記する）と、カラムデコーダ３８によって選択されたビットラインＢＬ（ビットラインＢＬｓｅｌと表記する）と、の交点に位置する選択対象のメモリセルＭＣ（メモリセルＭＣｓｅｌと表記する）には、ロウデコーダ４０を介してワードラインＷＬｓｅｌからプログラミングパルスが印加される。
プログラミングパルスの印加によって、メモリセルＭＣｓｅｌのしきい値電圧は、例えば、１つのメモリセルＭＣに４ビットの値を格納するＱＬＣタイプの場合、１６個のステートのうちの、データレジスタ３６に格納されたデータに応じたステートに設定される。
ここで、ステートとしきい値電圧との関係の一例について説明する。
図４は、ＱＬＣタイプのしきい値電圧の構成の一例を説明するための図である。
図４において、縦軸は、メモリセルのしきい値電圧の（検出）頻度を示しており、横軸は、しきい値電圧を示している。
しきい値電圧が制御される範囲（図４のＶｍｉｎ〜Ｖｍａｘの範囲）は、１６個のステート（小領域）ＳＴ０〜ＳＴ１５に分割される。各ステートＳＴ０〜ＳＴ１５は、それぞれ異なる４ビットの値が対応付けられている。
具体的には、図４の例では、１６個の小領域ＳＴ０〜ＳＴ１５は、電圧が低い側から、“１１１１”、“１１１０”、“１１０１”、“１１００”、“１０１１”、“１０１０”、“１００１”、“１０００”、“０１１１”、“０１１０”、“０１０１”、“０１００”、“００１１”、“００１０”、“０００１”、“００００”の４ビットの値（データ）に対応している。
プログラム処理では、１６個のステートＳＴ０〜ＳＴ１５のうちのプログラムするデータに対応したステートに属するようにプログラム対象のメモリセルＭＣのしきい値電圧が制御される。その結果、プログラム後のページ又はブロックにおいて、メモリセルＭＣのしきい値電圧の頻度（しきい値電圧に対するメモリセルの出現頻度）は、図４に示す山状の形状の１６個の分布が形成される。
なお、ステートとデータとの対応関係は、図４に示した例に限定されない。また、図４の例によれば、しきい値電圧が制御される範囲（Ｖｍｉｎ〜Ｖｍａｘの範囲）が負の領域から正の領域にまたがって設定されている。しきい値電圧が制御される範囲の設定はこれに限定されない。例えば正の領域のみにしきい値電圧が制御される範囲が設定されてもよい。
次にデータ読出処理（リード処理）の概要について説明する。
データ読出処理においては、まず、プログラム処理と同様に、ロウアドレスおよびカラムアドレスに基づいてワードラインＷＬｓｅｌおよびビットラインＢＬｓｅｌが選択される。ワードラインＷＬｓｅｌとビットラインＢＬｓｅｌとの交点に位置するメモリセルＭＣｓｅｌには、ロウデコーダ４０を介してワードラインＷＬｓｅｌから判定電圧が印加される。センスアンプブロック３９は、判定電圧に応じたメモリセルＭＣｓｅｌの状態変化を検出することによってデータを判定し、判定の結果（データ）をデータレジスタ３６に格納する。
データレジスタ３６に格納されたデータは、データ線を通してＩ／Ｏ信号処理回路３１に送られ、Ｉ／Ｏ信号処理回路３１からメモリコントローラ２０へ転送される。
データ読出処理では、各メモリセルＭＣのしきい値電圧と、図４に示した各ステートＳＴ０〜ＳＴ１５に対応する読出しきい値電圧Ｖｒｅａｄ００〜Ｖｒｅａｄ１４との電圧関係によりデータが判定される。
すなわち、プログラムされたデータに対応するメモリセルＭＣのしきい値電圧が属するステートに対応するデータが判定される。
例えば、図４の例の場合には、読み出し対象のメモリセルＭＣのしきい値電圧が読出しきい値電圧Ｖｒｅａｄ００と、読出しきい値電圧Ｖｒｅａｄ０１と、の間である場合には、当該メモリセルＭＣにプログラムされたデータ＝“１１１０”であると判定される。
次に第１実施形態のデータ読出処理の原理について説明する。
本第１実施形態においては、選択されたいずれかのワードラインＷＬｓｅｌに対応する読出処理において、傾きの異なるランプ波形を有する２種類の判定電圧を当該ワードラインＷＬｓｅｌにそれぞれ与えて２回読出を行う。これにより、ロウデコーダ４０を構成しているドライバから読出対象のメモリセルＭＣｓｅｌに到るワードラインＷＬｓｅｌの実効的な長さの影響を相殺する読出を行うことができる。
図５は、データ読出処理の原理説明図（その１）である。
第１ランプ波形Ｒ１（傾きＳＬ１）を入力した場合と、第２ランプ波形Ｒ２（傾きＳＬ２＜ＳＬ１）を同一のメモリセルＭＣに入力した場合とでは、当該メモリセルＭＣのワードラインにランプ波形の入力（判定電圧の印加）を開始してから、ワードライン電圧が上昇を開始し始めてある同じ電圧Ｖｘに到るまでの時間は異なる。この場合、当然に傾きの小さい第２ランプ波形Ｒ２を入力した場合の時間の方が長くなる。なお、ワードライン電圧が上昇を開始した時刻は、電気的な遅延要素がなければ、第１ランプ波形Ｒ１あるいは第２ランプ波形Ｒ２の入力を開始した時刻とほぼ同一時刻となるはずである。
例えば、ドライバから読出対象のメモリセルＭＣｓｅｌまでの間で、電気的な遅延要素がほぼない例を説明する。第１ランプ波形Ｒ１を入力した場合、図５中、実線で示すように、読出対象のメモリセルＭＣｓｅｌのワードラインＷＬｓｅｌに判定電圧の印加を開始した時刻（＝ｔ１０）から電圧Ｖｘに到る時刻（＝ｔ１１）までに相当する時間は、時間ＴＲ１１（＝ｔ１１−ｔ１０）となる。
一方、第２ランプ波形Ｒ２を入力した場合、図５中、実線で示すように、読出対象のメモリセルＭＣｓｅｌのワードラインＷＬｓｅｌに判定電圧の印加を開始した時刻（＝ｔ２０）から電圧Ｖｘに到る時刻（＝ｔ２１）までに相当する時間ＴＲ２１（＝ｔ２１−ｔ２０）は、第１ランプ波形Ｒ１を入力した場合と比較して長くなることが分かる。
ここで、ロウデコーダ４０を構成しているドライバからの実効的なワードライン長が異なる二つのメモリセルＭＣに、同一のランプ波形を入力した場合を説明する。すなわち、ドライバからの実効的なワードライン長が短く遅延の少ないメモリセルＭＣ（以下、遅延少メモリセルＭＣという。）と、ドライバからの実効的なワードライン長が長く遅延の多いメモリセルＭＣ（以下、遅延多メモリセルＭＣという。）とに、同一のランプ波形を入力した場合、メモリセルＭＣのワードラインＷＬに判定電圧の印加を開始してから同じ電圧Ｖｘに到るまでの時間（以下、電圧到達時間という）は異なり、当然に遅延少メモリセルＭＣの方が短くなる。
より詳細には、一例として、遅延少メモリセルＭＣに第１ランプ波形Ｒ１を入力し、時刻ｔ１０からワードラインＷＬに判定電圧の印加を開始した場合、図５中、実線で示すように、遅延少メモリセルＭＣの電圧到達時間は、時間ＴＲ１１となる。
一方、遅延多メモリセルＭＣに第１ランプ波形Ｒ１を入力し、時刻ｔ１０からワードラインＷＬに判定電圧の印加を開始した場合、図５中、破線で示すように、遅延多メモリセルＭＣにおいて判定電圧は遅れて上昇を開始し、その電圧到達時間は、時間ＴＲ１２（＝ｔ１２−ｔ１０＞ＴＲ１１）となる。
同様に、一例として、遅延少メモリセルＭＣに第２ランプ波形Ｒ２を入力し、時刻ｔ２０からワードラインＷＬに判定電圧の印加を開始した場合、図５中、実線で示すように、遅延少メモリセルＭＣの電圧到達時間は、時間ＴＲ２１となる。
一方、遅延多メモリセルＭＣに第２ランプ波形Ｒ２を入力し、時刻ｔ２０からワードラインＷＬに判定電圧の印加を開始した場合、図５中、破線で示すように、延多メモリセルＭＣにおいて判定電圧は遅れて上昇を開始し、その電圧到達時間は、時間ＴＲ２２（＝ｔ２２−ｔ２０＞ＴＲ２１）となる。
すなわち、ワードライン長に応じて、ワードラインＷＬに判定電圧の印加を開始してから電圧Ｖｘに到るまでの時間は異なる。
図６は、データ読出処理の原理説明図（その２）である。
しかしながら、同一のメモリセルＭＣに対し、第１ランプ波形Ｒ１を入力してから電圧Ｖｘに到るまでの時間と、第２ランプ波形Ｒ２を入力してから電圧Ｖｘに到るまでの時間との差を求めると、ドライバからの実効的なワードライン長が短い、遅延の少ないメモリセルであっても、ドライバからの実効的なワードライン長が長い、遅延の多いメモリセルであっても時間差は一定となることが分かった。
すなわち、図５に実線で示した特性を有するメモリセルＭＣ（遅延少メモリセルＭＣ）について、時間ＴＲ２１から時間ＴＲ１１を差し引いた時間差ΔＴ１と、図５に破線で示した特性を有するメモリセルＭＣ（遅延多メモリセルＭＣ）について時間ＴＲ２２から時間ＴＲ１２を差し引いた時間差ΔＴ２とは、ランプ波形を２回与える程度の時間内では、大きく変動することはないと考えられるので、時間差ΔＴ１と時間差ΔＴ２とは、等しい（ΔＴ１＝ΔＴ２）と考えられる。
ところで、時間差ΔＴ１、ΔＴ２は、傾きが異なる二つのランプ波形Ｒ１、Ｒ２を用いて得られるものであるから、これらの時間差ΔＴ１、ΔＴ２を取得するメモリセルＭＣにプログラムされたデータに対応するしきい値電圧（＝対応するワードライン電圧）が高ければ、時間差ΔＴ１、ΔＴ２は、増加して長くなり、メモリセルＭＣにプログラムされたデータに対応するしきい値電圧（＝対応するワードライン電圧）が低ければ、時間差ΔＴ１、ΔＴ２は、減少して短くなる。
したがって、予め時間差ΔＴ１、ΔＴ２としきい値電圧との関係を判定対象の半導体装置について把握しておけば、時間差ΔＴ１、ΔＴ２が分かれば、しきい値電圧を判定することができるはずである。
そこで、この原理が正しいことを確認するため、シミュレーションを行った。
図７は、同一のワードラインに接続されているメモリセルの等価回路である。
各メモリセルＭＣは、抵抗Ｒ＿ＷＬとコンデンサＣ＿ＷＬの組合せとして表すことが可能であり、抵抗Ｒ＿ＷＬとコンデンサＣ＿ＷＬの接続点を出力電圧ノードＶｏｕｔ＿１〜Ｖｏｕｔ＿１０００として表している。すなわち、図７の等価回路は、同一のワードラインに１０００個のメモリセルが接続されている例に対応する。
図８は、ワードライン電圧が異なる二つのランプ波形を用いて得られる時間差のシミュレーション結果を全ての出力電圧ノードについて示した図である。
図８は、出力電圧ノードＶｏｕｔ＿１〜Ｖｏｕｔ＿１０００の出力電圧を横軸とし、そのときの時間差（上述の時間差ΔＴ１、ΔＴ２に相当）を縦軸としてプロットしたものである。
図８において、各プロットは、一つのように見えるが、ワードライン電圧毎に出力電圧ノードＶｏｕｔ＿１〜Ｖｏｕｔ＿１０００の全てに対応する時間差をプロットしている。
すなわち、全てのメモリセルにおいて、同一特性を示すと共に、ワードラインの電圧に応じた時間差が得られることが分かる。
なお、図８は、一例であり、ワードラインの模擬負荷の値や、二つのランプ波形の傾きに応じてバラツキは異なる。
次に第１実施形態の動作説明に先立ち、メモリセルの読出回路の具体的な構成例について説明する。
図９は、メモリチップの要部の具体的な構成例の説明図である。
メモリチップ３０は、メモリセルＭＣの読出処理時に、ワードラインＷＬに判定電圧の印加を開始してからメモリセルＭＣに電流が流れ始めるまでの時間を計測するためのカウント値をカウントアップするカウンタ５１と、カウント値（被除数）を第１ランプ波形Ｒ１の傾きに相当する所定の第１除数値ｄ１あるいは第２ランプ波形Ｒ２の傾きに相当する所定の第２除数値ｄ２で除するための除算器５２と、除算器５２の除算結果のディジタル／アナログ変換を行って第１ランプ波形Ｒ１あるいは第２ランプ波形Ｒ２を出力するディジタル／アナログコンバータ（ＤＡＣ）５３と、第１ビットラインＢＬ０〜第ＸビットラインＢＬＸのそれぞれに対応し、電流を検知するとトリガ信号ＴＲＩＧを出力する（Ｘ＋１）個のセンスアンプ（ＳＡ）ＳＡ０ｕ〜ＳＡＸｕと、対応するセンスアンプ（ＳＡ）ＳＡ０ｕ〜ＳＡＸｕからのトリガ信号ＴＲＩＧの入力タイミングにおいてカウンタ５１のカウント値をラッチする（Ｘ＋１）個のラッチ回路ＬＴ０〜ＬＴＸと、各部の制御を行うとともに、ラッチ回路ＬＴ０〜ＬＴＸの出力に基づいて、時間差（上述のΔＴ１、ΔＴ２に相当）を算出する制御演算部５４と、を備えている。
上記構成において、制御演算部５４は、算出した時間差が各メモリセルＭＣのしきい値電圧に相当しているので、そのまま制御に用いても良いし、算出した時間差を各メモリセルＭＣのしきい値電圧に変換して制御に用いるようにしてもよい。
次に第１実施形態の動作を説明する。
以下の説明においては、理解の容易と、説明の簡略化のため、主として第１ビットラインＢＬ０における動作を中心として述べる。他のビットラインＢＬ１〜ＢＬＸは、第１ビットラインＢＬ０における動作と同じ動作となる。
図１０は、第１実施形態のビットライン毎の処理フローチャートである。
この場合において、現在は、ワードラインＷＬ１が選択されている状態にあるものとする。
まず、制御演算部５４は、カウンタ５１及びラッチ回路ＬＴ０〜ＬＴＸを制御して、カウンタ５１のカウント値をリセットするとともに、ラッチ回路ＬＴ０〜ＬＴＸをリセットする（Ｓ１１）。
続いて、制御演算部５４は、カウンタ５１を制御して、カウントアップを開始させ、除算器５２を制御して、入力されたカウント値を第１除数値ｄ１で除するようにする。これにより除算器５２は、カウンタ５１が出力したカウント値を第１除数値ｄ１で除して、除算結果をディジタル／アナログコンバータ５３に出力する。
これらの結果、現在選択しているワードラインＷＬ１には、ディジタル／アナログコンバータ５３により第１の傾きを有する第１ランプ波形Ｒ１が入力される（Ｓ１２）。
この状態で、カウンタ５１はカウントアップを継続する（Ｓ１３）。
一方、ラッチ回路ＬＴ０〜ＬＴＸは、対応するセンスアンプＳＡ０ｕ〜ＳＡＸｕが電流を検出したか否かをトリガ信号ＴＲＩＧの入力の有無により判定する（Ｓ１４）。
ステップＳ１４の判別において、ラッチ回路ＬＴ０〜ＬＴＸは、対応するセンスアンプが未だトリガ信号ＴＲＩＧを出力していない場合には（Ｓ１４；Ｎｏ）、処理を再びステップＳ１３に移行されて待機状態となる。
ステップＳ１４の判別において、例えば、ラッチ回路ＬＴ０は、対応するセンスアンプＳＡ０ｕがトリガ信号ＴＲＩＧを出力した場合には（Ｓ１４；Ｙｅｓ）、第１ランプ波形Ｒ１に対応する第１カウント値をラッチし、制御演算部５４は、当該ラッチ回路ＬＴ０の第１カウント値を演算のために記憶する（Ｓ１５）。
図１１は、制御演算部のデータ処理状態の説明図である。
具体的には、ラッチ回路ＬＴ０に対応するセンスアンプＳＡ０ｕがトリガ信号ＴＲＩＧを出力したタイミングにおいて、カウンタ５１が出力しているカウント値＝Ｄ１＿０であった場合、制御演算部５４は、図１１に示すように、当該カウント値＝Ｄ１＿０を、第１ビットラインＢＬ０の、第１ランプ波形Ｒ１入力時のカウント値として記憶することとなる。
図１０に戻り、続いて制御演算部５４は、第１ランプ波形Ｒ１の入力時間、すなわち、第１ランプ波形Ｒ１の電圧が、初期値（例えば０Ｖ）から所定の上限電圧に到るまでの時間が経過したか否かを判定する（Ｓ１６）。
ステップＳ１６の判定において、未だ第１ランプ波形Ｒ１の入力時間、すなわち、第１ランプ波形Ｒ１の電圧が、初期値から所定の上限電圧に到るまでの時間が経過していない場合には（Ｓ１６；Ｎｏ）、未だデータをラッチしていないラッチ回路があるはずであるので、待機状態となる。
ステップＳ１６の判定において、第１ランプ波形Ｒ１の入力時間、すなわち、第１ランプ波形Ｒ１の電圧が所定の上限電圧に到る時間が経過した場合には（Ｓ１６；Ｙｅｓ）、全てのラッチ回路がデータをラッチしたと考えられる。ここで、ラッチ回路ＬＴ０〜ＬＴＸのリセット時の初期値は、イレースレベルのメモリセルＭＣに対応する値を保持しておくようにすることにより、当該イレースレベルのメモリセルＭＣに対応するラッチ回路は、リセット時の値でラッチしたとみなす。これに応じて、制御演算部５４は、カウンタ５１及びラッチ回路ＬＴ０〜ＬＴＸを制御して、カウンタ５１のカウント値をリセットするとともに、ラッチ回路ＬＴ０〜ＬＴＸをリセットする（Ｓ１７）。
なお、イレースレベルのメモリセルについては、第１ランプ波形Ｒ１の入力時間、すなわち、第１ランプ波形Ｒ１の電圧が所定の上限電圧に到る時間が経過した時点で一括してラッチするようにしてもよい。
続いて、制御演算部５４は、カウンタ５１を制御して、カウントアップを開始させ、除算器５２を制御して、入力されたカウント値を第２除数値ｄ２で除するようにする。これにより除算器５２は、カウンタ５１が出力したカウント値を第２除数値ｄ２で除して、除算結果をディジタル／アナログコンバータ５３に出力する。
これらの結果、現在選択しているワードラインＷＬ１には、ディジタル／アナログコンバータ５３により第２の傾きを有する第２ランプ波形Ｒ２が入力される（Ｓ１８）。
この状態で、カウンタ５１はカウントアップを継続する（Ｓ１９）。
一方、ラッチ回路ＬＴ０〜ＬＴＸは、対応するセンスアンプＳＡ０ｕ〜ＳＡＸｕが電流を検出したか否かをトリガ信号ＴＲＩＧの入力の有無により判定する（Ｓ２０）。
ステップＳ２０の判別において、ラッチ回路ＬＴ０〜ＬＴＸは、対応するセンスアンプが未だトリガ信号ＴＲＩＧを出力していない場合には（Ｓ２０；Ｎｏ）、処理を再びステップＳ１９に移行されて待機状態となる。
ステップＳ２０の判別において、例えば、ラッチ回路ＬＴ０は、対応するセンスアンプＳＡ０ｕがトリガ信号ＴＲＩＧを出力した場合には（Ｓ２０；Ｙｅｓ）、第２ランプ波形Ｒ２に対応する第２カウント値をラッチし、制御演算部５４は、当該ラッチ回路ＬＴ０の第２カウント値を演算のために記憶する（Ｓ２１）。
具体的には、ラッチ回路ＬＴ０に対応するセンスアンプＳＡ０ｕがトリガ信号ＴＲＩＧを出力したタイミングにおいて、カウンタ５１が出力しているカウント値＝Ｄ２＿０であった場合、制御演算部５４は、図１１に示すように、当該カウント値＝Ｄ２＿０を、第１ビットラインＢＬ０の、第２ランプ波形Ｒ２入力時のカウント値として記憶することとなる。
続いて制御演算部５４は、ステップＳ１５において記憶した第１ランプ波形Ｒ１入力時のカウント値＝Ｄ１＿０及びステップＳ２１において記憶した第２ランプ波形Ｒ２入力時のカウント値＝Ｄ２＿０を読み出し、時間差ΔＴに相当するカウント値差を算出する（Ｓ２２）。
具体的には、上述の例の場合、ΔＤ＿０＝Ｄ２＿０−Ｄ１＿０となる。
続いて制御演算部５４は、第２ランプ波形Ｒ２の入力時間、すなわち、第２ランプ波形Ｒ２の電圧が、初期値（例えば０Ｖ）から所定の上限電圧に到るまでの時間が経過したか否かを判定する（Ｓ２３）。
ステップＳ２３の判定において、未だ第２ランプ波形Ｒ２の入力時間、すなわち、第２ランプ波形Ｒ２の電圧が、初期値から所定の上限電圧に到るまでの時間が経過していない場合には（Ｓ２３；Ｎｏ）、未だデータをラッチしていないラッチ回路があり、カウント値差を算出していないビットラインのメモリセルＭＣが未だ存在するはずであるので、待機状態となる。
ステップＳ２３の判定において、第２ランプ波形Ｒ２の入力時間、すなわち、第２ランプ波形Ｒ２の電圧が、初期値から所定の上限電圧に到るまでの時間が経過した場合には（Ｓ２３；Ｙｅｓ）、全てのラッチ回路がデータをラッチし、全てのカウント値差が算出されていると考えられる。ここで、ラッチ回路ＬＴ０〜ＬＴＸのリセット時の初期値は、イレースレベルのメモリセルＭＣに対応する値を保持しておくようにすることにより、当該イレースレベルのメモリセルＭＣに対応するラッチ回路は、リセット時の値でラッチしたとみなす。これに応じて、制御演算部５４は、処理を終了する。また、制御演算部５４は、ステップＳ２２の処理と、ステップＳ２３の処理と、を入れ替えて、第２ランプ波形Ｒ２の入力時間完了後に、まとめてカウント値差算出の演算を行っても良い。
これらの結果、第１ランプ波形Ｒ１入力時のカウント値Ｄ１＿０〜Ｄ１＿Ｘ及び第２ランプ波形Ｒ２入力時のカウント値Ｄ２＿０〜Ｄ２＿Ｘが取得され、さらにこれらに基づく時間差ΔＴに対応するカウント差値ΔＤ＿１〜ΔＤ＿Ｘが算出される。
この結果、選択されたワードラインに接続されている各メモリセルＭＣのプログラムされたデータに対応するしきい値電圧が、いずれのステート（図４の例の場合、ステートＳＴ０〜ステートＳＴ１５）に属しているかが判定され、対応する記憶値（００００〜１１１１）を得る処理がなされることとなる。
以上の説明は、メモリセルＭＣのデータを読み出す場合のものであったが、同様にしてベリファイを行う場合に実行することも可能である。
以上の説明のように、本第１実施形態によれば、ＴＬＣ、ＱＬＣ等の多値記憶を行う半導体メモリ装置（例えば、ＮＡＮＤフラッシュメモリ）におけるリード処理において、各メモリセルの電圧が安定するまで待つことなく、プログラムされたデータに対応するしきい値電圧を特定出来るため、読み出しあるいはベリファイに要する時間を短縮化して高速処理が可能な半導体メモリ装置を提供することが可能となる。
以上の説明においては、ランプ波形の入力順番を第１ランプ波形Ｒ１→第２ランプ波形Ｒ２としていたが、第２ランプ波形Ｒ２→第１ランプ波形Ｒ１（傾きの小さい波形→傾きの大きい波形）としても同様の結果が得られる。
以上の説明のように、同一のワードラインに対し、傾きが異なる二つのランプ波形Ｒ１、Ｒ２を有する判定電圧を入力して、電圧印加開始時から各メモリセルＭＣにプログラムされたデータに対応するしきい値電圧に到るまでの時間を各メモリセルＭＣについてそれぞれ測定し、その時間差を算出することで、各メモリセルＭＣの実効的なワードライン長の影響を相殺して、各メモリセルＭＣにプログラムされているデータに対応するしきい値電圧に比例した時間を得ることができ、読出対象のメモリセルＭＣに到るワードラインＷＬの実効的な長さ（線長）の影響を相殺して、しきい値電圧を判定することができる。
また、本第１実施形態によれば、データを全て読み出すのに必要なセンスアンプの電流判定の回数は、メモリセル毎にそれぞれ１回ですむので、実効的なデータ読出時間を短縮することができる。
［２］第２実施形態
上記第１実施形態においては、メモリセルの読み出し時に傾きの異なる二つのランプ波形Ｒ１、Ｒ２を用いていたが、本第２実施形態は、第１実施形態におけるランプ波形Ｒ１に代えて、ステップ波形（矩形波形）を用いる場合の実施形態である。
この場合において、ステップ波形は、ランプ波形Ｒ１の傾きを無限に近く大きくした波形と考えることができ、第１実施形態と同様の原理で、プログラムされたデータに対応するしきい値電圧を特定できる。
図１２は、第２実施形態のデータ読出処理の原理説明図（その１）である。
ステップ波形ＰＰ（傾きＳＬ３＝∞）を入力した場合と、ランプ波形Ｒ４（傾きＳＬ４＜＜ＳＬ３）を同一のメモリセルＭＣに入力した場合とでは、当該メモリセルＭＣのワードラインに各波形の入力を開始し、ワードライン電圧が上昇を開始した時刻から電圧が上昇して同じ電圧Ｖｘに到るまでの時間は異なり、当然に傾きの小さいランプ波形Ｒ４を入力した場合の時間の方が長くなる。なお、ワードライン電圧が上昇を開始した時刻は、ステップ波形ＰＰあるいはランプ波形Ｒ４の入力を開始した時刻とほぼ同一時刻となっている。
また、同一の波形をロウデコーダ４０を構成しているドライバからの実効的なワードライン長が異なる二つのメモリセルＭＣに入力した場合、すなわち、ドライバからの実効的なワードライン長が短い、遅延の少ないメモリセルＭＣと、ドライバからの実効的なワードライン長が長い、遅延の多いメモリセルＭＣに入力した場合、同じ電圧Ｖｘに到るまでの時間は異なり、当然にドライバからの実効的なワードライン長が短い、遅延の少ないメモリセルＭＣの時間の方が短くなる。
以下、具体的に説明する。
ステップ波形ＰＰを入力した場合、図１２中、実線で示すように、読出対象のメモリセルＭＣのワードライン電圧が上昇を開始した時刻（＝ｔ１０）から電圧Ｖｘに到る時刻（＝ｔ１１）までに相当する時間は、時刻ｔ１０≒時刻ｔ１１であるため、時間ＴＲ１１（＝ｔ１１−ｔ１０）≒０となる。
一方、ランプ波形Ｒ４を入力した場合、図１２中、実線で示すように、読出対象のメモリセルＭＣのワードライン電圧が上昇を開始した時刻（＝ｔ２０）から電圧Ｖｘに到る時刻（＝ｔ２１）までに相当する時間ＴＲ２１（＝ｔ２１−ｔ２０）は、ステップ波形ＰＰを入力した場合と比較して長くなることが分かる。
また、同一のランプ波形をロウデコーダ４０を構成しているドライバからの実効的なワードライン長が異なる二つのメモリセルＭＣに入力した場合、すなわち、遅延少メモリセルＭＣと、遅延多メモリセルＭＣと、に入力した場合、メモリセルＭＣのワードライン電圧が上昇を開始してから同じ電圧Ｖｘに到るまでの電圧到達時間は異なり、当然に遅延少メモリセルＭＣの方が短くなる。
一方、遅延多メモリセルＭＣにステップ波形ＰＰを入力し、時刻ｔ１０からワードライン電圧が上昇を開始した場合、図１２中、破線で示すように、遅延多メモリセルＭＣの電圧到達時間は、時間ＴＲ１２（＞＞ＴＲ１１）となる。
また、遅延多メモリセルＭＣにランプ波形Ｒ４を入力し時刻ｔ２０からワードライン電圧が上昇を開始した場合、図１２中、破線で示すように、遅延多メモリセルＭＣの電圧到達時間は、時間ＴＲ２２（＞ＴＲ２１）となる。
すなわち、ワードライン長に応じて、ワードライン電圧が上昇を開始してから電圧Ｖｘに到るまでの時間は異なる。
図１３は、データ読出処理の原理説明図（その２）である。
しかしながら、同一のメモリセルＭＣに対し、ステップ波形ＰＰを入力してから電圧Ｖｘに到るまでの時間と、ランプ波形Ｒ４を入力してから電圧Ｖｘに到るまでの時間との差を求めると、遅延少メモリセルＭＣであっても、遅延多メモリセルＭＣであっても時間差は一定となることが分かった。
すなわち、図１２に実線で示した特性を有するメモリセルＭＣ（遅延少メモリセルＭＣ）について、時間ＴＲ２１から時間ＴＲ１１を差し引いた時間差ΔＴ１と、図１２に破線で示した特性を有するメモリセルＭＣ（遅延多メモリセルＭＣ）について時間ＴＲ２２から時間ＴＲ１２を差し引いた時間差ΔＴ２とは、ランプ波形を２回与える程度の時間内では、大きく変動することはないと考えられるので、時間差ΔＴ１と時間差ΔＴ２とは、等しい（ΔＴ１＝ΔＴ２）と考えられる。
ところで、本第２実施形態においても、第１実施形態と同様に、時間差ΔＴ１、ΔＴ２は、これらの時間差ΔＴ１、ΔＴ２を取得するメモリセルＭＣにプログラムされたデータに対応するしきい値電圧（＝対応するワードライン電圧）が高ければ、時間差ΔＴ１、ΔＴ２は、増加して長くなり、メモリセルＭＣにプログラムされたデータに対応するしきい値電圧（＝対応するワードライン電圧）が低ければ、時間差ΔＴ１、ΔＴ２は、減少して短くなる。
したがって、第１実施形態と同様に予め時間差ΔＴ１、ΔＴ２としきい値電圧との関係を判定対象の半導体装置について把握しておけば、時間差ΔＴ１、ΔＴ２が分かれば、しきい値電圧を判定することができることがわかる。
以上の説明のように、本第２実施形態によっても、ＴＬＣ、ＱＬＣ等の多値記憶を行う半導体メモリ装置（例えば、ＮＡＮＤフラッシュメモリ）において、各メモリセルの電圧が安定するまで待つことなく、プログラムされたデータに対応するしきい値電圧を特定出来るため、読み出しあるいはベリファイに要する時間を短縮化して高速処理が可能な半導体メモリ装置を提供することが可能となる。
以上の説明においては、波形の入力順番をステップ波形ＰＰ→ランプ波形Ｒ３としていたが、ランプ波形Ｒ３→ステップ波形ＰＰ（傾きの小さい波形→傾きの大きい波形）としても同様の結果が得られる。
［３］第３実施形態
次に第３実施形態について説明する。
まず、第３実施形態の原理について説明する。
上述したようにドライバからの実効的なワードライン長が短いメモリセルＭＣとドライバからの実効的なワードライン長が長いメモリセルＭＣとでは、遅延時間に差があるが、近接したビットライン間での遅延時間差は少なく、当該ビットライン間においては、無視することが可能である。
そこで、本第３実施形態においては、ワードラインに接続された複数のメモリセルを備え、所定の傾きで電圧が増加するランプ信号をワードラインに印加し、ワードラインに接続されている複数のメモリセルのデータを読み出す半導体メモリ装置において、複数のメモリセルを、ロウデコーダを構成しているドライバからメモリセルに到るワードラインの実行長に応じて複数のグループにグループ分けする。
そして、このグループ毎に、当該グループに属するメモリセルのしきい値電圧の期待値と実際に検出されたメモリセルのしきい値電圧との差を検出し、この差に基づいて、メモリセルにプログラムされたデータに対応するしきい値電圧を判別するための基準しきい値電圧をメモリセルのしきい値電圧に対し相対的にシフトさせるようにしている。
この結果、各グループに印加されるワードライン電圧の遅延が徐々に大きくなっていっても、メモリセルＭＣのしきい値電圧と、基準しきい値電圧との関係はほぼ一定に保つことができ、確実にメモリセルのしきい値電圧を判定できるのである。
図１４は、第３実施形態の原理説明図（その１）である。
図１４においては、理解の容易のため、多値化技術として、ＭＬＣを用いた場合を例としている。
ここで、図１４（ａ）は、メモリセルＭＣのしきい値頻度と、メモリセルＭＣにプログラムされたデータに対応するしきい値（電圧）との関係を表す図であり、縦軸は、メモリセルのしきい値頻度、横軸はメモリセルのしきい値（電圧）を表している。
図１４（ｂ）、図１４（ｃ）は、メモリセルＭＣに電流が流れたときのワードライン電圧検出値と、メモリセルＭＣが接続されているビットライン番号（ビットライン番号が大きい程、メモリセルＭＣに到る実効的なワードラインＷＬの長さが長い）との関係を説明する図であり、縦軸は、ワードライン電圧検出値、横軸は、ビットライン番号を表している。ここで、ワードライン電圧検出値は、あるワードラインＷＬに接続された複数のメモリセルＭＣが、ワードライン電圧の伝搬遅延の影響を受ける可能性がある状態で、このワードラインＷＬにランプ波形を有するワードライン電圧を印加してから、各メモリセルＭＣの非導通・導通状態が変化するまでの時間に対応する。換言すると、ワードライン電圧検出値は、仮想的にワードラインの入力端の電圧として換算されたメモリセルの閾値電圧に対応する。
メモリセルＭＣのプログラムされたデータに対応するしきい値電圧の頻度は、図１４（ａ）に示すように、メモリセルＭＣがＭＬＣの場合、４つのステートに分類される。
メモリセルＭＣに電流が流れたときのワードライン電圧検出値は、ビットライン全体で見ると、図１４（ｂ）に示すように、ビットライン番号が大きくなり、実効的なワードライン長が長くなるにつれて（ドライバからメモリセルＭＣへの距離が長くなるにつれて）徐々に高くシフトしているように見える。しかし、図１４（ｂ）に太線枠で示す部分を拡大した図１４（ｃ）に示すように、ビットライン番号の差が小さい近接するビットライン間（ドライバからメモリセルＭＣへのワードライン長差が少ないビットライン間）では、ほとんど変化していないことがわかる。
図１５は、第３実施形態の原理説明図（その２）である。
そこで、図１５に示すように、同一ステートのメモリセルＭＣにおいてしきい値電圧を超えたときのワードライン電圧検出値が変化していないと見做せる実効的なワードライン長範囲を所定区間として、メモリセルＭＣのビットライン番号によりグループに分け、当該所定区間に属する全てのメモリセル（グループに属する全てのメモリセル）に対しては、同一の基準しきい値電圧を用いて、各メモリセルＭＣが属するステートの判定を行えば良いということが分かる。
具体的には、図１５の最もドライバに近い区間ＳＥＣ０に示すように、ステートＳＴ０とステートＳＴ１を判別するための基準しきい値電圧をＶｔｈ１とし、ステートＳＴ１とステートＳＴ２を判別するための基準しきい値電圧をＶｔｈ２とし、ステートＳＴ２とステートＳＴ３を判別するための基準しきい値電圧をＶｔｈ３とする。
また、区間ＳＥＣ０に属する各メモリセルＭＣにおいて、ステート０に対応するメモリセルＭＣのワードライン電圧の検出期待値をＶｅｘ１とし、ステート１に対応するメモリセルＭＣのワードライン電圧の検出期待値をＶｅｘ２とし、ステート２に対応するメモリセルＭＣのワードライン電圧の検出期待値をＶｅｘ３とし、ステート３に対応するメモリセルＭＣのワードライン電圧の検出期待値をＶｅｘ４とするものとする。
ここで、ワードライン電圧の検出期待値とは、各ステートに属するメモリセルＭＣのしきい値頻度から検出されることが期待されるワードライン電圧値である。また、ある一つのメモリセルＭＣｎ（ｎは自然数）において、実際に検出されたワードライン電圧値をＶ（ｎ）とする。
そして、ある区間ＳＥＣｍのある一つのメモリセルＭＣｎにおいて、実際に検出されたワードライン電圧値Ｖ（ｎ）から当該メモリセルＭＣｎが属すると判定されたステートＳＴ０〜ＳＴ３に対応するメモリセルＭＣのワードライン電圧の検出期待値Ｖｅｘ（ｎ）との差である差Ｖｅｒｒ（ｎ）を算出する。
具体的には、
Ｖｅｒｒ（ｎ）＝Ｖ（ｎ）−Ｖｅｘ（ｎ）
を算出する。
そして、当該区間ＳＥＣｍにおける差Ｖｅｒｒ（ｎ）の平均値が所定の値を超えたら、すなわち、当該区間ＳＥＣｍに属する複数のメモリセルＭＣにおいて実際に検出されたワードライン電圧値Ｖ（ｎ）とワードライン電圧の検出期待値Ｖｅｘ（ｎ）との差がある程度大きくなったら、当該区間ＳＥＣｍの次の区間ＳＥＣｍ＋１における基準しきい値電圧（上述のＶｔｈ１〜Ｖｔｈ３）及び検出期待値（上述のＶｅｘ１〜Ｖｅｘ４）の値を高い側にシフトする。
具体的には、例えば、基準しきい値電圧Ｖｔｈ１〜Ｖｔｈ３及び検出期待値Ｖｅｘ１〜Ｖｅｘ４をある分解能のディジタルデータとして扱っている場合、その分解能の１ＬＳＢ分高くする。
これにより、区間ＳＥＣｍにおける基準しきい値電圧Ｖｔｈ１〜Ｖｔｈ３及び検出期待値Ｖｅｘ１〜Ｖｅｘ４が、区間ＳＥＣｍ＋１における基準しきい値電圧Ｖｔｈ１〜Ｖｔｈ３及び検出期待値Ｖｅｘ１〜Ｖｅｘ４に更新されるために、ステートの誤判定が起きるのを抑制できるのである。
なお、この基準しきい値電圧Ｖｔｈ１〜Ｖｔｈ３及び検出期待値Ｖｅｘ１〜Ｖｅｘ４の値の変化は、急激に起こるものではないので、基準しきい値電圧Ｖｔｈ１〜Ｖｔｈ３及び検出期待値Ｖｅｘ１〜Ｖｅｘ４の値を高い側にシフトする処理については、毎回行う必要は無く、所定の期間を設定して時々行うようにすれば十分である。
次に第３実施形態の具体的な処理について説明する。
図１６は、第３実施形態のメモリチップの機能構成ブロック図である。
図１６においては、理解の容易及び図示の簡略化のため、区間ＳＥＣｍ、ＳＥＣｍ＋１、ＳＥＣｍ＋２の区間についてのみ図示している。
各区間における構成について、区間ＳＥＣｍを例として説明する。
区間ＳＥＣｍには、各メモリセルＭＣに対応する回路ＣＩＲが当該区間ＳＥＣｍに属するメモリセルＭＣの数だけ（＝ビットラインの数だけ）設けられており、各メモリセルＭＣには、ランプ波形Ｒ５が入力されるワードラインが接続されている。
ここで、全ての回路ＣＩＲは、図２に示したメモリチップ３０を構成しているチップ制御回路３３により制御されているものとする。
回路ＣＩＲは、それぞれ、ワードライン電圧が印加されて電流が流れたことを検出してトリガ信号ｔｒｉｇを出力するセンスアンプ６１と、加算パルスＣＬＫが入力され、トリガ信号ｔｒｉｇが出力されたタイミングにおけるカウント値を出力するカウンタ６２と、実効的なワードライン長に応じた所定の遅延分減算値Ｖｄｅｌａｙをカウンタ６２が出力したカウント値から減算した補正カウント値Ｖｓ（ｎ）を出力する第１減算器６３と、補正カウント値Ｖｓ（ｎ）を各ステートに対応する所定の基準カウント値と比較して各メモリセルの読出値を判定して読出データＪ（ｎ）として出力する読出値判定回路６４と、読出データＪ（ｎ）に基づいて、検出期待値Ｖｅｘ１〜Ｖｅｘ４のいずれかに対応する期待カウント値を出力する期待値算出回路６５と、補正カウント値から期待カウント値を差し引いて、期待値誤差ΔＶｅｒｒに対応する期待値誤差カウント値を出力する第２減算器６６と、を備えている。これら各部６１〜６６は回路として構成される。
さらに区間ＳＥＣｍには、当該区間ＳＥＣｍに属する全てのメモリセルＭＣに対応する期待値誤差ΔＶｅｒｒが入力され、期待値誤差カウント値の平均値が所定の値を超えた場合に、当該区間ＳＥＣｍの次の区間ＳＥＣｍ＋１における遅延分減算値に加算すべき所定加算値を出力する期待値シフト検出回路６７と、対応する期待値シフト検出回路６７が出力した所定加算値を遅延分減算値Ｖｄｅｌａｙに加算して次の区間における遅延分減算値として出力する加算器７０と、が設けられている。所定の値は、例えば、カウント値がディジタルデータである場合にその分解能の０．５ＬＳＢに相当する値であればよい。所定加算値は、例えば、カウント値がディジタルデータである場合にその分解能の１ＬＳＢに相当する値であればよい。
次に第３実施形態の動作を説明する。
図１７は、第３実施形態の処理フローチャートである。
まずチップ制御回路３３は、カウント値ｎ、シフト検出処理カウント値ｃ、及び区間カウント値Ｉを初期値である０とする（Ｓ３１）。
ここで、カウント値ｎは、読出対象のビットラインを特定するためのパラメータである。
また、シフト検出処理カウント値ｃは、回路ＣＩＲを特定するためのパラメータである。
また、区間カウント値Ｉは、処理対象の区間ＳＥＣを特定するためのパラメータである。
次にチップ制御回路３３（図２参照）は、ｎ番目のビットラインのカウンタ６２から読み出したカウント値である読出値をビットライン読出データＶ（ｎ）として図示しないメモリに格納する（Ｓ３２）。
続いて、第１減算器６３は、ビットライン読出データＶ（ｎ）からワードライン長に起因する遅延によるカウント値の上昇分に対応する値Ｖｄｅｌａｙを差し引くことで、入力値Ｖｓ（ｎ）を算出し、読出値判定回路６４に出力する（Ｓ３３）。
具体的には、第１減算器６３は、入力値Ｖｓ（ｎ）＝Ｖ（ｎ）−Ｖｄｅｌａｙを算出し、読出値判定回路６４及び第２減算器６６に出力する。
次に読出値判定回路６４は、入力された入力値Ｖｓ（ｎ）を判定し、対応する読出データＪ（ｎ）を設定して期待値算出回路６５に出力する（Ｓ３４）。
具体的には、読出値判定回路６４は、入力値Ｖｓ（ｎ）が第１カウントしきい値Ｖｔｈ１未満である場合、すなわち、Ｖｓ（ｎ）＜Ｖｔｈ１であると判定した場合には、読出データＪ（ｎ）＝０に設定して期待値算出回路６５に出力する。
同様に、読出値判定回路６４は、入力値Ｖｓ（ｎ）が第１カウントしきい値Ｖｔｈ１以上、かつ、第２カウントしきい値Ｖｔｈ２未満であると判定した場合には、すなわち、Ｖｔｈ１≦Ｖｓ（ｎ）＜Ｖｔｈ２であると判定した場合には、読出データＪ（ｎ）＝１に設定して期待値算出回路６５に出力する。
また、読出値判定回路６４は、入力値Ｖｓ（ｎ）が第２カウントしきい値Ｖｔｈ２以上、かつ、第３カウントしきい値Ｖｔｈ３未満であると判定した場合、すなわち、Ｖｔｈ２≦Ｖｓ（ｎ）＜Ｖｔｈ３であると判定した場合には、読出データＪ（ｎ）＝２に設定して期待値算出回路６５に出力する。
また、読出値判定回路６４は、入力値Ｖｓ（ｎ）が第３カウントしきい値Ｖｔｈ３以上であると判定した場合、すなわち、Ｖｔｈ３≦Ｖｓ（ｎ）であると判定した場合には、読出データＪ（ｎ）＝３に設定して期待値算出回路６５に出力する。
次に期待値算出回路６５は、検出期待値Ｖｅｘ（ｎ）を算出する（Ｓ３５）。
ここで、検出期待値Ｖｅｘ（ｎ）は、読出データＪ（ｎ）の値、すなわち、当該メモリセルＭＣが属するステートにおいて、入力値Ｖｓ（ｎ）として期待される値（予測値）のことである。
次に第２減算器６６は、検出期待値Ｖｅｘ（ｎ）と入力値Ｖｓ（ｎ）との差Ｖｅｒｒ（ｎ）を算出して、期待値シフト検出回路６７に出力する（Ｓ３７）。
具体的には、第２減算器６６は、
Ｖｅｒｒ（ｎ）＝Ｖｅｘ（ｎ）−Ｖｓ（ｎ）
を算出する。
次に期待値シフト検出回路６７は、ビットライン番号のカウント値ｎ及びシフト検出処理カウント値ｃにそれぞれ１を加算してカウントアップする（Ｓ３８）。
具体的には、
ｎ＝ｎ＋１、ｃ＝ｃ＋１
次に期待値シフト検出回路６７は、ビットライン番号のカウント値ｎが各区間ＳＥＣに属する全ビットライン数に相当する値ｎｍａｘを超えたか否か、すなわち、全ビットラインの処理が終了したか否かを判定する（Ｓ３９）。
ステップＳ３９の判定においてビットライン番号のカウント値ｎが各区間ＳＥＣに属する全ビットライン数に相当する値ｎｍａｘを超えた場合には（Ｓ３９；Ｙｅｓ）、期待値シフト検出回路６７は、処理を終了する。
ステップＳ３９の判定において、ビットライン番号のカウント値ｎが各区間ＳＥＣに属する全ビットライン数に相当する値ｎｍａｘ以下である場合には（Ｓ３９；Ｎｏ）、期待値シフト検出回路６７は、シフト検出処理カウント値ｃが区間ＳＥＣの数に相当する値ｃｍａｘ以上であるか否かを判定する（Ｓ４０）。
ステップＳ４０の判定において、未だシフト検出処理カウント値ｃが区間ＳＥＣの数に相当する値ｃｍａｘ未満である場合には、期待値シフト検出回路６７は、処理を再びステップＳ３２に移行して、以下、上述した処理と同様の処理を繰り返す。
ステップＳ４０の判定において、シフト検出処理カウント値ｃが区間ＳＥＣの数に相当する値ｃｍａｘ以上である場合には、期待値シフト検出回路６７は、シフト検出処理カウント値ｃを０にリセットする（Ｓ４１）。
続いて、チップ制御回路３３は、前区間の差Ｖｅｒｒ（ｎ）の平均値が所定値ｋｔｈを超えているか否かを次式により判定する（Ｓ４２）。
Figure 2021047966
ステップＳ４２の判定において、前区間の差Ｖｅｒｒ（ｎ）の平均値が所定値ｋｔｈを超えている場合には（Ｓ４２；Ｙｅｓ）、チップ制御回路３３は、ワードライン長に起因する遅延によるカウント値上昇分Ｖｄｅｌａｙにシフト分Ｖｓｈｉｆｔを加算する（Ｓ４３）。
すなわち、
Ｖｄｅｌａｙ＝Ｖｄｅｌａｙ＋Ｖｓｈｉｆｔ
とする。
次に、区間カウント値ｌに１を加えてカウントアップし、
ｌ＝ｌ＋１
処理をステップＳ３２に移行して、以下、上述した処理を繰り返す。
上記処理により、本第３実施形態によれば、検出値である入力値Ｖｓ（ｎ）がドライバからメモリセルに到る実効的なワードライン長の差により変化してもメモリセルＭＣのしきい値との実効的な差を大きく一定量で確保することができ、メモリセルのしきい値電圧が、いずれのステートに属するかをより確実に判定できる。
図１８は、第３実施形態の効果の説明図（その１）である。
図１８は、しきい値電圧のノイズが少なく、理想的な入力値Ｖｓ（ｎ）が得られる場合のものである。図１８（ａ）は、ワードライン電圧検出値の実測値としきい値電圧との関係の説明図である。図１８（ｂ）は、実測値を量子化した後のワードライン電圧検出値としきい値電圧との関係の説明図である。図１８（ｃ）は、図１８（ｂ）の太線枠内の一部を拡大した図である。
メモリセルＭＣの入力値Ｖｓ（ｎ）の期待値のシフトを行う本第３実施形態の処理を行わない場合であっても、図１８（ａ）に示すように、ワードラインに印加するワードライン電圧の波形を所定の傾きを有するランプ波形とした場合に、しきい値電圧である判定しきい値Ｖｔｈ３、Ｖｔｈ２、Ｖｔｈ１は、ステップ状（階段状）に徐々に上昇させる必要がある。
実測値である太線で示す入力値Ｖｓ（ｎ）と各判定しきい値Ｖｔｈ３、Ｖｔｈ２、Ｖｔｈ１との電圧差は、ビットライン番号に応じて変動し、入力値Ｖｓ（ｎ）に対する電圧差は、周期的に少なくなったり多くなったりする。しかしながら、電圧の高低関係が入れ替わることはないので、検出値である入力値Ｖｓ（ｎ）がドライバからメモリセルに到る実効的なワードライン長の差により変化してもメモリセルＭＣのしきい値が、いずれのステートに属するかを判定できている。
これに対し、第３実施形態の処理を行った場合には、図１８（ｂ）に示すように、太線で示す入力値Ｖｓ（ｎ）と、各判定しきい値Ｖｔｈ３、Ｖｔｈ２、Ｖｔｈ１と、の電圧差のビットライン番号に応じた変動が抑制される。すなわち、図１８（ｃ）に示すように、入力値Ｖｓ（ｎ）に対する電圧差を、ほぼ一定に保つことができ、検出値である入力値Ｖｓ（ｎ）がドライバからメモリセルに到る実効的なワードライン長の差により変化してもメモリセルＭＣのしきい値が、いずれのステートに属するかをより確実に判定できていることが分かる。
図１９は、第３実施形態の効果の説明図（その２）である。
図１９は、判定しきい値電圧差/各書き込み値に対するメモリセルのしきい値電圧分布の標準偏差＝４の場合の入力値Ｖｓ（ｎ）の状態を表したものである。図１９（ａ）は、メモリセルのしきい値電圧分布の標準偏差＝４の場合のメモリセルのしきい値頻度とメモリセルのしきい値電圧との関係を説明する図である。図１９（ｂ）は、ワードライン電圧検出値の実測値としきい値電圧との関係の説明図である。図１９（ｃ）は、実測値を量子化した後のワードライン電圧検出値としきい値電圧との関係の説明図である。図１９（ｄ）は、図１９（ｃ）の太線枠内の一部を拡大した図である。
図１９（ａ）に示すように、しきい値電圧のノイズが多くなると、メモリセルのしきい値頻度が、隣接するステート間で近づく。このため本第３実施形態の処理を行わない場合には、図１９（ｂ）に示すように、実測値である入力値Ｖｓ（ｎ）としきい値電圧である各判定しきい値Ｖｔｈ３、Ｖｔｈ２、Ｖｔｈ１との電圧差は、ノイズによって図１８に示した理想的な場合と比較して、少なくなっており、検出値である入力値Ｖｓ（ｎ）がドライバからメモリセルに到る実効的なワードライン長の差により変化してメモリセルＭＣのしきい値が、いずれのステートに属するかを判定するのが容易でない状態となっている。
しかしながら、第３実施形態の処理を行った場合には、図１９（ｃ）に示すように、入力値Ｖｓ（ｎ）と各判定しきい値Ｖｔｈ３、Ｖｔｈ２、Ｖｔｈ１との電圧差のビットライン番号に応じた変動が抑制され、入力値Ｖｓ（ｎ）に対する電圧差を、図１９（ｄ）に示す図１９（ｃ）の太線枠内の一部拡大図に示すように、各ステートに応じた電圧範囲内にほぼ確実に収めることができており、検出値である入力値Ｖｓ（ｎ）がドライバからメモリセルに到る実効的なワードライン長の差により変化してもメモリセルＭＣのしきい値が、いずれのステートに属するかをほぼ確実に判定できていることが分かる。
図２０は、第３実施形態の効果の説明図（その３）である。
図２０は、判定しきい値電圧差/各書き込み値に対するメモリセルのしきい値電圧分布の標準偏差＝２の場合の入力値Ｖｓ（ｎ）の状態を表したものである。図２０（ａ）は、メモリセルのしきい値電圧分布の標準偏差＝２の場合のメモリセルのしきい値頻度とメモリセルのしきい値電圧との関係を説明する図である。図２０（ｂ）は、ワードライン電圧検出値の実測値としきい値電圧との関係の説明図である。図２０（ｃ）は、実測値を量子化した後のワードライン電圧検出値としきい値電圧との関係の説明図である。図２０（ｄ）は、図２０（ｃ）の太線枠内の一部を拡大した図である。
図２０（ａ）に示すように、しきい値電圧のノイズが更に多くなると、メモリセルのしきい値頻度が隣接するステート間で重なり合ってくる。このため本第３実施形態の処理を行わない場合には、図２０（ｂ）に示すように、入力値Ｖｓ（ｎ）と各判定しきい値Ｖｔｈ３、Ｖｔｈ２、Ｖｔｈ１との電圧差は、ノイズによって図１９に示した場合よりもさらに少なくなっており、検出値である入力値Ｖｓ（ｎ）がドライバからメモリセルに到る実効的なワードライン長の差により変化してメモリセルＭＣのしきい値が、他のステートに対応する電圧領域にまで到っており、正しいステート判定が行えない状態となっている。
しかしながら、第３実施形態の処理を行った場合には、図２０（ｃ）に示すように、入力値Ｖｓ（ｎ）と各判定しきい値Ｖｔｈ３、Ｖｔｈ２、Ｖｔｈ１との電圧差のビットライン番号に応じた変動が抑制され、入力値Ｖｓ（ｎ）に対する電圧差を、図２０（ｄ）に示す図２０（ｂ）の太線枠内の一部拡大図に示すように、各ステートに応じた電圧範囲内に収め、本来判定されるべきステート以外のステートに判定される可能性が低下しており、検出値である入力値Ｖｓ（ｎ）がドライバからメモリセルに到る実効的なワードライン長の差により変化してもメモリセルＭＣのしきい値が、いずれのステートに属するかをほぼ確実に判定できていることが分かる。
以上の説明のように、本第３実施形態によれば、ワードラインにランプ波形を入力し、各メモリセルについて読み出したしきい値電圧の判定が容易なようにドライバから各メモリセルに到るワードラインの実行長の変動に起因する電圧変動を確実に抑制して、データの読出を迅速、かつ、確実に行うことが可能となる。
［４］実施形態の変形例
以上の説明においては、カウンタ５１、除算器５２及びディジタル／アナログコンバータ（ＤＡＣ）５３を用いて、第１ランプ波形Ｒ１、第２ランプ波形Ｒ２あるいはステップ波形ＰＰを出力する構成を採っていたが、第１ランプ波形Ｒ１、第２ランプ波形Ｒ２あるいはステップ波形ＰＰを生成するアナログ電圧生成回路を備えるように構成することも可能である。
以上の説明においては、カウンタとして、ワードラインへの電圧開始のタイミングからカウントアップを開始し、メモリセルにプログラムされたデータに対応するしきい値電圧に相当するカウント値を出力する構成を例として説明したが、カウンタとして、ワードラインへの電圧開始のタイミングからカウントダウンを開始し、メモリセルにプログラムされたデータに対応するしきい値電圧に相当するカウント値を出力するカウンタを備えるようにすることも可能である。この場合には、カウント値が少ないほど、よりしきい値電圧が高いメモリセルＭＣとして処理がなされる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ メモリシステム
２０ メモリコントローラ
３０ メモリチップ
３３ チップ制御回路
３７ メモリセルアレイ
３８ カラムデコーダ
３９ センスアンプブロック
４０ ロウデコーダ
５０ ホスト
５１ カウンタ
５２ 除算器
５３ アナログコンバータ
５４ 制御演算部
６１ センスアンプ
６２ カウンタ
６３ 第１減算器
６４ 読出値判定回路
６５ 期待値算出回路
６６ 第２減算器
６７ 期待値シフト検出回路
７０ 加算器
ＢＬ０〜ＢＬＸ ビットライン
ＢＬＫ０〜ＢＬＫｋ−１ ブロック
Ｄ１、Ｄ２ カウント値
ＬＴ０〜ＬＴＸ ラッチ回路
ＭＣ、ＭＣ０、ＭＣｎ メモリセル
ＭＣＵ メモリセルユニット
ＰＰ ステップ波形
Ｒ１ 第１ランプ波形
Ｒ２ 第２ランプ波形
Ｒ３〜Ｒ５ ランプ波形
ＳＥＣ０、ＳＥＣｍ 区間
Ｖｄｅｌａｙ カウント値上昇分
Ｖｓｈｉｆｔ シフト分
ΔＤ カウント値差
ΔＶｅｒｒ 期待値誤差

Claims (10)

  1. ワードラインに接続された複数のメモリセルと、
    前記ワードラインに電圧を印加する回路と、
    前記回路から前記ワードラインへ、第１の傾きで電圧が増加する第１信号の印加を開始してからメモリセルに電流が流れるまでの第１時間と、前記第１の傾きと異なる第２の傾きで電圧が増加する第２信号の印加を開始してから前記メモリセルに電流が流れるまでの第２時間と、を検出する検出回路と、
    前記第１時間と前記第２時間との差に基づいて前記メモリセルのしきい値電圧を判定する判定回路と、
    を備えた半導体メモリ装置。
  2. 前記第１信号及び前記第２信号として、それぞれランプ信号を用いた、
    請求項１に記載の半導体メモリ装置。
  3. 前記第１信号として、パルス信号を用い、
    前記第２信号としてランプ信号を用いた、
    請求項１に記載の半導体メモリ装置。
  4. 前記ワードラインへの電圧印加の開始のタイミングからカウントを開始するカウント値を出力するカウンタと、
    前記カウント値を前記電圧の増加の傾きに応じた値で除した除算値を出力する除算回路と、
    前記除算値のディジタル／アナログ変換を行って前記第１信号あるいは前記第２信号として出力するディジタル／アナログ変換回路と、
    を備えた請求項１乃至請求項３のいずれか一項に記載の半導体メモリ装置。
  5. 前記第１信号あるいは前記第２信号を生成するアナログ電圧生成回路を備えた、
    請求項１乃至請求項３のいずれか一項に記載の半導体メモリ装置。
  6. ワードラインと、
    ある傾きで電圧が増加するランプ信号を前記ワードラインに印加する回路と、
    前記ワードラインに接続されている複数のメモリセルと、を備え、
    前記複数のメモリセルは前記回路から前記複数のメモリセルそれぞれに到る前記ワードラインの長さに応じて複数のグループにグループ分けされ、
    さらに、前記複数のグループそれぞれに属するメモリセルに記憶されたデータに対応するしきい値電圧の期待値と検出された前記メモリセルのしきい値電圧との差を前記グループ毎に算出する算出回路と、
    算出された前記差に基づいて、前記メモリセルに記憶されたデータに対応するしきい値電圧を判別するための判定電圧を前記グループ毎にシフトさせるシフト回路と、を備えた、
    半導体メモリ装置。
  7. 前記ワードラインに印加する前記ランプ信号の開始のタイミングからカウントしたカウント値を出力するカウンタを備え、
    前記算出回路は、前記ランプ信号の印加を開始してから前記メモリセルに電流が流れるまでに前記カウンタによりカウントされたカウント値を、検出された前記メモリセルのしきい値電圧とし、第１カウント値を前記期待値として、前記差として前記第１カウント値と前記カウント値との差であるカウント値差を算出し、
    前記シフト回路は、算出された前記カウント値差に基づいて、前記判定電圧を第２カウント値にシフトさせる、
    請求項６記載の半導体メモリ装置。
  8. 前記シフト回路は、前記カウント値差が所定の値を超えた場合に、前記第１カウント値を前記第２カウント値にシフトさせる、
    請求項７記載の半導体メモリ装置。
  9. ワードラインに接続された複数のメモリセルを備えた半導体メモリ装置で実行される方法であって、
    前記ワードラインに電圧を印加する過程と、
    前記電圧を前記ワードラインへ、第１の傾きで電圧が増加する第１信号の印加を開始してからメモリセルに電流が流れるまでの第１時間と、前記第１の傾きと異なる第２の傾きで電圧が増加する第２信号の印加を開始してから前記メモリセルに電流が流れるまでの第２時間と、を検出する過程と、
    前記第１時間と前記第２時間との差に基づいて前記メモリセルのしきい値電圧を判定する過程と、
    を備えた方法。
  10. ワードラインに接続された複数のメモリセルを備えた半導体メモリ装置で実行される方法であって、
    前記複数のメモリセルは、前記複数のメモリセルそれぞれに到る前記ワードラインの長さに応じて複数のグループに分けられており、
    ある傾きで電圧が増加するランプ信号を前記ワードラインに印加する過程と、
    前記複数のグループそれぞれに属するメモリセルに記憶されたデータに対応するしきい値電圧の期待値と検出された前記メモリセルのしきい値電圧との差を前記グループ毎に算出する過程と、
    算出された前記差に基づいて、前記メモリセルに記憶されたデータに対応するしきい値電圧を判別するための判定電圧を前記グループ毎にシフトさせる過程と、
    を備えた方法。
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