JP5627244B2 - 固体撮像素子及びその駆動方法及び撮像装置 - Google Patents

Description

本発明は、固体撮像素子及びその駆動方法及び撮像装置に関する。

デジタルカメラやデジタルビデオカメラといった撮像装置においては、ＣＭＯＳイメージセンサなどの撮像素子を用いて静止画や動画を取得できるものが普及している。こうした撮像装置では、高精細な静止画画質の要求を満たすために、撮像素子の多画素化が進んでいる。また、その一方で、連写速度の高速化、或いは動画における高フレームレートに対する要求も高まってきている。

この相反する要求の双方を満足するために、１つの画素列内に複数の垂直信号線を配する構成が提案されている（例えば、特開２０００−３２４３９７号参照）。同じ画素列に複数の垂直出力線を設けることで、撮像素子からの読出し速度そのものを高めることができる。また、さらに高速な連写や動画のフレームレート実現するために、所定の撮影モードにおいては、撮像素子から画素信号を間引いて読み出す、所謂間引き読出しが一般的に行われている。

特開２０００−３２４３９７号公報

しかし、この間引き読出しにおいては、サンプリング周波数の低下によるモアレの発生などにより画質劣化が生じてしまうという課題がある。

本発明は上記課題を解決するためになされたものであり、請求項１に記載の固体撮像素子は、被写体像を光電変換する光電変換素子を各々が含む複数の画素が水平方向である行方向と垂直方向である列方向に２次元に配置された画素配列と、各画素から出力される画素信号を前記垂直方向に転送するために各列に配置され、前記画素配列の同一列において前記垂直方向に隣接した同色隣接画素が交互に接続される第１及び第２の垂直出力線と、前記第１の垂直出力線により前記垂直方向に転送された画素信号を一時的に保持するための第１の保持容量と、前記第２の垂直出力線により前記垂直方向に転送された画素信号を一時的に保持するための第２の保持容量と、前記第１の保持容量に保持された画素信号を出力するための第１の出力部と、前記第２の保持容量に保持された画素信号を出力するための第２の出力部と、前記第１の保持容量と前記第２の保持容量を短絡するためのスイッチと、を備え、前記第１及び第２の保持容量の各々に画素信号が保持された状態で前記スイッチをオンしない場合には、前記第１の保持容量に保持された画素信号を前記第１の出力部から出力するとともに前記第２の保持容量に保持された画素信号を前記第２の出力部から出力し、前記第１及び第２の保持容量の各々に画素信号が保持された状態で前記スイッチをオンすることで前記第１及び第２の保持容量に保持された画素信号を平均化する場合には、平均化された画素信号を前記第１の出力部または前記第２の出力部から出力することを特徴とする。
また、請求項４に記載の固体撮像素子の駆動方法は、被写体像を光電変換する光電変換素子を各々が含む複数の画素が水平方向である行方向と垂直方向である列方向に２次元に配置された画素配列と、各画素から出力される画素信号を前記垂直方向に転送するために各列に配置され、前記画素配列の同一列において前記垂直方向に隣接した同色隣接画素が交互に接続される第１及び第２の垂直出力線と、前記第１の垂直出力線により前記垂直方向に転送された画素信号を一時的に保持するための第１の保持容量と、前記第２の垂直出力線により前記垂直方向に転送された画素信号を一時的に保持するための第２の保持容量と、前記第１の保持容量に保持された画素信号を出力するための第１の出力部と、前記第２の保持容量に保持された画素信号を出力するための第２の出力部と、前記第１の保持容量と前記第２の保持容量を短絡するためのスイッチとを備えた固体撮像素子の駆動方法であって、前記第１及び第２の保持容量の各々に画素信号が保持された状態で前記スイッチをオンしない場合には、前記第１の保持容量に保持された画素信号を前記第１の出力部から出力するとともに前記第２の保持容量に保持された画素信号を前記第２の出力部から出力し、前記第１及び第２の保持容量の各々に画素信号が保持された状態で前記スイッチをオンすることで前記第１及び第２の保持容量に保持された画素信号を平均化する場合には、平均化された画素信号を前記第１の出力部または前記第２の出力部から出力することを特徴とする。

本発明によれば、高速な連写速度やフレームレートを維持しつつ、画素加算平均を行い、間引き読出しによる画質の劣化を回避できる。また、画素加算をしない、或いは加算数を削減することが容易に可能であるため、読出し速度を優先するモードと画質を優先するモードなどを切替えて使用することが可能となる。

本発明の実施例１に係る撮像装置の主要部のブロック図である。 本発明の実施例１に係る撮像素子の画素部の構成を示す図である。 本発明の実施例１に係る撮像素子の読出し回路の構成を示す図である。 本発明の実施例１に係る撮像素子の全画素読出し動作を示す図である。 本発明の実施例１に係る撮像素子の全画素読出し動作のタイミングチャートである。 本発明の実施例１に係る撮像素子の間引き読出し動作を示す図である。 本発明の実施例１に係る撮像素子の間引き読出し動作のタイミングチャートである。 本発明の実施例１に係る撮像素子の画素加算平均読出し動作を示す図である。 本発明の実施例１に係る撮像素子の画素加算平均読出し動作のタイミングチャートである。 本発明の実施例１に係る撮像素子の読出し回路の構成を示す図である。 本発明の実施例２に係る撮像素子の水平画素加算平均読出し動作読出し動作のタイミングチャートである。 本発明の実施例２に係る撮像素子の画素加算平均読出し動作読出し動作のタイミングチャートである。 本発明の実施例３に係る撮像素子のＦＤ共有構成における画素部を示す図である。 本発明の実施例３に係る撮像素子の読出し回路の構成を示す図である。

以下、本発明の好適な実施形態について、図面を参照して詳細に説明する。

図１は、本実施例に係る撮像装置１００の全体構成を示した図である。撮像レンズ１０１は、被写体からの光を撮像素子１０２上に結像させ、固体撮像素子（以下、撮像素子と表す）１０２は、撮像レンズ１０１により結像された被写体像を光電変換する。ここでは、撮像素子１０２として、ＣＭＯＳイメージセンサが使用される。撮像素子１０２から出力されるアナログ画像信号は、ＡＦＥ（Ａｎａｌｏｇ Ｆｒｏｎｔ Ｅｎｄ）１０３によりデジタル信号に変換される。ＤＳＰ（Ｄｉｓｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｅｒ）１０４は、ＡＦＥ１０３から出力されるデジタル画像信号に対する所定の各種画像処理や圧縮・伸張処理などを行なう。

ＤＳＰ１０４により各種処理を施された画像データは、記録媒体１０５に記録される。表示部１０６は、撮影した画像や各種メニュー画面などを表示するためのであり、液晶ディスプレイ（ＬＣＤ）などが使用される。タイミングジェネレータ（ＴＧ）１０７は、撮像素子１０１に駆動信号を供給する。ＣＰＵ１０８は、ＡＦＥ１０３，ＤＳＰ１０４，ＴＧ１０７の制御を行う。ＲＡＭ１０９は、画像データなどを一時記憶し、ＤＳＰ１０４と接続されている。

次に、撮像素子１０２の構成について図２、図３を用いて説明する。図２は、撮像素子１０２の画素２００の１画素毎の構成を示した図である。図２において、光電変換素子であるフォトダイオード（以下、ＰＤと表す）２０１は、入射した光を光電変換し、露光量に応じた電荷を蓄積する。転送ゲート２０２は、信号ｔｘをＨｉｇｈレベルにすることでＯＮになり、ＰＤ２０１に蓄積されている電荷をＦＤ（フローティング・ディフュージョン）部２０３に転送する。ＦＤ部２０３は、フローティングディ・フュージョン・アンプ２０４（以下、ＦＤアンプと表す）のゲートに接続されており、このＦＤアンプ２０４でＰＤ２０１から転送されてきた電荷量が電圧量に変換される。

ＦＤリセットスイッチ２０５は、ＦＤ部２０３をリセットするためのスイッチであり、信号ｒｅｓをＨｉｇｈレベルとすることによりＯＮになり、ＦＤ部２０３をリセットする。また、ＰＤ２０１の電荷をリセットする場合には、信号ｔｘと信号ｒｅｓを同時にＨｉｇｈレベルとすることで、転送ゲート２０２及びＦＤリセットスイッチ２０５を両方ＯＮし、ＦＤ部２０３経由でＰＤ２０１のリセットを行うことになる。画素選択スイッチ２０６は、信号ｓｅｌをＨｉｇｈレベルとすることによりＯＮになり、ＦＤアンプ２０４で電圧に変換された画素信号を画素部２００の出力ｖｏｕｔに出力する。

図３は、撮像素子１０２の読み出し回路の構成を示す図である。図３において、複数の画素２００が水平方向である行方向と垂直方向である列方向に２次元に配置された画素配列を成しており、画素２００は、各々がベイヤ配列のカラーフィルタ（不図示）を備えている。Ｒ＊＊、Ｇ＊＊、Ｂ＊＊は、それぞれの画素がＲｅｄ、Ｇｒｅｅｎ、Ｂｌｕｅのカラーフィルタを備えていることを示している。

垂直走査回路３０１は、ｒｅｓ１，ｔｘ１，ｓｅｌ１等の駆動信号を各画素に供給する。列毎に垂直出力線３０２ａ（第１の出力線），３０２ｂ（第２の出力線）が設けられており、各列の画素２００の出力ｖｏｕｔが接続される。図３より明らかなように、垂直出力線は各画素から出力される画素信号を前記列方向に転送するために各列に２本ずつ設けられ、各列の画素は２行毎に異なる垂直出力線３０２ａ，３０２ｂに接続される。すなわち、画素配列の同一列において列方向に隣接した同色隣接画素の画素信号が交互に出力される。

負荷電流源３０３は、画素選択スイッチ２０６により選択された画素のＦＤアンプ２０４を駆動するための電流源である。Ｓ信号転送スイッチ３０４ａ，３０４ｂ、Ｎ信号転送スイッチ３０５ａ，３０５ｂは、画素２００から読み出される信号成分Ｓ或いはノイズ成分Ｎをそれぞれの保持容量に転送するためのスイッチである。信号ｔｓをＨｉｇｈレベルにすることよってＳ信号転送スイッチ３０４ａ（３０４ｂ）がＯＮになり、垂直出力線３０２ａ（３０２ｂ）の信号がＳ信号保持容量３０６ａ（３０６ｂ）（第１の容量、第２の容量）に一時的に保持される。また、信号ｔｎをＨｉｇｈレベルにすることによってＮ信号転送スイッチ３０５ａ（３０５ｂ）がＯＮになり、垂直出力線３０２ａ（３０２ｂ）の信号がＮ信号保持容量３０７ａ（３０７ｂ）に一時的に保持される。

画素加算スイッチ３０８ｓ，３０８ｎは、信号ｔａｄがＨｉｇｈレベルになることによってＯＮされる。画素加算スイッチ３０８ｓを一旦ＯＮしてからＯＦＦすることにより、両端に接続されたＳ信号保持容量３０６ａ及び３０６ｂが短絡され、それぞれに保持され
た同色隣接画素の画素信号が平均化されることになる。同様にＮ信号保持容量３０７ａ及び３０７ｂが短絡され、それぞれに保持された画素信号も、画素加算スイッチ３０８ｎをＯＮしてＯＦＦすることにより平均化される。

水平転送スイッチ３０９ａ（３０９ｂ），３１０ａ（３１０ｂ）は、水平走査回路３１１から供給される列選択信号ｐｈ（ｐｈ１１，ｐｈ１２…）がＨｉｇｈレベルとなることによってＯＮされる。列選択信号ｐｈ１１（ｐｈ１２）によって、水平転送スイッチ３０９ａ及び３１０ａ（３０９ｂ及び３１０ｂ）がＯＮされると、Ｓ信号保持容量３０６ａ（３０６ｂ）とＮ信号保持容量３０７ａ（３０７ｂ）の信号がそれぞれ接続された水平出力線３１２へ転送される。

水平出力線３１２は、差動増幅器３１３の入力に接続されており、差動増幅器３１３ではＳ信号とＮ信号の差分をとると同時に所定のゲインをかけ、最終的な画像信号を出力端子３１４へ出力する。水平出力線リセットスイッチ３１５，３１６は、信号ｃｈｒｅｓがＨｉｇｈになることによってＯＮされ、各水平出力線３１２がリセット電圧Ｖｃｈｒｅｓにリセットされる。

図３に示すように、列共通読出し回路以降の読出し回路は、画面上下に同様のものが配置され、奇数列の信号と偶数列の信号は互いに異なる側の回路を使用して読み出される。また、同一列の２本の垂直出力線（第１及び第２の出力線、例えば、３０２ａと３０２ｂ）の信号は、共に同じ側の列共通読出し回路へ読み出される。

次に、各撮影モードにおける撮像素子１０２の読出し動作について説明する。まず、全画素読出し動作モードについて図４及び図５を用いて説明する。図４は、全画素読出し動作モードにおけるｎ−１行目及びｎ行目の読出しを模式的に示した図である。行列状に配置された画素２００、垂直出力線３０２ａ，３０２ｂによる構成は、図３で説明した通りである。図５は、ｎ−１行目及びｎ行目を読み出す動作のタイミングチャートを示している。ｎ−１行目の信号とｎ行目の信号は同時に読み出される。

図５において、ｒｅｓ，ｓｅｌ，ｔｘの後に付加した番号は、信号を読み出そうとしている画素行の番号に対応する。まず、ｓｅｌ＿ｎ−１及びｓｅｌ＿ｎをＨｉｇｈレベルにしてｎ−１行目、ｎ行目の画素の画素選択スイッチ２０６をＯＮする。その後、信号ｒｅｓ＿ｎ−１及びｒｅｓ＿ｎをＬｏｗレベルにしてＦＤリセットスイッチ２０５をＯＦＦし、ＦＤ部２０３のリセットを開放する。

次に、信号ｔｎをＯＮして、Ｎ信号転送スイッチ３０５ａ，３０５ｂを介してＮ信号保持容量３０７ａ，３０７ｂにＮ信号を保持する。続いて信号ｔｎをＬｏｗにし、Ｎ信号転送スイッチ３０５ａ，３０５ｂをＯＦＦした後、信号ｔｓをＨｉｇｈレベルにしてＳ信号転送スイッチ３０４ａ，３０４ｂをＯＮすると共に、信号ｔｘ＿ｎ−１及びｔｘ＿ｎをＨｉｇｈレベルにすることで転送ゲート２０２をＯＮする。

この動作により、選択されている第ｎ−１行及び第ｎ行のＰＤ２０１に蓄積されていた信号がＦＤアンプ２０４、画素選択スイッチ２０６を介して垂直出力線３０２ａ，３０２ｂへ出力される。更に、垂直出力線３０２ａ，３０２ｂからＳ信号転送スイッチ３０４ａ，３０４ｂを介してＳ信号保持容量３０６ａ，３０６ｂへ保持される。

次に、信号ｔｘ、ｔｓをＬｏｗレベルにして転送ゲート２０２、Ｓ信号転送スイッチ３０４を閉じた後、信号ｒｅｓ＿ｎ−１及びｒｅｓ＿ｎをＨｉｇｈレベルにしてＦＤリセットスイッチ２０５をＯＮし、ＦＤ部２０３をリセットする。その後、水平走査回路３１１により制御される各列の選択信号ｐｈによって、水平転送スイッチ３０９ａ，３０９ｂ及び３１０ａ，３１０ｂを順次ＯＮする。

信号ｐｈがＨｉｇｈレベルになることにより、選択された各列のＳ信号保持容量３０６ａ，３０６ｂ、Ｎ信号保持容量３０７ａ，３０７ｂの信号が水平出力線３１２と差動増幅器３１３を介して出力端子３１４に出力される。信号ｐｈによって各列の信号が読み出される間には、信号ｃｈｒｅｓをＨｉｇｈレベルにするで水平出力線リセットスイッチ３１５，３１６をＯＮし、一旦、水平出力線３１２をリセット電圧Ｖｃｈｒｅｓのレベルにリセットする。また、ｐｈによって各列の信号を出力している期間に、再度信号ｒｅｓ＿ｎ−１及びｒｅｓ＿ｎと、ｔｘ＿ｎ−１及びｔｘ＿ｎをＨｉｇｈレベルとしているが、この動作によってＦＤリセットスイッチ２０５と転送ゲート２０２を介してＰＤ２０１のリセットが行われる。

以上の動作により、第ｎ−１行，第ｎ行の信号が同時に読み出され、続いて第ｎ＋１行、第ｎ＋２行に対する読み出し動作に移行する。

次に、間引き読出し動作モードについて図６及び図７を用いて説明する。ここでは水平、垂直ともに画素数を１／３に間引くものとし、図６は、ｎ行目及びｎ＋３行目の読出しを模式的に示した図である。ここではｎ＋１行目、ｎ＋２行目の信号は読み出されない。

図７は、ｎ行目及びｎ＋３行目を同時に読み出す動作のタイミングチャートを示している。図５において、信号ｓｅｌ＿ｎ−１，ｒｅｓ＿ｎ−１，ｔｘ＿ｎ−１とｓｅｌ＿ｎ，ｒｅｓ＿ｎ，ｔｘ＿ｎを駆動し、第ｎ−１行と第ｎ行の信号を読み出したのと同様に、ここでは信号ｓｅｌ＿ｎ，ｒｅｓ＿ｎ，ｔｘ＿ｎとｓｅｌ＿ｎ＋３，ｒｅｓ＿ｎ＋３，ｔｘ＿ｎ＋３を駆動し、第ｎ行と第ｎ＋３行の信号を同時に読み出す。信号ｔｓ，ｔｎによって各画素のＳ信号、Ｎ信号をそれぞれ対応するＳ信号保持容量３０６ａ，３０６ｂ、Ｎ信号保持容量３０７ａ，３０７ｂに保持するところまでは図５で説明した動作と同様であるため、詳細な説明は省略する。

水平走査回路３１１による各列の信号読出しにおいては、まず列選択信号ｐｈ１１，ｐｈ１２，ｐｈ４１，ｐｈ４２を同時にＨｉｇｈにすることにより、第１列及び第４列の信号をそれぞれ対応する水平転送スイッチ３０９ａ，３０９ｂ及び３１０ａ，３１０ｂを介して対応する水平出力線３１２へ読み出す。次に、信号ｃｈｒｅｓによって水平出力線３１２を一旦リセットした後、列選択信号ｐｈ７１，ｐｈ７２，ｐｈ１０１，ｐｈ１０２（ｐｈ１０１，ｐｈ１０２は不図示）を同時にＨｉｇｈにして、第７列、第１０列の信号を対応する水平出力線３１２へ読み出す。

このようにして第ｎ行と第ｎ＋３行の信号を読み出した後に、続いて第ｎ＋６行、第ｎ＋９行に対して同様の動作を行い、以降３行おきに順次信号を読み出していく。以上の動作により、水平・垂直方向ともに画素信号を１／３に間引いた高速な読出しが可能となる。

次に、画素加算読出し動作モードについて図８及び図９を用いて説明する。ここでは同色の水平３画素×垂直２画素の信号を加算平均した上で、撮像素子１０２からの読出し画素数としては、水平方向、垂直方向ともに１／３に間引いて読み出すものとする。

図８は、ｎ行目とｎ＋２行目の画素の信号を加算平均した上で読み出す動作を模式的に示した図である。ここではｎ＋１行目の信号は読み出されない。図９は、この画素加算読み出し動作モードのタイミングチャートを示している。ここでは信号ｓｅｌ＿ｎ，ｒｅｓ＿ｎ，ｔｘ＿ｎとｓｅｌ＿ｎ＋２，ｒｅｓ＿ｎ＋２，ｔｘ＿ｎ＋２を駆動し、更に信号ｔｓ，ｔｎを駆動することによって第ｎ行と第ｎ＋２行のＳ信号、Ｎ信号をそれぞれ対応するＳ信号保持容量３０６ａ，３０６ｂ、Ｎ信号保持容量３０７ａ，３０７ｂに保持する。

次に、水平走査回路３１１を駆動する前に、画素加算平均動作を行う。画素加算平均動作においては、まず信号ｔａｄをＨｉｇｈレベルにすることによって、画素加算スイッチ３０８ｓ及び３０８ｎをＯＮし、それぞれ接続されたＳ信号保持容量３０６ａ，３０６ｂ、Ｎ信号保持容量３０７ａ，３０７ｂを短絡する。続いて信号ｔａｄをＬｏｗレベルとすることによって画素加算スイッチをＯＦＦし、これにより画素加算平均動作が終了する。この時点で、例えば図８におけるＲ３１，Ｒ５１，Ｒ３３，Ｒ５３，Ｒ３５，Ｒ５５が平均化され、これら６対のＳ信号保持容量３０６ａ，３０６ｂ、Ｎ信号保持容量３０７ａ，３０７ｂはどの容量対の信号を読み出してもＲ３１〜Ｒ５５の６画素を平均化した信号が得られるようになる。

信号ｔａｄをＬｏｗレベルとして画素加算平均動作を終了した後、水平走査回路３１１を駆動し各列の信号を順次読み出していく。この際、列選択信号ｐｈ１２，ｐｈ４２，ｐｈ７１，ｐｈ１０１を同時にＨｉｇｈにすることによって、加算平均後の信号を読み出す。図示していないが、続いてｐｈ１３２，ｐｈ１６２，ｐｈ１９１，ｐｈ２２１を同時にＨｉｇｈにして、以降、順次同様の動作を繰り返すことによって、水平３画素×垂直２画素の加算平均後の画素信号が１ライン分読み出されることになる。

以上のようにして（第ｎ行、第ｎ＋２行）のＲ・Ｇ行の信号読出しが終了した後は、（第ｎ＋３行、第ｎ＋５）行を同様に平均化して読み出すことでＧ・Ｂ行の信号を読むことができる。以降、（第ｎ＋６行、第ｎ＋８行）、（第ｎ＋９行、第ｎ＋１１行）と同様の動作を繰り返すことにより、画素数としては水平方向、垂直方向ともに１／３間引きながら、水平３画素×垂直２画素の同色画素の加算平均を行い、良好な画質を得る事が可能となる。

実施例１においては、全画素読出し動作モード、間引き読出し動作モード、画素加算読出し動作モードの３つの動作モードを有し、間引き読出し動作モードでは、水平方向、垂直方向ともに画素加算を全く行わずに高速な読出しを実現している。しかし、画素加算なしの場合、前述のようにモアレなどの画質劣化があるのは否めない。そこで、本実施例では、水平方向のみ画素加算を行い、且つ読出しに要する時間には影響をほとんど与えない構成を示す。

図１０は、図３と同様に撮像素子１０２の読出し回路の構成を示す図である。基本的な構成は図３と同様であり、図３の構成と異なるのは、画素加算スイッチ３０８ｓ，３０８ｎの接続の仕方と、垂直画素加算スイッチ３１７ｓ，３１７ｎが設けられていることである。画素加算スイッチ３０８ｓ（第１及び第２のスイッチ）は、図３のように隣接するＳ信号保持容量３０６ａ，３０６ｂの間ではなく、一行おきにＳ信号保持容量３０６ａと３０６ａ’及び３０６ａ”、或いはＳ信号保持容量３０６ｂと３０６ｂ’及び３０６ｂ”の間を短絡するように配置されている。Ｎ信号側の画素加算スイッチ３０８ｎも同様に、一行おきのＮ信号保持容量３０７ａと３０７ａ‘及び３０７ａ”、Ｎ信号保持容量３０７ｂと３０７ｂ’及び３０７ｂ”とをそれぞれ短絡するように配置されている。

更に、垂直画素加算スイッチ３１７ｓ（第３のスイッチ）は、隣接するＳ信号保持容量３０６ａ”と３０６ｂ”との間を短絡するように設けられている。同様にＮ側の垂直画素加算スイッチ３１７ｎは、隣接するＮ信号保持容量３０７ａ”と３０７ｂ”との間を短絡するように設けられている。垂直画素加算スイッチ３１７ｓ、３１７ｎは、共に垂直画素加算信号ｔａｄｖをＨｉｇｈレベルにすることによってＯＮされる。

次に、各動作モードにおける読出し動作について説明する。全画素読出し動作モードについては、実施例１と同様であるため説明を省略する。なお、全画素読出し動作モードでは画素加算を行わないため、信号ｔａｄ，ｔａｄｖはＬｏｗレベルのままとし、画素加算スイッチ３０８ｓ，３０８ｎ、垂直画素加算スイッチ３１７ｓ，３１７ｎをそれぞれＯＦＦにしている。

次に、図１１のタイミングチャートを用いて、水平３画素の加算平均を用いた間引き読出し動作モードについて説明する。ほとんどの駆動信号については、図７と同様である。図７と異なるのは、信号ｔａｄｖが追加になっていることと、信号ｔａｄのタイミングが異なることである。すなわち、信号ｔｓによってＳ信号をＳ信号保持容量３０６ａ（３０６ａ’，３０６ａ”）に保持した後、水平走査回路３１１の動作を開始する前に、信号ｔａｄを一旦Ｈｉｇｈレベルにして画素加算スイッチ３０８ｓ，３０８ｎをＯＮする。このとき、信号ｔａｄｖはＬｏｗレベルのままであるため、垂直画素加算スイッチ３１７ｓ，３１７ｎはＯＦＦになっている。これによって、ベイヤ配列の同色画素毎に水平３画素の加算平均動作が行われることになる。すなわち、画素配列の異なる列の同色画素の画素信号が平均化される。以後、水平走査回路３１１の動作によって水平方向を１／３に間引きながら読み出す動作は、図７を用いて説明したものと同様である。

続いて、図１２のタイミングチャートを用いて、水平３画素×垂直２画素の加算平均を用いた画素加算読出し動作モードについて説明する。図１２のタイミングチャートは前述の図９とほぼ同じものであり、図９と異なるのは、信号ｔａｄｖが追加になり、信号ｔａｄと同時に信号ｔａｄｖもＨｉｇｈレベルとなっていることである。信号ｔａｄ，ｔａｄｖによって、Ｓ信号保持容量３０６ａ，３０６ａ’，３０６ａ”，３０６ｂ，３０６ｂ’，３０６ｂ”の信号が平均化されることになる。Ｎ信号保持容量についても同様である。これによって、図８で説明した実施例１における水平３画素×垂直２画素の加算平均と同等の動作が可能となる。

なお、ここでは信号ｔａｄ，ｔａｄｖを同時にＨｉｇｈレベルとする構成としたが、画素加算スイッチ３０８ｓ，３０８ｎを一度ＯＮしてからＯＦＦした後に、垂直画素加算スイッチ３１７ｓ，３１７ｎをＯＮする構成としても構わない。この場合、最終的に水平出力線３１２に信号を読み出すＳ信号保持容量、Ｎ信号保持容量に垂直画素加算スイッチ３１７ｓ，３１７ｎを接続する必要がある。

実施例１、実施例２では、各画素毎にＰＤ２０１、ＦＤ部２０３、ＦＤアンプ２０４、ＦＤリセットスイッチ２０５、画素選択スイッチ２０６を有する構成で説明したが、同一画素列内で隣接する２画素でそれらを共有する構成（以下、ＦＤ共有構成と称する）においても本発明は実施可能である。図１３は、ＦＤ共有構成における画素対２００’の構成を示した図である。上下２画素のＰＤ２０１，２０１’と転送ゲート２０２，２０２’に対し、ＦＤ部２０３以降は共通の回路構成となっている。

図１４は、本実施例における撮像素子１０２の読出し回路の構成を示す図である。上下の２画素（画素配列の同一列における列方向である垂直方向に隣接した隣接画素）を囲む点線２００’が、ＦＤ部２０３を共有する画素対を示している。垂直走査回路３０１からの出力である信号ｒｅｓ，ｓｅｌは、それぞれＦＤ部２０３を共有する画素毎にＯＲゲート３１８、３１９によって束ねた後に２画素毎に構成された画素対２００’へ供給される。その他の部分の構成は、基本的に図３と同様であり、各動作モードにおけるタイミングチャートは図５、図７、図９と同じであるため詳細な説明は省略する。

なお、以上説明した実施例１から実施例３では、間引き動作モード及び画素加算平均動作モードにおいて、撮像素子から読み出す画素数を水平方向において１／３、垂直方向において１／３に間引くことを前提に説明した。勿論、これに限られるものではなく、他の間引き率で間引くようにしてもよい。また、画素加算平均の単位を水平方向は３画素、垂直方向は２画素として説明したが、加算の単位としてはこれに限られるものではなく、特に水平方向の加算数に関しては、任意の画素数を加算の単位とすることができる。垂直方向の加算数に関しては、実施の形態の説明から明らかなように、画素列毎の垂直出力線と同数が上限となる。

（その他の実施例）
また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）がプログラムを読み出して実行する処理である。

１０２ 撮像素子
２０１ フォトダイオード（ＰＤ）
２０３ フローティング・ディフュージョン（ＦＤ）部
３０２ａ，３０２ｂ 垂直出力線
３０６ａ，３０６ｂ Ｓ信号保持容量
３０７ａ，３０７ｂ Ｎ信号保持容量
３０８ｓ，３０８ｎ 画素加算スイッチ
３１７ｓ，３１７ｎ 垂直画素加算スイッチ

Claims (5)

1. 被写体像を光電変換する光電変換素子を各々が含む複数の画素が水平方向である行方向と垂直方向である列方向に２次元に配置された画素配列と、
   各画素から出力される画素信号を前記垂直方向に転送するために各列に配置され、前記画素配列の同一列において前記垂直方向に隣接した同色隣接画素が交互に接続される第１及び第２の垂直出力線と、
   前記第１の垂直出力線により前記垂直方向に転送された画素信号を一時的に保持するための第１の保持容量と、
   前記第２の垂直出力線により前記垂直方向に転送された画素信号を一時的に保持するための第２の保持容量と、
   前記第１の保持容量に保持された画素信号を出力するための第１の出力部と、
   前記第２の保持容量に保持された画素信号を出力するための第２の出力部と、
   前記第１の保持容量と前記第２の保持容量を短絡するためのスイッチと、
   を備え、
   前記第１及び第２の保持容量の各々に画素信号が保持された状態で前記スイッチをオンしない場合には、前記第１の保持容量に保持された画素信号を前記第１の出力部から出力するとともに前記第２の保持容量に保持された画素信号を前記第２の出力部から出力し、
   前記第１及び第２の保持容量の各々に画素信号が保持された状態で前記スイッチをオンすることで前記第１及び第２の保持容量に保持された画素信号を平均化する場合には、平均化された画素信号を前記第１の出力部または前記第２の出力部から出力することを特徴とする固体撮像素子。
2. 前記画素配列の同一列における前記垂直方向に隣接した隣接画素の光電変換素子がフローティングディフュージョン部を共有し、前記同一列において前記垂直方向に隣接するフローティングディシュージョン部の出力が前記第１及び第２の垂直出力線に交互に接続されることを特徴とする請求項１に記載の固体撮像素子。
3. 請求項１又は２に記載の固体撮像素子と、
   前記固体撮像素子から出力された画素信号に所定の処理を施して画像データを出力して記憶媒体に記憶する信号処理手段と、
   を備えたことを特徴とする撮像装置。
4. 被写体像を光電変換する光電変換素子を各々が含む複数の画素が水平方向である行方向と垂直方向である列方向に２次元に配置された画素配列と、
   各画素から出力される画素信号を前記垂直方向に転送するために各列に配置され、前記画素配列の同一列において前記垂直方向に隣接した同色隣接画素が交互に接続される第１及び第２の垂直出力線と、
   前記第１の垂直出力線により前記垂直方向に転送された画素信号を一時的に保持するための第１の保持容量と、
   前記第２の垂直出力線により前記垂直方向に転送された画素信号を一時的に保持するための第２の保持容量と、
   前記第１の保持容量に保持された画素信号を出力するための第１の出力部と、
   前記第２の保持容量に保持された画素信号を出力するための第２の出力部と、
   前記第１の保持容量と前記第２の保持容量を短絡するためのスイッチとを備えた固体撮像素子の駆動方法であって、
   前記第１及び第２の保持容量の各々に画素信号が保持された状態で前記スイッチをオンしない場合には、前記第１の保持容量に保持された画素信号を前記第１の出力部から出力するとともに前記第２の保持容量に保持された画素信号を前記第２の出力部から出力し、
   前記第１及び第２の保持容量の各々に画素信号が保持された状態で前記スイッチをオンすることで前記第１及び第２の保持容量に保持された画素信号を平均化する場合には、平均化された画素信号を前記第１の出力部または前記第２の出力部から出力することを特徴とする固体撮像素子の駆動方法。
5. 前記同色隣接画素の画素信号を平均化しないで読み出す第１のモードと、前記同色隣接画素の画素信号を平均化して読み出す第２のモードのいずれかで前記固体撮像素子を駆動することを特徴とする請求項４に記載の固体撮像素子の駆動方法。

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