JP2004159163A - ディジタル制御可変遅延回路 - Google Patents
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Abstract
【解決手段】この回路は、略1/n周期ずつ位相シフトされた差動対で入力されるn組のクロック信号IN_1_P/N〜IN_n_P/Nの振幅をそれぞれ別途に入力されるmビットのディジタル制御信号(SW_1_1〜SW_1_m)〜(SW_n_1〜SW_n_m)によりm+1通り(n,mは2以上の自然数)に可変させて出力する振幅制御手段1−1−1〜1−1−nと、各振幅制御手段1−1−1〜1−1−nから差動対で出力される信号を加算合成した差動対の加算信号(SIG_P/N)を入力して波形整形した上で差動対の出力クロック信号(OUT_P/N)として出力する波形整形手段1−2とを備えて成る。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、主として入力される位相シフトされたn組みの差動対クロック信号の出力振幅を可変させて出力する複数の振幅制御手段を備えると共に、各振幅制御手段の全てを別途に入力されるディジタル制御信号により制御する回路構成のディジタル制御可変遅延回路に関する。
【0002】
【従来の技術】
従来、この種の一般的な可変遅延回路に導入可能な最新技術としては、例えば特表平9−512965号に開示された制限されないレンジを有する電圧制御位相シフタが挙げられる。ここでは、多相化された複数の信号から隣接する2つの信号を選択し、それらの信号に対してインタポレータによりアナログ制御電圧に応じた重み付け加算を行うことで位相シフトした信号を出力するようになっている。
【0003】
因みに、可変遅延回路に関連するその他の一般的な技術としては、例えば特開昭63−31214号公報や特開平6−152343号公報に開示された可変遅延回路、特開平9−214334号公報に開示されたディジタル遅延補間回路、特開平11−284497号公報に開示されたプログラマブル遅延発生機およびこれを用いた応用回路等が挙げられる。
【0004】
【特許文献1】
特表平9−512965号公報
【0005】
【特許文献2】
特開昭63−31214号公報
【0006】
【特許文献3】
特開平6−152343号公報
【0007】
【特許文献4】
特開平9−214334号公報
【0008】
【特許文献5】
特開平11−284497号公報
【0009】
【発明が解決しようとする課題】
上述した電圧制御位相シフタの場合、アナログ制御電圧により位相シフト量を決定する構成であるため、外部ノイズによる影響を受け易く、例えば電源ノイズ等の外的要因の影響が大きい環境下ではアナログ制御電圧の値がノイズにより変動することで位相シフトした後の出力信号の位相も変動してしまうという問題がある他、2つの信号を選択する位相セレクタと2つの信号を重み付け補間する位相インタポレータとをそれぞれ制御する必要があるために回路構成が複雑となってしまうばかりでなく、回路素子の製造バラツキや電源電圧,周囲温度等の変動によりアナログ制御電圧と位相シフト量とが一意に確定しないという精度上の問題もあるため、現状では可変遅延回路には適用し難いという問題がある。
【0010】
本発明は、このような問題点を解決すべくなされたもので、その技術的課題は、外部ノイズによる影響を受け難く、制御信号に対して一意に対応した遅延量を付加して1周期以上の任意な無限遅延量を確保し得る簡素な回路構成のディジタル制御可変遅延回路を提供することにある。
【0011】
【課題を解決するための手段】
本発明によれば、略1/n周期ずつ位相シフトされた差動対で入力されるn組みのクロック信号の振幅をそれぞれ別途に入力されるmビットのn系統のディジタル制御信号によりm+1通り(但し、n及びmは何れも2以上の自然数とする)に可変させて差動対の振幅可変クロック信号として出力するn個の振幅制御手段と、n個の振幅制御手段から差動対で出力される振幅可変クロック信号を加算合成した差動対の加算クロック信号を入力して波形整形した上で差動対の出力クロック信号として出力する波形整形手段とを備えたディジタル制御可変遅延回路が得られる。
【0012】
又、本発明によれば、上記ディジタル制御可変遅延回路において、n個の振幅制御手段は、差動対の負荷手段と、差動対のクロック信号が入力される差動対のNチャンネルMOSトランジスタと、一端側がそれぞれ接地接続されたm個の電流源と、ディジタル制御信号がそれぞれ接触動作片に入力供給されてm個の電流源のオン/オフ制御を行うm個のスイッチ手段とを備え、差動対の負荷手段及び差動対のNチャンネルMOSトランジスタの間から差動対の振幅可変クロック信号を取り出すように構成されたディジタル制御可変遅延回路が得られる。
【0013】
更に、本発明によれば、上記ディジタル制御可変遅延回路において、n個の振幅制御手段では、入力されたディジタル制御信号に対するm個のスイッチ手段によるm個の電流源のオン/オフ制御に応じて差動対の負荷手段を流れる電流値が可変することにより、差動対で入力されたクロック信号の出力振幅をm+1通りとして差動対の振幅可変クロック信号を出力するディジタル制御可変遅延回路が得られる。
【0014】
加えて、本発明によれば、上記ディジタル制御可変遅延回路において、n個の振幅制御手段では、入力されたディジタル制御信号が全てオフ状態であるときに差動対の振幅可変クロック信号における振幅が0となるディジタル制御可変遅延回路が得られる。
【0015】
一方、本発明によれば、上記ディジタル制御可変遅延回路において、n個の振幅制御手段では、入力されたディジタル制御信号の少なくとも何れか一つがオン状態であるときに差動対の振幅可変クロック信号における振幅が最大値×1/m〜最大値×m/mの範囲となるディジタル制御可変遅延回路が得られる。
【0016】
他方、本発明によれば、上記ディジタル制御可変遅延回路において、n個の振幅制御手段では、入力されたディジタル制御信号が全てオン状態であるときに差動対の振幅可変クロック信号における振幅が最大値となるディジタル制御可変遅延回路が得られる。
【0017】
更に、本発明によれば、上記何れか一つのディジタル制御可変遅延回路において、n個の振幅制御手段では、m個の電流源のサイズ比を回路全体における位相補間後の遅延量誤差が発生しないように設定していると共に、生成するディジタル制御信号のn×m本のものにあっての(m+1)個のものがオンとなる状態が存在するディジタル制御可変遅延回路が得られる。このディジタル制御可変遅延回路において、m個の電流源のサイズ比は、該m個の電流源にあっての電流量の比により得られることは好ましい。
【0018】
【発明の実施の形態】
以下に本発明の実施の形態について、図面を参照して詳細に説明する。
【0019】
図1は、本発明の一つの実施の形態に係るディジタル制御可変遅延回路の基本構成を示した回路ブロック図である。このディジタル制御可変遅延回路は、略1/n周期ずつ位相シフトされた差動対で入力されるn組みのクロック信号IN_1_P/N〜IN_n_P/Nの振幅をそれぞれ別途に入力されるmビットのn系統のディジタル制御信号(SW_1_1〜SW_1_m)〜(SW_n_1〜SW_n_m)によりm+1通り(但し、n及びmは何れも2以上の自然数とする)に可変させて差動対の振幅可変クロック信号として出力するn個の振幅制御手段1−1−1〜1−1−nと、n個の振幅制御手段1−1−1〜1−1−nから差動対で出力される振幅可変クロック信号を加算合成した差動対の加算クロック信号(SIG_P/N)を入力して波形整形した上で差動対の出力クロック信号(OUT_P/N)として出力する波形整形手段1−2とを備えて成る。尚、図1中では振幅制御手段1−1−1のみに入力端子I_P,I_Nと出力端子O_P,O_Nとを示している。
【0020】
このうち、n個の振幅制御手段1−1−1〜1−1−nでは、入力されたディジタル制御信号(SW_1_1〜SW_1_m)〜(SW_n_1〜SW_n_m)が全てオフ状態であるときに差動対の振幅可変クロック信号における振幅が0となり、入力されたディジタル制御信号(SW_1_1〜SW_1_m)〜 (SW_n_1〜SW_n_m)の何れか一つがオン状態であるときに差動対の振幅可変クロック信号における振幅が最大値×1/m〜最大値×m/mの範囲となる。即ち、これにより入力されたディジタル制御信号(SW_1_1〜SW_1_m)〜(SW_n_1〜SW_n_m)が全てオン状態であるときには、差動対の振幅可変クロック信号における振幅が最大値となる。
【0021】
図2は、振幅制御手段1−1−1〜1−1−nの細部構成を示した回路図である。振幅制御手段1−1−1〜1−1−nは、差動対の負荷手段としての負荷抵抗2−1,2−2と、差動対のクロック信号IN_P,IN_Nが入力される差動対のNチャンネルMOSトランジスタ2−3,2−4と、一端側がそれぞれ接地接続されたm個の電流源2−6−1〜2−6−mと、接触動作片にそれぞれディジタル制御信号(ここではスイッチ動作制御信号を示す)SW_1〜SW_mが入力されてm個の電流源2−6−1〜2−6−mのオン/オフ制御を行うm個のスイッチ手段2−5−1〜2−5−mとを備え、差動対の負荷抵抗2−1,2−2及び差動対のNチャンネルMOSトランジスタ2−3,2−4の間(即ち、負荷抵抗2−1及びNチャンネルMOSトランジスタ2−3の間と負荷抵抗2−2及びNチャンネルMOSトランジスタ2−4の間とを示す)から差動対の振幅可変クロック信号(出力信号)OUT_N,OUT_Pを取り出すように回路構成されている。
【0022】
即ち、振幅制御手段1−1−1〜1−1−nでは、このような回路構成において、入力されたディジタル制御信号SW_1〜SW_mに対するm個のスイッチ手段2−5−1〜2−5−mによるm個の電流源2−6−1〜2−6−mのオン/オフ制御に応じて差動対の負荷抵抗2−1,2−2を流れる電流値が可変することにより、差動対で入力されたクロック信号IN_P,IN_Nの振幅をm+1通りとして差動対の振幅可変クロック信号(出力信号)OUT_N,OUT_Pを出力する。但し、ここでディジタル制御信号SW_1〜SW_mが全部オフ状態であれば差動対の振幅可変クロック信号(出力信号)OUT_N,OUT_Pにおける振幅は0となるが、全部オン状態であれば差動対の振幅可変クロック信号(出力信号)OUT_N,OUT_Pにおける振幅は最大値となる。
【0023】
以下は、再度図1を参照して全体の回路動作を説明する。n個の振幅制御手段1−1−1〜1−1−nにおいて、これらを制御するためのn×m本のディジタル制御信号(SW_1_1〜SW_1_m)〜(SW_n_1〜SW_n_m)は、図3に示されるように、連続するm本がオン状態であり、それ以外のm×(n−1)本がオフ状態となって状態推移する。
【0024】
状態Aは、1番目の振幅制御手段1−1−1に対するディジタル制御信号SW_1−1〜SW_1−mがオン状態で、それ以外がオフ状態である場合を示している。この場合、振幅制御手段1−1−1からの出力信号(差動対の振幅可変クロック信号)は最大振幅となり、それ以外の振幅制御手段1−1−2〜1−1−nからの出力信号(差動対の振幅可変クロック信号)は0となる。これらを加算した差動対の加算クロック信号SIG_P/Nは、結果として振幅制御手段1−1−1からの出力信号(差動対の振幅可変クロック信号)そのものとなる。
【0025】
状態Bは、1番目の振幅制御手段1−1−1に対するディジタル制御信号SW_1−2〜SW_1−mのm−1個と2番目の振幅制御手段1−1−2に対するディジタル制御信号SW_2−1の1個とがオン状態であり、それ以外がオフ状態である場合を示している。この場合、振幅制御手段1−1−1からの出力信号(差動対の振幅可変クロック信号)は最大振幅×(m−1)/m、振幅制御手段1−1−2からの出力信号(差動対の振幅可変クロック信号)は最大振幅×1/mとなり、それ以外の振幅制御手段1−1−3〜1−1−nからの出力信号(差動対の振幅可変クロック信号)は0となる。これらを加算した差動対の加算クロック信号SIG_P/Nは、結果として振幅制御手段1−1−1と振幅制御手段1−1−2との入力位相をほぼ(m−1):1に分割する位相のものとなる。
【0026】
同様に、状態Cは(m−2):2に分割する位相のものとなる場合であり、状態Dにはn番目の振幅制御手段1−1−nと1番目の振幅制御手段1−1−1とで位相加算する場合を示しているが、n番目と1番目とは連続した位相として扱うことが可能となる。
【0027】
状態A→B→C→…→D→A→…、或いは状態C→B→A→D→…と制御すれば、差動対で入力されたクロック信号IN_1_P/N〜IN_n_P/Nの振幅を略等間隔に1/(m×n)周期ずつ位相シフトしたm×n通りの可変遅延を行って出力信号(差動対の振幅可変クロック信号)として出力することができ、n番目,1番目の振幅制御手段1−1−n,1−1−1は連続な振る舞いを行うことから、無限の遅延量を確保することができる。このような位相シフト量は、ディジタル制御信号(SW_1_1〜SW_1_m)〜(SW_n_1〜SW_n_m)に対して一意に決定するものである。
【0028】
n=4,m=4の場合を例として詳細な動作を説明すれば、この場合にはクロック1周期に対して4×4=16通りの可変遅延を実現する構成となる。n=4,m=4の場合、ディジタル制御可変遅延回路は図4に示すような構成となり、差動対で入力されるクロック信号IN_1_P/N〜IN_4_P/Nは図5に示される特性図(角度に対する振幅を示す)のようにそれぞれほぼ90度ずつシフトした位相関係となる。又、この場合の4×4本のディジタル制御信号(SW_1_1〜SW_1_4)〜(SW_2_1〜SW_2_4)は図6に示すように連続した4つのものがオンとなって状態推移する。
【0029】
図7は、ここでの状態1〜5のそれぞれについて入力されるクロック信号(その一部)IN_1_P,IN_2_Pと加算後の加算クロック信号(その一部)SIG_Pとの関係を示した特性図(角度に対する振幅を示す)である。
【0030】
ここでの状態1〜5を説明すれば、状態1の場合、加算クロック信号SIG_Pにはクロック信号IN_1_Pがそのまま出力された状態となる。
【0031】
状態2の場合、加算クロック信号SIG_Pは数1式で示されるような状態になる。
【0032】
【数1】
即ち、この加算クロック信号SIG_Pでは、理想的な90度×1/4=22.5度とほぼ等しい位相が得られる。
【0033】
状態3の場合、加算クロック信号SIG_Pは数2式で示されるような状態になる。
【0034】
【数2】
即ち、この加算クロック信号SIG_Pでは、理想的な90度×2/4=45度と等しい位相が得られる。
【0035】
状態4の場合、加算クロック信号SIG_Pは数3式で示されるような状態になる。
【0036】
【数3】
即ち、この加算クロック信号SIG_Pでは、理想的な90度×3/4=67.5度とほぼ等しい位相が得られる。
【0037】
状態5の場合、加算クロック信号SIG_Pにはクロック信号IN_2_Pがそのまま出力された状態となる。
【0038】
ところで、一般に上述したn×m本のディジタル制御信号(SW_1_1〜SW_1_m)〜(SW_n_1〜SW_n_m)は、切り替え時に(m+1)個のものがオンとなる状態が存在すること、即ち、換言すれば(m−1)個のものにおいてオン状態が存在しないことにより、ディジタル制御可変遅延回路全体での電流量の減少を回避することができ、その結果として出力振幅及び駆動能力が安定するようになる。
【0039】
図8は、図4に示すディジタル制御可変遅延回路にあっての電流量の減少を回避可能な4×4本のディジタル制御信号(SW_1_1〜SW_1_4)〜(SW_2_1〜SW_2_4)の状態推移に伴う信号波形図を例示したものである。
【0040】
ここでは、n=4,m=4の場合のディジタル制御可変遅延回路にあって、状態1で4個のディジタル制御信号(SW_1_1〜SW_1_4)がオン[4個(m個)オンを示す]となっており、状態1から状態2への切り替え時の特定のタイミングで1個のディジタル制御信号SW_2_1を加えた総計5個のものがオン[5個(m+1個)オンを示す]となり、状態2へ切り替わった時点で同様に4個のディジタル制御信号(SW_1_2〜SW_1_4,SW_2_1)がオン[4個(m個)オンを示す]となっており、状態2から状態3への切り替え時の特定のタイミングで1個のディジタル制御信号SW_2_2を加えた総計5個のものがオン[5個(m+1個)オンを示す]となり、やがては状態3で4個のディジタル制御信号(SW_1_3,SW_1_4,SW_2_1,SW_2_2)がオン[4個(m個)オンを示す]となることを示している。
【0041】
図9は、図8に示すディジタル制御信号を生成可能な振幅制御手段の細部構成を示した回路図である。
【0042】
ここでの振幅制御手段1−1−1〜1−1−4は、図2で説明した回路構成でn=4,m=4の場合に該当するが、図8で説明したようなディジタル制御信号を生成するためには、電流源6−1−1〜6−1−4のサイズ(電流量)の比を位相補間後の遅延量誤差が発生しないように、例えば(6−1−1:6−1−2:6−1−3:6−1−4)=(1.4:1.0:1.0:1.4)として設定すれば良い。
【0043】
【発明の効果】
以上に述べた通り、本発明のディジタル制御可変遅延回路によれば、位相シフトされた差動対で入力されるn組みのクロック信号の振幅を可変させて出力するn個(複数)の振幅制御手段の全てを別途に入力されるディジタル制御信号により制御する回路構成[各振幅制御手段の電流源のサイズ(電流量)の比を位相補間後の遅延量誤差が発生しないように設定することが一層好ましい]とすると共に、これらの各振幅制御手段から差動対で得られる振幅可変クロック信号を加算合成した差動対の加算クロック信号を波形整形手段により波形整形した上で差動対の出力クロック信号を出力する回路構成としているので、非常に簡素な回路構成で外部ノイズによる影響を受け難く、しかもディジタル制御信号に対して一意に対応した遅延量を付加することができ、しかもディジタル制御信号を連続して変化させることで1周期以上の無限遅延量を確保することができるようになる。
【図面の簡単な説明】
【図1】本発明の一つの実施の形態に係るディジタル制御可変遅延回路の基本構成を示した回路ブロック図である。
【図2】図1に示すディジタル制御可変遅延回路に備えられる振幅制御手段の細部構成を示した回路図である。
【図3】図2で説明した振幅制御手段に入力されるn×m本のディジタル制御信号の状態推移を例示した模式図である。
【図4】図1に示すディジタル制御可変遅延回路の具体的構成を例示した回路ブロック図である。
【図5】図4に示すディジタル制御可変遅延回路に備えられる振幅制御手段に入力されるクロック信号の特性を示した図である。
【図6】図4に示すディジタル制御可変遅延回路に備えられる振幅制御手段に入力される4×4本のディジタル制御信号の状態推移を例示した模式図である。
【図7】図6に示すディジタル制御信号の状態1〜5のそれぞれについて入力されるクロック信号と加算後の加算クロック信号との関係を示した特性図である。
【図8】図4に示すディジタル制御可変遅延回路にあっての電流量の減少を回避可能な4×4本のディジタル制御信号の状態推移に伴う信号波形図を例示したものである。
【図9】図8に示すディジタル制御信号を生成可能な振幅制御手段の細部構成を示した回路図である。
【符号の説明】
1−1−1〜1−1−n 振幅制御手段
1−2 波形整形手段
2−1,2−2 負荷抵抗
2−3,2−4 NチャンネルMOSトランジスタ
2−6−1〜2−6−m 電流源
2−5−1〜2−5−m スイッチ手段
Claims (8)
- 差動対で入力される略1/n周期ずつ位相シフトされたn組みのクロック信号の振幅をそれぞれ別途に入力されるmビットのn系統のディジタル制御信号によりm+1通り(但し、n及びmは何れも2以上の自然数とする)に可変させて差動対の振幅可変クロック信号として出力するn個の振幅制御手段と、前記n個の振幅制御手段から差動対で出力される前記振幅可変クロック信号を加算合成した差動対の加算クロック信号を入力して波形整形した上で差動対の出力クロック信号として出力する波形整形手段とから成ることを特徴とするディジタル制御可変遅延回路。
- 請求項1記載のディジタル制御可変遅延回路において、前記n個の振幅制御手段は、差動対の負荷手段と、前記差動対のクロック信号が入力される差動対のNチャンネルMOSトランジスタと、一端側がそれぞれ接地接続されたm個の電流源と、前記ディジタル制御信号がそれぞれ接触動作片に入力供給されて前記m個の電流源のオン/オフ制御を行うm個のスイッチ手段とを備え、前記差動対の負荷手段及び前記差動対のNチャンネルMOSトランジスタの間から前記差動対の振幅可変クロック信号を取り出すように構成されたことを特徴とするディジタル制御可変遅延回路。
- 請求項2記載のディジタル制御可変遅延回路において、前記n個の振幅制御手段では、入力された前記ディジタル制御信号に対する前記m個のスイッチ手段による前記m個の電流源のオン/オフ制御に応じて前記差動対の負荷手段を流れる電流値が可変することにより、前記差動対で入力されたクロック信号の出力振幅を前記m+1通りとして前記差動対の振幅可変クロック信号を出力することを特徴とするディジタル制御可変遅延回路。
- 請求項3記載のディジタル制御可変遅延回路において、前記n個の振幅制御手段では、入力された前記ディジタル制御信号が全てオフ状態であるときに前記差動対の振幅可変クロック信号における振幅が0となることを特徴とするディジタル制御可変遅延回路。
- 請求項3記載のディジタル制御可変遅延回路において、前記n個の振幅制御手段では、入力された前記ディジタル制御信号の少なくとも何れか一つがオン状態であるときに前記差動対の振幅可変クロック信号における振幅が最大値×1/m〜最大値×m/mの範囲となることを特徴とするディジタル制御可変遅延回路。
- 請求項5記載のディジタル制御可変遅延回路において、前記n個の振幅制御手段では、入力された前記ディジタル制御信号が全てオン状態であるときに前記差動対の振幅可変クロック信号における振幅が最大値となることを特徴とするディジタル制御可変遅延回路。
- 請求項2〜6の何れか一つに記載のディジタル制御可変遅延回路において、前記n個の振幅制御手段では、前記m個の電流源のサイズ比を回路全体における位相補間後の遅延量誤差が発生しないように設定していると共に、生成する前記ディジタル制御信号のn×m本のものにあっての(m+1)個のものがオンとなる状態が存在することを特徴とするディジタル制御可変遅延回路。
- 請求項7記載のディジタル制御可変遅延回路において、前記m個の電流源のサイズ比は、該m個の電流源にあっての電流量の比により得られることを特徴とするディジタル制御可変遅延回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002323821A JP2004159163A (ja) | 2002-09-12 | 2002-11-07 | ディジタル制御可変遅延回路 |
US10/659,364 US6888389B2 (en) | 2002-09-12 | 2003-09-11 | Digital control variable delay circuit which is hardly susceptible to noise |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002266552 | 2002-09-12 | ||
JP2002323821A JP2004159163A (ja) | 2002-09-12 | 2002-11-07 | ディジタル制御可変遅延回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004159163A true JP2004159163A (ja) | 2004-06-03 |
Family
ID=32827516
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002323821A Pending JP2004159163A (ja) | 2002-09-12 | 2002-11-07 | ディジタル制御可変遅延回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6888389B2 (ja) |
JP (1) | JP2004159163A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006093748A (ja) * | 2004-09-16 | 2006-04-06 | Renesas Technology Corp | 半導体集積回路装置のタイミング制御回路 |
JP2007097140A (ja) * | 2005-09-28 | 2007-04-12 | Hynix Semiconductor Inc | デジタルとアナログ制御を用いた電圧制御遅延ラインの遅延セル |
JP2011259286A (ja) * | 2010-06-10 | 2011-12-22 | Fujitsu Ltd | 遅延回路 |
US9001953B2 (en) | 2013-01-28 | 2015-04-07 | Fujitsu Semiconductor Limited | Phase interpolation circuit and receiver circuit |
US20150326211A1 (en) * | 2014-05-08 | 2015-11-12 | Rohm Co., Ltd. | Variable delay circuit |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7498858B2 (en) * | 2004-11-01 | 2009-03-03 | Hewlett-Packard Development Company, L.P. | Interpolator systems with linearity adjustments and related methods |
US7205811B2 (en) * | 2005-03-31 | 2007-04-17 | Agere Systems Inc. | Methods and apparatus for maintaining desired slope of clock edges in a phase interpolator using an adjustable bias |
US8228096B2 (en) * | 2007-03-02 | 2012-07-24 | Kawasaki Microelectronics, Inc. | Circuit and method for current-mode output driver with pre-emphasis |
US7750707B2 (en) * | 2008-03-17 | 2010-07-06 | Broadcom Corporation | High-resolution low-interconnect phase rotator |
JP2012049784A (ja) * | 2010-08-26 | 2012-03-08 | Renesas Electronics Corp | 出力バッファ回路及び半導体装置 |
US9853642B1 (en) * | 2016-08-11 | 2017-12-26 | Xilinx, Inc. | Data-dependent current compensation in a voltage-mode driver |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA1270911A (en) | 1986-07-18 | 1990-06-26 | Einar O. Traa | Programmable high-speed digital delay circuit |
JPH06152343A (ja) | 1992-10-30 | 1994-05-31 | Nippon Telegr & Teleph Corp <Ntt> | 可変遅延回路 |
US5554945A (en) | 1994-02-15 | 1996-09-10 | Rambus, Inc. | Voltage controlled phase shifter with unlimited range |
US5748125A (en) | 1996-01-23 | 1998-05-05 | International Business Machines Corporation | Digital delay interpolator circuit |
US5734284A (en) * | 1996-10-11 | 1998-03-31 | Northern Telecom Limited | RC circuit |
JP3219068B2 (ja) | 1998-01-26 | 2001-10-15 | 日本電信電話株式会社 | プログラマブル遅延発生器およびこれを用いた応用回路 |
-
2002
- 2002-11-07 JP JP2002323821A patent/JP2004159163A/ja active Pending
-
2003
- 2003-09-11 US US10/659,364 patent/US6888389B2/en not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006093748A (ja) * | 2004-09-16 | 2006-04-06 | Renesas Technology Corp | 半導体集積回路装置のタイミング制御回路 |
JP4642417B2 (ja) * | 2004-09-16 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
JP2007097140A (ja) * | 2005-09-28 | 2007-04-12 | Hynix Semiconductor Inc | デジタルとアナログ制御を用いた電圧制御遅延ラインの遅延セル |
JP2011259286A (ja) * | 2010-06-10 | 2011-12-22 | Fujitsu Ltd | 遅延回路 |
US9001953B2 (en) | 2013-01-28 | 2015-04-07 | Fujitsu Semiconductor Limited | Phase interpolation circuit and receiver circuit |
US20150326211A1 (en) * | 2014-05-08 | 2015-11-12 | Rohm Co., Ltd. | Variable delay circuit |
Also Published As
Publication number | Publication date |
---|---|
US20050017780A1 (en) | 2005-01-27 |
US6888389B2 (en) | 2005-05-03 |
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Legal Events
Date | Code | Title | Description |
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RD03 | Notification of appointment of power of attorney |
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|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
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|
A02 | Decision of refusal |
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