JP5595708B2 - 半導体装置及びその調整方法並びにデータ処理システム - Google Patents

半導体装置及びその調整方法並びにデータ処理システム Download PDF

Info

Publication number
JP5595708B2
JP5595708B2 JP2009235483A JP2009235483A JP5595708B2 JP 5595708 B2 JP5595708 B2 JP 5595708B2 JP 2009235483 A JP2009235483 A JP 2009235483A JP 2009235483 A JP2009235483 A JP 2009235483A JP 5595708 B2 JP5595708 B2 JP 5595708B2
Authority
JP
Japan
Prior art keywords
circuit
core chips
data
output
interface chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009235483A
Other languages
English (en)
Other versions
JP2011081731A (ja
Inventor
秀之 余公
直久 西岡
力 近藤
隆治 瀧下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PS4 Luxco SARL
Original Assignee
PS4 Luxco SARL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by PS4 Luxco SARL filed Critical PS4 Luxco SARL
Priority to JP2009235483A priority Critical patent/JP5595708B2/ja
Priority to US12/923,801 priority patent/US8599641B2/en
Publication of JP2011081731A publication Critical patent/JP2011081731A/ja
Priority to US14/070,266 priority patent/US9087571B2/en
Application granted granted Critical
Publication of JP5595708B2 publication Critical patent/JP5595708B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01037—Rubidium [Rb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01055—Cesium [Cs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Description

本発明は半導体装置及びその調整方法並びにデータ処理システムに関し、特に、複数のコアチップとこれを制御するインターフェースチップからなる半導体装置及びその調整方法並びにデータ処理システムに関する。
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。しかしながら、マルチチップパッケージにて用いられるメモリチップは、それ自身が単体でも動作する通常のメモリチップであることから、各メモリチップには外部（例えば、メモリコントローラ）とのインターフェースを行ういわゆるフロントエンド部が含まれている。このため、夫々のメモリチップ内のメモリコアに割り当て可能な占有面積は、全チップ面積からフロントエンド部の占有面積を減じた面積に制限され、１チップ当たり（一つのメモリチップ当たり）の記憶容量を大幅に増大させることは困難である。
しかも、フロントエンド部を構成する回路はロジック系の回路であるにもかかわらず、メモリコアを含むバックエンド部と同時に作製されるために、フロントエンド部のトランジスタを高速化することが困難であるという問題もあった。
このような問題を解決する方法として、フロントエンド部とバックエンド部をそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体装置を構成する方法が提案されている（特許文献１参照）。この方法によれば、それぞれバックエンド部が集積された複数のコアチップについては、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たり（一つのコアチップ当たり）の記憶容量を増大させることが可能となる。一方、フロントエンド部が集積され、複数のコアチップに共通なインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体装置を提供することが可能となる。
しかしながら、各コアチップの動作速度には製造プロセス条件に起因するばらつきが存在することから、例えばリードコマンドを受けてからリードデータを出力するまでの時間がコアチップごとにばらついてしまう。このため、インターフェースチップ側におけるリードデータのラッチマージンが減少し、場合によってはリードデータを正しくラッチできないという問題が生じてしまう。
この問題を解決する方法として、フロントエンド部とバックエンド部が分離されたタイプの半導体装置ではないが、特許文献２には、メモリとこれに接続されたＬＳＩとを備えたデバイスにおいて、メモリから出力されたデータのラッチタイミングをＬＳＩ側で調整する方法が開示されている。
特開２００４−３２７４７４号公報 特開２００４−１８５６０８号公報
しかしながら、フロントエンド部とバックエンド部が分離されたタイプの半導体装置は、フロントエンド部を構成する１個のインターフェースチップに対して、バックエンド部を構成するコアチップが複数割り当てられることから、特許文献２に記載された方法をこの種の半導体装置に適用すると、インターフェースチップ内のラッチタイミング制御回路がコアチップの枚数分必要となってしまう。つまり、インターフェースチップ内に複数のコアチップに夫々対応した複数のラッチタイミング制御回路が必要となる。これは、コアチップがそれぞれ別個のチップであり、製造プロセス条件に起因するばらつきが各コアチップ間において存在するからである。つまり、夫々が同一機能であり、同一の製造マスクで製造される複数のコアチップであっても、複数のコアチップは夫々固有の製造プロセス条件によって異なる特性（例えば、所定回路当たりの遅延速度）となる。よって、複数のコアチップが夫々動作する速度が異なる。しかも、インターフェースチップに割り当てられるコアチップの枚数は、必ずしもインターフェースチップの製造時には確定しないため、特許文献２に記載された方法では、割り当てられ得るコアチップの最大数分に対応する複数のラッチタイミング制御回路をインターフェースチップに用意しておく必要があり、チップ構成によっては大幅な無駄が生じてしまう。
本発明による半導体装置は、夫々の出力端子が、電気的に共通に接続された複数のコアチップと、前記夫々の出力端子に電気的に接続される一つの入力端子と、前記夫々の出力端子から出力される複数のリードデータを前記入力端子から入力する一つのデータ入力回路と、を含み、前記複数のコアチップに少なくともリードコマンドを発行するインターフェースチップと、を備え、前記複数のコアチップのそれぞれは、前記リードコマンドに応答して前記出力端子に前記リードデータを出力するデータ出力回路と、前記リードコマンドから前記出力端子に前記リードデータを出力するまでの時間を示す第１の時間を前記複数のコアチップ間において一致させる第２の時間へ調整する出力タイミング調整回路と、を含むことを特徴とする。
また、本発明による半導体装置の調整方法は、夫々の出力端子が電気的に共通に接続された複数のコアチップと、一つの入力端子が前記複数のコアチップの夫々の出力端子に電気的に接続されたインターフェースチップとを備える半導体装置の調整方法であって、前記複数のコアチップの夫々の第１の動作速度と前記インターフェースチップの第２の動作速度との動作速度差をそれぞれ検出し、前記夫々の検出の結果に基づいて、前記インターフェースチップが前記複数のコアチップへ発行するリードコマンドに関連し、前記複数のコアチップから前記インターフェースチップへ出力するリードデータのそれぞれの出力タイミングを、前記複数のコアチップ間において一致させる、ことを特徴とする。
また、本発明によるデータ処理システムは、上記の半導体装置とこれに接続されたコントローラとを備え、前記コントローラは、前記インターフェースチップに前記リードコマンドに関連するコマンドを発行し、前記コントローラから前記コマンドを受けた前記インターフェースチップは、前記複数のコアチップに前記リードコマンドを発行し、前記複数のコアチップのいずれかは、前記リードコマンドを受けて前記インターフェースチップに前記リードコマンドに対応する前記リードデータを出力し、前記複数のコアチップのいずれかから前記リードデータを受けた前記インターフェースチップは、前記コントローラに前記リードデータを出力する、ことを特徴とする。
本発明において時間の「一致」とは、完全に同時であることを要求するものではなく、回路構成上、時間差をこれ以上短縮することができない状態を含む。本発明においては、出力タイミング調整回路によってリードデータの出力タイミングを調整しているため、リードデータの出力タイミングを出力タイミング調整回路の調整ピッチを超える精度で微調整することはできない。言い換えれば、時間調整の最小分解能である最小遅延時間または最小短縮時間よりも小さな時間の調整はできない。したがって、出力タイミング調整回路によって時間差を最小値とした状態が、本発明において時間が「一致」した状態となる。
本発明によれば、各コアチップに出力タイミング調整回路を設け、これによって、コアチップが、リードコマンドを受け付けてからリードデータを出力するまでの時間を、各コアチップ間において一致させていることから、インターフェースチップ側における各コアチップからそれぞれ出力される複数のリードデータのラッチマージンを十分に確保する（共通のラッチマージンで確保する）ことが可能となる。しかも、各コアチップ側が、夫々リードデータの出力タイミングの調整を行っていることから、インターフェースチップ側において、コアチップの枚数分に夫々対応した複数のラッチタイミング制御回路などを設ける必要もない。この効果は、各コアチップの夫々の出力信号（夫々の出力回路）が、インターフェースチップの一つの入力回路に接続されている構造に特有な効果である。
本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。 コアチップに設けられたＴＳＶの種類を説明するための図である。 図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。 半導体装置１０の回路構成を示すブロック図である。 プロセスモニタ回路１００及びレプリカ回路３００の回路図である。 調整コードＣＯの取得方法を説明するためのフローチャートである。 半導体装置１０にテスタ７００を接続した状態を示すブロック図である。 タイミングデータ記憶回路２００への出力タイミングデータの書き込み動作を説明するためのフローチャートである。 タイミングデータ記憶回路２００からコアチップＣＣ０〜ＣＣ７への出力タイミングデータの転送動作を説明するためのフローチャートである。 リード動作時における全体的な信号の流れを説明するための模式的なブロック図である。 リードデータの流れを説明するための模式図である。 出力タイミング調整回路４００の回路図である。 選択信号ＴＣＯ１〜ＴＣＯ７を生成する選択信号生成回路４８０の回路図である。 出力タイミングデータの上位３ビットＣＯ［５：３］と設定される遅延量との関係を説明するための表である。 出力タイミング調整回路４００による調整の効果を説明するためのタイミング図である。 リードコマンドとリードデータの流れを示す模式図である。 半導体装置１０を用いたデータ処理システム５００の構成を示すブロック図である。
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、インターフェースチップを基準として各コアチップの動作速度をそれぞれ測定し、その結果に基づいて、各コアチップ側にてリードデータの出力タイミングを調整することを技術思想とするものである。これにより、インターフェースチップ側が各コアチップ側へリードコマンド発行し、各コアチップ側が夫々そのリードコマンドを受け付けてから対応するリードデータを出力するまでの時間が、各コアチップ間において一致させるとともに、インターフェースチップ側における各コアチップから夫々出力される複数のリードデータのそれぞれの取り込みタイミングを共通のタイミングで同期させる、ことができる。その結果、インターフェースチップのプロセス条件に起因するインターフェースチップのリードコマンドの発行から対応するリードデータの取り込みまでの時間を基準に、各コアチップ間の夫々のプロセス条件に起因する動作速度のばらつき、が相殺される。つまりこの技術思想は、各コアチップの夫々の出力信号（夫々の出力回路）が、インターフェースチップの一つの入力回路に共通に接続されている特有な構造において、有用である。前記特有な構造の第１例として、各コアチップは、夫々が同一機能であり、同一の製造マスクで製造される。第２例として、各コアチップは、それぞれ記憶機能を備えるも夫々異なる（第１コアチップはＤＲＡＭ、第２チップはＳＲＡＭ、第３チップは不揮発性メモリ、第４チップはＤＳＰ）機能であり、それぞれ異なる製造マスクで製造される。
また、以下の技術思想も開示される。インターフェースチップを基準として、各コアチップの動作速度を測定し、各コアチップの動作速度を調整することに意義がある。これは、インターフェースチップが、コアチップと異なる製造条件で製作されるからであり、且つ、インターフェースチップが、外部とのフロントエンドの機能を備え、コアチップがバックエンドの機能を備えるからである。詳細には、インターフェースチップが、外部との通信を行い、その通信結果による固有の指示をバックエンドのコアチップに伝達し、その固有の指示に関連するバックエンドからのデータを受信する。言い換えれば、インターフェースチップがコアチップへの命令（例えばリード命令）のトリガ信号の発信元（第１のドライバ）であり、そのトリガ信号に関連するデータの受信元（第１のレシーバ）である。他方、コアチップは、前記インターフェースチップの第１のドライバが出力したトリガ信号を受信する第２のレシーバと、そのトリガ信号に関連するデータを出力する第２のドライバを備える。よって、インターフェースチップ内における第１のドライバ回路から第１のレシーバ回路への第１の所定時間（第１のレイテンシ）と、コアチップ内の第２のレシーバ回路から第２のドライバ回路への第２の所定時間（第２のレイテンシ）とが、所謂レーシング関係にあり、第１のレイテンシと複数の第２のレイテンシが時間的にマッチングしていることが重要である。夫々のチップにおいては、第１と第２のレイテンシは同一の時間に設計されている。ここで、インターフェースチップが、コアチップと異なる製造条件で製作されることから、且つ、各コアチップにおいても互いが異なる製造条件で製作されることから、前記第１のレイテンシと複数の第２のレイテンシとが、夫々異なる時間的な複数のレーシングの関係に置かれる。最も効率の良い解決手段は、フロントエンド機能であるインターフェースチップの製造条件によって製作された第１のレイテンシを基準に、各コアチップの複数の第２のレイテンシとのそれぞれの時間差を測定することが、最も好ましい。インターフェースチップは、トリガ信号の発信元であるからである。
更に、以下の技術思想も開示される。測定は、インターフェースチップと複数のコアチップを一つの半導体装置として組み立てた後に、インターフェースチップを基準として、各コアチップの動作速度を測定し、各コアチップの動作速度を調整することに意義がある。これは、インターフェースチップと複数のコアチップ間の夫々の物理的な距離が異なるからである。特に、複数のコアチップと一つのインターフェースチップとで構成された半導体デバイスにおいて、半導体デバイスの外部の電源端子から、半導体デバイス内部の複数のコアチップとインターフェースチップへの夫々の電源供給線の電位が、半導体デバイス内の寄生抵抗等により、夫々のチップで異なる場合があるからである。この場合、前述の第１のレイテンシと複数の第２のレイテンシが異なる。例えば、複数のコアチップとインターフェースチップが、互いに積層して一つの半導体デバイスとして構成され、半導体デバイスの外部端子である電源端子から最も遠い内部のチップと最も近いチップとの夫々のチップにおける複数の電源電位は、異なる場合がある。更に、インターフェースチップから各コアチップへ電源が供給される場合においても、インターフェースチップから最も遠いコアチップと最も近いコアチップの夫々のコアチップにおける複数の電源電位は異なる場合がある。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７、コアチップとは異なる製造マスクで製作された１枚のインターフェースチップＩＦ及び１枚のインターポーザＩＰが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
コアチップＣＣ０〜ＣＣ７は、「外部端子を介して外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである１ＧｂのＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）」に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部（フロントエンド機能）が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細は後述する。インターフェースチップＩＦは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インターフェースチップＩＦが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。本実施形態による半導体装置１０は、インターフェースチップは、外部と第１の動作周波数で通信するフロントエンド機能を有し、複数のコアチップは、インターフェースチップとのみ通信し、且つ第１の動作周波数よりも低い第２の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップのそれぞれは、複数の情報を記憶するメモリセルアレイを備え、複数のコアチップからインターフェースチップへパラレルに供給される一つのＩ／Ｏ（ＤＱ）当たりの複数のリードデータは、インターフェースチップからコアチップへ与える一回のリードコマンドに関連する複数のビット数である。所謂、複数のビット数は、周知のプリフェッチデータ数に対応する。
インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦにＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層のＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下のＴＳＶ１が短絡され、これらＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらのＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示すＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７からＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
これに対し、一部のＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層のＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５がＴＳＶ２を介してカスケード接続されている。この種のＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。
さらに他の一部のＴＳＶ群については、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層のＴＳＶと短絡されている。この種のＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられたＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。
このように、コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分のＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図２（ａ）に示すタイプのＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプのＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプのＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
図３は、図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。
図３に示すように、ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによってＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
シリコン基板８０の裏面側におけるＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
図４は、半導体装置１０の回路構成を示すブロック図である。
図４に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ，１７ｂが含まれている。これら外部端子は、全てインターフェースチップＩＦに接続されており、電源端子１７ａ，１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。
まず、これら外部端子とフロントエンド機能であるインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成について説明する。
クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
また、インターフェースチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェースチップＩＦに含まれる入出力バッファ回路２３に供給される。ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するからである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、インターフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
アドレス端子１３は、アドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インターフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。
データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。これらデータ入出力端子１４及びデータストローブ端子１５ａ，１５ｂは、インターフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コマンドデコーダ３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。
キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コマンドデコーダ３２よりキャリブレーション信号ＺＱが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。
入出力バッファ回路２３は、データラッチ回路２５に接続されている。データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路２５と入出力バッファ回路２３との間はシリアル接続であり、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。本実施形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。
このように、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なるＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なるＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を半分（３２個）に削減しても構わない。
更に、データラッチ回路２５は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。
電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェースチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。
層アドレスコントロール回路４５は、本実施形態による半導体装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体装置１０は１６個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を１６ビット（ＤＱ０〜ＤＱ１５）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、８ビット（ＤＱ０〜ＤＱ７）又は４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。
また、インターフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図２（ｂ）に示すタイプのＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。
さらに、インターフェースチップＩＦには不良チップ情報保持回路３３が設けられている。不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路３３は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図２（ｃ）に示すタイプのＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。
さらに、インターフェースチップＩＦにはプロセスモニタ回路１００が設けられている。プロセスモニタ回路１００は、コアチップＣＣ０〜ＣＣ７に設けられたレプリカ回路３００の動作速度を測定することによって、プロセス条件に起因するインターフェースチップＩＦと各コアチップＣＣ０〜ＣＣ７との動作速度差を検出する回路である。検出結果は、インターフェースチップＩＦに設けられたタイミングデータ記憶回路２００に記憶され、電源投入時に各コアチップＣＣ０〜ＣＣ７に設けられた出力タイミング調整回路４００に転送される。これらプロセスモニタ回路１００等の詳細については後述する。尚、タイミングデータ記憶回路２００は、各コアチップＣＣ０〜ＣＣ７に設けても良い。
以上が外部端子とインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
図４に示すように、バックエンド機能であるコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに排他制御で独立に動作することができる。半導体装置１０外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより夫々対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、更にバンク２をアクティブに制御することができる。リード但し、半導体装置の外部端子（例えば、複数の制御端子、複数のＩ／Ｏ端子）は、共有している。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図４においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。
ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、ＴＳＶを介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３からリフレッシュ信号が発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。
カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。
カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェースチップＩＦとの間はＴＳＶを介してパラレルに接続される。
コントロールロジック回路６３は、ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。図４に示すように、コントロールロジック回路６３には出力タイミング調整回路４００が含まれている。出力タイミング調整回路４００は、インターフェースチップＩＦ内のタイミングデータ記憶回路２００に記憶された出力タイミングデータに基づき、リードデータの出力タイミングを調整する役割を果たす。コントロールロジック回路６３には、層アドレス比較回路（チップ情報比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部ＳＥＬ（チップ選択情報）と、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別情報）とを比較することにより行われ、一致を検出すると一致信号ＨＩＴを活性化させる。一致信号ＨＩＴは、コントロールロジック回路６３の他、レプリカ回路３００にも供給される。
層アドレス発生回路４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図２（ｂ）に示すタイプのＴＳＶを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）がＴＳＶを介して２番目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスが設定される。
層アドレス発生回路４６には、ＴＳＶを介してインターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは、図２（ｃ）に示すタイプのＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不良チップ信号ＤＥＦを供給することができる。不良チップ信号ＤＥＦは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号ＤＥＦはコントロールロジック回路６３にも供給されており、不良チップ信号ＤＥＦが活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。
また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。
さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７０が設けられている。内部電圧発生回路には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７０はこれを受けて各種内部電圧を生成する。内部電圧発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。
コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、ＴＳＶを介してインターフェースチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。ＴＳＶを介して供給される内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して各種周辺回路に供給される。
以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。
テストパッドＴＰの種類は、インターポーザＩＰに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６などが含まれている。
テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路５５も設けられている。
以上が本実施形態による半導体装置１０の全体構成である。このように、本実施形態による半導体装置１０は、１Ｇｂのコアチップが８枚積層された構成を有していることから、合計で８Ｇｂのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８Ｇｂである単一のＤＲＡＭとして認識される。
図５は、プロセスモニタ回路１００及びレプリカ回路３００の回路図である。
レプリカ回路３００は、各コアチップＣＣ０〜ＣＣ７に設けられている回路であり、図５に示すように、選択バッファ３１０及び固定遅延回路３２０が従属接続された構成を有している。固定遅延回路３２０は、複数の遅延素子ＤＬＹが従属接続された構成を有している。各コアチップＣＣ０〜ＣＣ７の選択バッファ３１０には、ＴＳＶ１を介してインターフェースチップＩＦからクロック信号ＩＮが共通に入力される。また、固定遅延回路３２０の入力端からは遅延信号ＰＢ０が取り出され、固定遅延回路３２０の出力端からは遅延信号ＰＡ０が取り出される。各コアチップＣＣ０〜ＣＣ７から出力される遅延信号ＰＢ０，ＰＡ０は、同じＴＳＶ１を介して、インターフェースチップＩＦのプロセスモニタ回路１００に供給される。尚、本実施形態では、レプリカ回路３００に供給するクロック信号ＩＮとしてコマンド端子１２ｅ（通常動作時においてはオンダイターミネーション信号ＯＤＴが入力される端子）に入力されるクロック信号を用いているが、これに限定されるものではなく、どのような信号を用いても構わない。また、外部から供給される信号に限られず、インターフェースチップＩＦの内部で生成された信号をクロック信号ＩＮとして用いても構わない。
選択バッファ３１０及び固定遅延回路３２０からなる信号パスの遅延量は、コントロールロジック回路６３及びデータコントロール回路５４の遅延量と一致するよう設計されている。つまり、レプリカ回路３００は、コントロールロジック回路６３及びデータコントロール回路５４のレプリカである。したがって、プロセス条件によってコントロールロジック回路６３及びデータコントロール回路５４の信号伝搬時間が製造条件等の結果により設計値よりも遅くなっている場合には、レプリカ回路３００の遅延時間も製造条件等の結果により遅くなり、逆に、コントロールロジック回路６３及びデータコントロール回路５４の信号伝搬時間が製造条件等の結果により設計値よりも速くなっている場合には、レプリカ回路３００の遅延時間も製造条件等の結果により速くなる。つまり、各コアチップＣＣ０〜ＣＣ７のそれぞれのレプリカ回路３００は、対応する夫々のプロセス条件によって決まる固有の遅延量を有している。
選択バッファ３１０は一致信号ＨＩＴが活性化している場合に動作する回路である。一致信号ＨＩＴは、例えば各コアチップＣＣ０〜ＣＣ７のうち一つのコアチップで有効になる信号である。したがって、インターフェースチップＩＦから各コアチップＣＣ０〜ＣＣ７に共通に供給されるクロック信号ＩＮは、いずれか一つのコアチップにおいて有効となる。つまり、遅延信号ＰＢ０，ＰＡ０は、選択されたいずれかのコアチップからインターフェースチップＩＦに供給されることになる。
これら遅延信号ＰＢ０，ＰＡ０は、インターフェースチップＩＦ内のプロセスモニタ回路１００に入力される。図５に示すように、プロセスモニタ回路１００は、遅延量を変化させることが可能な可変遅延回路１１０と、可変遅延回路１１０の遅延量を調整する遅延制御回路１２０を含んでいる。
可変遅延回路１１０は、遅延制御回路１２０より供給される調整コードＣＯに基づいて可変遅延回路１１０の遅延量が調整可能な回路であり、その入力端にはＴＳＶ１を介して遅延信号ＰＢ０が入力される。遅延制御回路１２０は、カウント値である調整コードＣＯを生成するカウンタ１２１と、可変遅延回路１１０の出力端及びＴＳＶ１を介して固定遅延回路３２０の出力端に接続された位相比較回路１２２と、位相比較回路１２２の出力に基づいてカウンタ１２１を制御するゲート回路Ｇ１〜Ｇ３とを含んでいる。プロセスモニタ回路１００とレプリカ回路３００とを接続するＴＳＶは、モニタの精度を高めるため、データＩ／Ｏ用のＴＳＶ群に含まれるテスト用のＴＳＶを用いることが好ましい。前記テスト用のＴＳＶは、例えば、電気的な信号一つに対して物理的に２つのＴＳＶを使用する航空機等で使用される安全設計の概念である。これにより、一つのＴＳＶに問題があってもてそのＴＳＶを冗長技術によってその他のＴＳＶへ救済することなく、テストは実行される。
より詳細に説明すると、可変遅延回路１１０は、複数の遅延素子ＤＬＹが従属接続された構成を有しており、そのいくつかは調整コードＣＯによってパスされる。尚、「パス」とは、入力端の入力信号が遅延されずに出力端に出力される、という意味である。これにより、調整コードＣＯに基づいて遅延量を変化させることができる。図５に示すように、可変遅延回路１１０に含まれる最後の遅延素子ＤＬＹｎの入力端からは遅延信号ＰＢ１が取り出され、遅延素子ＤＬＹｎの出力端からは遅延信号ＰＢ２が取り出される。これら遅延信号ＰＢ１，ＰＢ２は、位相比較回路１２２に含まれるコンパレータ１２２ａ，１２２ｂの反転入力端（−）にそれぞれ供給される。コンパレータ１２２ａ，１２２ｂの非反転入力端（＋）には、ＴＳＶ１を介して固定遅延回路３２０より出力される遅延信号ＰＡ０が共通に入力される。
かかる構成により、図５に示す信号パスＰＡを経由した遅延信号ＰＡ０と、信号パスＰＢを経由した遅延信号ＰＢ１，ＰＢ２の位相がそれぞれ判定され、それらの結果に基づいて、アップカウント信号ＵＰ、ダウンカウント信号ＤＯＷＮ又は調整終了フラグＥＮＤがゲート回路Ｇ１〜Ｇ３により生成される。これらゲート回路Ｇ１〜Ｇ３の出力はカウンタ１２１に供給され、カウント値（つまり調整コードＣＯ）のカウントアップ又はカウントダウンが行われる。また、調整終了フラグＥＮＤが活性化した場合には、現在のカウント値（調整コードＣＯ）を図４に示したデータラッチ回路２５に出力する。調整終了フラグＥＮＤは、コンパレータ１２２ａ，１２２ｂの出力が一致した場合、つまり、インターフェースチップＩＦの可変遅延回路１１０の遅延量とコアチップの固定遅延回路３２０の遅延量が一致した場合に活性化する。したがって、最終的に得られる調整コードＣＯは、選択されたコアチップの動作速度とインターフェースチップＩＦの動作速度の差を示す情報となる。データラッチ回路２５に供給された調整コードＣＯは、入出力バッファ回路２３とデータ入出力端子１４を介して半導体装置１０の外部に出力される。
また、図５に示すように、プロセスモニタ回路１００及びレプリカ回路３００には、比較条件が一致するよう、いくつかのダミー回路ＤＵＭ１〜ＤＵＭ４が設けられている。具体的には、ダミー回路ＤＵＭ１，ＤＵＭ２は、それぞれコンパレータ１２２ａ，１２２ｂのダミー回路であり、信号パスＰＡとＰＢの負荷を一致させるために設けられている。ダミー回路ＤＵＭ３，ＤＵＭ４についても、信号パスＰＡとＰＢの負荷を一致させるために設けられている。
図６は、調整コードＣＯの取得方法を説明するためのフローチャートである。
まず、図７に示す外部のテスタ６００から所定のテストコマンドを発行することにより、半導体装置１０をプロセスモニタ試験モードにエントリーさせる（ステップＳ１１）。かかるテストモードは、モードレジスタ４２，６４に所定の値を設定することによって行われる。
次に、テスタ６００よりアドレス信号を入力することにより、コアチップＣＣ０〜ＣＣ７のいずれかを選択する（ステップＳ１２）。つまり、コアチップＣＣ０〜ＣＣ７のいずれかにおいて一致信号ＨＩＴを活性化させ、図５に示す選択バッファ３１０を動作可能な状態とする。この状態で、コマンド端子１２ｅからクロック信号ＩＮを入力することにより、各コアチップＣＣ０〜ＣＣ７のレプリカ回路３００にクロック信号ＩＮを供給する（ステップＳ１３）。ここで、選択バッファ３１０が動作しているのは選択された１つのコアチップのみであり、したがって、クロック信号ＩＮは選択されたコアチップ内のレプリカ回路３００のみを伝搬する。
次に、プロセスモニタ回路１００内の遅延制御回路１２０を活性化させることにより、調整コードＣＯを生成する（ステップＳ１４）。つまり、図５に示す信号パスＰＡを経由した遅延信号ＰＡ０と、信号パスＰＢを経由した遅延信号ＰＢ１，ＰＢ２の位相に応じて、調整コードＣＯのカウントアップ又はカウントダウンを行い、この動作を可変遅延回路１１０の遅延量と固定遅延回路３２０の遅延量が一致するまで繰り返す。そして、可変遅延回路１１０の遅延量と固定遅延回路３２０の遅延量が一致すると調整終了フラグＥＮＤが活性化し（ステップＳ１５）、この時点における調整コードＣＯがデータ入出力端子１４を介してテスタに出力される（ステップＳ１６）。
上記の動作は、層アドレスを切り替えることによって各コアチップＣＣ０〜ＣＣ７に対して行われ、全てのコアチップＣＣ０〜ＣＣ７に対する試験が完了すると（ステップＳ１７：ＹＥＳ）、プロセスモニタ試験モードからイグジットし、一連の処理を終了する（ステップＳ１８）。
上記の処理を完了すると、テスタ６００内のテーブル６１０には、各コアチップＣＣ０〜ＣＣ７に対応する調整コードＣＯが格納されることになる。このようにしてテスタ内に格納された調整コードＣＯは、テスタ６００内で必要に応じて出力タイミングデータに変換された後、インターフェースチップＩＦ内のタイミングデータ記憶回路２００に書き込まれる。但し、このような変換は必須ではなく、テーブル６１０に書き込まれた調整コードＣＯそのものを出力タイミングデータとして用いても構わない。本実施形態においては、出力タイミングデータと調整コードは同じ信号であるが、タイミングデータ記憶回路２００に書き込まれた調整コードについては、出力タイミングデータと表記する。
図８は、タイミングデータ記憶回路２００への出力タイミングデータの書き込み動作を説明するためのフローチャートである。
まず、図７に示すテスタ６００より所定のテストコマンドを発行することによって、半導体装置１０を出力タイミングデータの書き込みモードにエントリーさせる（ステップＳ２１）。かかるテストモードは、モードレジスタ４２，６４に所定の値を設定することによって行われる。
次に、テスタ６００内のテーブル６１０に格納されている出力タイミングデータを、データ入出力端子１４を介してインターフェースチップＩＦに入力する（ステップＳ２２）。インターフェースチップＩＦに入力された出力タイミングデータは、タイミングデータ記憶回路２００に供給される。タイミングデータ記憶回路２００には、アンチヒューズ素子などの複数の不揮発性記憶素子が設けられており、これら不揮発性記憶素子に出力タイミングデータが書き込まれる（ステップＳ２３）。
出力タイミングデータの書き込みが完了すると、出力タイミングデータの書き込みモードからイグジットし、一連の処理を終了する（ステップＳ２４）。このように、本実施形態では、各コアチップＣＣ０〜ＣＣ７に対応する出力タイミングデータが当該コアチップに格納されるのではなく、インターフェースチップＩＦ内のタイミングデータ記憶回路２００にまとめて記憶される。このようにしてタイミングデータ記憶回路２００に記憶された出力タイミングデータは、電源投入時に、対応するコアチップＣＣ０〜ＣＣ７へ転送される。
図９は、タイミングデータ記憶回路２００からコアチップＣＣ０〜ＣＣ７への出力タイミングデータの転送動作を説明するためのフローチャートである。
まず、半導体装置１０に電源が投入されると（ステップＳ３１）、パワーオン検出回路４３，７１によってリセット信号が生成され（ステップＳ３２）、インターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ７内にて初期化動作が開始される（ステップＳ３３）。
初期化動作においては、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７にアドレス信号を入力することによって、コアチップＣＣ０〜ＣＣ７のいずれかに含まれるコントロールロジック回路６３を活性化させ（ステップＳ３４）、この状態で、タイミングデータ記憶回路２００からＴＳＶを介して出力タイミングデータを転送することにより、活性化されているコントロールロジック回路６３内の出力タイミング調整回路４００に対応する出力タイミングデータを書き込む（ステップＳ３５）。出力タイミングデータの転送は、専用のＴＳＶを用いても構わないし、現在（それは電源投入時における図９のフローチャートに従った一連の動作時）使用しないＴＳＶ（例えばアドレス用ＴＳＶの一部）を用いても構わない。
上記の動作は、層アドレスを切り替えることによって各コアチップＣＣ０〜ＣＣ７に対して行われ、全てのコアチップＣＣ０〜ＣＣ７に対して出力タイミングデータの転送が完了すると（ステップＳ３６：ＹＥＳ）、初期化動作を終了する（ステップＳ３７）。これにより、各コアチップＣＣ０〜ＣＣ７の出力タイミング調整回路４００には、対応する出力タイミングデータが設定された状態となる。
図１０は、リード動作時における全体的な信号の流れを説明するための模式的なブロック図である。
図１０に示すように、外部からインターフェースチップＩＦに入力されるアドレス信号ＡＤＤ及びコマンド信号ＣＭＤは、インターフェースチップＩＦ内の入力バッファ３１，４１に供給される。これらの信号はコマンドデコーダ３２などに供給され、コマンドデコーダ３２に含まれるアドレス・コマンド制御回路３２ａ，３２ｂ、カラム制御回路３２ｃ及び入出力制御回路３２ｅにて所定の処理が行われ、生成された制御信号がデータラッチ回路２５に供給される。データラッチ回路２５には、ＴＳＶバッファ２５ａ及びリードライトバス２５ｂが含まれている。コマンドデコーダ３２によって生成された制御信号は、データラッチ回路２５及び入出力バッファ回路２３に供給され、これによって、データの入出力タイミングが制御される。
また、コマンドデコーダ３２に含まれるＴＳＶバッファ３２ｄは、ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に接続されている。ＴＳＶバッファ３２ｄより供給される内部コマンドＩＣＭＤは、コアチップ内のコントロールロジック回路６３に含まれるＴＳＶバッファ６３ａによって受け付けられ、アドレス・コマンド制御回路６３ｂ、カラム制御回路６３ｃ及び出力制御回路６３ｄにて、所定の処理が行われる。出力制御回路６３ｄには出力タイミング調整回路４００が含まれており、前述の様に、ここには電源投入時にインターフェースチップＩＦ内のタイミングデータ記憶回路２００より転送された出力タイミングデータが設定されている。
出力タイミングデータは、コアチップ内のデータコントロール回路５４に含まれるリードライトバス５４ａ及びＴＳＶバッファ５４ｂに供給され、これによって、コアチップＣＣ０〜ＣＣ７からインターフェースチップＩＦへのリードデータの出力タイミングが制御される。尚、一回のリードコマンドに関連してアクセスされた複数ビットの記憶情報は、メモリセルアレイ５０からセンス回路５３とカラムデコーダ５２を介して、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータを処理するデータコントロール回路５４に接続される。
図１１は、リードデータの流れを説明するための模式図である。
図１１に示すように、コアチップ内のデータコントロール回路５４内のＴＳＶバッファ５４ｂには、データ出力回路５４ｏ及びデータ入力回路５４ｉが含まれている。データ出力回路５４ｏの入力端及びデータ入力回路５４ｉの出力端は、リードライトバス５４ａを介して、センス回路５３及びカラムデコーダ５２などに含まれる各種アンプに接続され、最終的にメモリセルアレイ５０に接続されている。
データ出力回路５４ｏには、コントロールロジック回路６３内の出力タイミング調整回路４００より出力タイミング信号ＤＲＡＯ＿ＣＯＲＥが供給される。つまり、データ出力回路５４ｏは、出力タイミング信号ＤＲＡＯ＿ＣＯＲＥで制御されるクロックドドライバである。出力タイミング信号ＤＲＡＯ＿ＣＯＲＥは、データ出力回路５４ｏの動作タイミングを指定する信号（即ち、メモリセルアレイ５０から読み出したリードライトバス５４ａ上のリードデータ信号をＴＳＶへ出力する信号）であり、その活性化タイミングは設定された出力タイミングデータによって調整されている。
ＴＳＶを介してインターフェースチップＩＦに入力されたリードデータ（リードデータ信号）は、ＴＳＶバッファ２５ａに含まれるデータ入力回路２５ｉに供給される。ＴＳＶバッファ２５ａには、データ出力回路２５ｏも含まれている。データ出力回路２５ｏの入力端及びデータ入力回路２５ｉの出力端は、リードライトバス２５ｂを介して、入出力バッファ回路２３に接続されている。
データ入力回路２５ｉには、インターフェースチップＩＦのコマンドデコーダ３２より入力タイミング信号ＤＲＡＯ＿ＩＦが供給される。つまり、データ入力回路２５ｉは、入力タイミング信号ＤＲＡＯ＿ＩＦで制御されるクロックドレシーバである。入力タイミング信号ＤＲＡＯ＿ＩＦは、ＴＳＶを介してコアチップからインターフェースチップＩＦへ出力されたリードデータのデータ入力回路２５ｉによる取り込みの許可タイミング（取り込みタイミング）を指定する信号であり、したがって、コマンドデコーダ３２が入力タイミング回路として機能する。本実施形態においては、コマンドデコーダ３２による入力タイミング信号ＤＲＡＯ＿ＩＦの活性化タイミングは、インターフェースチップＩＦのプロセス条件（製造条件）によって決まる固有のタイミング（第１のレイテンシ）に固定されている。他方、各コアチップＣＣ０〜ＣＣ７側においてそれぞれの出力タイミング信号ＤＲＡＯ＿ＣＯＲＥの活性化タイミング（第２のレイテンシ）は、前述したプロセスモニタ回路１００で事前に試験され、調整されたそれぞれ対応する出力タイミングデータによって調整されていることから、これら入力タイミング信号ＤＲＡＯ＿ＩＦ及び複数のコアチップそれぞれの出力タイミング信号ＤＲＡＯ＿ＣＯＲＥの活性化タイミングは、ほぼ同時となる。
図１２は、出力タイミング調整回路４００の回路図である。
図１２に示すように、出力タイミング調整回路４００には、信号ＭＤＲＤＴ＿ＣＯＲＥから原信号ＤＲＡＯ＿ＣＯＲＥＸを生成する信号生成回路４０１と、原信号ＤＲＡＯ＿ＣＯＲＥＸを伝達する従属接続された複数のディレイ回路４１０〜４７０が含まれており、最終段のディレイ回路４７０からの出力が出力タイミング信号ＤＲＡＯ＿ＣＯＲＥとして用いられる。各ディレイ回路４１０〜４７０は、ディレイ素子４１１〜４７１とマルチプレクサ４２１〜４７２からなり、対応する選択信号ＴＣＯ１〜ＴＣＯ７の論理レベルに基づいて、ディレイ素子４１１〜４７１をそれぞれパスするか否か（遅延させるか否か）が選択される。これにより、ディレイ素子４１１〜４７１をすべてパスした場合には、出力タイミング調整回路４００の遅延量は最小となり、出力タイミング信号ＤＲＡＯ＿ＣＯＲＥの活性化タイミングは最も速くなる。逆に、ディレイ素子４１１〜４７１をすべて経由した場合には出力タイミング調整回路４００の遅延量は最大となり、出力タイミング信号ＤＲＡＯ＿ＣＯＲＥの活性化タイミングは最も遅くなる。
図１３は、選択信号ＴＣＯ１〜ＴＣＯ７を生成する選択信号生成回路４８０の回路図である。
図１３に示すように、選択信号生成回路４８０は、設定された６ビットの出力タイミングデータＣＯ［５：０］から上位３ビットＣＯ［５：３］を抽出して出力する出力回路４８１と、出力タイミングデータの上位３ビットＣＯ［５：３］をデコードするデコーダ４８２とを含んでいる。そして、デコードにより得られる８ビットの信号のうち、選択信号ＴＣＯ０を除く７ビットの信号が選択信号ＴＣＯ１〜ＴＣＯ７として用いられる。ここで、設定された６ビットの出力タイミングデータＣＯ［５：０］のうち、上位３ビットＣＯ［５：３］しか使用しないのは、プロセスモニタ回路１００の測定精度を考慮したためである。
図１４は、出力タイミングデータの上位３ビットＣＯ［５：３］と設定される遅延量との関係を説明するための表である。
図１４に示すように、出力タイミングデータの上位３ビットＣＯ［５：３］が（０，１，１）である場合がデフォルト値であり、ここから３ピッチまでの高速化又は４ピッチまでの低速化が可能である。実際には、プロセスモニタ回路１００によって当該コアチップの動作速度がインターフェースチップＩＦの動作速度よりも速いと判断されるほど、原信号ＤＲＡＯ＿ＣＯＲＥＸが経由するディレイ素子の４１１〜４７１の数を増やすことによって原信号ＤＲＡＯ＿ＣＯＲＥＸに、より多くの遅延量（プラスオフセット）を与え、出力タイミング信号ＤＲＡＯ＿ＣＯＲＥの伝搬遅延量を増大させる。逆に、プロセスモニタ回路１００によって当該コアチップの動作速度がインターフェースチップＩＦの動作速度よりも遅いと判断されるほど、原信号ＤＲＡＯ＿ＣＯＲＥＸが経由するディレイ素子の４１１〜４７１の数を減らすことによって原信号ＤＲＡＯ＿ＣＯＲＥＸに、より少ない遅延量（マイナスオフセット）を与え、出力タイミング信号ＤＲＡＯ＿ＣＯＲＥの伝搬遅延量を減少させる。
つまり、図１４に示すように、インターフェースチップ内のプロセスモニタ１００と各コアチップ内のレプリカ回路３００とで検出された試験結果を元に、インターフェースチップの動作速度を基準（デフォルト）としている。そのデフォルト値からデフォルト値と異なる４段階の複数のプラスオフセット値（＋１〜＋４）と３段階の複数のマイナスオフセット（−１〜−３）が開示される。これら複数のオフセットの遅延量とデフォルトは、すべてのコアチップに与えられ、例えば、インターフェースチップよりも動作速度が遅いコアチップのリードデータ出力のタイミング（＝クロックドドライバのクロックタイミング）が、マイナスオフセットにより、インターフェースチップのリードデータの入力のタイミング（＝クロックドレシーバのクロックタイミング）に合致される。インターフェースチップよりも動作速度が早いコアチップのリードデータ出力のタイミング（＝クロックドドライバのクロックタイミング）が、プラスオフセットにより、インターフェースチップのリードデータの入力のタイミング（＝クロックドレシーバのクロックタイミング）に合致される。インターフェースチップの動作速度とコアチップの動作速度が同じである場合、そのコアチップにはデフォルト値が与えられ、リードデータ出力のタイミング（＝クロックドドライバのクロックタイミング）が、インターフェースチップのリードデータの入力のタイミング（＝クロックドレシーバのクロックタイミング）に合致する。
図１５は、出力タイミング調整回路４００による調整の効果を説明するためのタイミング図である。
図１５に示す（ａ）〜（ｃ）の波形は、いずれもそれぞれのコアチップ側における信号波形であり、（ａ）は第１のコアチップの動作速度がインターフェースチップＩＦと同等である場合、（ｂ）は第２のコアチップの動作速度がインターフェースチップＩＦよりも速い場合、（ｃ）は第３のコアチップの動作速度がインターフェースチップＩＦよりも遅い場合をそれぞれ示している。（ａ）〜（ｃ）の波形を、一つのコアチップにおけるそれぞれの製造条件の結果として考えても良い。図１５に示す下段の波形は、インターフェースチップＩＦにおける信号波形である。
図１５において、次に述べる各信号に付加される「＿ＩＦ」、「＿ＣＯＲＥ」及び「＿ＴＳＶ」は、それぞれインターフェースチップＩＦ内の信号、コアチップ内の信号、及び貫通電極ＴＳＶ内の信号であることを示す。更に、各信号は、図１０と関連している。信号ＭＤＲＤＴとは外部から供給されるリードコマンドＲＥＡＤに基づいて、インターフェースチップＩＦ内のコマンドデコーダ３２内のアドレス・コマンド制御回路３２ａによって生成される内部リードコマンドを定める信号であり、信号ＭＤＲＤＴ＿ＩＦとはアドレス・コマンド制御回路３２ｂによって生成される内部リードコマンドを定める信号であり、信号ＭＤＲＤＴ＿ＣＯＲＥとはコアチップに転送された内部リードコマンドからアドレス・コマンド制御回路６３ｂによって生成された内部リードコマンドを定める信号である。信号ＤＲＡＥ＿ＣＯＲＥとはカラム制御回路６３ｃによって生成されリードライトバス５４ａへのメモリセルアレイのリードデータの出力タイミングを定める信号であり、信号ＲＷＢＳ＿ＣＯＲＥとはリードライトバス５４ａ上のリードデータを定める信号であり、信号ＤＲＡＯ＿ＣＯＲＥとは出力タイミング調整回路４００によって生成されるＴＳＶバッファ５４ｂの動作タイミング（ドライブタイミング）を定める信号であり、信号ＤＡＴＡ＿ＴＳＶとはＴＳＶ上のメモリセルアレイから読み出されたリードデータを定める信号である。信号ＲＷＢＳ＿ＩＦとはリードライトバス２５ｂ上のリードデータを定める信号であり、信号ＤＲＡＯ＿ＩＦとは入出力制御回路３２ｅによって生成されるＴＳＶバッファ２５ａの動作タイミング（レシーブタイミングまたはラッチタイミング）を定める信号である。
図１５（ａ）に示すように、コアチップの動作速度がインターフェースチップＩＦと同等である場合には、出力タイミングデータは図１４に示したデフォルト値に設定される。これに対し、図１５（ｂ）に示すように、コアチップの動作速度がインターフェースチップＩＦよりも速い場合には、コアチップ内の出力タイミングデータの遅延量をデフォルト値の遅延量よりも増大させることによって、出力タイミング信号ＤＲＡＯ＿ＣＯＲＥの活性化タイミングが遅れる。その結果、信号ＤＡＴＡ＿ＴＳＶは、（ａ）が示す信号ＤＡＴＡ＿ＴＳＶと同じ時間に制御される。また、図１５（ｃ）に示すように、コアチップの動作速度がインターフェースチップＩＦよりも遅い場合には、出力タイミングデータの遅延量をデフォルト値の遅延量よりも減少させることによって、出力タイミング信号ＤＲＡＯ＿ＣＯＲＥの活性化タイミングが早まる。その結果、信号ＤＡＴＡ＿ＴＳＶは、（ａ）が示す信号ＤＡＴＡ＿ＴＳＶと同じ時間に制御される。
これにより、インターフェースチップＩＦ側の入力タイミング信号ＤＲＡＯ＿ＩＦが固有のタイミング（第１のレイテンシ）に固定されているにもかかわらず、インターフェースチップＩＦにおけるリードデータの取り込みタイミング（第２のレイテンシ）が各コアチップＣＣ０〜ＣＣ７側におけるそれぞれのリードデータの出力タイミングと同期させることが可能となる。
図１６は、リードコマンドとリードデータの流れを示す模式図である。
図１６に示すように、インターフェースチップＩＦ内の信号ＭＤＲＤＴに関連してインターフェースチップＩＦのＴＳＶバッファ３２ｄから出力されるリードコマンドＭＤＲＤＴ＿ＴＳＶは、各コアチップＣＣ０〜ＣＣ７に対して共通に供給される。リードコマンドＭＤＲＤＴ＿ＴＳＶを受け入れるのは、層アドレスが一致している１つのコアチップのみである。リードコマンドＭＤＲＤＴ＿ＴＳＶを受け入れたコアチップ内のコントロールロジック回路６３は、リードコマンドＭＤＲＤＴ＿ＣＯＲＥ、信号ＤＲＡＯ＿ＣＯＲＥを生成し、出力タイミング調整回路４００に設定された遅延量に基づいてデータ出力回路５４ｏを活性化させる。そして、データ出力回路５４ｏは、ＴＳＶを介してリードデータＤＡＴＡ＿ＴＳＶをインターフェースチップＩＦに供給する。リードデータＤＡＴＡ＿ＴＳＶが伝送されるＴＳＶは各コアチップＣＣ０〜ＣＣ７において共有されているが、上述の通り、有効なリードコマンドＭＤＲＤＴ＿ＣＯＲＥが受け付けられるのは層アドレスが一致している１つのコアチップのみであることから、同一のＴＳＶに対して複数のコアチップからリードデータが同一時刻に出力され、バスファイトすることはない。
ＴＳＶを介してコアチップからインターフェースチップＩＦに供給されるリードデータＤＡＴＡ＿ＴＳＶはインターフェースチップＩＦ内の、データラッチ回路２５にラッチされるが、そのラッチタイミング（すなわち、インターフェースチップＩＦ内へのリードデータＤＡＴＡ＿ＴＳＶの取り込みを許可するタイミング）は、インターフェースチップＩＦ内の入力タイミング信号ＤＲＡＯ＿ＩＦによって固定的に決まる。更に詳しく言えば、各コアチップから夫々出力されたリードデータは、インターフェースチップのデータラッチ回路２５の地点において、同一時刻に到達する。しかしながら、本実施形態では、入力タイミング信号ＤＲＡＯ＿ＩＦの活性化タイミングに合わせて各コアチップからそれぞれリードデータＤＡＴＡ＿ＴＳＶが出力されることから、プロセス条件（製造条件）によってインターフェースチップＩＦ又はコアチップＣＣ０〜ＣＣ７の動作速度が設計値と異なっている場合であっても、インターフェースチップＩＦ内のデータラッチ回路２５はリードデータＤＡＴＡ＿ＴＳＶを一つの同一の時刻で正しくラッチすることが可能となる。
図１７は、本発明の好ましい実施形態による半導体装置１０を用いたデータ処理システム５００の構成を示すブロック図である。
図１７に示すデータ処理システム５００は、データプロセッサ５２０と、本実施形態による半導体装置（ＤＲＡＭ）１０が、システムバス５１０を介して相互に接続された構成を有している。データプロセッサ５２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図１０においては簡単のため、システムバス５１０を介してデータプロセッサ５２０とＤＲＡＭ５３０とが接続されているが、システムバス５１０を介さずにローカルなバスによってこれらが接続されていても構わない。データプロセッサ５２０にはＤＲＡＭ１０を制御するメモリコントローラが含まれており、データプロセッサ５２０からＤＲＡＭ１０にリードコマンドが発行され、ＤＲＡＭ１０からデータプロセッサ５２０にリードデータが出力される。
また、図１７には、簡単のためシステムバス５１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図１７に示すメモリシステムデータ処理システムでは、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０がシステムバス５１０に接続されているが、これらは必ずしも必須の構成要素ではない。
ストレージデバイス５４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス５５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。
また、Ｉ／Ｏデバイス５５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図１７に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
本発明の実施形態において、コントローラは、インターフェースチップにリードコマンドに関連するコマンドを発行する。コントローラからコマンドを受けたインターフェースチップは、複数のコアチップにリードコマンドを発行する。複数のコアチップのいずれかは、リードコマンドを受けてインターフェースチップにリードコマンドに対応するメモリセルアレイの情報であるリードデータを出力する。複数のコアチップのいずれかからリードデータを受けたインターフェースチップは、コントローラにそのリードデータを出力する。尚、コントローラが発行する前記コマンドは、所謂、周知の半導体装置を制御する業界団体で規定されるコマンド（システムとしてのリードコマンド）である。インターフェースチップがコアチップに発行するリードコマンドは、半導体チップ内部の制御信号である。リードデータにおいても同様である。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態においては、夫々が同一機能の複数のコアチップとしてＤＤＲ３型のＳＤＲＡＭを用いているが、本発明がこれに限定されるものではない。したがって、ＤＤＲ３型以外のＤＲＡＭであっても構わないし、ＤＲＡＭ以外の半導体メモリ（ＳＲＡＭ（スタティックランダムアクセスメモリ）、ＰＲＡＭ（フェースチェンジランダムアクセスメモリ）、ＭＲＡＭ（マグネティックランダムアクセスメモリ）、フラッシュメモリなど）であっても構わない。更に、コアチップは半導体メモリ以外の機能である夫々が同一機能または異なる機能の複数の半導体チップであっても良い。また、全てのコアチップが積層されていることも必須でなく、一部又は全部のコアチップが平面的に配置されていても構わない。さらに、コアチップ数についても８個に限定されるものではない。
また、上記実施形態では、出力タイミングデータをインターフェースチップＩＦ内のタイミングデータ記憶回路２００に記憶しているが、本発明においてこの点は必須でなく、個々のコアチップＣＣ０〜ＣＣ７内に出力タイミングデータを記憶させても構わない。さらに、プロセスモニタ回路１００によって得られた調整コードを一旦テスタ内のテーブルに格納することも必須でなく、タイミングデータ記憶回路２００に直接書き込んでも構わないし、インターフェースチップＩＦ内のキャッシュに一旦格納した後、タイミングデータ記憶回路２００に書き込んでも構わない。
さらに、上記実施形態では、各コアチップＣＣ０〜ＣＣ７にレプリカ回路３００を設けているが、プロセスモニタ動作において、レプリカ回路３００に代えて実際の信号パスを用いても構わない。実際の信号パスとは、図１０におけるコアチップ内のアドレス・コマンド制御回路６３ｂから出力タイミング調整回路４００までの各種の信号生成回路であり、言い換えれば、信号ＭＤＲＤＴ＿ＣＯＲＥから信号ＤＲＡＯ＿ＣＯＲＥ（デフォルト値の遅延量）までの信号パスである。更に、可変遅延回路１１０に代えてインターフェースチップＩＦ内のアドレス・コマンド制御回路３２ａから入出力制御回路３２ｅまでの各種の信号生成回路、言い換えれば、信号ＭＤＲＤＴ＿ＩＦから信号ＤＲＡＯ＿ＩＦまでの実際の信号パスを用いても構わない。
また、本願の基本的技術思想はこれに限られず、例えば、各コアチップは、夫々が同一機能の半導体メモリの複数のチップで開示をしたが、本願の基本的技術思想はこれに限られない機能の夫々が同一機能または異なる機能の複数のコアチップであっても良い。つまり、ＩＦチップ、コアチップはそれぞれ固有の機能のシリコンチップであっても良い。例えば、複数のコアチップは夫々が同一機能のＤＳＰチップであり、前記複数のコアチップに共通なインターフェースチップ（ＡＳＩＣ）を備えていても良い。コアチップ同士は同一機能を有し、同一マスクによって製造されていることが好ましい。しかし、同一ウェハ内における面内分布、ウェハの相違、ロットの相違などに起因して、製造後の特性が異なる可能性がある。更に、例えば、各コアチップは、それぞれ記憶機能を備えるも夫々異なる（第１コアチップはＤＲＡＭ、第２チップはＳＲＡＭ、第３チップは不揮発性メモリ、第４チップはＤＳＰ）機能であり、それぞれ異なる製造マスクで製造され、前記複数のコアチップに共通なインターフェースチップ（ＡＳＩＣ）を備えていても良い。
また、ＴＳＶを使用した構造のＣＯＣ（チップオンチップ）であれば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体製品全般に、本願発明が適用できる。また本願を適用したデバイスは、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置にも適用できる。
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であってもバイポーラ型トランジスタであっても良い。ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。ＦＥＴ以外のトランジスタであっても良い。バイポーラ型トランジスタを一部含んでいても良い。また、Ｐチャンネル型のトランジスタまたはＰＭＯＳトランジスタは、第１導電型のトランジスタ、Ｎチャンネル型のトランジスタまたはＮＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。更に、Ｐ型の半導体基板に限らず、Ｎ型の半導体基板であっても良いし、ＳＯＩ（Silicon on Insulator）構造の半導体基板であっても、それ以外の半導体基板であっても良い。
更に、各種試験回路（コアチップ内の試験回路、インターフェースチップ内の試験回路）、不揮発性記憶回路、コアチップ内のバッファ、インターフェースチップ内のテストエントリ回路、試験信号の発生回路並びにその入力外部端子等の回路形式は、実施形態に開示する回路形式に限られない。
更に、ＴＳＶの構造は、問わない。更に、ＴＳＶバッファ（ドライバ、レシーバ）の回路形式は問わない。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１〜３ ＴＳＶ
４〜６ 内部回路
１０ 半導体装置
１１ａ，１１ｂ クロック端子
１１ｃ クロックイネーブル端子
１２ａ〜１２ｅ コマンド端子
１３ アドレス端子
１４ データ入出力端子
１５ａ，１５ｂ データストローブ端子
１６ キャリブレーション端子
１７ａ，１７ｂ 電源端子
２１ クロック発生回路
２２ ＤＬＬ回路
２３ 入出力バッファ回路
２４ キャリブレーション回路
２５ データラッチ回路
２５ａ ＴＳＶバッファ
２５ｂ リードライトバス
２５ｉ データ入力回路
２５ｏ データ出力回路
３１ コマンド入力バッファ
３２ コマンドデコーダ
３２ｅ 入出力制御回路
３３ 不良チップ情報保持回路
４１ アドレス入力バッファ
４２ モードレジスタ
４３ パワーオン検出回路
４４ 層アドレス設定回路
４５ 層アドレスコントロール回路
４６ 層アドレス発生回路
４６ａ 層アドレスレジスタ
４６ｂ インクリメント回路
４６ｃ 転送回路
４７ 層アドレス比較回路
４７ａ 層アドレス選択回路
４７ｘ ロウアドレス比較回路
４７ｙ カラムアドレス比較回路
５０ メモリセルアレイ
５１ ロウデコーダ
５２ カラムデコーダ
５３ センス回路
５４ データコントロール回路
５４ａ リードライトバス
５４ｂ ＴＳＶバッファ
５４ｉ データ入力回路
５４ｏ データ出力回路
５５ 入出力回路
６１ ロウ制御回路
６２ カラム制御回路
６３ コントロールロジック回路
６３ａ ラッチ回路
６３ｂ，６３ｃ 制御回路
６３ｘ ロウコマンド制御回路
６３ｙ カラムコマンド制御回路
６４ モードレジスタ
６３ａ ＴＳＶバッファ
６３ｂ アドレス・コマンド制御回路
６３ｃ カラム制御回路
６３ｄ 出力制御回路
６５ コマンドデコーダ
７０ 内部電圧発生回路
７１ パワーオン検出回路
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３，８６ ＴＳＶの端部
８４ 裏面バンプ
８５ 表面バンプ
９１ 電極
９２ スルーホール電極
９３ 再配線層
９４ ＮＣＦ
９５ リードフレーム
９６ アンダーフィル
９７ 封止樹脂
１００ プロセスモニタ回路
１１０ 可変遅延回路
１２０ 遅延制御回路
１２１ カウンタ
１２２ 位相比較回路
１２２ａ，１２２ｂ コンパレータ
２００ タイミングデータ記憶回路
３００ レプリカ回路
３１０ 選択バッファ
３２０ 固定遅延回路
４００ 出力タイミング調整回路
４０１ 信号生成回路
４１０〜４７０ ディレイ回路
４１１〜４７１ ディレイ素子
４２１〜４７２ マルチプレクサ
４８０ 選択信号生成回路
４８１ 出力回路
４８２ デコーダ
５００ データ処理システム
５１０ システムバス
５２０ データプロセッサ
５４０ ストレージデバイス
５５０ デバイス
６００ テスタ
６１０ テーブル
ＣＣ０〜ＣＣ７ コアチップ
ＩＣＣＭＤ 内部カラムコマンド
ＩＣＭＤ 内部コマンド
ＩＦ インターフェースチップ
ＩＰ インターポーザ
ＩＲＣＭＤ 内部ロウコマンド
ＬＩＤ 層アドレス（チップ識別情報）
ＲＣＭＤ ロウコマンド
ＳＢ 外部端子
ＳＥＬ チップ選択情報
ＴＳＶ 貫通電極

Claims (20)

  1. 夫々の出力端子が、電気的に共通に接続された複数のコアチップと、
    前記夫々の出力端子に電気的に接続される一つの入力端子と、前記夫々の出力端子から出力される複数のリードデータを前記入力端子から入力する一つのデータ入力回路と、を含み、前記複数のコアチップに少なくともリードコマンドを発行するインターフェースチップと、を備え、
    前記複数のコアチップのそれぞれは、前記リードコマンドに応答して前記出力端子に前記リードデータを出力するデータ出力回路と、前記リードコマンドから前記出力端子に前記リードデータを出力するまでの時間を示す第１の時間を前記複数のコアチップ間において一致させる第２の時間へ調整する出力タイミング調整回路と、を含み、
    前記インターフェースチップは、前記データ入力回路が、前記リードコマンドから前記リードデータの取り込みまでの時間を示す第３の時間のタイミングで前記リードデータの取り込みを行うことを制御する入力タイミング回路を含み、
    前記複数のコアチップの夫々の出力タイミング調整回路は、前記第３の時間のタイミングを基準として、前記データ出力回路が前記リードデータを出力するタイミングを調整する、ことを特徴とする半導体装置。
  2. 前記インターフェースチップは、前記複数のコアチップの夫々の第１の動作速度と前記インターフェースチップの第２の動作速度との動作速度差をそれぞれ検出するプロセスモニタ回路を含み、
    前記複数のコアチップの出力タイミング調整回路は、それぞれ、前記第１の動作速度を前記第２の動作速度に一致させるように、前記データ出力回路が前記リードデータを出力するタイミングを調整する、ことを特徴とする請求項１に記載の半導体装置。
  3. 前記出力タイミング調整回路は、前記プロセスモニタ回路の検出によって前記第１の動作速度が前記第２の動作速度よりも速いと判断された場合には、前記リードデータの出力タイミングを規定する出力タイミング信号を遅延させる、ことを特徴とする請求項２に記載の半導体装置。
  4. 前記出力タイミング調整回路は、前記プロセスモニタ回路の検出によって前記第１の動作速度が前記第２の動作速度よりも遅いと判断された場合には、前記リードデータの出力タイミングを規定する出力タイミング信号を早める、ことを特徴とする請求項２に記載の半導体装置。
  5. 前記複数のコアチップのそれぞれは、互いに異なるプロセス条件によって決まる固有の遅延量を有する固定遅延回路を含み、
    前記プロセスモニタ回路は、前記複数のコアチップの夫々のプロセス条件と異なるプロセス条件によって決まり、且つ調整コードに基づいて遅延量を変化させることが可能な可変遅延回路と、前記調整コードを変化させることによって前記可変遅延回路の遅延量を前記複数の固定遅延回路の遅延量とそれぞれ一致させる遅延制御回路と、を含み、
    前記出力タイミング調整回路は、前記調整コード又はこれに基づき生成されたコードを含む出力タイミングデータに基づいて、前記データ出力回路が前記リードデータを出力するタイミングを調整する、ことを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
  6. 前記インターフェースチップは、前記調整コード又は前記出力タイミングデータを記憶するタイミングデータ記憶回路を含み、
    前記タイミングデータ記憶回路に記憶された前記調整コード又は前記出力タイミングデータが、電源投入時に、それぞれ対応する前記複数のコアチップに供給される、ことを特徴とする請求項５に記載の半導体装置。
  7. 前記複数のコアチップが積層されている、ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
  8. 前記複数のコアチップには、それぞれ基板を貫通する複数の貫通電極が設けられており、前記複数の貫通電極のうち、前記リードデータを伝送する貫通電極は各コアチップ間で互いに電気的に接続されている、ことを特徴とする請求項７に記載の半導体装置。
  9. 前記複数のコアチップと前記インターフェースチップが積層されていることを特徴とする請求項７又は８に記載の半導体装置。
  10. 前記インターフェースチップは、外部と第１の動作周波数で通信するフロントエンド機能を有し、
    前記複数のコアチップは、前記第１の動作周波数よりも低い第２の動作周波数で前記インターフェースチップとのみ通信するバックエンド機能を有する、ことを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
  11. 前記インターフェースチップと外部との間で同時に入出力する複数の前記リードデータのビット数よりも、前記複数のコアチップと前記インターフェースチップとの間で同時に入出力する複数の前記リードデータのビット数の方が多い、ことを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
  12. 前記インターフェースチップは、前記複数のコアチップのいずれかからパラレルに供給される複数の前記リードデータをシリアルな複数の前記リードデータに変換して外部に出力する、ことを特徴とする請求項１１に記載の半導体装置。
  13. 前記複数のコアチップのそれぞれは、更に、複数の情報を記憶するメモリセルアレイを備え、前記メモリセルアレイの情報が前記出力端子に伝達され、
    前記複数のコアチップから前記インターフェースチップへ前記パラレルに供給される複数の前記リードデータは、一回の前記リードコマンドに関連するプリフェッチデータ数に対応する複数のビット数である、ことを特徴とする請求項１２に記載の半導体装置。
  14. 夫々の出力端子が電気的に共通に接続された複数のコアチップと、一つの入力端子が前記複数のコアチップの夫々の出力端子に電気的に接続されたインターフェースチップとを備える半導体装置の調整方法であって、
    前記複数のコアチップの夫々の第１の動作速度と前記インターフェースチップの第２の動作速度との動作速度差をそれぞれ検出し、
    前記夫々の検出の結果に基づいて、前記インターフェースチップが前記複数のコアチップへ発行するリードコマンドに関連し、前記複数のコアチップから前記インターフェースチップへ出力するリードデータのそれぞれの出力タイミングを、前記複数のコアチップ間において一致させ、
    前記夫々の検出の結果に基づいて、前記インターフェースチップから前記複数のコアチップへ供給されるリードコマンドから前記複数のコアチップが前記リードデータを出力するまでの時間を示す第１の時間を、前記複数のコアチップ間において一致させるように第２の時間へ調整し、
    前記夫々の第１の時間から第２の時間への調整値は、前記インターフェースチップにおける前記リードコマンドから前記入力端子のリードデータを取り込むまでの時間を示す第３の時間のタイミングを基準として調整する、ことを特徴とする半導体装置の調整方法。
  15. 前記第１の動作速度が前記第２の動作速度よりも速いコアチップについては、前記リードデータの出力タイミングを決める出力タイミング信号を遅延させる、ことを特徴とする請求項１４に記載の半導体装置の調整方法。
  16. 前記第１の動作速度が前記第２の動作速度よりも遅いコアチップについては、前記リードデータの出力タイミングを決める出力タイミング信号を早める、ことを特徴とする請求項１４に記載の半導体装置の調整方法。
  17. 前記複数のコアチップのそれぞれは、互いに異なるプロセス条件によって決まる固有の遅延量を有する固定遅延回路をそれぞれ含み、
    前記インターフェースチップは、前記複数のコアチップの夫々のプロセス条件と異なりプロセス条件によって決まり、且つ調整コードに基づいて遅延量を変化させることが可能な可変遅延回路を含み、
    前記複数の第２の動作速度と前記第１の動作速度との差のそれぞれの検出は、前記調整コードを変化させることによって前記可変遅延回路の遅延量を前記複数の固定遅延回路の遅延量とそれぞれ一致させることにより行う、ことを特徴とする請求項１４乃至１６のいずれか一項に記載の半導体装置の調整方法。
  18. 前記調整コード又はこれに基づき生成されたコードを含む出力タイミングデータを前記インターフェースチップに記憶させることを特徴とする請求項１７に記載の半導体装置の調整方法。
  19. 電源投入時に、前記インターフェースチップは、それぞれ対応する前記複数のコアチップに前記調整コード又は前記出力タイミングデータを供給する、ことを特徴とする請求項１８に記載の半導体装置の調整方法。
  20. 請求項１乃至１３のいずれか一項に記載の半導体装置と、前記半導体装置に接続されたコントローラとを備え、
    前記コントローラは、前記インターフェースチップに前記リードコマンドに関連するコマンドを発行し、
    前記コントローラから前記コマンドを受けた前記インターフェースチップは、前記複数のコアチップに前記リードコマンドを発行し、
    前記複数のコアチップのいずれかは、前記リードコマンドを受けて前記インターフェースチップに前記リードコマンドに対応する前記リードデータを出力し、
    前記複数のコアチップのいずれかから前記リードデータを受けた前記インターフェースチップは、前記コントローラに前記リードデータを出力する、ことを特徴とするデータ処理システム。
JP2009235483A 2009-10-09 2009-10-09 半導体装置及びその調整方法並びにデータ処理システム Expired - Fee Related JP5595708B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009235483A JP5595708B2 (ja) 2009-10-09 2009-10-09 半導体装置及びその調整方法並びにデータ処理システム
US12/923,801 US8599641B2 (en) 2009-10-09 2010-10-07 Semiconductor memory device, method of adjusting the same and information processing system including the same
US14/070,266 US9087571B2 (en) 2009-10-09 2013-11-01 Semiconductor memory device, method of adjusting the same and information processing system including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009235483A JP5595708B2 (ja) 2009-10-09 2009-10-09 半導体装置及びその調整方法並びにデータ処理システム

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2014159994A Division JP2015007989A (ja) 2014-08-06 2014-08-06 半導体装置及びその調整方法並びにデータ処理システム

Publications (2)

Publication Number Publication Date
JP2011081731A JP2011081731A (ja) 2011-04-21
JP5595708B2 true JP5595708B2 (ja) 2014-09-24

Family

ID=43880207

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009235483A Expired - Fee Related JP5595708B2 (ja) 2009-10-09 2009-10-09 半導体装置及びその調整方法並びにデータ処理システム

Country Status (2)

Country Link
US (2) US8599641B2 (ja)
JP (1) JP5595708B2 (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011081732A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びその調整方法並びにデータ処理システム
JP5595708B2 (ja) * 2009-10-09 2014-09-24 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその調整方法並びにデータ処理システム
JP2012083243A (ja) 2010-10-13 2012-04-26 Elpida Memory Inc 半導体装置及びそのテスト方法
JP2012216652A (ja) * 2011-03-31 2012-11-08 Elpida Memory Inc 半導体装置
JP5807550B2 (ja) 2012-01-10 2015-11-10 株式会社ソシオネクスト 半導体装置
KR20130098681A (ko) 2012-02-28 2013-09-05 삼성전자주식회사 반도체 메모리 장치
KR101936355B1 (ko) 2012-11-22 2019-01-08 에스케이하이닉스 주식회사 멀티-칩 시스템 및 반도체 패키지
KR102041471B1 (ko) * 2012-12-24 2019-11-07 에스케이하이닉스 주식회사 반도체 장치
US8902680B2 (en) * 2013-01-23 2014-12-02 Micron Technology, Inc. Identifying stacked dice
KR102017809B1 (ko) * 2013-02-27 2019-09-03 에스케이하이닉스 주식회사 칩 다이 및 이를 포함하는 반도체 메모리 장치
JP2014186598A (ja) 2013-03-25 2014-10-02 Micron Technology Inc 半導体装置
JP6374008B2 (ja) * 2014-09-12 2018-08-15 東芝メモリ株式会社 記憶装置
TWI709221B (zh) * 2015-01-13 2020-11-01 日商迪睿合股份有限公司 多層基板及其製造方法、及各向異性導電膜
KR102401109B1 (ko) 2015-06-03 2022-05-23 삼성전자주식회사 반도체 패키지
JP6493042B2 (ja) 2015-07-09 2019-04-03 富士通株式会社 半導体装置及び半導体装置の制御方法
KR102466964B1 (ko) * 2016-02-25 2022-11-15 에스케이하이닉스 주식회사 반도체장치
US10083722B2 (en) * 2016-06-08 2018-09-25 Samsung Electronics Co., Ltd. Memory device for performing internal process and operating method thereof
US10163469B2 (en) 2016-11-30 2018-12-25 Micron Technology, Inc. System and method for write data bus control in a stacked memory device
JP2018152147A (ja) 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体記憶装置及び方法
KR102433331B1 (ko) * 2017-12-26 2022-08-18 에스케이하이닉스 주식회사 집적회로 칩
KR102512754B1 (ko) * 2018-03-30 2023-03-23 삼성전자주식회사 관통 전극을 통해 전송되는 제어 신호를 이용하여 데이터를 샘플링하는 메모리 장치
JP7255797B2 (ja) * 2019-03-18 2023-04-11 本田技研工業株式会社 半導体装置
KR20210016684A (ko) * 2019-08-05 2021-02-17 에스케이하이닉스 주식회사 데이터 처리 시스템 및 동작 방법
KR20210063496A (ko) 2019-11-22 2021-06-02 삼성전자주식회사 프로세싱 회로를 포함하는 메모리 장치, 그리고 시스템 온 칩과 메모리 장치를 포함하는 전자 장치
WO2023218279A1 (ja) * 2022-05-13 2023-11-16 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6658523B2 (en) 2001-03-13 2003-12-02 Micron Technology, Inc. System latency levelization for read data
JP3891979B2 (ja) 2002-11-21 2007-03-14 松下電器産業株式会社 データのラッチタイミング調整装置
JP4419049B2 (ja) 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US7009872B2 (en) * 2003-12-22 2006-03-07 Hewlett-Packard Development Company, L.P. MRAM storage device
JP2008140220A (ja) 2006-12-04 2008-06-19 Nec Corp 半導体装置
US8228704B2 (en) * 2007-02-28 2012-07-24 Samsung Electronics Co., Ltd. Stacked semiconductor chip package with shared DLL signal and method for fabricating stacked semiconductor chip package with shared DLL signal
DE102007036990B4 (de) * 2007-08-06 2013-10-10 Qimonda Ag Verfahren zum Betrieb einer Speichervorrichtung, Speichereinrichtung und Speichervorrichtung
JP2009139273A (ja) * 2007-12-07 2009-06-25 Elpida Memory Inc 積層型半導体装置および導通テスト方法
US7855931B2 (en) * 2008-07-21 2010-12-21 Micron Technology, Inc. Memory system and method using stacked memory device dice, and system using the memory system
US8031505B2 (en) * 2008-07-25 2011-10-04 Samsung Electronics Co., Ltd. Stacked memory module and system
JP5632584B2 (ja) * 2009-02-05 2014-11-26 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP5595708B2 (ja) * 2009-10-09 2014-09-24 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその調整方法並びにデータ処理システム
JP2011081732A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びその調整方法並びにデータ処理システム
JP2011081885A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びその制御方法並びにデータ処理システム
JP2012083243A (ja) * 2010-10-13 2012-04-26 Elpida Memory Inc 半導体装置及びそのテスト方法

Also Published As

Publication number Publication date
JP2011081731A (ja) 2011-04-21
US20110093735A1 (en) 2011-04-21
US8599641B2 (en) 2013-12-03
US9087571B2 (en) 2015-07-21
US20140056086A1 (en) 2014-02-27

Similar Documents

Publication Publication Date Title
JP5595708B2 (ja) 半導体装置及びその調整方法並びにデータ処理システム
US10181347B2 (en) Semiconductor device, adjustment method thereof and data processing system
JP5601842B2 (ja) 半導体装置、半導体装置の試験方法、及びデータ処理システム
US8601188B2 (en) Semiconductor device, control method for the semiconductor device and information processing system including the same
US8760902B2 (en) Semiconductor system
JP2012226794A (ja) 半導体装置、及び半導体装置の制御方法。
JP2012083243A (ja) 半導体装置及びそのテスト方法
JP5448697B2 (ja) 半導体記憶装置及びデータ処理システム
JP2011082448A (ja) 半導体装置及びそのテスト方法
JP2012078332A (ja) 半導体装置、半導体装置の試験方法、及びデータ処理システム。
JP2011180848A (ja) 半導体装置及びこれを備える情報処理システム、並びに、半導体装置を制御するコントローラ
JP2011081886A (ja) 半導体装置
JP2011081884A (ja) 半導体記憶装置及びこれを備える情報処理システム
JP2015007989A (ja) 半導体装置及びその調整方法並びにデータ処理システム
JP2013029448A (ja) 半導体装置及び半導体装置の試験方法
JP2015025809A (ja) 半導体装置及びその試験方法
JP2014225319A (ja) 半導体記憶装置及びこれを備える情報処理システム
JP2014096197A (ja) 半導体装置及びそのテスト方法
JP2011138999A (ja) 半導体装置及びその制御方法
JP2014089794A (ja) 半導体記憶装置及びデータ処理システム

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120802

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20131029

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20131030

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131217

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140306

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140311

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140610

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140708

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140806

R150 Certificate of patent or registration of utility model

Ref document number: 5595708

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees