JP5807550B2 - 半導体装置 - Google Patents
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Description
(付記1)
動作クロックを受ける第1ポートと前記動作クロックに同期して動作する第1回路とを含む第1チップと、
前記第1チップ上に配置される第2チップとを備え、
前記第2チップは、
基準クロックの周期を基準とした遅延量を示す遅延制御信号を生成する遅延制御部と、
多段接続され、入力クロックを前記遅延制御信号に基づいて遅延させて順次後段に伝送する複数の遅延回路と、
前記遅延回路から出力されるクロックに基づく前記動作クロックが伝送され、前記第1ポートに接続される第2ポートとを備えていること
を特徴とする半導体装置。
(付記2)
前記第2ポートは、前記第2チップを貫通する貫通電極により、前記第1ポートに接続されていること
を特徴とする付記1記載の半導体装置。
(付記3)
前記第1ポートは、前記第1チップの前記第2チップに対向する面上に形成され、
前記第2ポートは、前記第2チップの前記第1チップに対向する面上に形成され、バンプにより、前記第1ポートに接続されていること
を特徴とする付記1記載の半導体装置。
(付記4)
前記複数の遅延回路は、メッシュ状に配置され、
前記第2ポートは、多段接続された前記遅延回路の出力に接続されていること
を特徴とする付記1記載の半導体装置。
(付記5)
前記第2チップは、
遅延量の異なる2つのクロックを受け、前記2つのクロックの排他的論理和を前記第2ポートに出力する排他的論理和回路を有し、
前記複数の遅延回路の一部は、他の前記遅延回路と異なる遅延量を入力クロックに付加し、前記2つのクロックの一方を生成し、
前記排他的論理和回路の入力の一方は、前記2つのクロックの一方が伝送される前記遅延回路の出力に接続され、前記排他的論理和回路の入力の他方は、前記2つのクロックの他方が伝送される前記遅延回路の出力に接続されていること
を特徴とする付記1記載の半導体装置。
(付記6)
前記第2チップは、電源電圧が供給される第2電源ポートと、前記電源電圧を前記第2電源ポートに供給する電源供給部とを有し、
前記第1チップは、前記第2電源ポートに接続され、前記電源供給部から前記第2電源ポートを介して前記電源電圧が供給される第1電源ポートを有していること
を特徴とする付記1記載の半導体装置。
(付記7)
前記第2チップは、前記第1チップの製造プロセスに比べて素子間の製造ばらつきの小さいプロセスで製造されていること
を特徴とする付記1記載の半導体装置。
Claims (7)
- 動作クロックを受ける複数の第1ポートと、前記動作クロックに同期して動作し、各々に前記複数の第1ポートの各々が接続される複数の第1回路とを含む第1チップと、
前記第1チップ上に配置される第2チップとを備え、
前記第2チップは、
基準クロックの周期を基準とした遅延量を示す遅延制御信号を生成する遅延制御部と、
多段接続され、入力クロックを前記遅延制御信号に基づいて遅延させて順次後段に伝送する複数の遅延回路と、
各々が前記複数の遅延回路の各々の出力に接続されるとともに前記複数の第1ポートの各々に接続される複数の第2ポートとを備えていること
を特徴とする半導体装置。 - 前記複数の第2ポートの各々は、前記第2チップを貫通する貫通電極により、前記複数の第1ポートの各々に接続されていること
を特徴とする請求項1記載の半導体装置。 - 前記複数の第1ポートは、前記第1チップの前記第2チップに対向する面上に形成され、
前記複数の第2ポートは、前記第2チップの前記第1チップに対向する面上に形成され、
前記複数の第1ポートと前記複数の第2ポートとは、複数のバンプにより、接続されていること
を特徴とする請求項1記載の半導体装置。 - 前記複数の遅延回路は、メッシュ状に配置され、
前記複数の第2ポートの各々は、多段接続された前記複数の遅延回路の各々の出力に接続されていること
を特徴とする請求項1記載の半導体装置。 - 動作クロックを受ける第1ポートと前記動作クロックに同期して動作する第1回路とを含む第1チップと、
前記第1チップ上に配置される第2チップとを備え、
前記第2チップは、
基準クロックの周期を基準とした遅延量を示す遅延制御信号を生成する遅延制御部と、
多段接続され、入力クロックを前記遅延制御信号に基づいて遅延させて順次後段に伝送する複数の遅延回路と、
前記遅延回路から出力されるクロックに基づく前記動作クロックが伝送され、前記第1ポートに接続される第2ポートとを備え、
前記第2チップは、遅延量の異なる2つのクロックを受け、前記2つのクロックの排他的論理和を前記第2ポートに出力する排他的論理和回路をさらに有し、
前記複数の遅延回路の一部は、他の前記遅延回路と異なる遅延量を入力クロックに付加し、前記2つのクロックの一方を生成し、
前記排他的論理和回路の入力の一方は、前記2つのクロックの一方が伝送される前記遅延回路の出力に接続され、前記排他的論理和回路の入力の他方は、前記2つのクロックの他方が伝送される前記遅延回路の出力に接続されていること
を特徴とする半導体装置。 - 動作クロックを受ける第1ポートと前記動作クロックに同期して動作する第1回路とを含む第1チップと、
前記第1チップ上に配置される第2チップとを備え、
前記第2チップは、
基準クロックの周期を基準とした遅延量を示す遅延制御信号を生成する遅延制御部と、
多段接続され、入力クロックを前記遅延制御信号に基づいて遅延させて順次後段に伝送する複数の遅延回路と、
前記遅延回路から出力されるクロックに基づく前記動作クロックが伝送され、前記第1ポートに接続される第2ポートとを備え、
前記第2チップは、電源電圧が供給される第2電源ポートと、前記電源電圧を前記第2電源ポートに供給する電源供給部とをさらに有し、
前記第1チップは、前記第2電源ポートに接続され、前記電源供給部から前記第2電源ポートを介して前記電源電圧が供給される第1電源ポートをさらに有していること
を特徴とする半導体装置。 - 温度変動または電源変動に対する前記第2チップの素子間の特性変動の差は、温度変動または電源変動に対する前記第1チップの素子間の特性変動の差より小さいこと
を特徴とする請求項1記載の半導体装置。
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