JP2005244072A - 半導体装置 - Google Patents
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Abstract
【解決手段】
組成式AlxGa1−xN(0≦x≦1)により表わされるチャネル層2と、チャネル層2の上に形成され、組成式AlyGa1−yN(0≦y≦1、x<y)により表わされるn型バリア層4と、バリア層4に電気的に接続されたソース電極12およびドレイン電極14を備えるHFET210において、組成式AlxGa1−xN(0≦x≦1)により表わされるp型のベース層をn型バリア層4上に選択的に形成し、n型バリア層4上にゲート電極16を配設し、さらに、ゲート・ドレイン間距離Lgd1を、ゲート・ソース間距離Lgs1よりも長くする。
【選択図】 図1
Description
組成式AlxGa1−xN(0≦x≦1)により表わされる第1の半導体層と、
上記第1の半導体層上に形成され、組成式AlyGa1−yN(0≦y≦1、x<y)により表わされる第1導電型またはノンドープの第2の半導体層と、
上記第2の半導体層上に選択的に形成され、組成式AlxGa1−xN(0≦x≦1)により表わされる第2導電型の第3の半導体層と、
上記第3の半導体層の上に形成されたゲート電極と、
上記第2の半導体層に電気的に接続されたソース電極と、
上記第2の半導体層に電気的に接続されたドレイン電極と、
を備え、
上記ドレイン電極と上記第3の半導体との間隔は、上記ソース電極と上記第3の半導体層との間隔よりも広い、半導体装置が提供される。
組成式AlxGa1−xN(0≦x≦1)により表わされる第1の半導体層と、
上記第1の半導体層上に形成され、組成式AlyGa1−yN(0≦y≦1、x<y)により表わされる第1導電型またはノンドープの第2の半導体層と、
上記第2の半導体層上に選択的に形成され、組成式AlxGa1−xN(0≦x≦1)により表わされる第2導電型の第3の半導体層と、
上記第3の半導体層の上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜の上に形成されたゲート電極と、
上記第2の半導体層に電気的に接続されたソース電極と、
上記第2の半導体層に電気的に接続されたドレイン電極と、
を備える半導体装置が提供される。
図1は、本発明にかかる半導体装置の第1の実施の形態を模式的に示す断面図である。同図に示すGaNへテロ構造電界効果トランジスタ(以下、単にHFETという)220は、チャネル層2と、n型バリア層4と、p型ベース層6と、ゲート電極16と、ソース電極12と、ドレイン電極14とを備える。チャネル層2は、i−GaN層で形成され、例えば組成式AlxGa1−xN(0≦x≦1)により表わされる第1の半導体層に対応する。n型バリア層4は、例えば組成式AlyGa1−yN(0≦y≦1、x<y)により表わされる第1導電型またはノンドープの第2の半導体層に対応し、チャネル層2の上にn−AlGaN層で形成されてチャネルに電子を供給する。さらに、p型ベース層6は、バリア層4の上にp−GaN層で選択的に形成され、例えば組成式AlxGa1−xN(0≦x≦1)により表わされる第3の半導体層に対応する。なお、図1には特に示していないが、チャネル層2は、一般的に、SiC、サファイア、SiまたはGaN等の基板上に形成される。
図4は、本発明にかかる半導体装置の第2の実施の形態を模式的に示す断面図である。
図6は、本発明にかかる半導体装置の第3の実施の形態を模式的に示す断面図である。
図9は、本発明にかかる半導体装置の第4の実施の形態を模式的に示す断面図である。
図11に、本発明の第5の実施の形態にかかる半導体装置の構成を模式的に示す斜視図である。同図に示すGaN−MIS−HFET260の特徴は、ソース電極12に接続するベース電極50を備え、これにより、ベース層が帯電した場合に速やかにキャリアが排出される構造となっている点にある。
図13は、本発明にかかる半導体装置の第6の実施の形態構成を模式的に示す断面図である。
図16は、本発明にかかる半導体装置の第7の実施の形態の構成を模式的に示す断面図である。
図21は、本発明にかかる半導体装置の第8の実施の形態の構成を模式的に示す断面図である。同図に示すMIS−HFET290の特徴は、導電性半導体基板24の上にチャネル層2、バリア層64およびベース層68が形成され、裏面電極26を介して導電性半導体基板24がソース電極12に接続されている点にある。これにより、基板24がフィールドプレートの機能を果たし、ゲート/ドレイン間の電界分布が平坦に近づくので、耐圧を向上させることが可能となる。この結果、図19に示すGaN−MIS−HFET286よりもさらに高耐圧を実現することが可能になる。
図23は、本発明にかかる半導体装置の第9の実施の形態の構成を模式的に示す断面図である。
図25は、本発明にかかる半導体装置の第10の実施の形態の構成を模式的に示す断面図である。
図30は、本発明にかかる半導体装置の第11の実施の形態の構成を模式的に示す断面図である。同図に示すMIS−HFET320の特徴は、バリア層64の表面に形成されたゲート絶縁膜84をさらに備え、このゲート絶縁膜84を介してゲート電極16がバリア層64の凹部に形成されている点にある。このようなMISゲート構造にも本発明を適用することができる。さらに、図31および図32にそれぞれ示す変形例322,324のように、ゲート電極16を覆うようにフィールド絶縁膜32を介してフィールドプレート電極34を設ければ、ゲート電極12の端やドレイン電極14の端の電界集中を緩和して、耐圧をさらに向上させることが可能になる。
4,64 n型バリア層
6,56,66,68,74,75 p型ベース層
8 バッファ層
12,104 ソース電極
14,18 ドレイン電極
16,72 ゲート電極
22,82,84 ゲート絶縁膜
24 導電性半導体基板
26 裏面電極
32,42,92 フィールド絶縁膜
34,36,38,94,96 フィールドプレート電極
44 正孔吸収層
46 正孔吸収用電極
102 p型チャネル層
220,222,224,250,252,270,272,274,310,312,314,316,318 HFET
230,232,240,242,244,260,262,280,282,284,286,288 GaN−MIS−HFET
290,292,300,302,320,322,324,326 MIS−HFET
Lgs1,Lgs2,Lgs3 ゲート・ソース間距離
Lgd1,Lgd2,Lgd3 ゲート・ドレイン間距離
WB1 ベース層の延在部分の間隔
WB2 ベース層の在部分の幅
WB3 ベース層のゲート電極直下部分の間隔
Claims (5)
- 組成式AlxGa1−xN(0≦x≦1)により表わされる第1の半導体層と、
前記第1の半導体層上に形成され、組成式AlyGa1−yN(0≦y≦1、x<y)により表わされる第1導電型またはノンドープの第2の半導体層と、
前記第2の半導体層上に選択的に形成され、組成式AlxGa1−xN(0≦x≦1)により表わされる第2導電型の第3の半導体層と、
前記第3の半導体層の上に形成されたゲート電極と、
前記第2の半導体層に電気的に接続されたソース電極と、
前記第2の半導体層に電気的に接続されたドレイン電極と、
を備え、
前記ドレイン電極と前記第3の半導体との間隔は、前記ソース電極と前記第3の半導体層との間隔よりも広い、半導体装置。 - 組成式AlxGa1−xN(0≦x≦1)により表わされる第1の半導体層と、
前記第1の半導体層上に形成され、組成式AlyGa1−yN(0≦y≦1、x<y)により表わされる第1導電型またはノンドープの第2の半導体層と、
前記第2の半導体層上に選択的に形成され、組成式AlxGa1−xN(0≦x≦1)により表わされる第2導電型の第3の半導体層と、
前記第3の半導体層の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記第2の半導体層に電気的に接続されたソース電極と、
前記第2の半導体層に電気的に接続されたドレイン電極と、
を備える半導体装置。 - 前記ドレイン電極と前記第3の半導体との間隔は、前記ソース電極と前記第3の半導体層との間隔よりも広いことを特徴とする請求項2に記載の半導体装置。
- 前記第3の半導体層のシート不純物濃度は、前記第2の半導体層のシート不純物濃度以上であることを特徴とする請求項2または3に記載の半導体装置。
- 組成式AlzGa1−zN(0≦z≦1)により表され、前記第2の半導体層と前記第3の半導体層との間に挿入するように形成された第4の半導体層をさらに備えることを特徴とする請求項2乃至4のいずれかに記載の半導体装置。
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