JP5593025B2 - 半導体装置 - Google Patents

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Description

本発明は薄膜トランジスタと、薄膜トランジスタを用いた半導体装置に関する。
薄膜トランジスタ（ＴＦＴ）は、安価なガラス基板上に形成可能であり、アクティブマトリクス型の半導体表示装置が有する半導体素子として広く用いられている。ＴＦＴの移動度、オン電流などの特性は、ＴＦＴに用いられる半導体膜の結晶性に依存する。例えば、非晶質半導体膜でチャネル形成領域を形成したＴＦＴの移動度は０．４ｃｍ２／Ｖ・ｓｅｃから０．８ｃｍ２／Ｖ・ｓｅｃ程度であるが、多結晶半導体膜でチャネル形成領域を形成したＴＦＴの移動度は数十ｃｍ２／Ｖ・ｓｅｃから数百ｃｍ２／Ｖ・ｓｅｃ程度である。よって、多結晶半導体膜を用いたＴＦＴは、非晶質半導体膜を用いたＴＦＴに比べて移動度が２桁以上高く、高いオン電流が得られる。
しかし、多結晶半導体膜に含まれる結晶粒の粒径は、その分布が数μｍから数百μｍまでと幅を有している。そのため、多結晶半導体膜を用いたＴＦＴは、非晶質半導体膜を用いたＴＦＴに比べて移動度及びオン電流が高いというメリットを有してはいるが、チャネル形成領域内の結晶性が素子間において不均一になるので、移動度及びオン電流の素子間におけるばらつきが大きいというデメリットをも併せ持っている。よって、移動度の高さに重点を置いて多結晶半導体膜をＴＦＴに用いると、素子間にばらつきが生じてしまい、素子間の移動度の均一性に重点を置いて非晶質半導体膜をＴＦＴに用いると、高い移動度の確保が難しくなってしまう。
そこで、数ｎｍから数百ｎｍ程度の結晶粒を有する微結晶半導体膜を、チャネル形成領域に用いたＴＦＴの開発がなされている。微結晶半導体膜を用いたＴＦＴは、ある程度の高さの移動度及びオン電流を確保しつつ、移動度及びオン電流の素子間におけるばらつきを抑えることができるので、高性能でかつ高い信頼性が得られる半導体装置を作製することができる。
下記の特許文献１と特許文献２には、微結晶半導体膜を有する薄膜トランジスタを、スイッチング素子として用いている半導体表示装置について記載されている。
特開平４−２４２７２４号公報 特開２００５−４９８３２号公報
微結晶半導体膜は、ＣＶＤ法等の気相成長法を用いて形成されるのが一般的であるが、成膜を開始した当初に形成される層は、非晶質、もしくは結晶欠陥が多い層であり、後に形成される層に比べて結晶性が著しく劣っている。そのため、ゲート電極、ゲート絶縁膜、微結晶半導体膜の順に成膜を行う逆スタガ型のＴＦＴの場合、微結晶半導体膜とゲート絶縁膜との界面近傍において結晶性が低くなる。したがって、微結晶半導体膜を用いた逆スタガ型のＴＦＴは、上記の結晶性が低くなる界面近傍において、多数キャリアが移動するチャネル形成領域が形成されるため、ＴＦＴの移動度及びオン電流などの特性をより高めるのが難しいという問題がある。
本発明は上述した問題に鑑み、より高い移動度及びオン電流を得ることができる微結晶半導体膜を用いた薄膜トランジスタ、及び薄膜トランジスタを用いた半導体装置の提供を課題とする。
本発明の一の構成では、微結晶半導体膜のうち、成膜を開始した当初に形成される結晶性の劣った層ではなく、その後に形成される結晶性の高い層においてチャネル形成領域が形成されるように、結晶性の高い層のうちゲート絶縁膜に近い層に、一導電型を付与する不純物元素を含ませる。そして、不純物元素を含む層をチャネル形成領域として用いる。また、ソース領域またはドレイン領域として機能する不純物元素を含む一対の半導体膜と、チャネル形成領域として機能する不純物元素を含む層との間に、一導電型を付与する不純物元素を含まない、もしくは他の層に比べて一導電型を付与する不純物元素の濃度が著しく低い層を設ける。
結晶性の高い層のうちゲート絶縁膜に近い層に含ませる不純物元素としては、ｎ型の薄膜トランジスタならばｎ型の導電性を付与する不純物元素、ｐ型の薄膜トランジスタならばｐ型の導電性を付与する不純物元素を用いる。
具体的に本発明の半導体装置が有する一の薄膜トランジスタは、絶縁表面上の導電膜と、導電膜上のゲート絶縁膜と、ゲート絶縁膜上において導電膜と重なる第１の半導体膜と、第１の半導体膜上の一対の第２の半導体膜とを有する。また、第１の半導体膜は微結晶半導体を含む。そして、第１の半導体膜はゲート絶縁膜及び一対の第２の半導体膜と離隔し、かつ、不純物元素を含む層を有する。
具体的に本発明の半導体装置が有する一の薄膜トランジスタは、絶縁表面上の導電膜と、導電膜上のゲート絶縁膜と、ゲート絶縁膜上において導電膜と重なる第１の半導体膜と、第１の半導体膜上の一対の第２の半導体膜とを有する。また、第１の半導体膜は、ゲート絶縁膜側に微結晶半導体を含む半導体膜と、一対の第２の半導体膜側に非晶質半導体を含む半導体膜とを少なくとも有する。そして、微結晶半導体を含む半導体膜はゲート絶縁膜と離隔し、かつ、不純物元素を含む層を有する。
本発明の薄膜トランジスタは、微結晶半導体膜のうち、より結晶性の高い層をチャネル形成領域として用いることができるので、オン電流及び移動度を高めることができる。また本発明の薄膜トランジスタにより、より高速駆動または高性能の半導体装置を作製することができる。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
図１（Ａ）〜（Ｃ）を用いて、本発明の薄膜トランジスタの構成について説明する。図１（Ａ）に、本発明の薄膜トランジスタの断面図を、一例として示す。図１（Ａ）では、ゲート電極として機能する導電膜１０１が、ガラス基板などの絶縁表面を有する基板上に形成されており、該導電膜１０１を覆うようにゲート絶縁膜１０２が形成されている。そして、ゲート絶縁膜１０２上には、ゲート絶縁膜１０２を間に挟んで導電膜１０１と重なるように、半導体膜１０３が形成されている。半導体膜１０３は、少なくともその一部が導電膜１０１と重なっていていれば良い。
また、半導体膜１０３上には、一対の半導体膜１０４が形成されている。一対の半導体膜１０４は、一導電型を付与する不純物元素を含んでおり、ソース領域またはドレイン領域として機能する。図１（Ａ）では不純物元素として、ｎ型を付与する不純物元素、例えばドナーとして機能するリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等の１５族元素や硫黄（Ｓ）、テルル（Ｔｅ）、セレン（Ｓｅ）等の１６族元素等を用いることができる。
なお、一対の半導体膜１０４は、ｐ型を付与する不純物元素を含んでいても良い。この場合、アクセプターとして機能するボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等の１３族元素や、亜鉛（Ｚｎ）等の１２族元素等を、不純物元素として用いることができる。
本発明では、半導体膜１０３がシリコン、ゲルマニウム等の微結晶半導体を有している。微結晶半導体は、結晶粒径が０．５〜１００ｎｍ、好ましくは１〜２０ｎｍであり、その一部に非晶質半導体が含まれていてもよい。
なお、微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体である。この半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、粒径が０．５〜１００ｎｍ、好ましくは１〜２０ｎｍの柱状または針状結晶が基板表面に対して法線方向に成長している。また、複数の微結晶半導体の間に非晶質半導体が存在している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオン、キセノンなどの希ガスを含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。
半導体膜１０３は、ＣＶＤ法等により形成することができる。ＣＶＤ法を用いる場合、シリコンまたはゲルマニウムを含む堆積性気体と共に、水素をプラズマＣＶＤ装置の反応室に導入し、高周波電力を印加してプラズマを発生させることで、ゲート絶縁膜１０２上に微結晶半導体を含む半導体膜１０３を形成することができる。
また、反応室内において、シリコンまたはゲルマニウムを含む堆積性気体、ここではシランと、水素及び／又は希ガスとを導入して混合し、高周波電力を印加して発生させたグロー放電プラズマにより、微結晶半導体を含む半導体膜１０３を形成することができる。シランは水素及び／又は希ガスで１０倍から２０００倍に希釈される。そのため多量の水素及び／又は希ガスが必要とされる。基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃で行う。半導体膜１０３の成長表面を水素で不活性化し、微結晶シリコンの成長を促進するためには１００℃〜４００℃、より好ましくは１５０℃〜３００℃で成膜を行うことが好ましい。
半導体膜１０３の形成工程においてグロー放電プラズマの生成は、１ＭＨｚから２０ＭＨｚ、代表的には１３．５６ＭＨｚの高周波電力、または２０ＭＨｚより大きく１２０ＭＨｚ程度までの高周波電力、代表的には２７．１２ＭＨｚ、６０ＭＨｚを印加することで行われる。
そして本発明では、半導体膜１０３の一部の半導体層１０５に、一導電型を付与する不純物元素が添加されている。半導体膜１０３の構成をより分かりやすくするために、図１（Ａ）の破線１０６で囲んだ部分の拡大図を、図１（Ｂ）に示す。半導体層１０５に添加する不純物元素は、一対の半導体膜１０４に含まれる不純物元素と同じ導電型を付与する不純物元素である。例えば、ｎ型を付与する不純物元素として、ドナーとして機能するリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等の１５族元素や硫黄（Ｓ）、テルル（Ｔｅ）、セレン（Ｓｅ）等の１６族元素等を用いることができる。或いは、ｐ型を付与する不純物元素として、アクセプターとして機能するボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等の１３族元素や、亜鉛（Ｚｎ）等の１２族元素等を用いることができる。
なお、半導体層１０５は、ゲート絶縁膜１０２及び一対の半導体膜１０４と離隔する位置に設ける。すなわち、半導体層１０５とゲート絶縁膜１０２の間には、不純物元素を含んでいない、もしくは二次イオン質量分析法（ＳＩＭＳ、Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）の検出限界未満の著しく低い濃度の不純物元素を含む半導体膜１０３のＩ層が存在する。また半導体層１０５と一対の半導体膜１０４の間にも、不純物元素を含んでいない、もしくは不純物元素がＳＩＭＳの検出限界未満の著しく低い濃度である、半導体膜１０３のＩ層が存在する。
半導体層１０５に不純物元素を添加することで、半導体層１０５における抵抗率を、半導体層１０５とゲート絶縁膜１０２の間に存在する半導体膜１０３のＩ層よりも低くすることができる。半導体層１０５とゲート絶縁膜１０２の間に存在する半導体膜１０３のＩ層には、半導体膜１０３の成膜を開始した当初に形成される結晶性の劣った層１０７が含まれている。半導体層１０５における抵抗率を、半導体層１０５とゲート絶縁膜１０２の間に存在する半導体膜１０３のＩ層よりも低くすることで、多数キャリアを優先的に半導体層１０５において移動させる、すなわちより結晶性の高い半導体層１０５をチャネル形成領域として機能させることができる。よって、トランジスタの移動度及びオン電流を高めることができる。そして、半導体層１０５と、ゲート絶縁膜１０２及び一対の半導体膜１０４とを離隔させることで、トランジスタをオフさせる際に、一対の半導体膜１０４間に流れるオフ電流を抑えることができる。
図３（Ａ）、（Ｂ）に、微結晶半導体を含む半導体膜のバンド構造を示す。図３（Ａ）、（Ｂ）では、縦が電子エネルギー（ｅＶ）を示しており、横が、半導体膜における半導体膜とゲート絶縁膜との界面からの距離（ｎｍ）を示している。図３（Ａ）は、ドーパントとして不純物元素が意図的に添加されていない場合の半導体膜のバンド構造である。図３（Ｂ）は、半導体膜とゲート絶縁膜との界面からの距離が、１０ｎｍから２０ｎｍの範囲内の層に、ドーパントとしてｎ型を付与する不純物元素を含んでいる場合の、半導体膜のバンド構造である。
図３（Ａ）に比べて図３（Ｂ）では、ドーパントを含んでいる１０ｎｍから２０ｎｍの範囲内の層において、伝導帯（ＣＢ）のエネルギー準位と価電子帯（ＶＢ）のエネルギー準位が共に低下し、チャネルが形成されるのがわかる。
また、図４（Ａ）、（Ｂ）に、計算により算出した、逆スタガ型の薄膜トランジスタの、ゲート電極とソース領域間の電圧（ゲート電圧ＶＧ）と、ソース領域とドレイン領域間の電流ＩＤ（Ａ）及び移動度μ（ｃｍ２／Ｖ・ｓｅｃ）の関係を示す。薄膜トランジスタは、微結晶半導体を含む半導体膜１０３を用いており、チャネル長は６μｍ、チャネル幅は１５μｍとし、ゲート絶縁膜１０２は比誘電率７．５、膜厚２００ｎｍの窒化珪素膜、ゲート電極である導電膜１０１にはモリブデン（Ｍｏ）を用いていると仮定した。また、ゲート絶縁膜１０２と半導体膜１０３との界面からの距離が０ｎｍから５ｎｍの範囲内の層において、結晶性の劣った層１０７、すなわち非晶質半導体を含む層が存在すると仮定した。
そして、図４（Ａ）は、半導体膜１０３内にドーパントを含んでいない通常の薄膜トランジスタを仮定している。また、図４（Ｂ）は、半導体膜１０３とゲート絶縁膜１０２との界面からの距離が１０ｎｍから２０ｎｍの範囲内の層に、ドーパントとして１×１０１８ａｔｏｍｓ／ｃｍ３の濃度でｎ型を付与する不純物元素が含まれている薄膜トランジスタを仮定している。
図４（Ａ）、図４（Ｂ）において、実線１３０はソース領域とドレイン領域間の電圧が１４Ｖの時の電流ＩＤの値を示すグラフである。図４（Ａ）、図４（Ｂ）において、実線１３１はソース領域とドレイン領域間の電圧が１Ｖの時の電流ＩＤの値を示すグラフである。また、図４（Ａ）、図４（Ｂ）において、実線１３２は移動度μの値を示すグラフである。図４（Ａ）に比べて図４（Ｂ）の方が、電流ＩＤが一桁程度高くなっており、移動度μも高くなっていることが分かる。
なお、図４（Ｂ）の場合、ゲート電圧ＶＧが０Ｖの時でも電流ＩＤが高いノーマリオンの状態であるが、ゲート電極として用いられている導電膜１０１の仕事関数を大きくすることで、ノーマリオフの状態にすることも可能である。
なお、半導体層１０５に添加される不純物元素のピーク濃度は、１×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０２０ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下である。また、不純物元素の濃度は、二次イオン質量分析法における濃度分布（濃度プロファイル）のピーク濃度で決定する。
また、ゲート絶縁膜１０２と半導体膜１０３との界面から、半導体層１０５までの距離は、半導体膜１０３に含まれる結晶性の劣った層１０７の厚さにもよるが、例えば３ｎｍから２０ｎｍ、より好ましくは１０ｎｍから１５ｎｍとするのが望ましい。なお半導体膜１０３内において、半導体層１０５は、ゲート絶縁膜１０２と半導体膜１０３との界面から所定の距離に位置する層全体に存在していても良いが、所定の距離に位置する層内に部分的に存在していても良い。例えば、所定の距離に位置する層内のうち、一対の半導体膜１０４と重ならない領域に半導体層１０５が存在していても良い。そして、半導体膜１０３の深さ方向における半導体層１０５の厚さは、５ｎｍから２０ｎｍ、より好ましくは１０ｎｍから１５ｎｍ程度にすると良い。
図１（Ｃ）に、一対の半導体膜１０４にそれぞれ接するように、導電膜１１１が形成された、本発明の薄膜トランジスタの断面図を示す。導電膜１１１は、薄膜トランジスタがオフの時に、一対の半導体膜１０４間に流れるオフ電流の値を低く抑えるために、半導体膜１０３の断面において露出している半導体層１０５と接触しない位置、すなわち半導体層１０５と離隔した位置に形成するのが望ましい。本実施の形態では、導電膜１１１全体が完全に一対の半導体膜１０４上に形成されているので、半導体層１０５と導電膜１１１の間の絶縁性を確保することができる。
次に図２（Ａ）に、図１（Ａ）〜（Ｃ）とは異なる形態を有する本発明の薄膜トランジスタの断面図を、一例として示す。図２（Ａ）に示す薄膜トランジスタは、半導体膜１０３が、微結晶半導体を含む第１の半導体層１０８と、非晶質半導体を含む第２の半導体層１０９とを有する。第１の半導体層１０８はゲート絶縁膜１０２側に設けられており、第２の半導体層１０９は一対の半導体膜１０４側に設けられている。そして、微結晶半導体を含む第１の半導体層１０８の一部の半導体層１０５に、一導電型を付与する不純物元素が添加されている。そして、半導体層１０５と、一対の半導体膜１０４との間に、非晶質半導体を含む第２の半導体層が設けられていることで、トランジスタをオフさせる際に、一対の半導体膜１０４間に流れるオフ電流を、図１（Ａ）〜（Ｃ）の薄膜トランジスタよりもさらに抑えることができる。
なお、第１の半導体層１０８と第２の半導体層１０９は、共に、微結晶半導体と非晶質半導体の両方を含んでいても良い。ただし、第１の半導体層１０８の方が第２の半導体層１０９よりも、より多く微結晶半導体が含まれているものとする。なお、オフ電流を低減するために、少なくともバックチャネルは非晶質半導体であることが好ましい。ここでバックチャネルとは、第２の半導体層１０９のうち、一対の半導体膜１０４と接していない部分をいう。
また図２（Ａ）では、半導体膜１０３が、微結晶半導体を含む第１の半導体層１０８の他に、非晶質半導体を含む第２の半導体層１０９のみを有する構成を示したが、本発明はこの構成に限定されない。本発明では、半導体膜１０３が少なくとも微結晶半導体を含む第１の半導体層１０８を、ゲート絶縁膜１０２側に有していれば良い。よって、半導体膜１０３が、第１の半導体層１０８と一対の半導体膜１０４の間に、結晶性が互いに異なる複数の半導体層、若しくは不純物元素の濃度が互いに異なる複数の半導体層を有していても良い。ただし、半導体層１０５と一対の半導体膜１０４の間には、不純物元素を含んでいない、もしくはＳＩＭＳの検出限界未満の著しく低い濃度である半導体層を、少なくも１つ設けるようにする。
次に図２（Ｂ）に、図１（Ａ）〜（Ｃ）とは異なる形態を有する本発明の薄膜トランジスタの断面図を、一例として示す。図２（Ｂ）に示す薄膜トランジスタは、導電膜１０１と重なる半導体膜１０３上において、一対の半導体膜１０４間にチャネル保護膜１１０が設けられている。チャネル保護膜１１０は、窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜を半導体膜１０３上に形成した後、フォトリソグラフィ工程により選択的にエッチングして形成することができる。または、チャネル保護膜１１０は、ポリイミド、アクリル、またはシロキサンを含む組成物を吐出し焼成して、形成することができる。チャネル保護膜１１０を形成した後に一対の半導体膜１０４及び一対の導電膜１１１を設けることで、一対の半導体膜１０４及び一対の導電膜１１１を形成する際に行われるエッチングにより、半導体膜１０３が一部エッチングされてしまうのを防ぐことができる。
なお、図２（Ａ）に示した薄膜トランジスタが、チャネル保護膜１１０を有していても良い。図２（Ｃ）に示す薄膜トランジスタは、図２（Ａ）に示した薄膜トランジスタと同様に、半導体膜１０３が、微結晶半導体を含む第１の半導体層１０８と、非晶質半導体を含む第２の半導体層１０９とを有し、なおかつ図２（Ｂ）に示した薄膜トランジスタと同様に、チャネル保護膜１１０を有していている。
なお本発明の薄膜トランジスタは、マイクロプロセッサ、画像処理回路などの集積回路や、質問器とデータの送受信が非接触でできるＲＦタグ、半導体表示装置等、ありとあらゆる半導体装置の作製に用いることができる。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体膜を用いた回路素子を駆動回路に有しているその他の半導体表示装置がその範疇に含まれる。
（実施の形態２）
本実施の形態では、本発明の薄膜トランジスタの作製工程を、一例として示す。本実施の形態では、図２（Ａ）に示した薄膜トランジスタの作製方法を例に挙げて説明するが、本実施の形態で示す作製方法は、図１（Ａ）〜（Ｃ）、図２（Ｂ）、（Ｃ）に示した他の形態を有する薄膜トランジスタの作製方法にも、適宜適用させることが可能である。
微結晶半導体膜を有する薄膜トランジスタは、ｐ型よりもｎ型の方が、移動度が高いので駆動回路に用いるのにより適している。同一の基板上に形成する薄膜トランジスタを全て同じ極性にそろえておくことが、工程数を抑えるためにも望ましい。本実施の形態では、ｎチャネル型の薄膜トランジスタを用いて説明する。
図５（Ａ）に示すように、基板２００上に、ゲート電極として機能する導電膜２０１を形成し、導電膜２０１上に、ゲート絶縁膜２０２ａ、２０２ｂを形成する。
導電膜２０１は、金属材料で形成される。金属材料として、アルミニウム、クロム、チタン、タンタル、モリブデン、銅などを用いることができる。例えば、導電膜２０１として、アルミニウム又はアルミニウムとバリア金属を積層した構造体によって形成しても良い。バリア金属としては、チタン、モリブデン、クロムなどの高融点金属を用いることができる。バリア金属はアルミニウムのヒロック防止、酸化防止のために設けることが好ましい。
導電膜２０１は厚さ５０ｎｍ以上３００ｎｍ以下で形成する。導電膜２０１の厚さを５０ｎｍ以上１００ｎｍ以下とすることで、後に形成される半導体膜や導電膜の段切れ防止が可能である。また、導電膜２０１の厚さを１５０ｎｍ以上３００ｎｍ以下とすることで、導電膜２０１の抵抗を低減することが可能であり、大面積化が可能である。
なお、導電膜２０１上には半導体膜やゲート絶縁膜を形成するので、段切れ防止のため端部がテーパー状になるように加工することが望ましい。また、図示しないがこの工程でゲート電極に接続する配線や容量配線も同時に形成することができる。
導電膜２０１は、スパッタリング法、ＣＶＤ法、めっき法、印刷法、液滴吐出法等を用いて形成する。本実施の形態では、基板２００上に導電膜としてモリブデン膜をスパッタリング法により成膜し、第１のフォトマスクを用いて形成したレジストマスクを用いて基板２００上に形成された導電膜をエッチングして導電膜２０１を形成する。
ゲート絶縁膜２０２ａ、２０２ｂはそれぞれ、ＣＶＤ法やスパッタリング法等を用いて、厚さ５０〜１５０ｎｍの酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。本実施の形態では、ゲート絶縁膜２０２ａとして窒化珪素膜または窒化酸化珪素膜を形成し、ゲート絶縁膜２０２ｂとして酸化珪素膜または酸化窒化珪素膜を形成して積層する形態を示す。なお、ゲート絶縁膜を２層とせず、ゲート絶縁膜を、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜の単層で形成することができる。
ゲート絶縁膜２０２ａを窒化珪素膜、または窒化酸化珪素膜を用いて形成することで、基板２００とゲート絶縁膜２０２ａの密着力が高まり、基板２００としてガラス基板を用いた場合、基板２００からの不純物元素が微結晶半導体膜に拡散するのを防止することが可能であり、さらに導電膜２０１の酸化防止が可能である。即ち、膜剥れを防止することができると共に、後に形成される薄膜トランジスタの電気特性を向上させることができる。また、ゲート絶縁膜２０２ａ、２０２ｂはそれぞれ厚さ５０ｎｍ以上であると、導電膜２０１の凹凸による被覆率の低減を緩和することが可能であるため好ましい。
次に、ゲート絶縁膜２０２ｂ上に、シリコンまたはゲルマニウムを含む堆積性気体、及び水素を用いて、微結晶半導体を含む半導体膜２０３を形成する。本発明では、半導体膜２０３が２層の半導体層２０３ａ、半導体層２０３ｂで形成されている例を示す。半導体層２０３ａは、半導体膜２０３の成膜開始当初の結晶性の劣る層であり、一導電型を付与する不純物元素を含み、半導体層２０３ａより結晶性の高い半導体層２０３ｂは、半導体層２０３ａの後に形成される。
例えばプラズマＣＶＤ法を用い、シリコンで微結晶半導体を含む半導体層２０３ａ及び半導体層２０３ｂを形成する場合、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などの珪素を含む気体を、水素、水素とヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガスで希釈して、グロー放電プラズマにより成膜を行えばよい。本実施の形態では、シランと、水素及び／又は希ガスとを導入して混合し、高周波電力を印加して発生させたグロー放電プラズマにより、微結晶シリコンを含む半導体膜２０３を形成する。この場合、シランが水素及び／又は希ガスで１０倍から２０００倍に希釈される。そして、基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃とする。
なお、シラン等のガス中にＧｅＨ４、ＧｅＦ４などの水素化ゲルマニウム、フッ化ゲルマニウムを混合してエネルギーバンド幅を０．９〜１．１ｅＶに調節しても良い。シリコンにゲルマニウムを加えると薄膜トランジスタの温度特性を変えることができる。
そして半導体層２０３ｂに一導電型を付与する不純物元素を含ませるには、一導電型を付与する不純物元素を半導体層２０３ｂの成膜時に添加すれば良い。本実施の形態では、ＰＨ３などの不純物元素を含む気体を、半導体層２０３ｂの成膜時に珪素を含む気体に加える。不純物元素のピーク濃度は、１×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０２０ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下とする。
半導体膜２０３の厚さは、２０ｎｍ以上２００ｎｍ以下、より望ましくは１０ｎｍ以上１００ｎｍ以下とする。半導体膜２０３の厚さを５０ｎｍ以下とすることで、完全空乏型の薄膜トランジスタを作製することができる。ゲート絶縁膜２０２ｂと半導体膜２０３との界面から、半導体層２０３ｂまでの距離は、結晶性の劣った半導体層２０３ａの厚さにもよるが、例えば３ｎｍから２０ｎｍ、より好ましくは１０ｎｍから１５ｎｍとする。
なお、半導体膜２０３に、アクセプターとなる不純物元素を、成膜と同時に、或いは成膜後に添加することで、しきい値電圧を制御することが可能となる。アクセプターとなる不純物元素としては、代表的には硼素であり、Ｂ２Ｈ６、ＢＦ３などの不純物元素を含む気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合でシリコンまたはゲルマニウムを含む堆積性気体に混入させると良い。そしてボロンの濃度は、ドナーとなる不純物元素の１０分の１程度、例えば１×１０１４〜６×１０１６ａｔｏｍｓ／ｃｍ３とすると良い。
微結晶半導体を含む半導体膜２０３の成膜を開始した当初に形成される半導体層２０３ａは、非晶質、もしくは結晶欠陥が多い層であり、後に形成される半導体層２０３ｂに比べて結晶性が著しく劣っている。ゲート絶縁膜２０２ｂと半導体膜２０３との界面近傍に存在する半導体層２０３ａは、多数キャリアが移動するチャネル形成領域が形成されるため、ＴＦＴの移動度及びオン電流などの特性をより高めるのが難しかった。しかし本発明では、半導体層２０３ｂに不純物元素を添加することで、半導体層２０３ｂにおける抵抗率を、半導体層２０３ａよりも低くする。よって、多数キャリアを優先的に半導体層２０３ｂにおいて移動させる、すなわちより結晶性の高い半導体層２０３ｂをチャネル形成領域として機能させることができ、トランジスタの移動度及びオン電流を高めることができる。
次に、図５（Ｂ）に示すように、半導体膜２０３上に、半導体膜２０４及び一導電型を付与する不純物元素が添加された半導体膜２０５を形成する。
シリコンまたはゲルマニウムを含む堆積性気体を用いたプラズマＣＶＤ法により、非晶質半導体を含む半導体膜２０４を形成することができる。または、シリコンまたはゲルマニウムを含む堆積性気体を、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガスで希釈して、非晶質半導体を含む半導体膜２０４を形成することができる。または、シランガスの流量の１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を用いて、水素が添加された非晶質半導体を含む半導体膜２０４を形成することができる。また、水素化半導体膜に、フッ素、塩素等のハロゲンを添加してもよい。
また、ターゲットにシリコン、ゲルマニウム等の半導体ターゲットを用いて水素、または希ガスでスパッタリングして非晶質半導体を含む半導体膜２０４を形成することができる。
半導体膜２０４は、後のソース領域及びドレイン領域の形成プロセスにおいて、一部エッチングされる場合があるが、そのときに、半導体膜２０４の一部が残存する厚さで形成することが好ましい。代表的には、３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下の厚さで形成することが好ましい。薄膜トランジスタの印加電圧の高い（例えば１５Ｖ程度）半導体表示装置、代表的には液晶表示装置において、半導体膜２０４を厚く形成すると、ドレイン耐圧が高くなり、薄膜トランジスタに高い電圧が印加されても、薄膜トランジスタが劣化することを回避することができる。
半導体膜２０３の表面に、非晶質半導体、更には水素、窒素、またはハロゲンが添加された非晶質半導体を含む半導体膜２０４を形成することで、半導体膜２０３に含まれる微結晶粒の表面の自然酸化を防止することが可能である。特に、非晶質半導体と微結晶粒が接する領域では、局部応力により亀裂が入りやすい。この亀裂が酸素に触れると微結晶粒は酸化され、酸化珪素が形成される。しかしながら、半導体膜２０３の表面に半導体膜２０４を形成することで、微結晶粒の酸化を防ぐことができる。
また、半導体膜２０４は、非晶質半導体を用いて形成する、または、水素、若しくはハロゲンを含む非晶質半導体で形成するため、エネルギーギャップが半導体膜２０３に比べて大きく、また抵抗が高く、移動度が半導体膜２０３の１／５〜１／１０と低い。このため、後に形成される薄膜トランジスタにおいて、ソース領域及びドレイン領域と、半導体膜２０３との間に形成される半導体膜２０４は高抵抗領域として機能し、半導体膜２０３がチャネル形成領域として機能する。このため、薄膜トランジスタのオフ電流を低減することができる。当該薄膜トランジスタを半導体表示装置のスイッチング素子として用いた場合、半導体表示装置のコントラストを向上させることができる。
なお、半導体膜２０３を形成した後、プラズマＣＶＤ法により半導体膜２０４を３００℃〜４００℃の温度にて成膜することが好ましい。この成膜処理により水素が半導体膜２０３に供給され、半導体膜２０３を水素化したのと同等の効果が得られる。すなわち、半導体膜２０３上に半導体膜２０４を堆積することにより、半導体膜２０３に水素を拡散させて、ダングリングボンドの終端をすることができる。
一導電型を付与する不純物元素が添加された半導体膜２０５は、ｎチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、シリコンまたはゲルマニウムを含む堆積性気体にＰＨ３などの不純物元素を含む気体を加えれば良い。また、ｐチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、シリコンまたはゲルマニウムを含む堆積性気体にＢ２Ｈ６などの不純物元素を含む気体を加えれば良い。リンまたはボロンの濃度を１×１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３とすることで、後に形成される導電膜２０６ａ〜２０６ｃとオーミックコンタクトすることが可能であり、ソース領域及びドレイン領域として機能する。一導電型を付与する不純物元素が添加された半導体膜２０５は、微結晶半導体、または非晶質半導体で形成することができる。一導電型を付与する不純物元素が添加された半導体膜２０５は２ｎｍ以上５０ｎｍ以下の厚さで形成する。一導電型を付与する不純物元素が添加された半導体膜２０５の膜厚を、薄くすることでスループットを向上させることができる。
次に、図５（Ｃ）に示すように、半導体膜２０５上に導電膜を形成する。導電膜は、スパッタリング法、ＣＶＤ法、印刷法、液滴吐出法、蒸着法等を用いて形成する。本実施の形態で示す導電膜は、導電膜２０６ａ〜２０６ｃの３層が積層した構造を有し、導電膜２０６ａ、２０６ｃにモリブデン膜、導電膜２０６ｂにアルミニウム膜を用いた積層導電膜や、導電膜２０６ａ、２０６ｃにチタン膜、導電膜２０６ｂにアルミニウム膜を用いた積層導電膜である。導電膜２０６ａ〜２０６ｃは、スパッタリング法や真空蒸着法で形成する。
導電膜は、アルミニウム、銅、若しくは銅、シリコン、チタン、ネオジム、スカンジウム、モリブデンなどのマイグレーション防止元素、耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。また、一導電型を付与する不純物元素が添加された半導体膜２０５と接する側の膜を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。
次に、図６（Ａ）に示すように、導電膜２０６ｃ上にレジスト２０７を塗布する。レジスト２０７は、ポジ型レジストまたはネガ型レジストを用いることができる。本実施の形態では、ポジ型レジストを用いる。そして、多階調マスク２０８を用いてレジスト２０７を部分的に露光する。
多階調マスクとは、露光部分、中間露光部分、及び未露光部分を有し、３つのレベルで露光を行うことが可能なマスクであり、一度の露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、フォトマスクの枚数を削減することが可能である。
多階調マスクの代表例としては、グレートーンマスク、ハーフトーンマスクがある。グレートーンマスクは、透光性を有する基板及びその上に形成される遮光部並びに回折格子で構成される。遮光部においては、光の透過率が０％である。一方、回折格子はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御することができる。なお、回折格子は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。透光性を有する基板は、石英等の透光性を有する基板を用いることができる。遮光部及び回折格子は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。グレートーンマスクに露光光を照射した場合、遮光部においては、光の透過率は０％であり、遮光部及び回折格子が設けられていない領域では光の透過率は１００％である。また、回折格子においては、１０〜７０％の範囲で光の透過率を調整することが可能である。回折格子における光の透過率の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。
一方、ハーフトーンマスクは、透光性を有する基板及びその上に形成される半透過部並びに遮光部で構成される。半透過部は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。遮光部は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。ハーフトーンマスクに露光光を照射した場合、遮光部においては、光の透過率は０％であり、遮光部及び半透過部が設けられていない領域では光の透過率は１００％である。また、半透過部においては、１０〜７０％の範囲で光の透過率を調整することが可能である。半透過部に於ける光の透過率の調整は、半透過部の材料の選択により可能である。
多階調マスクを用いて露光した後、現像することで、図６（Ｂ）に示すように、膜厚の異なる領域を有するレジストマスク２０９を形成することができる。
次に、レジストマスク２０９により、半導体膜２０３、半導体膜２０４、一導電型を付与する不純物元素が添加された半導体膜２０５、及び導電膜２０６ａ〜２０６ｃをエッチングする。この結果、図７（Ａ）に示すように、半導体膜２０３、半導体膜２０４、一導電型を付与する不純物元素が添加された半導体膜２０５、及び導電膜２０６ａ〜２０６ｃを、所望の形状に加工することができる。なお、図７（Ａ）（レジストマスク２０９を除く。）は、図９の破線Ａ−Ａ’における断面図に相当する。
次に、レジストマスク２０９をアッシングする。この結果、レジストの面積が縮小し、厚さが薄くなる。このとき、膜厚の薄い領域のレジスト（導電膜２０１の一部と重畳する領域）は除去され、図７（Ｂ）に示すように、分離されたレジストマスク２１０を形成することができる。
次に、レジストマスク２１０を用いて、導電膜２０６ａ〜２０６ｃをさらにエッチングし、分離する。この結果、図７（Ｂ）に示すような、一対の導電膜２０６ａ〜２０６ｃを形成することができる。
次に図７（Ｃ）に示すように、レジストマスク２１０を用いて、一導電型を付与する不純物元素が添加された半導体膜２０５をエッチングして分離し、ソース領域及びドレイン領域として機能する一対の半導体膜２０５を形成する。なお、当該エッチング工程において、半導体膜２０４の一部もエッチングされ、半導体膜２０４には凹部が形成される。ソース領域及びドレイン領域として機能する一対の半導体膜２０５の形成と、半導体膜２０４の凹部の形成とを同一工程で行うことができる。半導体膜２０４の凹部の深さを半導体膜２０４の一番膜厚の厚い領域の１／２〜１／３とすることで、ソース領域及びドレイン領域の距離を広げることが可能であるため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。
本実施の形態では、レジストマスク２０９と比較して面積が縮小したレジストマスク２１０を用いて半導体膜２０４の一部をエッチングしたため、ソース領域及びドレイン領域として機能する一対の半導体膜２０５の外側に半導体膜２０４の一部が突出した形状となる。また、導電膜２０６ａ〜２０６ｃの端部と、ソース領域及びドレイン領域として機能する一対の半導体膜２０５の端部は一致せず、ずれており、導電膜２０６ａ〜２０６ｃの端部の外側に、一対の半導体膜２０５の端部が形成される。この後、レジストマスク２１０を除去する。
なお、図７（Ｃ）（レジストマスク２１０を除く。）は、図１０の破線Ａ−Ａ’における断面図に相当する。図１０に示すように、ソース領域及びドレイン領域として機能する一対の半導体膜２０５の端部は、導電膜２０６ａ〜２０６ｃの端部の外側に位置することが分かる。また、半導体膜２０４の端部は導電膜２０６ａ〜２０６ｃ及び一対の半導体膜２０５の端部の外側に位置する。また、導電膜２０６ａ〜２０６ｃの一方は導電膜２０６ａ〜２０６ｃの他方を囲む形状（具体的には、Ｕ字型、Ｃ字型）である。このため、キャリアが移動する領域の面積を増加させることが可能であるため、薄膜トランジスタの面積を抑えつつ電流量を増やすことが可能である。
次に、露出している半導体膜２０４にダメージが入らず、且つ該半導体膜２０４に対するエッチングレートが低い条件でドライエッチングしてもよい。この工程により、一対の半導体膜２０５間の半導体膜２０４上のエッチング残渣物、レジストマスクの残渣、及びレジストマスクの除去に用いる装置内の汚染源を除去することが可能であり、一対の半導体膜２０５間の絶縁を確実なものとすることができる。この結果、薄膜トランジスタのリーク電流を低減することが可能であり、オフ電流が小さく、耐圧の高い薄膜トランジスタを作製することが可能である。なお、エッチングガスには例えば塩素を含むガス、フッ素を含むガス等を用いればよい。
以上の工程により、チャネルエッチ型の薄膜トランジスタを形成することができる。
次に、図８（Ａ）に示すように、導電膜２０６ａ〜２０６ｃ、一対の半導体膜２０５、半導体膜２０４、半導体膜２０３、及びゲート絶縁膜２０２ｂ上に、保護絶縁膜２１１を形成する。保護絶縁膜２１１は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。また、保護絶縁膜２１１に窒化珪素膜を用いることで、半導体膜２０４中の酸素濃度を５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とすることができ、半導体膜２０４の酸化を防止することができる。
次に、図８（Ｂ）に示すように、保護絶縁膜２１１の一部をエッチングしてコンタクトホールを形成する。次に、当該コンタクトホールにおいて導電膜２０６ｃに接する画素電極２１２を形成する。本実施の形態では、画素電極２１２は、スパッタリング法によりＩＴＯを用いた膜を成膜した後、エッチング等により、所望の形状に加工することで形成することができる。なお、図８（Ｂ）は、図１１の破線Ａ−Ａ’における断面図に相当する。
画素電極２１２は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、ＩＴＯ、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、画素電極２１２として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
以上により、薄膜トランジスタ、及び当該薄膜トランジスタを有し、半導体表示装置に用いることが可能な素子基板を形成することができる。
次に、１枚のフォトマスクでコンタクトホールと容量素子を形成することが可能な工程について、以下に示す。
図８（Ａ）に示すように保護絶縁膜２１１を形成した後、図１２（Ａ）に示すように、保護絶縁膜２１１上に絶縁膜２２０を形成する。本実施の形態では、感光性の有機樹脂を用いて絶縁膜２２０を形成する。次に、多階調マスク２２１を用いて絶縁膜２２０を感光した後、現像して、図１２（Ｂ）に示すように、保護絶縁膜２１１のうち導電膜２０６ｃと重なる部分を選択的に露出する開口部２２２と、容量配線２２３上に凹部２２４を形成する。本実施の形態では、開口部２２２となる領域において絶縁膜２２０を光の透過率１００％で露光することが可能であり、また凹部２２４となる領域において絶縁膜２２０を光の透過率１０〜７０％で露光することが可能な多階調マスク２２１を用いる。
次に、凹部２２４及び開口部２２２を有する絶縁膜２２０をマスクとして用い、保護絶縁膜２１１をエッチングすることで、図１２（Ｂ）に示すように、導電膜２０６ｃを部分的に露出させる。
次に、凹部２２４及び開口部２２２を有する絶縁膜２２０の表面を全体的にエッチング（エッチバック）することで、凹部２２４及び開口部２２２を広げていく。そして、最終的には、図１３（Ａ）に示すように、より面積の広くなった開口部２２２と、凹部２２４が広がることで得られる開口部２２５とが、絶縁膜２２０に形成される。開口部２２５は、容量配線２２３と重なる領域に形成される。
この後、図１３（Ｂ）に示すように、画素電極２１２を導電膜２０６ｃに接するように形成すると共に、容量配線２２３、ゲート絶縁膜２０２ａ、２０２ｂ、保護絶縁膜２１１、及び画素電極２１２で構成される容量素子を形成することができる。
以上の工程により、一枚の多階調マスクによって、画素電極と配線として機能する導電膜２０６ｃとを接続するコンタクトホールを形成する共に、容量素子を形成することができる。
また、本実施の形態では、チャネルエッチ型の薄膜トランジスタを用いて示したが、チャネル保護型の薄膜トランジスタも、同様に形成することができる。具体的には、図５（Ｂ）に示すように、半導体膜２０３上に半導体膜２０４を形成する工程まで行う。次に、半導体膜２０４上であって、且つ導電膜２０１に重畳する領域にチャネル保護膜を形成する。チャネル保護膜は、窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜を成膜した後、フォトリソグラフィ工程により選択的にエッチングして形成することができる。または、ポリイミド、アクリル、またはシロキサンを含む組成物を吐出し焼成して形成することができる。
次に、一導電型を付与する不純物元素が添加された半導体膜２０５及び導電膜２０６ａ、２０６ｂ、２０６ｃを順に形成する。そして、フォトリソグラフィ工程により形成したレジストマスクを用いて、導電膜２０６ａ、２０６ｂ、２０６ｃ、一導電型を付与する不純物元素が添加された半導体膜２０５、半導体膜２０４、半導体膜２０３をエッチングする。このエッチングにより、導電膜２０６ａ、２０６ｂ、２０６ｃは分離した一対の導電膜２０６ａ、２０６ｂ、２０６ｃとなり、また半導体膜２０５は分離した一対の半導体膜２０５となる。またこのエッチングにより、半導体膜２０４、半導体膜２０３も島状のパターンに形成される。
以上の工程によりチャネル保護型の薄膜トランジスタを形成することができる。
また、図５（Ａ）に示す薄膜トランジスタのゲート絶縁膜２０２ａ、２０２ｂの代わりに、３層のゲート絶縁膜を形成してもよい。３層目のゲート絶縁膜としては、厚さ１ｎｍ〜５ｎｍ程度の窒化珪素膜または窒化酸化珪素膜を形成することができる。３層目のゲート絶縁膜として形成する厚さ１ｎｍ〜５ｎｍ程度の窒化珪素膜または窒化酸化珪素膜の形成方法としては、プラズマＣＶＤ法で形成することができる。また、ゲート絶縁膜２０２ｂに対し、高密度プラズマを用いて窒化処理して、ゲート絶縁膜２０２ｂの表面に窒素珪素層を形成することができる。高密度プラズマを用いて窒化処理を行うことで、より高い濃度の窒素を含有する窒化珪素層を得ることも可能である。高密度プラズマは、高い周波数のマイクロ波、たとえば２．４５ＧＨｚを使うことによって生成される。低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、従来のプラズマ処理に比べプラズマダメージが少なく欠陥が少ない層を形成することができる。また、ゲート絶縁膜２０２ｂの表面の粗さが小さくできるため、キャリア移動度を大きくすることができる。
また、ゲート絶縁膜２０２ａ、２０２ｂを形成した後、成膜装置の反応室内にシリコンまたはゲルマニウムを含む堆積性ガスを流し、反応室内に残存するゲート絶縁膜２０２ａ、２０２ｂの原料ガス、特に酸素、窒素を含むガスを除去することが好ましい。当該工程により、反応室内の酸素濃度、窒素濃度を低減することが可能であり、後に形成する微結晶半導体膜の酸素濃度、窒素濃度を低減することが可能である。この結果、欠陥の少ない微結晶半導体膜を形成することができる。
（実施の形態３）
本実施の形態では、本発明の薄膜トランジスタをスイッチング素子として用いた、液晶表示装置の構成について説明する。
図１４に、本発明の液晶表示装置の断面図を一例として示す。図１４に示す薄膜トランジスタ１４０１は、絶縁表面上に形成された導電膜１４０２と、導電膜１４０２を覆うように形成されたゲート絶縁膜１４０３ａ、１４０３ｂと、ゲート絶縁膜１４０３ａ、１４０３ｂを間に挟んで導電膜１４０２と重なるように形成された、微結晶半導体を含む半導体膜１４０４と、半導体膜１４０４上に形成された非晶質半導体を含む半導体膜１４０５と、半導体膜１４０５上に形成された、ソース領域またはドレイン領域として機能する一対の半導体膜１４０６とを有する。
一対の半導体膜１４０６上には、配線として機能する一対の導電膜１４０７が形成されている。そして、薄膜トランジスタ１４０１及び導電膜１４０７を覆うように、保護絶縁膜１４０８、絶縁膜１４０９が積層するように順に形成されている。保護絶縁膜１４０８、絶縁膜１４０９の一部には開口部が設けられており、該開口部において導電膜１４０７の一つと接するように、画素電極１４１０が形成されている。
また、絶縁膜１４０９上には、液晶素子のセルギャップを制御するためのスペーサ１４１７が形成されている。スペーサ１４１７は絶縁膜を所望の形状にエッチングすることで形成することが可能であるが、フィラーを絶縁膜１４０９上に分散させることでセルギャップを制御するようにしても良い。
そして、画素電極１４１０上には、配向膜１４１１が形成されている。配向膜１４１１は、例えば絶縁膜にラビング処理を施すことで、形成することができる。また画素電極１４１０と対峙する位置には、対向電極１４１３が設けられており、対向電極１４１３の画素電極１４１０に近い側には配向膜１４１４が形成されている。そして、画素電極１４１０と、対向電極１４１３の間においてシール材１４１６に囲まれた領域には、液晶１４１５が設けられている。なおシール材１４１６にはフィラーが混入されていても良い。
画素電極１４１０と対向電極１４１３は、例えば酸化珪素を含む酸化インジウムスズ（ＩＴＳＯ）、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などを用いることができる。なお、本実施の形態では、画素電極１４１０及び対向電極１４１３に光を透過する導電膜を用い、透過型の液晶素子を作製する例を示すが、本発明はこの構成に限定されない。本発明の液晶表示装置は、半透過型または反射型であっても良い。
また、カラーフィルタが図１４に示した液晶表示装置に設けられていても良い。
なお、本実施の形態では、液晶表示装置として、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）型を示したが、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型、ＯＣＢ（ｏｐｔｉｃａｌｌｙ ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）型、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）型等の、その他の液晶表示装置にも、本発明の薄膜トランジスタを用いることができる。
本発明の液晶表示装置は、移動度及びオン電流が高く、なおかつ信頼性の高い薄膜トランジスタを用いているため、コントラスト及び視認性が高い。
本実施例では、本発明の半導体表示装置の一実施例について説明する。
図１５（Ａ）、図１５（Ｂ）に、チップ状のＩＣ（ＩＣチップ）が表示パネルに実装された半導体表示装置の斜視図を示す。
図１５（Ａ）に示す表示パネルは、基板６００１と基板６００６の間に画素部６００２と、走査線駆動回路６００３とが形成されている。そして、ＩＣチップ６００４に形成された信号線駆動回路が、基板６００１に実装されている。具体的には、ＩＣチップ６００４に形成された信号線駆動回路が、基板６００１に貼り合わされ、画素部６００２と電気的に接続されている。また６００５はＦＰＣであり、画素部６００２と、走査線駆動回路６００３と、ＩＣチップ６００４に形成された信号線駆動回路とに、それぞれ電力、各種信号等が、ＦＰＣ６００５を介して供給される。
図１５（Ｂ）に示す表示パネルは、基板６１０１と基板６０１６の間に画素部６１０２と、走査線駆動回路６１０３とが形成されている。そして、ＩＣチップ６１０４に形成された信号線駆動回路が、基板６１０１に実装されたＦＰＣ６１０５に更に実装されている。画素部６１０２と、走査線駆動回路６１０３と、ＩＣチップ６１０４に形成された信号線駆動回路とに、それぞれ電力、各種信号等が、ＦＰＣ６１０５を介して供給される。
ＩＣチップの実装方法は、特に限定されるものではなく、公知のＣＯＧ方法やワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。またＩＣチップを実装する位置は、電気的な接続が可能であるならば、図１５（Ａ）、（Ｂ）に示した位置に限定されない。また、図１５（Ａ）、（Ｂ）では信号線駆動回路のみをＩＣチップで形成した例について示したが、走査線駆動回路をＩＣチップで形成しても良いし、またコントローラ、ＣＰＵ、メモリ等をＩＣチップで形成し、実装するようにしても良い。また、信号線駆動回路や走査線駆動回路全体をＩＣチップで形成するのではなく、各駆動回路を構成している回路の一部だけを、ＩＣチップで形成するようにしても良い。
なお、駆動回路などの集積回路を別途ＩＣチップで形成して実装することで、全ての回路を画素部と同じ基板上に形成する場合に比べて、歩留まりを高めることができ、また各回路の特性に合わせたプロセスの最適化を容易に行なうことができる。
本実施例は、上記実施の形態と組み合わせて実施することが可能である。
本実施例では、本発明の液晶表示装置における、液晶パネルと光源の配置について説明する。
図１６は、本発明の液晶表示装置の構造を示す斜視図の一例である。図１６に示す液晶表示装置は、一対の基板間に液晶素子が形成された液晶パネル１６０１と、第１の拡散板１６０２と、プリズムシート１６０３と、第２の拡散板１６０４と、導光板１６０５と、反射板１６０６と、光源１６０７と、回路基板１６０８とを有している。
液晶パネル１６０１と、第１の拡散板１６０２と、プリズムシート１６０３と、第２の拡散板１６０４と、導光板１６０５と、反射板１６０６とは、順に積層されている。光源１６０７は導光板１６０５の端部に設けられており、導光板１６０５内部に拡散された光源１６０７からの光は、第１の拡散板１６０２、プリズムシート１６０３及び第２の拡散板１６０４によって、均一に液晶パネル１６０１に照射される。
なお、本実施例では、第１の拡散板１６０２と第２の拡散板１６０４とを用いているが、拡散板の数はこれに限定されず、単数であっても３以上であっても良い。そして、拡散板は導光板１６０５と液晶パネル１６０１の間に設けられていれば良い。よって、プリズムシート１６０３よりも液晶パネル１６０１に近い側にのみ拡散板が設けられていても良いし、プリズムシート１６０３よりも導光板１６０５に近い側にのみ拡散板が設けられていても良い。
またプリズムシート１６０３は、図１６に示した断面が鋸歯状の形状に限定されず、導光板１６０５からの光を液晶パネル１６０１側に集光できる形状を有していれば良い。
回路基板１６０８には、液晶パネル１６０１に入力される各種信号を生成する回路、またはこれら信号に処理を施す回路などが設けられている。そして図１６では、回路基板１６０８と液晶パネル１６０１とが、ＦＰＣ１６０９（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）を介して接続されている。なお、上記回路は、ＣＯＧ（Ｃｈｉｐ ＯＮ Ｇｌａｓｓ）法を用いて液晶パネル１６０１に接続されていても良いし、上記回路の一部がＦＰＣ１６０９にＣＯＦ（Ｃｈｉｐ ＯＮ Ｆｉｌｍ）法を用いて接続されていても良い。
図１６では、光源１６０７の駆動を制御する各種回路が回路基板１６０８に設けられており、該回路と光源１６０７とがＦＰＣ１６１０を介して接続されている例を示している。ただし、上記光源１６０７の駆動を制御する各種回路は液晶パネル１６０１に形成されていても良く、この場合は液晶パネル１６０１と光源１６０７とがＦＰＣなどにより接続されるようにする。
なお、図１６は、液晶パネル１６０１の端部に光源１６０７を配置するエッジライト型の光源を例示しているが、本発明の液晶表示装置は光源１６０７が液晶パネル１６０１の直下に配置される直下型であっても良い。
本実施例は、上記実施の形態または上記実施例と適宜組み合わせて実施することができる。
本発明の半導体装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機または電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）などが挙げられる。これら電子機器の具体例を図１７（Ａ）〜（Ｃ）に示す。
図１７（Ａ）は携帯電話であり、本体２１０１、表示部２１０２、音声入力部２１０３、音声出力部２１０４、操作キー２１０５を有する。表示部２１０２に本発明の半導体装置を用いることで、信頼性が高く、なおかつコントラスト及び視認性の高い携帯電話が得られる。
図１７（Ｂ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９、接眼部２６１０等を有する。表示部２６０２に本発明の半導体装置を用いることで、信頼性が高く、なおかつコントラスト及び視認性の高いビデオカメラが得られる。
図１７（Ｃ）は映像表示装置であり、筐体２４０１、表示部２４０２、スピーカー部２４０３等を有する。表示部２４０２に本発明の半導体装置を用いることで、信頼性が高く、なおかつコントラスト及び視認性の高い映像表示装置が得られる。なお、映像表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの、映像を表示するための全ての映像表示装置が含まれる。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
本実施例は、上記実施の形態または上記実施例と適宜組み合わせて実施することができる。
本発明の薄膜トランジスタの断面図。 本発明の薄膜トランジスタの断面図。 微結晶半導体を含む半導体膜のバンド構造を示す図。 計算により算出した、逆スタガ型の薄膜トランジスタの、ゲート電圧ＶＧと電流ＩＤ及び移動度μの関係を示す図。 本発明の薄膜トランジスタの作製方法を示す図。 本発明の薄膜トランジスタの作製方法を示す図。 本発明の薄膜トランジスタの作製方法を示す図。 本発明の薄膜トランジスタの作製方法を示す図。 本発明の薄膜トランジスタの作製方法を示す図。 本発明の薄膜トランジスタの作製方法を示す図。 本発明の薄膜トランジスタの作製方法を示す図。 本発明の薄膜トランジスタを有する半導体装置の作製方法を示す図。 本発明の薄膜トランジスタを有する半導体装置の作製方法を示す図。 本発明の液晶表示装置の断面図。 本発明の半導体表示装置の一実施例を示す斜視図。 本発明の液晶表示装置の構造を示す斜視図。 本発明の半導体装置を用いた電子機器の図。
符号の説明
１０１ 導電膜
１０２ ゲート絶縁膜
１０３ 半導体膜
１０４ 半導体膜
１０５ 半導体層
１０６ 破線
１０７ 層
１０８ 半導体層
１０９ 半導体層
１１０ チャネル保護膜
１１１ 導電膜
１３０ 実線
１３１ 実線
１３２ 実線
２００ 基板
２０１ 導電膜
２０２ａ ゲート絶縁膜
２０２ｂ ゲート絶縁膜
２０３ 半導体膜
２０３ａ 半導体層
２０３ｂ 半導体層
２０４ 半導体膜
２０５ 半導体膜
２０６ａ 導電膜
２０６ｂ 導電膜
２０６ｃ 導電膜
２０７ レジスト
２０８ 多階調マスク
２０９ レジストマスク
２１０ レジストマスク
２１１ 保護絶縁膜
２１２ 画素電極
２２０ 絶縁膜
２２１ 多階調マスク
２２２ 開口部
２２３ 容量配線
２２４ 凹部
２２５ 開口部
１４０１ 薄膜トランジスタ
１４０２ 導電膜
１４０３ａ ゲート絶縁膜
１４０３ｂ ゲート絶縁膜
１４０４ 半導体膜
１４０５ 半導体膜
１４０６ 半導体膜
１４０７ 導電膜
１４０８ 保護絶縁膜
１４０９ 絶縁膜
１４１０ 画素電極
１４１１ 配向膜
１４１３ 対向電極
１４１４ 配向膜
１４１５ 液晶
１４１６ シール材
１４１７ スペーサ
１６０１ 液晶パネル
１６０２ 拡散板
１６０３ プリズムシート
１６０４ 拡散板
１６０５ 導光板
１６０６ 反射板
１６０７ 光源
１６０８ 回路基板
１６０９ ＦＰＣ
１６１０ ＦＰＣ
２１０１ 本体
２１０２ 表示部
２１０３ 音声入力部
２１０４ 音声出力部
２１０５ 操作キー
２４０１ 筐体
２４０２ 表示部
２４０３ スピーカー部
２６０１ 本体
２６０２ 表示部
２６０３ 筐体
２６０４ 外部接続ポート
２６０５ リモコン受信部
２６０６ 受像部
２６０７ バッテリー
２６０８ 音声入力部
２６０９ 操作キー
２６１０ 接眼部
６００１ 基板
６００２ 画素部
６００３ 走査線駆動回路
６００４ ＩＣチップ
６００５ ＦＰＣ
６００６ 基板
６０１６ 基板
６１０１ 基板
６１０２ 画素部
６１０３ 走査線駆動回路
６１０４ ＩＣチップ
６１０５ ＦＰＣ

Claims (3)

  1. 絶縁表面上方の導電層と、
    前記導電層上方のゲート絶縁層と、
    前記ゲート絶縁層上方の、前記導電層と重なる第１の半導体層と、
    前記第１の半導体層上方の、第１の不純物元素を有する一対の第２の半導体層と、を有し、
    前記第１の半導体層は、第３の半導体層と、前記第３の半導体層と前記第２の半導体層との間の第４の半導体層と、を有し
    前記第３の半導体層は、微結晶半導体を有し、
    前記第４の半導体層は、微結晶半導体及び非晶質半導体を有し、
    前記第３の半導体層は、前記ゲート絶縁層と離隔し、かつ、前記第１の不純物元素と同じ導電型を付与する第２の不純物元素を有する層を有し、
    前記第３の半導体層が有する微結晶半導体は、前記第４の半導体層が有する微結晶半導体よりも多いことを特徴とする半導体装置。
  2. 絶縁表面上方の導電層と、
    前記導電層上方のゲート絶縁層と、
    前記ゲート絶縁層上方の、前記導電層と重なる第１の半導体層と、
    前記第１の半導体層上方の、第１の不純物元素を有する一対の第２の半導体層と、を有し、
    前記第１の半導体層は、微結晶半導体を有し、
    前記第１の半導体層は、前記ゲート絶縁層及び前記第２の半導体層と離隔し、かつ、前記第１の不純物元素と同じ導電型を付与する第２の不純物元素を有する層を有し、
    前記第１の半導体層の一部は、前記第２の半導体層の外側に突出していることを特徴とする半導体装置。
  3. 絶縁表面上方の導電層と、
    前記導電層上方のゲート絶縁層と、
    前記ゲート絶縁層上方の、前記導電層と重なる第１の半導体層と、
    前記第１の半導体層上方の、第１の不純物元素を有する一対の第２の半導体層と、を有し、
    前記第１の半導体層は、第３の半導体層と、前記第３の半導体層と前記第２の半導体層との間の第４の半導体層と、を有し
    前記第３の半導体層は、微結晶半導体を有し、
    前記第４の半導体層は、非晶質半導体を有し、
    前記第３の半導体層は、前記ゲート絶縁層と離隔し、かつ、前記第１の不純物元素と同じ導電型を付与する第２の不純物元素を有する層を有し、
    前記第１の半導体層の一部は、前記第２の半導体層の外側に突出していることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
JPS5892217A (ja) 1981-11-28 1983-06-01 Semiconductor Energy Lab Co Ltd 半導体装置作製方法
JPS60160170A (ja) 1984-01-31 1985-08-21 Seiko Instr & Electronics Ltd 薄膜トランジスタ
JPS6267872A (ja) 1985-09-20 1987-03-27 Toshiba Corp 非晶質シリコン薄膜トランジスタ
JPS63258072A (ja) 1987-04-15 1988-10-25 Nec Corp 電界効果トランジスタ
JP2650946B2 (ja) * 1988-03-04 1997-09-10 株式会社日立製作所 薄膜電界効果素子
KR950013784B1 (ko) 1990-11-20 1995-11-16 가부시키가이샤 한도오따이 에네루기 겐큐쇼 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터
JP2791422B2 (ja) 1990-12-25 1998-08-27 株式会社 半導体エネルギー研究所 電気光学装置およびその作製方法
US7115902B1 (en) 1990-11-20 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US5849601A (en) 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US5514879A (en) 1990-11-20 1996-05-07 Semiconductor Energy Laboratory Co., Ltd. Gate insulated field effect transistors and method of manufacturing the same
US7098479B1 (en) 1990-12-25 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7576360B2 (en) 1990-12-25 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device which comprises thin film transistors and method for manufacturing the same
JPH05226656A (ja) * 1992-02-13 1993-09-03 Hitachi Ltd 薄膜半導体装置及びその製造方法
JPH06326312A (ja) 1993-05-14 1994-11-25 Toshiba Corp アクティブマトリクス型表示装置
JPH07263698A (ja) * 1994-03-17 1995-10-13 Hitachi Ltd 薄膜トランジスタ及びその製造方法
JPH08201851A (ja) * 1995-01-31 1996-08-09 Sharp Corp アクティブマトリクス基板
KR100257158B1 (ko) 1997-06-30 2000-05-15 김영환 박막 트랜지스터 및 그의 제조 방법
JPH11177094A (ja) * 1997-12-08 1999-07-02 Advanced Display Inc 半導体薄膜トランジスタおよび該半導体薄膜トランジスタを含む半導体薄膜トランジスタアレイ基板
TW508830B (en) * 2001-08-28 2002-11-01 Hannstar Display Corp Thin film transistor structure having four procedures of mask processing and the manufacturing method
CN1265446C (zh) * 2003-01-09 2006-07-19 友达光电股份有限公司 一种薄膜晶体管的制作方法
JP4748954B2 (ja) 2003-07-14 2011-08-17 株式会社半導体エネルギー研究所 液晶表示装置
JP2005053212A (ja) 2003-07-18 2005-03-03 Seiko Epson Corp 液体収容体
US7205171B2 (en) 2004-02-11 2007-04-17 Au Optronics Corporation Thin film transistor and manufacturing method thereof including a lightly doped channel
JP4299717B2 (ja) * 2004-04-14 2009-07-22 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタとその製造方法
JP2005322845A (ja) * 2004-05-11 2005-11-17 Sekisui Chem Co Ltd 半導体デバイスと、その製造装置、および製造方法
TWI234288B (en) * 2004-07-27 2005-06-11 Au Optronics Corp Method for fabricating a thin film transistor and related circuits
US7576359B2 (en) * 2005-08-12 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
KR101298940B1 (ko) * 2005-08-23 2013-08-22 주식회사 동진쎄미켐 포토레지스트 조성물 및 이를 이용한 박막 트랜지스터기판의 제조방법
KR101277606B1 (ko) * 2006-03-22 2013-06-21 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
TW200837956A (en) * 2007-03-14 2008-09-16 Chunghwa Picture Tubes Ltd Thin film transistor
KR101484297B1 (ko) * 2007-08-31 2015-01-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 표시장치의 제작방법
KR101455304B1 (ko) * 2007-10-05 2014-11-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막트랜지스터, 및 박막트랜지스터를 가지는 표시장치, 및그들의 제작방법
US20090090915A1 (en) * 2007-10-05 2009-04-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, display device having thin film transistor, and method for manufacturing the same
JP5395415B2 (ja) * 2007-12-03 2014-01-22 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
US7968880B2 (en) * 2008-03-01 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and display device

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