JP4764115B2 - 半導体集積回路 - Google Patents
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Description
図1は、本発明の第1の実施形態に係るアンチヒューズ記憶回路の回路図である。このアンチヒューズ記憶回路は半導体集積回路に設けられている。このアンチヒューズ記憶回路では、1ビットの情報を記憶するために複数個(本例では2個)のアンチヒューズ素子を用いている。
プログラム電圧発生回路13の出力端と読み出し電圧発生回路14の出力端はノードVBPに共通に接続されており、両者の電圧分離は以下のように行われる。
±2σ→(1/20) 95.4%
±3σ→(1/400) 99.7%
ここで、電流が流れない状態(“0”状態)と流れる状態(“1”状態)を明確に区別したいので、-3σが正規分布の中心から十分に離れている状況を実現させたい。
Xt(μA)=X(μA)×N ……(1)
となり、標準偏差σtを求めると、
σt2=σt02+σt12+ … … +σt(N-1)2 ……(2)
σt=√N×σ(μA)
となる。
I=100μA±3×30μA
I<10μA または I>190μA
となる。ここでは、“0”と“1”の分離を考えているので、I>190μAの領域は“1”と認識されるベスト条件側であるので、実際は1.5%が不良として認識されてしまう。
I=200μA±3×42μA
I<74μA または I>326μA
となる。つまり、センスアンプ回路の閾値電流10μAに対して64μAもマージンがあることになる。上記とは逆に、10μA以上に含まれるのは、標準偏差で考えると
(200μA−10μA)/42μA=4.5σ
となる。つまり、2個のアンチヒューズ素子を使った場合は、4.5σまでを良品として使うことができる。因みに、±3.0σは約67000PPMであるのに対して、±4.5σは約2000PPMの発生確率になるので、不良率の発生が如何に低くなるかが統計学的にも明確である。
360μm(W方向)×290μm(H方向)=104,400μm2
制御部52の面積:
360μm(W)×30μm(H)=10,800μm2
アンチヒューズ素子を1つ使った場合の1bit記憶回路
5.0μm(W)×30μm(H)×64bit=10,800μm2
アンチヒューズ素子を1つ使った場合の64bit記憶回路
=104,400μm2+10,800μm2+10,800μm2=126,000μm2
とする。
5.0μm(W)×40μm(H)×64bit×2=25,600μm2
アンチヒューズ素子を2つ使った場合の64bit記憶回路=140,800μm2
であり、アンチヒューズ素子を1つ使った場合の64bitアンチヒューズ 記憶回路に対する面積の増加は11.8%である。また、
アンチヒューズ素子を1つ使った場合の1Kbit記憶回路=268,800μm2
アンチヒューズ素子を2つ使った場合の1Kbit記憶回路=524,800μm2
であり、アンチヒューズ素子を2つ使った場合の1Kbitアンチヒューズ 記憶回路に対する面積の増加は95.2%である。
前述した第1の実施形態において、必要に応じて、2つのアンチヒューズ素子11、12のゲート同士の共通接続ノードに外部からプログラム電圧または読み出し電圧を供給し、アンチヒューズ記憶回路の動作を外部からモニタするために、図1中に示すように、アンチヒューズ素子11、12のゲート共通接続ノードVBPに外部パッド(PAD)19を接続してもよい。
前述した第1の実施形態では、半導体集積回路にプログラム電圧発生回路および読み出し電圧発生回路を搭載する場合について説明した。これに対し、第2の実施形態では、プログラム電圧発生回路および読み出し電圧発生回路を省略し、電圧印加用およびモニタ用に外部パッドを付け、外部テスタでプログラム電圧並びに読み出し電圧を発生させて外部パッドに直接に供給する。ただし、外部パッドにプログラム電圧(高電圧)を供給する場合、静電サージ破壊の保護対策などを行う必要がある。
第1の実施形態では、2つのプログラム選択用のトランジスタの各一端相互間にスイッチ素子を接続し、スイッチ素子の一端のノードにセンスアンプ回路を接続する場合を説明した。しかし、上記スイッチ素子を省略し、センスアンプ回路の接続位置を変更するようにしてもよい。
第1の実施形態では、プログラム時に2つのアンチヒューズ素子11、12にストレスが個別にかかるように、プログラム選択用のNMOSトランジスタ151、152で電圧分離を行っている。これに対して、第4の実施形態では、複数のアンチヒューズ素子が行列状に配置されたヒューズアレイにおいて、プログラム時に各アンチヒューズ素子を個別に選択してストレスをかけるように工夫したものである。
Claims (5)
- 各一端が共通に接続された第1および第2のアンチヒューズ素子と、
前記第1および第2のアンチヒューズ素子に対するプログラム動作期間にプログラム電圧を発生し、前記第1および第2のアンチヒューズ素子の共通接続ノードにプログラム電圧を供給するプログラム電圧発生回路と、
前記第1および第2のアンチヒューズ素子に対するデータ読み出し動作期間に読み出し電圧を発生し、前記第1および第2のアンチヒューズ素子の共通接続ノードに読み出し電圧を供給する読み出し電圧発生回路と、
前記第1のアンチヒューズ素子の他端と基準電位ノードとの間に接続され、プログラム時に第1の選択信号によりオン状態にされるプログラム選択用の第1のトランジスタと、
前記第2のアンチヒューズ素子の他端と前記基準電位ノードとの間に挿入接続され、プログラム時に第2の選択信号によりオン状態にされるプログラム選択用の第2のトランジスタと、
前記第1および第2のトランジスタの各一端相互間に接続され、プログラム時にオフ状態にされ、読み出し時にオン状態にされるスイッチ素子と、
前記スイッチ素子の一端に入力端が接続され、前記第1および第2のアンチヒューズ素子からの読み出しデータを検知するセンスアンプ回路
とを具備することを特徴とする半導体集積回路。 - 前記第1のアンチヒューズ素子の他端と前記第1のトランジスタとの間に接続された降圧用の第3のトランジスタと、
前記第2のアンチヒューズ素子の他端と前記第2のトランジスタとの間に接続された降圧用の第4のトランジスタと、
前記第1のアンチヒューズ素子のプログラム時には前記第3のトランジスタをオン状態にし、前記第2のアンチヒューズ素子のプログラム時には前記第4のトランジスタをオン状態にし、読み出し時には、前記第3および第4のトランジスタを同時にオン状態にする駆動回路
とをさらに具備することを特徴とする請求項1記載の半導体集積回路。 - 各一端が共通に接続された第1および第2のアンチヒューズ素子と、
前記第1および第2のアンチヒューズ素子に対するプログラム動作期間にプログラム電圧を発生し、前記第1および第2のアンチヒューズ素子の共通接続ノードにプログラム電圧を供給するプログラム電圧発生回路と、
前記第1および第2のアンチヒューズ素子に対するデータ読み出し動作期間に読み出し電圧を発生し、前記第1および第2のアンチヒューズ素子の共通接続ノードに読み出し電圧を供給する読み出し電圧発生回路と、
前記第1のアンチヒューズ素子の他端とセンスノードとの間に接続され、プログラム時に第1の選択信号によりオン状態にされ、データ読み出し時にオン状態にされるプログラム選択用の第1のトランジスタと、
前記第2のアンチヒューズ素子の他端と前記センスノードとの間に接続され、プログラム時に第2の選択信号によりオン状態にされ、データ読み出し時にオン状態にされるプログラム選択用の第2のトランジスタと、
前記センスノードに入力端が接続され、プログラム時に前記入力端が基準電位に設定され、データ読み出し時に前記第1および第2のアンチヒューズ素子からの読み出しデータを検知するセンスアンプ回路
とを具備することを特徴とする半導体集積回路。 - 複数のアンチヒューズ素子と降圧用のトランジスタとが直列接続された単位回路が行列状に配置され、各アンチヒューズ素子の一端が共通に接続され、同一列、かつ、2行の2つの単位回路で1ビットの情報を記憶する記憶回路をなすアレイと、
前記アンチヒューズ素子に対するプログラム動作期間にプログラム電圧を発生し、前記各アンチヒューズ素子の共通接続ノードにプログラム電圧を供給するプログラム電圧発生回路と、
前記アンチヒューズ素子に対するデータ読み出し動作期間に読み出し電圧を発生し、前記各アンチヒューズ素子の共通接続ノードに読み出し電圧を供給する読み出し電圧発生回路と、
前記アレイの各行に対応して設けられ、同一行の単位回路の降圧用の各トランジスタのゲートに共通に接続された複数のワード線と、
前記アレイの各列に対応して設けられ、同一列の単位回路の降圧用の各トランジスタの一端に共通に接続された複数のビット線と、
前記単位回路の降圧用のトランジスタをプログラムモード信号、読み出しモード信号、アドレス信号に基づいて選択的に駆動し、プログラム時に選択された単位回路内の2つの降圧用のトランジスタを順番にオン状態にし、読み出し時に選択された単位回路内の2つの降圧用のトランジスタを同時にオン状態にするワード線駆動回路と、
前記各ビット線に対応して各入力端が接続され、プログラム時に入力端が基準電位に設定され、アドレス信号により生成されるセンスアンプ活性化信号により選択的に駆動され、データ読み出し時に前記アンチヒューズ素子からの読み出しデータを検知する複数のセンスアンプ回路
とを具備することを特徴とする半導体集積回路。 - 前記プログラム電圧発生回路の出力端および読み出し電圧発生回路の出力端に接続された外部パッドをさらに具備することを特徴とする請求項1乃至4のいずれか1項に記載の半導体集積回路。
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