JP5588409B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。

半導体装置の製造過程において、半導体基板のダイシングラインで囲まれた矩形状領域に半導体素子を形成した後に、半導体基板はダイシングラインに沿ってチップに分割される。

半導体基板をチップに分割する方法には、大別してブレードダイシングと、レーザダイシングがある。

ブレードダイシングとは、ダイヤモンドブレートを用いて半導体基板を機械的に切断する方法である。そのため、チッピングの発生が避けられないこと、ブレードとチップ端までの距離にマージンが必要でダイシングラインの幅が大きくなるなどの問題がある。

レーザダイシングとは、レーザを半導体基板の表面に照射してアブレーションにより半導体基板の表面に溝を形成し、その溝を起点とするブレーキングにより分離する方法、レーザを半導体基板の内部に照射して半導体基板の内部に加工変質層を形成し、その加工変質層を起点とするブレーキングにより分離する方法である。

そのため、ブレードダイシング法に比べて、チッピングおよびダイシングラインの幅を少なくすることができる。

然しながら、いずれの方法においても、分割されたチップの側面には分割時の歪が残留している。そのため、モールドする樹脂の応力を受けて半導体装置の信頼性が低下する恐れがある。チップ側面の残留歪を除去するための工程を追加することが必要になる等の問題がある

特開２００７−２７３９９３号公報

本発明は、チップ分割時の残留歪みが少ない半導体装置およびその製造方法を提供する。

一つの実施形態によれば、半導体装置の製造方法では、対向する第１の面と第２の面を有する半導体基板の前記第１の面に、円柱状のトレンチをダイシングラインに沿って形成する。前記半導体基板を熱処理し、前記円柱状のトレンチの回りの前記半導体基板材のマイグレーションにより、前記半導体基板の内部に中空部を形成する。前記中空部が形成された前記半導体基板の前記第１の面であって、前記ダイシングラインで囲まれた矩形状領域に半導体素子を形成する。前記半導体素子が形成された前記半導体基板を、前記第２の面側から所定の厚さになるまで除去する。前記中空部を起点として、前記ダイシングラインに沿って前記半導体素子が形成された前記半導体基板をチップに分割する。

別の実施形態によれば、半導体装置では、半導体基板は対向する第１および第２の面と前記第１および第２の面と略直交し、ダイシングラインに沿った側面を有し、前記側面に複数の溝が設けられている。半導体素子が前記半導体基板の前記第１の面であって、前記溝とオーバラップしない領域に設けられている。保護膜が前記半導体基板の前記第１の面に前記半導体素子を覆うように設けられている。前記複数の溝は、前記第１の面から前記第２の面に向かって周期的に配列され、且つ、前記ダイシングラインに沿って延在している。

実施例１に係る半導体装置を示す図。 実施例１に係る半導体装置の製造工程を順に示す断面図。 実施例１に係る半導体装置の製造工程を順に示す断面図。 実施例１に係る半導体装置の製造工程を順に示す断面図。 実施例１に係る半導体装置の製造工程を順に示す断面図。 実施例１に係る半導体装置の製造工程を順に示す断面図。 実施例２に係る半導体装置を示す図。 実施例２に係る半導体装置の製造工程を順に示す断面図。 実施例２に係る半導体装置の製造工程を順に示す断面図。 実施例２に係る半導体装置の製造工程を順に示す断面図。

以下、本発明の実施例について図面を参照しながら説明する。

本実施例について、図１乃至図６を参照して説明する。図１は本実施例の半導体装置を示す図で、図１（ａ）のその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図１（ｃ）は図１（ａ）の要部を拡大して示す平面図である。図２乃至図６は半導体装置の製造工程を順に示す断面図である。

図１に示すように、本実施例の半導体装置１０では、半導体基板１１は対向する第１の面１１ａと第２の面１１ｂを有するシリコン基板である。半導体基板１１は、例えばＮ型で、面方位が（１００）、直径が２００ｍｍである。

半導体基板１１の第１の面１１ａには、複数の半導体素子１２、例えばサイズが数ｍｍの集積回路（ＬＳＩ）が設けられている。

半導体素子１２は、ノッチ１３の切れ込み方向に直交するＸ方向にピッチＰ１で配列され、Ｘ方向に直交するＹ方向にピッチＰ２で配列されている。Ｘ方向に隣り合う半導体素子１２の間が、Ｘ方向にピッチＰ１で配列されたダイシングライン１４である。同様に、Ｙ方向に隣り合う半導体素子１２の間が、Ｙ方向にピッチＰ２で配列されたダイシングライン１５である。

即ち、ダイシングライン１４、１５は、幅がＷ１で、半導体基板１１の第１の面１１ａに格子状に設けられている。半導体素子１２は、ダイシングライン１４、１５で囲まれた矩形状領域に設けられている。

ここで、Ｘ方向およびＹ方向は、シリコンの劈開面である（０１−１）面および（０１１）面に垂直な方向である。

半導体基板１１のダイシングライン１４、１５に対応して、半導体基板１１の内部に複数の中空部１６が設けられている。中空部１６は厚さがＨ１、幅がＷ２の平行平板状で、半導体基板１１と平行な方向（Ｘ方向およびＹ方向）にダイシングライン１４、１５に沿って延在している。

更に、中空部１６は、半導体基板１１と垂直な方向（Ｚ方向）に離間して、ピッチＰ３で配列されている。本実施例では、５個の中空部１６が設けられている。

図１（ｂ）に示す破線は、ダイシングライン１４と半導体素子１２の境界を示している。図１（ｃ）に示す破線は中空部１６のエッジを示している。

半導体基板１１の第１の面１１ａには、半導体素子１２を覆う保護膜１７が設けられている。半導体素子１２の上部には配線層（図示せず）が設けられ、その配線層の間を埋めて表面を平坦化するための絶縁膜（図示せず）が設けられている。保護膜１７とは、この絶縁膜を含み、半導体基板１１の第１の面１１ａから設けられたトータルの膜のことである。

保護膜１７にはダイシングライン１４、１５に沿ってスリット１７ａが設けられている。スリット１７ａは、ダイシングライ１４、１５の両側に、中空部１６のエッジに対向するように設けられている。

本実施例では、ダイングライン１４の幅Ｗ１は、例えば約３０μｍである。中空部１６の各サイズは例えば、幅Ｗ２が約２０μｍ、高さＨ１が約１μｍ、ピッチＰ３が約２．３７μｍ程度である。

保護膜１７は、例えばトータルの厚さが約４．５μｍのシリコン酸化膜およびシリコン窒化膜の積層膜である。スリット１７ａの幅Ｗ３は、例えば約３μｍ、残厚Ｈ２は例えば約５０ｎｍである。

本実施例の半導体装置１０は、保護膜１７の上に粘着性シートを貼りつけた後、粘着性シートをエキスパンドすると、スリット１７ａを起点にして中空部１６に挟まれた部分が破断し、半導体基板１１がチップに分割されるように構成されている。

エキスパンドにより、粘着性シートはＸ−Ｙ平面内の全方向に引き伸ばされる。粘着性シートに貼りつけられた半導体基板１１には引っ張り応力が生じる。この引っ張り応力は断面積が小さい部分に集中する。保護膜１７では、スリット１７ａの底部に応力が集中する。半導体基板１１では、主に中空部１６に挟まれた部分に応力が集中する。

その結果、引っ張り応力がシリコン酸化膜およびシリコンの降伏応力より大きくなると、スリット１７ａの底部が起点となり、スリット１７ａに近い中空部１６に挟まれた部分から劈開面に沿って破断する。これにより、半導体基板１１はチップに分割される。

破断面は劈開面であることから、チップの側面はほぼ平滑で、チップ分割時の歪は原理的には残留しない。従って、チップ分割時の残留歪みが少ない半導体装置を得ることが可能である。

次に、半導体装置１０の製造方法について説明する。まず、図１に示す中空部１６は、熱処理によるシリコンの表面マイグレーションにより、シリコン基板の内部に中空構造が形成される原理を応用して、半導体基板１１に円柱状のトレンチを形成した後、半導体基板１１を熱処理して形成するものである。

熱処理によるシリコンの表面マイグレーションにより、シリコンの内部に中空構造が形成されることはよく知られている。

例えば、シリコン基板に半径Ｒａ、深さＬの円柱状のトレンチを形成した場合、半径Ｒａに応じて半径Ｒｓ＝１．８８Ｒａの球状の中空部が形成される、深さＬに応じてピッチλ＝８．８９Ｒａで複数の中空部が形成される。

更に、半径ＲａのトレンチをピッチＲｓ以下で格子状に配列すると、隣接する半径Ｒｓの球状の中空部が合体して、高さが２Ｒｓの板状の中空部が形成される。

即ち、図２（ａ）−１および図２（ａ）−２に示すように、最初の厚さが、例えば約８００μｍの半導体基板１１のダイシングライン１４、１５となる予定の領域に複数の円形状の開口２１ａを有するマスク材２１を形成する。

図２（ａ）−１は半導体基板１１の要部を示す平面図、図２（ａ）−２は半導体基板１１の要部を示す断面図である。図２（ａ）−１の破線はダイシングライン１４、１５と半導体素子１２の境界となる予定のラインを示している。

マスク材２１は、半導体基板１１上にシリコン酸化膜を介して形成されたレジスト膜である。開口２１ａはフォトリソグラフィ法によりレジスト膜をパターニングして形成する。開口２１ａは半径Ｒａで、Ｘ方向およびＹ方向にピッチＰ４で格子状に配列されている。

図１に示す中空部１６の高さＨ１＝１μｍを得るためには、上述の関係に従えば開口２１ａの半径Ｒａを約０．２７μｍ程度とする。ピッチＰ４は高さＨ１と同じとする。

次に、図２（ｂ）に示すように、マスク材２１を用いてフッ素系ガスによるＲＩＥ（Reactive Ion Etching）法により、深さＬの円柱状のトレンチ２２を形成する。トレンチ２２のアスペクト比は、Ｌ／２Ｒａで表わされる。図１に示す５個の中空部１６を得るためには、上述の関係に従えばアスペクト比は約２０程度が必要である。従って、深さＬは１１μｍ程度とする。

次に、マスク材２１を、例えばアッシャーを用いて除去した後、還元性雰囲気で半導体基板１１を熱処理する。熱処理条件は、例えば圧力が約１３３３Ｐａ（１０Ｔｏｒｒ）の水素雰囲気中で、温度約１１００℃、時間約１０分である。

熱処理により、シリコンの表面マイグレーションが生じ、半導体基板１１の内部に中空部１６が形成される。以下、中空部１６が形成される様子を、図３（ａ）乃至図５（ａ）を用いて詳しく説明する。

図３（ａ）に示すよう、熱処理によるシリコンの表面マイグレーションは、もっとも曲率半径の短い箇所で始まる。半導体基板１１に形成されたトレンチ２２では、トレンチ２２の底部の角の曲率半径が短いので、角部の曲率半径が大きくなるように変形が始まる。

トレンチ２２の底部では角が広がり、その少し上では流動したシリコン原子が集まることで径が狭まる。これらの結果、トレンチ２２が閉ざされ、球状の空洞１６ａが形成される。それに応じて、トレンチ２２は浅くなる。

図３（ｂ）に示すように、トレンチ２２の下部に形成される球状の空洞１６ａの直径は初期のトレンチ２２の断面積よりも大きくなる。トレンチ２２は、球状の空洞１６ａの直径より近接させて格子状に配列されているので、球状の空洞１６ａ同士がくっつくようになる。

一方、トレンチ２２はアスペクト比が２０と大きいので、いったん球状の空洞１６ａが形成されると、再び同様に底部から球状化が始まり、結果として球状の空洞１６ｂが形成され、Ｚ方向に並ぶようになる。

図３（ｃ）に示すように、つながった球状の空洞１６ａ同士が平板状の中空部を形成し、球状の空洞１６ｂ同士がつながり、新たに球状の空洞１６ｃが形成される。それに応じて、トレンチ２２は浅くなる。この段階で、１つの中空部１６が得られる。

図４（ａ）に示すように、上述したシリコンの表面マイグレーションが繰り返され、つながった球状の空洞１６ｂ同士が平板状の中空部を形成し、球状の空洞１６ｃ同士がつながり、新たに球状の空洞１６ｄが形成される。それに応じて、トレンチ２２は浅くなる。この段階で、２つの中空部１６が得られる。

図４（ｂ）に示すように、上述した工程が繰り返され、つながった球状の空洞１６ｃ同士が平板状の中空部を形成し、球状の空洞１６ｄ同士がつながり、新たに球状の空洞１６ｅが形成される。それに応じて、トレンチ２２は浅くなる。この段階で、３つの中空部１６が得られる。

図４（ｃ）に示すように、上述した工程が繰り返され、つながった球状の空洞１６ｄ同士が平板状の中空部を形成し、球状の空洞１６ｅ同士がつながる。しかし、トレンチ２２は浅くなり過ぎるので、次の球状の空洞は形成されない。この段階で、４つの中空部１６が得られる。

図５（ａ）に示すように、つながった球状の空洞１６ｅ同士が平板状の中空部を形成する。この段階で、５つの中空部１６が得られる。トレンチ２２の開口は閉じられ、最終的には平坦な表面が形成される。これにより、半導体基板１１の内部に、図１に示す複数の中空部１６がＺ方向に形成される。

次に、ダイシングライン１４、１５で囲まれた矩形状領域に半導体素子１２を形成する。半導体素子１２の形成工程については、周知でありその説明は省略する。

次に、図５（ｂ）に示すように、半導体素子１２が形成された半導体基板１１に保護膜１７として、上述したトータルの厚さが４．５μｍになるように、例えばＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜を形成する。

次に、図５（ｃ）に示すように、保護膜１７上に中空部１６のエッジに対応してダイシングライン１４、１５の両側に開口を有するレジスト膜２３を形成する。レジスト膜２３をマスクとして、フッ素系ガスを用いたＲＩＥ法により保護膜１７を異方性エッチングし、スリット１７ａを形成する。

スリット１７ａは底部に応力を集中させて半導体基板１１を破断するための起点とするものであるから、残部の厚さＨ２は小さいほうが好ましい。

次に、図６（ａ）に示すように、半導体基板１１に保護シート２４を貼り付け、半導体基板１１の表面を保護した後、半導体基板１１を第２の面１１ｂ側から、例えばグラインダ研削して、厚さ５０μｍまで薄化する。

半導体基板１１の第２の面１１ｂ側を、例えばＣＭＰ（Chemical Mechanical Polishing）法により平坦化し、グラインダ研削によるダメージを除去してもよい。

次に、図６（ｂ）に示すように、保護シート２４をエキスパンドして、全方向に引き伸ばす。そのときの引っ張り応力により、保護膜１７のスリット１７ａの底部を起点として半導体基板１１が劈開される。これにより、図６（ｃ）に示すチップ２５（半導体装置）が得られる。

チップ２５では、第１および第２の面１１ａ、１１ｂと略直交する側面１１ｃに第１の面１１ａから第２の面１１ｂ側に向かって周期的に配列された複数の溝が設けられている。溝は、平板状の中空部１６が分割されて生じたものであり、平板状の凹部が半導体基板１１と平行な方向に延在している。

半導体素子１２は、溝とオーバラップしない領域に設けられている。保護膜１７は、半導体基板１１の第１の面１１ａに半導体素子１２を覆うように設けられている。

以上説明したように、本実施例では、半導体基板１１のダイシングライン１４、１５に対応して、半導体基板１１の内部に平板状の中空部１６を形成している。更に、半導体基板１１上に形成された保護膜１７に、ダイシングライン１４、１５に沿ってスリット１７ａを形成している。

その結果、スリット１７ａの底部を起点として、中空部１６に挟まれた部分から半導体基板１１を劈開し、チップに分割することができる。従って、チップ分割時の残留歪みが少ない半導体装置およびその製造方法が得られる。

ここでは、保護シート２４をエキスパンドして半導体基板１１をチップに分割する場合について説明したが、ブレーキングによって、半導体基板１１をチップに分割することも可能である。

保護膜１７にスリット１７ａを形成した場合について説明したが、スリット１７ａはなくても半導体基板１１をチップに分割することは可能である。その場合は、エキスパンドよりもブレーキングが適している。

５個の平板状の中空部１６を半導体基板１１に対して垂直な方向に形成した場合について説明したが、中空部１６の数は特に限定されない。

ダイシングするときの半導体基板の厚さ応じて適宜増減すればよい。即ち、半導体基板が厚いときは中空部１６の数を増やし、半導体基板が薄いときは中空部１６の数を減らすようにする。それに応じて、円柱状のトレンチ２２のアスペクト比を増減する。

ダイシングライン１４、１５は平坦な面になるので、ダイシングライン１４、１５に半導体素子を形成することが可能である。半導体素子としては、例えばプロセス評価用のＭＯＳトランジスタなどが適している。

なお、中空部１６を形成するためのパラメータである半径Ｒａ、深さＬ、ピッチＰ４はここで説明した値に限定されるものではなく、目的に応じて変更することは可能である。

チップ２５の側面には、中空部１６による凹凸（周期的に配列された溝）が残存している。チップ２５を樹脂でモールドすると、樹脂が凹凸に食いつき密着性を向上させることが可能である。しかも、チップ分割時の残留歪が少ないので、樹脂応力により半導体素子１２の特性、信頼性が低下する恐れも少ない。

本実施例について図７乃至図１０を用いて説明する。図７は本実施例の半導体装置を示す図で、図７（ａ）のその平面図、図７（ｂ）は図７（ａ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図、図７（ｃ）は図７（ａ）の要部を拡大して示す平面図である。図８乃至図１０は半導体装置の製造工程を順に示す断面図である。

本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、中空部を球状としたことにある。

即ち、図７に示すように、本実施例の半導体装置５０は、半導体基板１１のダイシングライン１４、１５に対応して、半導体基板１１の内部に球状の中空部５１が形成されている。中空部５１は３次元格子状に配列されている。

中空部５１は半導体基板１１と平行な方向（Ｘ方向およびＹ方向）にはピッチＰ５で配列され、直交する方向（Ｚ方向）には図１（ｂ）に示す中空部１６と同様にピッチＰ３で配列されている。

ピッチＰ５は、図２（ａ）−１に示すピッチＰ４より大きく設定されている。上述の関係に従えば、ピッチＰ５は高さＨ１以上、例えば２μｍ程度である。

次に、半導体装置５０の製造方法について説明する。半導体装置５０の製造工程は、半導体装置１０の製造工程と基本的に同じである。異なる点は、半導体装置１０の製造工程ではトレンチを密に形成するのに対して、半導体装置５０の製造工程ではトレンチを疎に形成することにある。

図８（ａ）−１および図８（ａ）−２に示すように、図２（ａ）−１、および図２（ａ）−２と同様にして、ダイシングライン１４、１５となる予定の領域に複数の円形状の開口６１ａを有するマスク材６１を形成する。マスク材６１は、上述したピッチＰ５で配列される。

次に、図８（ｂ）に示すように、図２（ｂ）と同様にして、半導体基板１１に、深さＬのトレンチ６２を形成した後、半導体基板１１を熱処理する。

熱処理により、シリコンの表面マイグレーションが生じ、半導体基板１１の内部に球状の中空部５１が形成される。中空部５１が形成される様子は、図９（ａ）乃至図１０（ｃ）に示すように、図３（ａ）乃至図５（ａ）と同様である。熱処理が進むにつれて、球状の空洞５１ａ、５１ｂ、５１ｃ、５１ｄ、５１ｅが次々と形成される。

異なるのは、Ｘ、Ｙ方向に隣接する球状の空洞が互いに離れているので、隣接する球状の空洞同士がくっつかないことである。

これにより、半導体基板１１のダイシングライン１４、１５に対応して、半導体基板１１の内部に３次元格子状に配列された球状の中空部５１が得られる。

次に、図５（ａ）乃至図６（ｃ）に示す工程に従って、チップ（半導体装置）が得られる。得られたチップには、側面１１ｃに周期的に配列された複数の溝が設けられている。

溝は、球状の中空部５１が分割されて生じたものであり、半球状の凹部が半導体基板１１と平行な方向に周期的に配列されている。

以上説明したように、本実施例では、半導体基板１１の内部に球状の中空部５１を３次元格子状に配列している。球状の中空部５１は、平板状の中空部１６より空間に均一に分布しているので、中空部に起因して半導体基板１１の機械強度が低下するのを抑制することができる利点がある。

半導体素子１２を形成する工程において、機械的強度の低下により、半導体基板１１が熱応力、ハンドリングなどにより、破損する恐れが未然に防止される。

また、ピッチＰ５がピッチＰ４より大きいので、形成するトレンチの数を低減することができる利点がある。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 前記半導体基板はシリコン基板であり、前記熱処理を水素雰囲気中、温度１０００℃乃至１１００℃でおこなう請求項１に記載の半導体装置の製造方法。

（付記２） 前記スリットは、前記ダイシングラインの両側に形成される請求項２に記載の半導体装置の製造方法。

（付記３） 前記スリットは、前記中空部の縁に対応して形成される請求項２に記載の半導体装置の製造方法。

１０、５０ 半導体装置
１１ 半導体基板
１２ 半導体素子
１３ ノッチ
１４、１５ ダイシングライン
１６、５１ 中空部
１７ 保護膜
１７ａ トレンチ
２１、６１ マスク材
２１ａ、２３ａ、６１ａ 開口
２２、６２ トレンチ
２３ レジスト膜
２４ 保護シート
２５ チップ
１６ａ〜１６ｅ、５１ａ〜５１ｅ 空洞

Claims (5)

1. 対向する第１の面と第２の面を有する半導体基板の前記第１の面に、ダイシングラインに沿って円柱状のトレンチを形成する工程と、
   前記半導体基板を熱処理し、前記円柱状のトレンチの回りの前記半導体基板材のマイグレーションにより、前記半導体基板の内部に中空部を形成する工程と、
   前記中空部が形成された前記半導体基板の前記第１の面であって、前記ダイシングラインで囲まれた矩形状領域に半導体素子を形成する工程と、
   前記半導体素子が形成された前記半導体基板を、前記第２の面側から所定の厚さになるまで除去する工程と、
   前記中空部を起点として、前記ダイシングラインに沿って前記半導体素子が形成された前記半導体基板をチップに分割する工程と、
   を具備することを特徴とする半導体装置の製造方法。
2. 前記半導体基板の前記第１の面に前記半導体素子を覆うように保護膜を形成し、前記ダイシングラインに沿って前記保護膜にスリットを形成し、前記スリットを起点として、前記ダイシングラインに沿って前記半導体基板をチップに分離することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 対向する第１および第２の面と前記第１および第２の面と略直交し、ダイシングラインに沿った側面を有し、前記側面に複数の溝が設けられた半導体基板と、
   前記半導体基板の前記第１の面であって、前記溝とオーバラップしない領域に設けられた半導体素子と、
   前記半導体基板の前記第１の面に前記半導体素子を覆うように設けられた保護膜と、
   を具備し、
   前記複数の溝は、前記第１の面から前記第２の面に向かって周期的に配列され、且つ、前記ダイシングラインに沿って延在していることを特徴とする半導体装置。
4. 対向する第１および第２の面と前記第１および第２の面と略直交し、ダイシングラインに沿った側面を有し、前記側面に格子状に複数の溝が設けられた半導体基板と、
   前記半導体基板の前記第１の面であって、前記溝とオーバラップしない領域に設けられた半導体素子と、
   前記半導体基板の前記第１の面に前記半導体素子を覆うように設けられた保護膜と、
   を具備することを特徴とする半導体装置。
5. 前記保護膜は段差を有し、前記半導体装置の周囲に形成された前記保護膜は、前記半導体素子上に形成された前記保護膜よりも薄いことを特徴とする請求項３又は請求項４に記載の半導体装置。

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