JP5586267B2 - 半導体装置 - Google Patents
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- H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
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Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
実施の形態について更に詳述する。
図2には本発明の一実施の形態に係るPOP構造の半導体装置が縦断面にて示される。
図7には本発明の一実施の形態に係るPOP構造の半導体装置が縦断面にて示される。
100 配線基板
101 データ処理用半導体チップとして例えばマイクロコンピュータチップ(MCU)
200 パッケージ基板
201 メモリ半導体チップとして例えばSDRAMチップ(MRY)
202 パッケージ端子
103 スタック端子103
102 実装端子
210,211 データ系パッケージ端子群
212 アドレスコマンド系パッケージ端子群
210A 第1データバイト系パッケージ端子群(MRYD_FST)
210B 第3データバイト系パッケージ端子群(MRYD_TRD)
211A 第2データバイト系パッケージ端子群(MRYD_SCD)
211B 第4データバイト系パッケージ端子群(MRYD_FRT)
DQ7〜DQ0(DQ[7:0]) バイトデータ
DQS0 データストローブ信号
DQ23〜DQ16(DQ[23:16]) バイトデータ
DQS2 データストローブ信号
DQ15〜DQ8(DQ[15:8]) バイトデータ
DQS1 データストローブ信号
DQ15〜DQ8(DQ[31:24]) バイトデータ
DQS3 データストローブ信号
CA9〜CA0(CA[9:0]) アドレス信号
CKE クロックイネーブル信号
CSB チップセレクト信号
110,111 データ系チップ端子群
112 アドレスコマンド系チップ端子群
110A 第1データバイト系チップ端子群(MCUD_FST)
110B 第2データバイト系パッケージ端子群(MCUD_SCD)
111A 第3データバイト系チップ端子群(MCUD_TRD)
111B 第4データバイト系パッケージ端子群(MCUD_FRT)
LPBDQ7〜LPBDQ0(LPBDQ[7:0]) バイトデータ
LPBDQS0 データストローブ信号
LPBDQ15〜LPBDQ8(LPBDQ[15:8]) バイトデータ
LPBDQS1 データストローブ信号
LPBDQ31〜LPBDQ24(LPBDQ[31:24]) バイトデータ
LPBDQS3 データストローブ信号
LPBDQ23〜DQ16(LPBDQ[23:16]) バイトデータ
LPBDQS2 データストローブ信号
LPBCA9〜CA0(LPBCA[9:0]) アドレス信号
LPBCKE クロックイネーブル信号
LPBCSB チップセレクト信号
2 半導体装置
300 配線基板
301 データ処理用半導体チップとして例えばマイクロコンピュータチップ(MCU)
400 パッケージ基板
401 メモリ半導体チップとしてのSDRAMチップ
402 パッケージ端子
303 スタック端子
302 実装端子
410,411,412,423 データ系パッケージ端子群
414 アドレスコマンド系パッケージ端子群
310,311,312,313 データ系チップ端子群
314 アドレスコマンド系チップ端子群
331 中央処理装置(CPU)
330 メモリコントローラ(DDRCNT)
332,333 アナログ回路(ANLG)
315,316 アナログチップ端子
Claims (14)
- 配線基板と、前記配線基板の上に搭載されたデータ処理用半導体チップと、前記データ処理用半導体チップに重ねて前記配線基板の上に搭載されたパッケージ基板と、前記パッケージ基板に設けられたメモリ半導体チップとを有し、
前記パッケージ基板は、夫々前記メモリ半導体チップに接続されていて前記データ処理用半導体チップの外周縁の外側に配置される、データ端子及びデータストローブ端子を含むデータ系パッケージ端子群と、アドレス端子及びコマンド端子を含むアドレスコマンド系パッケージ端子群とを有し、前記データ系パッケージ端子群はパッケージ基板の異なる領域に分割配置され、
前記データ処理用半導体チップはメモリ制御用のデータ端子及びデータストローブ端子を含むデータ系チップ端子群と、アドレス端子及びコマンド端子を含むアドレスコマンド系チップ端子群とを備え、前記データ系チップ端子群は前記データ系パッケージ端子群の配置に対応して前記データ処理用半導体チップの縁辺部の異なる領域に分割配置され、前記アドレスコマンド系チップ端子群は前アドレスコマンド系パッケージ端子群の配置に対応して前記データ処理用半導体チップの縁辺部に配置された、半導体装置であって、
前記データ系チップ端子群は前記データ処理用半導体チップの第1辺とこれに対向する第2辺に沿って分割配置され、前記アドレスコマンド系チップ端子群は前記第1辺と第2辺とに垂直な第3辺及び第4辺の内の前記第3辺に沿って配置され、
前記データ系パッケージ端子群は前記データ処理用半導体チップの前記第1辺と前記第4辺とに対応する前記配線基板の2辺に沿ってそのコーナー部を跨いで配置され、前記データ処理用半導体チップの前記第2辺と前記第4辺とに対応する前記配線基板の2辺に沿ってそのコーナー部を跨いで配置され、前記アドレスコマンド系パッケージ端子群は前記データ処理用半導体チップの前記第3辺に対応する前記配線基板の1辺に沿って配置された、半導体装置。 - 前記チップ端子群の端子ピッチは前記パッケージ端子群の端子ピッチよりも小さい、請求項1記載の半導体装置。
- 前記分割配置された夫々のデータ系チップ端子群の間にはデータ系チップ端子以外の端子が配置されている、請求項2記載の半導体装置。
- 前記分割配置された夫々のデータ系チップ端子群は、少なくともデータストローブ端子と当該データストローブ端子のデータストローブ信号に同期して変化されるデータに割当てられたデータ端子とのペアを含む、請求項3記載の半導体装置。
- 前記分割配置された夫々のデータ系チップ端子群のデータ端子は8ビットの整数倍のビット数である、請求項3記載の半導体装置。
- 前記チップ端子はアナログ端子群を含み、
データ処理用半導体チップの同一辺に沿って配置された前記アナログ端子群と前記分割配置されたデータ系チップ端子群との夫々は、データ処理用半導体チップの異なるコーナー部に離間されて配置され又はデータ処理用半導体チップのコーナー部を挟んで異なる辺に沿って配置される、請求項1記載の半導体装置。 - 前記パッケージ基板のパッケージ端子群はBGA端子である、請求項1記載の半導体装置。
- 前記メモリ半導体チップはシンクロナスDRAMであり、前記データ処理用半導体チップはマイクロコンピュータである、請求項1記載の半導体装置。
- 配線基板と、前記配線基板の上に搭載されたデータ処理用半導体チップと、前記データ処理用半導体チップに重ねて前記配線基板の上に搭載されたパッケージ基板と、前記パッケージ基板に設けられたメモリ半導体チップとを有し、
前記配線基板は、一面に前記データ処理用半導体チップが搭載され、搭載されたデータ処理半導体チップの所定のチップ端子に接続され前記データ処理半導体チップの外方で前記一面に配置されたスタック端子を有し、他面に、前記データ処理用半導体チップの所定のチップ端子に接続する実装端子を有し、
前記パッケージ基板は、前記メモリ半導体チップが搭載され、搭載されたメモリ半導体チップのメモリチップ端子に接続する外部接続用のパッケージ端子を有し、前記外部接続用のパッケージ端子が対応する前記スタック端子に重ねて結合され、
前記パッケージ端子は、データ端子及びデータストローブ端子を含むデータ系パッケージ端子群と、アドレス端子及びコマンド端子を含むアドレスコマンド系パッケージ端子群とを有し、前記データ系パッケージ端子群はパッケージ基板の異なる領域に分割配置され、
前記チップ端子はメモリ制御用のデータ端子及びデータストローブ端子を含むデータ系チップ端子群と、アドレス端子及びコマンド端子を含むアドレスコマンド系チップ端子群とを備え、前記データ系チップ端子群は前記データ系パッケージ端子群の配置に対応して前記データ処理用半導体チップの縁辺部の異なる領域に分割配置され、前記アドレスコマンド系チップ端子群は前アドレスコマンド系パッケージ端子群の配置に対応して前記データ処理用半導体チップの縁辺部に配置された、半導体装置であって、
前記データ系チップ端子群は前記データ処理用半導体チップの第1辺とこれに対向する第2辺に沿って分割配置され、前記アドレスコマンド系チップ端子群は前記第1辺と第2辺とに垂直な第3辺及び第4辺の内の前記第3辺に沿って配置され、
前記データ系パッケージ端子群は前記データ処理用半導体チップの前記第1辺と前記第4辺とに対応する前記配線基板の2辺に沿ってそのコーナー部を跨いで配置され、前記データ処理用半導体チップの前記第2辺と前記第4辺とに対応する前記配線基板の2辺に沿ってそのコーナー部を跨いで配置され、前記アドレスコマンド系パッケージ端子群は前記データ処理用半導体チップの前記第3辺に対応する前記配線基板の1辺に沿って配置された、半導体装置。 - 前記チップ端子群の端子ピッチは前記パッケージ端子群の端子ピッチよりも小さい、請求項9記載の半導体装置。
- 前記分割配置された夫々のデータ系チップ端子群の間にはデータ系チップ端子以外の端子が配置されている、請求項10記載の半導体装置。
- 前記分割配置された夫々のデータ系チップ端子群は、少なくともデータストローブ端子と当該データストローブ端子のデータストローブ信号に同期して変化されるデータに割当てられたデータ端子とのペアを含む、請求項11記載の半導体装置。
- 前記分割配置された夫々のデータ系チップ端子群のデータ端子は8ビットの整数倍のビット数である、請求項11記載の半導体装置。
- 前記チップ端子はアナログ端子群を含み、
データ処理用半導体チップの同一辺に沿って配置された前記アナログ端子群と前記分割配置されたデータ系チップ端子群との夫々は、データ処理用半導体チップの異なるコーナー部に離間されて配置され又はデータ処理用半導体チップのコーナー部を挟んで異なる辺に沿って配置される、請求項9記載の半導体装置。
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