JP5586267B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、特に２個のパッケージを積層する所謂ＰＯＰ（Package On Package）構造の半導体装置に関する。

ＰＯＰ構造の半導体装置はパッケージレベルで検査され動作保障された個々のパッケージを組合わせて構成されるためチップ不良に起因する歩留まりの低下を抑制することができるという利点を有し、この点において一つのパッケージに２個のチップを搭載する所謂ＭＣＰ（Multi Chip Package）よりも優れる。

メモリチップとマイクロコンピュータのようなデータ処理チップとを搭載したＰＯＰの半導体装置について記載された文献として例えば特許文献1がある。これは、ＤＤＲ方式のＳＤＲＡＭパッケージに複数のＳＤＲＡＭチップを搭載したとき各ＳＤＲＡＭチップからマイクロコンピュータへの配線経路が等長となる構造を提供するものである。特許文献２には複数のＤＤＲ方式のＳＤＲＡＭをマイクロコンピュータと一緒にモジュール基板に搭載するときのモジュール基板上の配線インピーダンスを小さくしたりしてデータ信号などの信号品質を向上させるために、データ信号とそのデータストローブ信号のような信号を機能単位に取りまとめ易いようにデータ系信号をアドレスコマンド系信号よりもＳＤＲＡＭチップ寄りに配線できるように、マイクロコンピュータのメモリインタフェース回路の配置を決めるようにすることが記載される。

特開２００８−１６５１９号公報 特開２００６−２３７３８５号公報

しかしながら、ＰＯＰ構造では上に配置するパッケージ基板の端子配列と当該パッケージ基板が搭載される回路基板上のマイクロコンピュータチップの端子配列との関係次第では、マイクロコンピュータチップとパッケージ端子とを対応して接続するための回路基板上の配線経路が複雑になることが本発明者によって検討された。例えばマイクロコンピュータチップのメモリインタフェース端子が当該チップの縁辺に局部的に配置されている場合に、上に配置するＳＤＲＡＭのパッケージに全体的に偏在されるパッケージ端子への配線の引き回しが複雑になり、それに伴ってマイクロコンピュータチップの他のデータ処理端子に接続する配線の引き回しが困難になるという問題を生じ、また、アナログ系信号配線と高速ディジタル配線が混在して誤動作を誘発する虞もあり、回路基板を大きくせざるを得なくなるという問題を生ずる。

本発明の目的は、ＰＯＰ構造の半導体装置においてデータ処理用半導体チップが搭載される配線基板上においてデータ処理用半導体チップとメモリ半導体チップとを接続するための配線経路を短くすることにある。

本発明の別の目的は、ＰＯＰ構造の半導体装置においてデータ処理用半導体チップが搭載されると共にその上にメモリ半導体チップのパッケージ基板が搭載される配線基板を小型化することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、メモリ半導体チップが搭載されるパッケージ基板のデータ系パッケージ端子群及びアドレスコマンド系パッケージ端子群の配列と、これが搭載される配線基板上のデータ処理用半導体チップのデータ系チップ端子群及びアドレスコマンド系チップ端子群の配列とについて、前記データ系チップ端子群が前記データ系パッケージ端子群の配置に対応して前記データ処理用半導体チップの縁辺部の異なる領域に分割配置され、前記アドレスコマンド系チップ端子群が前アドレスコマンド系パッケージ端子群の配置に対応して前記データ処理用半導体チップの縁辺部に配置されるＰＯＰ構造が採用される。

これにより、データ系及びアドレスコマンド系の夫々のパッケージ端子群とチップ端子群との空間的位置関係が対応され、対応端子を接続する配線経路長が短くなり、また、複数ビットが並列動作されるデータ系チップ端子群は分割配置されてデータ処理用半導体チップの他のチップ端子への配線接続の邪魔にならず、配線基板の小型に寄与する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、ＰＯＰ構造の半導体装置においてデータ処理用半導体チップが搭載される配線基板上においてデータ処理用半導体チップとメモリ半導体チップとを接続するための配線経路を短くすることができ、更に配線基板の小型化に資することができる。

図１は図２のＡ−Ａ矢視断面図である。 図２は本発明の一実施の形態に係るＰＯＰ構造の半導体装置を例示する縦断面図である。 図３はデータ系パッケージ端子群及びアドレスコマンド系パッケージ端子群の主な端子配列を具体的に例示する平面図である。 図４はデータ系チップ端子群及びアドレスコマンド系チップ端子群の主な端子配列を具体的に例示する平面図である。 図５はデータ系チップ端子群及びアドレスコマンド系チップ端子群とデータ系パッケージ端子群及びアドレスコマンド系パッケージ端子群との回路基板上での接続対応を例示する説明図である。 図６は図７のＢ−Ｂ矢視断面図である。 図７は本発明の別の実施の形態に係るＰＯＰ構造の半導体装置を例示する縦断面図である。 図８は比較例に係るＰＯＰ構造の部分平面図である。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係る半導体装置（１，２）は、配線基板と、前記配線基板（１００，３００）の上に搭載されたデータ処理用半導体チップ（１０１，３０１）と、前記データ処理用半導体チップに重ねて前記配線基板の上に搭載されたパッケージ基板（２００，４００）と、前記パッケージ基板に内蔵されたメモリ半導体チップ（２０１，４０１）とを有する。前記パッケージ基板は、夫々前記メモリ半導体チップに接続されていて前記データ処理用半導体チップの外周縁の外側に配置される、データ端子及びデータストローブ端子を含むデータ系パッケージ端子群（２１０，２１１，４１０〜４１３）と、アドレス端子及びコマンド端子を含むアドレスコマンド系パッケージ端子群（２１２，４１４）とを有し、前記データ系パッケージ端子群はパッケージ基板の異なる領域に分割配置される。前記データ処理用半導体チップはメモリ制御用のデータ端子及びデータストローブ端子を含むデータ系チップ端子群（１１０，１１１，３１０〜３１３）と、アドレス端子及びコマンド端子を含むアドレスコマンド系チップ端子群（１１２，３１４）とを備え、前記データ系チップ端子群は前記データ系パッケージ端子群の配置に対応して前記データ処理用半導体チップの縁辺部の異なる領域に分割配置され、前記アドレスコマンド系チップ端子群は前アドレスコマンド系パッケージ端子群の配置に対応して前記データ処理用半導体チップの縁辺部に配置される。

これにより、データ系及びアドレスコマンド系の夫々のパッケージ端子群とチップ端子群との空間的位置関係が対応され、対応端子を接続する配線経路長が短くなる。また、複数ビットが並列動作されるデータ系チップ端子群は分割配置されてデータ処理用半導体チップの他のチップ端子への配線接続の邪魔にならない。よって、配線基板の小型に寄与する。

〔２〕項１の半導体装置において、前記チップ端子群の端子ピッチは前記パッケージ端子群の端子ピッチよりも小さい（図１、図６）。上記端子ピッチの関係はチップ端子に接続する配線を更に混雑させることになるから、上記手段の優位性が増す。

〔３〕項１又は２の半導体装置において、前記分割配置された夫々のデータ系チップ端子群はデータ処理用半導体チップのコーナー部に寄せて配置される（図１、図６）。データ系チップ端子群をデータ処理用半導体チップのコーナー部に寄せて配置すれば、同一辺のチップ端子はその片側に多く存在するになり、同一辺に存在する他のチップ端子への配線の自由度が増す。

〔４〕項１又は２の半導体装置において、前記分割配置された夫々のデータ系チップ端子群の間にはデータ系チップ端子以外の端子が配置されている（図１、図６）。データ系チップ端子群が並列する数が多くなり過ぎて同一辺に存在する他のチップ端子への配線の自由度が著しく阻害される虞を未然に防止することができる。

〔５〕項１乃至４の何れかの半導体装置において、前記分割配置された夫々のデータ系チップ端子群は、少なくともデータストローブ端子（ＬＰＢＤＱＳ０…）と当該データストローブ端子のデータストローブ信号に同期して変化されるデータに割当てられたデータ端子（ＬＰＢＤＱ０〜ＬＰＢＤＱ７…）とのペアを含む。メモリ制御の観点より、データ系チップ端子群を分割配置するときデータとデータに対するデータストローブ制御との一体性を確保することが容易になる。要するに、メモリ制御回路の構成が複雑にならない。

〔６〕項５の半導体装置において、前記分割配置された夫々のデータ系チップ端子群のデータ端子は８ビットの整数倍のビット数である。例えば、８ビット或いは１６ビットである。

〔７〕項１乃至６の何れかの半導体装置において、前記チップ端子はアナログ端子群（３１５，３１６）を含み、データ処理用半導体チップの同一辺に沿って配置された前記アナログ端子群と前記分割配置されたデータ系チップ端子群（３１０〜３１３）との夫々は、データ処理用半導体チップの異なるコーナー部に離間されて配置され又はデータ処理用半導体チップのコーナー部を挟んで異なる辺に沿って配置される。これにより、アナログ端子群に接続する配線をデータ系チップ端子群に接続する配線から離して配線することが容易になる。

〔８〕項１乃至７の何れかの半導体装置において、前記パッケージ基板のパッケージ端子群はＢＧＡ端子（２０２，４０２）である。

〔９〕項１乃至８の何れかの半導体装置において、前記メモリ半導体チップはシンクロナスＤＲＡＭであり、前記データ処理用半導体チップはマイクロコンピュータである。

〔１０〕本発明の別の実施の形態に係る半導体装置は、配線基板と、前記配線基板の上に搭載されたデータ処理用半導体チップと、前記データ処理用半導体チップに重ねて前記配線基板の上に搭載されたパッケージ基板と、前記パッケージ基板に内蔵されたメモリ半導体チップとを有する。前記配線基板は、一面に前記データ処理用半導体チップが搭載され、搭載されたデータ処理半導体チップの所定のチップ端子に接続され前記データ処理半導体チップの外方で前記一面に配置されたスタック端子を有し、他面に、前記データ処理用半導体チップの所定のチップ端子に接続する実装端子を有する。前記パッケージ基板は、前記メモリ半導体チップが搭載され、搭載されたメモリ半導体チップのメモリチップ端子に接続する外部接続用のパッケージ端子を有し、前記外部接続用のパッケージ端子が対応する前記スタック端子に重ねて結合される。前記パッケージ端子は、データ端子及びデータストローブ端子を含むデータ系パッケージ端子群と、アドレス端子及びコマンド端子を含むアドレスコマンド系パッケージ端子群とを有し、前記データ系パッケージ端子群はパッケージ基板の異なる領域に分割配置される。前記チップ端子はメモリ制御用のデータ端子及びデータストローブ端子を含むデータ系チップ端子群と、アドレス端子及びコマンド端子を含むアドレスコマンド系チップ端子群とを備え、前記データ系チップ端子群は前記データ系パッケージ端子群の配置に対応して前記データ処理用半導体チップの縁辺部の異なる領域に分割配置され、前記アドレスコマンド系チップ端子群は前アドレスコマンド系パッケージ端子群の配置に対応して前記データ処理用半導体チップの縁辺部に配置される。

これにより、データ系及びアドレスコマンド系の夫々のパッケージ端子群とチップ端子群との空間的位置関係が対応され、対応端子を接続する配線経路長が短くなる。また、複数ビットが並列動作されるデータ系チップ端子群は分割配置されてデータ処理用半導体チップの他のチップ端子への配線接続の邪魔にならない。よって、配線基板の小型に寄与する。

〔１１〕項１０の半導体装置において、前記チップ端子群の端子ピッチは前記パッケージ端子群の端子ピッチよりも小さい。

〔１２〕項１１の半導体装置において、前記分割配置された夫々のデータ系チップ端子群はデータ処理用半導体チップのコーナー部に寄せて配置されている。

〔１３〕項１１の半導体装置において、前記分割配置された夫々のデータ系チップ端子群の間にはデータ系チップ端子以外の端子が配置されている。

〔１４〕項１２又は１３の半導体装置において、前記分割配置された夫々のデータ系チップ端子群は、少なくともデータストローブ端子と当該データストローブ端子のデータストローブ信号に同期して変化されるデータに割当てられたデータ端子とのペアを含む。

〔１５〕項１４の半導体装置において、前記分割配置された夫々のデータ系チップ端子群のデータ端子は８ビットの整数倍のビット数である。

〔１６〕項１０乃至１５の半導体装置において、前記チップ端子はアナログ端子群を含み、データ処理用半導体チップの同一辺に沿って配置された前記アナログ端子群と前記分割配置されたデータ系チップ端子群との夫々は、データ処理用半導体チップの異なるコーナー部に離間されて配置され又はデータ処理用半導体チップのコーナー部を挟んで異なる辺に沿って配置される。

２．実施の形態の詳細
実施の形態について更に詳述する。

《実施の形態１》
図２には本発明の一実施の形態に係るＰＯＰ構造の半導体装置が縦断面にて示される。

半導体装置１は、配線基板１００と、前記配線基板１００の上に搭載されたデータ処理用半導体チップとして例えばマイクロコンピュータチップ（ＭＣＵ）１０１と、前記マイクロコンピュータチップ１０１に重ねて前記配線基板１００の上に搭載されたパッケージ基板２００と、前記パッケージ基板２００に内蔵されたメモリ半導体チップとして例えばＤＤＲ（Double Data Rate）形態のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）チップ（ＭＲＹ）２０１を有する。

前記配線基板１００は、複数層の配線層を持ちガラスエポキシ樹脂等から構成され、その第１主面にはマイクロコンピュータチップ１０１が搭載される多数のランドとそれらに接続される配線が形成され、マイクロコンピュータチップ１０１の外側にはＳＤＲＡＭ２０１のパッケージ基板２００に形成されたパッケージ端子２０２が載置されて結合されるスタック端子１０３が形成される。パッケージ端子２０２は半田バンプ電極によってＢＧＡ（Ball Grid Array）形状に構成され、スタック端子１０３はランドによって構成される。配線基板１００の第２主面には半導体装置１をマザーボード（図示せず）に実装するための実装端子１０２が形成される。実装端子１０２は例えば半田バンプ電極によってＢＧＡ形状に構成される。特に制限されないが、ＳＤＲＡＭチップ２０１に対するアクセス主体はマイクロコンピュータチップ１０１とされ、マイクロコンピュータチップ１０１のＳＤＲＡＭインタフェース端子は対応する前記スタック端子１０３に表層配線層の配線を介して接続され、マイクロコンピュータチップ１０１のその他のインタフェース端子は所定の配線層の配線及びビアを介して対応する実装端子１０２に接続される。

尚、実装端子１０２の一部は電源電圧やグランド電圧の給電用に割当てられ、それらは所定の配線層の配線及びビアを介してマイクロコンピュータチップ１０１の電源及びグランド用の端子に接続されると共に、ＳＤＲＡＭチップ２０１の電源及びグランド用の端子に接続される。また、配線基板１００の第２主面の中央部にはテスト用外部端子としてのテストランド（図示せず）が露出され、テストのためにサンプリングすべきスタック端子１０３に接続される。

図１には図２のＡ−Ａ矢視断面が示される。

ＳＤＲＡＭチップ２０１のパッケージ端子２０２はＳＤＲＡＭチップ２０１のメモリチップ端子に接続する端子であり、パッケージ基板２００は例えばＷＰＰ（Wafer Process Package）又はＣＳＰ（Chip Size Package）で構成される。例えばＳＤＲＡＭチップとして並列データビット数が３２ビットのＤＤＲ２−ＳＤＲＡＭを想定したとき、パッケージ端子２０２の主な端子配列は、データ端子及びデータストローブ端子を含むデータ系パッケージ端子群２１０，２１１と、アドレス端子及びコマンド端子を含むアドレスコマンド系パッケージ端子群２１２に大別される。

その端子配列の具体例が図３に示される。図３は上下及び左右を反転することによって図１の向きに整合する。

データ系パッケージ端子群２１０は第１データバイト系パッケージ端子群（ＭＲＹＤ＿ＦＳＴ）２１０Ａと第３データバイト系パッケージ端子群（ＭＲＹＤ＿ＴＲＤ）２１０Ｂから成る。データ系パッケージ端子群２１１は第２データバイト系パッケージ端子群（ＭＲＹＤ＿ＳＣＤ）２１１Ａと第４データバイト系パッケージ端子群（ＭＲＹＤ＿ＦＲＴ）２１１Ｂから成る。夫々のデータ系パッケージ端子群２１０，２１１はパッケージ基板２００の異なる領域に分割配置されている。

第１データバイト系パッケージ端子群（ＭＲＹＤ＿ＦＳＴ）２１０Ａは、バイトデータＤＱ７〜ＤＱ０（ＤＱ［７：０］）、バイトデータＤＱ［７：０］の入出力同期信号であるデータストローブ信号ＤＱＳ０、反転データストローブ信号ＤＱＳ０Ｂ、バイトデータＤＱ［７：０］の入出マスクを選択的に行うデータマスク信号ＤＭ０の各端子を有する。第３データバイト系パッケージ端子群（ＭＲＹＤ＿ＴＲＤ）２１０Ｂは、バイトデータＤＱ２３〜ＤＱ１６（ＤＱ［２３：１６］）、バイトデータＤＱ［２３：１６］の入出力同期信号であるデータストローブ信号ＤＱＳ２、反転データストローブ信号ＤＱＳ２Ｂ、データマスク信号ＤＭ２の各端子を有する。

第２データバイト系パッケージ端子群（ＭＲＹＤ＿ＳＣＤ）２１１Ａは、バイトデータＤＱ１５〜ＤＱ８（ＤＱ［１５：８］）、バイトデータＤＱ［１５：８］の入出力同期信号であるデータストローブ信号ＤＱＳ１、反転データストローブ信号ＤＱＳ１Ｂ、バイトデータＤＱ［１５：８］の入出マスクを選択的に行うデータマスク信号ＤＭ１の各端子を有する。第４データバイト系パッケージ端子群（ＭＲＹＤ＿ＦＲＴ）２１１Ｂは、バイトデータＤＱ３１〜ＤＱ２４（ＤＱ［３１：２４］）、バイトデータＤＱ［３１：２４］の入出力同期信号であるデータストローブ信号ＤＱＳ３、反転データストローブ信号ＤＱＳ３Ｂ、データマスク信号ＤＭ３の各端子を有する。

アドレスコマンド系パッケージ端子群２１２は、アドレス信号ＣＡ９〜ＣＡ０（ＣＡ［９：０］）、クロックイネーブル信号ＣＫＥ、チップセレクト信号ＣＳＢ、クロック信号ＣＫ、クロック信号ＣＫの反転クロック信号ＣＫＢの各端子を有する。

尚、データ系パッケージ端子群２１０，２１１、アドレスコマンド系パッケージ端子群２１２のそれぞれの端子群には電源端子やグランド端子が偏在され、ＳＤＲＡＭチップ２０１の各部への必要な給電能力を確保できるように考慮されている。

ＳＤＲＡＭチップ２００の前記パッケージ端子群２１０，２１１の配置に呼応して、マイクロコンピュータチップのチップ端子は、図１に例示されるように、メモリ制御用のデータ端子及びデータストローブ端子を含むデータ系チップ端子群１１０，１１１と、アドレス端子及びコマンド端子を含むアドレスコマンド系チップ端子群１１２とを備え、前記データ系チップ端子群１１０，１１１は前記データ系パッケージ端子群２１０，２１１の配置に対応して前記マイクロコンピュータチップ１０１の縁辺部の異なる領域に分割配置され、前記アドレスコマンド系チップ端子群１１２は前アドレスコマンド系パッケージ端子群２１２の配置に対応してマイクロコンピュータチップ１０１の縁辺部に配置される。１５０は前記データ系チップ端子群１１０を前記データ系パッケージ端子群２１０に接続するための信号配線を総称し、１５１は前記データ系チップ端子群１１１を前記データ系パッケージ端子群２１１に接続するための信号配線を総称し、１５２はアドレスコマンド系チップ端子群１１２をアドレスコマンド系パッケージ端子群２１２に接続する配線を総称する。

データ系チップ端子群１１０，１１１とアドレスコマンド系チップ端子群１１２の端子配列の具体例が図４に示される。図４は上下を反転することによって図１の向きに整合する。図４は図３のパッケージ端子の構成を前提とする。

マイクロコンピュータチップ１０１の最外周縁にはパッド電極によって構成される多数のチップ端子１６０が配列され、その内側に入出力バッファなどの入出力回路１７０が配置され、その内側に、プログラム処理回路としての中央処理装置（ＣＰＵ）１３１や、ＳＤＲＡＭチップ２０１のメモリ制御を行うメモリコントローラ（ＤＤＲＣＮＴ）１３０等のロジック回路や図示を省略するアナログ回路などが配置される。

データ系チップ端子群１１０は、第１データバイト系チップ端子群（ＭＣＵＤ＿ＦＳＴ）１１０Ａと第２データバイト系パッケージ端子群（ＭＣＵＤ＿ＳＣＤ）１１０Ｂから成る。１２０はデータ系チップ端子群１１０Ａ，１１０Ｂに接続する入出力回路群である。データ系チップ端子群１１１は第３データバイト系チップ端子群（ＭＣＵＤ＿ＴＲＤ）１１１Ａと第４データバイト系パッケージ端子群（ＭＣＵＤ＿ＦＲＴ）１１１Ｂから成る。１２１はデータ系チップ端子群１１１Ａ，１１１Ｂに接続する入出力回路群である。夫々のデータ系チップ端子群１１０，１１１は配線基板１００の異なる辺の領域に分割配置されている。

第１データバイト系チップ端子群（ＭＣＵＤ＿ＦＳＴ）１１０Ａは、バイトデータＬＰＢＤＱ７〜ＬＰＢＤＱ０（ＬＰＢＤＱ［７：０］）、バイトデータＬＰＢＤＱ［７：０］の入出力同期信号であるデータストローブ信号ＬＰＢＤＱＳ０、反転データストローブ信号ＤＱＳ０Ｂ、バイトデータＬＰＢＤＱ［７：０］の入出マスクを選択的に行うデータマスク信号ＬＰＢＤＭ０の各端子を有する。第２データバイト系チップ端子群（ＭＣＵＤ＿ＳＣＤ）１１０Ｂは、バイトデータＬＰＢＤＱ１５〜ＬＰＢＤＱ８（ＬＰＢＤＱ［１５：８］）、バイトデータＬＰＢＤＱ［１５：８］の入出力同期信号であるデータストローブ信号ＬＰＢＤＱＳ１、反転データストローブ信号ＬＰＢＤＱＳ１Ｂ、データマスク信号ＬＰＢＤＭ１の各端子を有する。

第４データバイト系パッケージ端子群（ＭＲＹＤ＿ＦＲＴ）１１１Ｂは、バイトデータＬＰＢＤＱ３１〜ＬＰＢＤＱ２４（ＬＰＢＤＱ［３１：２４］）、バイトデータＬＰＢＤＱ［３１：２４］の入出力同期信号であるデータストローブ信号ＬＰＢＤＱＳ３、反転データストローブ信号ＬＰＢＤＱＳ３Ｂ、バイトデータＬＰＢＤＱ［３１：２４］の入出マスクを選択的に行うデータマスク信号ＬＰＢＤＭ３の各端子を有する。第３データバイト系パッケージ端子群（ＭＲＹＤ＿ＴＲＤ）１１１Ａは、バイトデータＬＰＢＤＱ２３〜ＤＱ１６（ＬＰＢＤＱ［２３：１６］）、バイトデータＬＰＢＤＱ［２３：１６］の入出力同期信号であるデータストローブ信号ＬＰＢＤＱＳ２、反転データストローブ信号ＬＰＢＤＱＳ２Ｂ、データマスク信号ＬＰＢＤＭ２の各端子を有する。

アドレスコマンド系チップ端子群２１２は、アドレス信号ＬＰＢＣＡ９〜ＣＡ０（ＬＰＢＣＡ［９：０］）、クロックイネーブル信号ＬＰＢＣＫＥ、チップセレクト信号ＬＰＢＣＳＢ、クロック信号ＬＰＢＣＫ、クロック信号ＬＰＢＣＫの反転クロック信号ＬＰＢＣＫＢの各端子を有する。

図５にはデータ系チップ端子群１１０，１１１及びアドレスコマンド系チップ端子群１１２とデータ系パッケージ端子群２１０，２１１及びアドレスコマンド系パッケージ端子群２１２との回路基板１００上での接続対応が例示される。図３及び図４の夫々に端子の物理的配置関係から明らかなように、第２データバイト系パッケージ端子群（ＭＣＵＤ＿ＳＣＤ）１１０Ｂは第３データバイト系パッケージ端子群（ＭＲＹＤ＿ＴＲＤ）２１０Ｂに、第３データバイト系チップ端子群（ＭＣＵＤ＿ＴＲＤ）１１１Ａは第２データバイト系パッケージ端子群（ＭＲＹＤ＿ＳＣＤ）２１１Ａに接続してある。このようなデータ系端子のバイト単位の入れ換え結合は動作上何ら支障ない。バイトデータとこれに対応するデータストローブ信号はバイト単位の同じバイトデータ系端子群に含まれているからである。

上述の分割配置されるデータ系チップ端子群は、特に制限されないが、１１０，１１１で示されるように２バイトのデータ系単位とされ、１バイトのデータ系単位とはされていない。これは、ＤＤＲ動作の制御を行う場合にバイト単位のデータ系単位に対して２バイトのデータ系単位で入出力回路のロジックを一部共通化した場合にそれよりも細かい単位に入出力回路のロジックを細分化すると回路規模が大きくなるような場合を想定したものである。したがって、理論的にはデータストローブ信号が共通化されたデータビットのデータ系を最小単位として分割配置することができる。

上記実施の形態１によれば以下の作用効果を得る。

（１）図１に示されるようにデータ系及びアドレスコマンド系の夫々のパッケージ端子群２１０，２１１，２１２とチップ端子群１１０，１１１，１１２との空間的位置関係が対応され、対応端子を接続する配線経路長が短くなる。比較例を示す図８のように、Ｄ０−１５、Ｄ１６−３２のデータ系チップ端子群とＡＣのアドレスコマンド系チップ端子群を一列に配置し、マイクロコンピュータチップに一辺をメモリコントロール用端子の配置路とそのためのインタフェース回路の配置に割当てると５００，５０１の部分ではメモリコントロール用配線の形成も困難になり、５０２，５０３の部分ではメモリインタフェース以外の配線が困難になる虞を生ずる。

（２）複数ビットが並列動作されるデータ系チップ端子群は分割配置されるからマイクロコンピュータチップの他のチップ端子への配線接続の邪魔にならない。

（３）上記により、配線基板１００の小型に寄与する。

（４）前記チップ端子群の端子ピッチは前記パッケージ端子群の端子ピッチよりも小さいという端子ピッチの関係はチップ端子に接続する配線を更に混雑させることになるから、その前提に立てば上記手段の優位性は更に増す。

（５）前記分割配置された夫々のデータ系チップ端子群はマイクロコンピュータチップのコーナー部に寄せて配置される。データ系チップ端子群をマイクロコンピュータチップのコーナー部に寄せて配置すれば、同一辺のチップ端子はその片側に多く存在するになり、同一辺に存在する他のチップ端子への配線の自由度が増す。

（６）前記分割配置された夫々のデータ系チップ端子群の間にはデータ系チップ端子以外の端子が配置されている。データ系チップ端子群が並列する数が多くなり過ぎて同一辺に存在する他のチップ端子への配線の自由度が著しく阻害される虞を未然に防止することができる。

（７）前記分割配置された夫々のデータ系チップ端子群は、少なくともデータストローブ端子と当該データストローブ端子のデータストローブ信号に同期して変化されるデータに割当てられたデータ端子とのペアを含む。メモリ制御の観点より、データ系チップ端子群を分割配置するときデータとデータに対するデータストローブ制御との一体性を確保することが容易になる。したがって、データ系の夫々のパッケージ端子群とチップ端子群との間でデータ端子名までが完全に一致していなくてもバイト単位の端子の空間的位置関係が対応されていれば十分となり、ＰＯＰ構造を得るに際して、パッケージ端子の配列とマイクロコンピュータチップのメモリコントロール用チップ端子の配列との間の自由度を増すことができる。マイクロコンピュータチップにとってみればＰＯＰ構造のためにメモリコントローラ１３０の構成を複雑化することを要しない。

《実施の形態２》
図７には本発明の一実施の形態に係るＰＯＰ構造の半導体装置が縦断面にて示される。

半導体装置２は、配線基板３００と、前記配線基板３００の上に搭載されたデータ処理用半導体チップとして例えばマイクロコンピュータチップ（ＭＣＵ）３０１と、前記マイクロコンピュータチップ３０１に重ねて前記配線基板３００の上に搭載されたパッケージ基板４００と、前記パッケージ基板４００に内蔵されたメモリ半導体チップとして例えばＤＤＲ（Double Data Rate）形態のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）チップ（ＭＲＹ）４０１を有する。

前記配線基板３００は、複数層の配線層を持ちガラスエポキシ樹脂等から構成され、その第１主面にはマイクロコンピュータチップ３０１が搭載される多数のランドとそれらに接続される配線が形成され、マイクロコンピュータチップ３０１の外側にはＳＤＲＡＭ４０１のパッケージ基板４００に形成されたパッケージ端子４０２が載置されて結合されるスタック端子３０３が形成される。パッケージ端子４０２は半田バンプ電極によってＢＧＡ（Ball Grid Array）様に構成され、スタック端子３０３はランドによって構成される。配線基板３００の第２主面には半導体装置２をマザーボード（図示せず）に実装するための実装端子３０２が形成される。実装端子３０２は例えば半田バンプ電極によってＢＧＡ形状に構成される。特に制限されないが、ＳＤＲＡＭチップ４０１に対するアクセス主体はマイクロコンピュータチップ３０１とされ、マイクロコンピュータチップ３０１のＳＤＲＡＭインタフェース端子は対応する前記スタック端子３０３に表層配線層の配線を介して接続され、マイクロコンピュータチップ３０１のその他のインタフェース端子は所定の配線層の配線及びビアを介して対応する実装端子３０２に接続される。

尚、実装端子３０２の一部は電源電圧やグランド電圧の給電用に割当てられ、それらは所定の配線層の配線及びビアを介してマイクロコンピュータチップ３０１の電源及びグランド用の端子に接続されると共に、ＳＤＲＡＭチップ４０１の電源及びグランド用の端子に接続される。また、配線基板３００の第２主面の中央部にはテスト用外部端子としてのテストランドが露出され、テストのためにサンプリングすべきスタック端子１０３に接続される。

図６には図７のＢ−Ｂ矢視断面が示される。

ＳＤＲＡＭチップ４０１のパッケージ端子４０２はＳＤＲＡＭチップ４０１のメモリチップ端子に接続する端子であり、パッケージ基板４００は例えばＷＰＰ（Wafer Process Package）又はＣＳＰ（Chip Size Package）で構成される。例えばＳＤＲＡＭチップとして並列データビット数が６４ビットのＤＤＲ２−ＳＤＲＡＭを想定したとき、パッケージ端子４０２の主な端子配列は、データ端子及びデータストローブ端子を含むデータ系パッケージ端子群４１０，４１１，４１２，４２３と、アドレス端子及びコマンド端子を含むアドレスコマンド系パッケージ端子群４１４に大別される。それらパッケージ端子群の個々の端子群の端子配列はここでは図示はしないが、基本的には図３のバイトデータ系の端子構成を複数バイト分拡張した構成を備える。

ＳＤＲＡＭチップ４０１のデータ系パッケージ端子群４１０，４１１，４１２，４２３及びアドレスコマンド系パッケージ端子群４１４に対応する、マイクロコンピュータチップ３０１の端子群はデータ系チップ端子群（D15-0）３１０，データ系チップ端子群（D31-16）３１１，データ系チップ端子群（D47-16）３１２，データ系チップ端子群（D64-48）３１３及びアドレスコマンド系チップ端子群（Addrcmd）３１４になる。それらの端子配列についてもここでは図示はしないが、基本的には図４のバイトデータ系の端子構成を複数バイト分拡張した構成を備える。３５０乃至３５４はパッケージ端子群４１０乃至４１４をチップ端子群３１０乃至３１４に接続するための配線基板３００上の配線である。

マイクロコンピュータチップ３０１は最外周縁にはパッド電極によって構成される多数のチップ端子が配列され、その内側に入出力バッファなどの入出力回路が配置され、その内側に、プログラム処理回路としての中央処理装置（ＣＰＵ）３３１や、ＳＤＲＡＭチップ４０１のメモリ制御を行うメモリコントローラ（ＤＤＲＣＮＴ）３３０等のロジック回路と、アナログ回路（ＡＮＬＧ）３３２，３３３などが配置される。入出力回路３２０乃至３２４はチップ端子群３１０乃至３１４に対応される。３１５，３１６はアナログ回路（ＡＮＬＧ）３３２，３３３に接続されるアナログチップ端子であり、図示はしないが回路基板３００上の配線を介して所定の実装端子３０２に接続される。

データ系チップ端子群３１０乃至３１３の夫々は特に図示はしないが実施の形態１と同様にデータバイト系チップ端子群のペアから成る。図６から明らかなようにデータ系チップ端子群３１０乃至３１３の夫々は、マイクロコンピュータチップ３０１のコーナー部に寄せて配置される。データ系チップ端子群をマイクロコンピュータチップのコーナー部に寄せて配置すれば、同一辺のチップ端子はその片側に多く存在するになり、同一辺に存在する他のチップ端子への配線の自由度が増す。特にアナログ端子群３１５，３１６に対して前記分割配置されたデータ系チップ端子群３１０乃至３１３は、マイクロコンピュータチップ３０１の異なるコーナー部に離間されて配置され又はマイクロコンピュータチップ３０１のコーナー部を挟んで異なる辺に沿って配置される。これにより、アナログ端子群に接続する配線をデータ系チップ端子群に接続する配線から離して配線することが容易になる。例えば、３５５，３５６で示される領域に、複数ビット並列でサイクリックに且つ頻繁に変化されることが予想されるメモリデータ配線３５２，３５３，３５０等から離して、アナログ配線を通すことが容易になる。その他、本実施の形態においても実施の形態１と同様の作用効果を得ることができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、メモリ半導体チップはＤＲＡＭインタフェースのＤＤＲ−ＳＤＡＭ若しくは擬似ＳＲＡＭインタフェースのＤＤＲ−ＳＤＲＡＭに限定されず、フラッシュメモリ等その他のメモリであってよい。データ処理用半導体チップはマイクロコンピュータチップに限定されずプログラム処理或いは専用ロジック回路などによってデータ処理を行なうメモリ制御機能を備えた種々の半導体チップであってよい。回路基板やパッケージ基板の端子構造はＧＢＡに限定されずその他の端子構造を採用することが可能である。データ系チップ端子群のデータ端子は８ビット又は１６ビット単位であることに限定されず、データストローブ信号を共通化すれば何ビットであってもよい。アナログ端子はＡＤ変換器へのアナログ入力端子やアナログ通信用のインタフェース端子などの適宜の端子を想定すればよい。

１ 半導体装置
１００ 配線基板
１０１ データ処理用半導体チップとして例えばマイクロコンピュータチップ（ＭＣＵ）
２００ パッケージ基板
２０１ メモリ半導体チップとして例えばＳＤＲＡＭチップ（ＭＲＹ）
２０２ パッケージ端子
１０３ スタック端子１０３
１０２ 実装端子
２１０，２１１ データ系パッケージ端子群
２１２ アドレスコマンド系パッケージ端子群
２１０Ａ 第１データバイト系パッケージ端子群（ＭＲＹＤ＿ＦＳＴ）
２１０Ｂ 第３データバイト系パッケージ端子群（ＭＲＹＤ＿ＴＲＤ）
２１１Ａ 第２データバイト系パッケージ端子群（ＭＲＹＤ＿ＳＣＤ）
２１１Ｂ 第４データバイト系パッケージ端子群（ＭＲＹＤ＿ＦＲＴ）
ＤＱ７〜ＤＱ０（ＤＱ［７：０］） バイトデータ
ＤＱＳ０ データストローブ信号
ＤＱ２３〜ＤＱ１６（ＤＱ［２３：１６］） バイトデータ
ＤＱＳ２ データストローブ信号
ＤＱ１５〜ＤＱ８（ＤＱ［１５：８］） バイトデータ
ＤＱＳ１ データストローブ信号
ＤＱ１５〜ＤＱ８（ＤＱ［３１：２４］） バイトデータ
ＤＱＳ３ データストローブ信号
ＣＡ９〜ＣＡ０（ＣＡ［９：０］） アドレス信号
ＣＫＥ クロックイネーブル信号
ＣＳＢ チップセレクト信号
１１０，１１１ データ系チップ端子群
１１２ アドレスコマンド系チップ端子群
１１０Ａ 第１データバイト系チップ端子群（ＭＣＵＤ＿ＦＳＴ）
１１０Ｂ 第２データバイト系パッケージ端子群（ＭＣＵＤ＿ＳＣＤ）
１１１Ａ 第３データバイト系チップ端子群（ＭＣＵＤ＿ＴＲＤ）
１１１Ｂ 第４データバイト系パッケージ端子群（ＭＣＵＤ＿ＦＲＴ）
ＬＰＢＤＱ７〜ＬＰＢＤＱ０（ＬＰＢＤＱ［７：０］） バイトデータ
ＬＰＢＤＱＳ０ データストローブ信号
ＬＰＢＤＱ１５〜ＬＰＢＤＱ８（ＬＰＢＤＱ［１５：８］） バイトデータ
ＬＰＢＤＱＳ１ データストローブ信号
ＬＰＢＤＱ３１〜ＬＰＢＤＱ２４（ＬＰＢＤＱ［３１：２４］） バイトデータ
ＬＰＢＤＱＳ３ データストローブ信号
ＬＰＢＤＱ２３〜ＤＱ１６（ＬＰＢＤＱ［２３：１６］） バイトデータ
ＬＰＢＤＱＳ２ データストローブ信号
ＬＰＢＣＡ９〜ＣＡ０（ＬＰＢＣＡ［９：０］） アドレス信号
ＬＰＢＣＫＥ クロックイネーブル信号
ＬＰＢＣＳＢ チップセレクト信号
２ 半導体装置
３００ 配線基板
３０１ データ処理用半導体チップとして例えばマイクロコンピュータチップ（ＭＣＵ）
４００ パッケージ基板
４０１ メモリ半導体チップとしてのＳＤＲＡＭチップ
４０２ パッケージ端子
３０３ スタック端子
３０２ 実装端子
４１０，４１１，４１２，４２３ データ系パッケージ端子群
４１４ アドレスコマンド系パッケージ端子群
３１０，３１１，３１２，３１３ データ系チップ端子群
３１４ アドレスコマンド系チップ端子群
３３１ 中央処理装置（ＣＰＵ）
３３０ メモリコントローラ（ＤＤＲＣＮＴ）
３３２，３３３ アナログ回路（ＡＮＬＧ）
３１５，３１６ アナログチップ端子

Claims (14)

1. 配線基板と、前記配線基板の上に搭載されたデータ処理用半導体チップと、前記データ処理用半導体チップに重ねて前記配線基板の上に搭載されたパッケージ基板と、前記パッケージ基板に設けられたメモリ半導体チップとを有し、
   前記パッケージ基板は、夫々前記メモリ半導体チップに接続されていて前記データ処理用半導体チップの外周縁の外側に配置される、データ端子及びデータストローブ端子を含むデータ系パッケージ端子群と、アドレス端子及びコマンド端子を含むアドレスコマンド系パッケージ端子群とを有し、前記データ系パッケージ端子群はパッケージ基板の異なる領域に分割配置され、
   前記データ処理用半導体チップはメモリ制御用のデータ端子及びデータストローブ端子を含むデータ系チップ端子群と、アドレス端子及びコマンド端子を含むアドレスコマンド系チップ端子群とを備え、前記データ系チップ端子群は前記データ系パッケージ端子群の配置に対応して前記データ処理用半導体チップの縁辺部の異なる領域に分割配置され、前記アドレスコマンド系チップ端子群は前アドレスコマンド系パッケージ端子群の配置に対応して前記データ処理用半導体チップの縁辺部に配置された、半導体装置であって、
   前記データ系チップ端子群は前記データ処理用半導体チップの第１辺とこれに対向する第２辺に沿って分割配置され、前記アドレスコマンド系チップ端子群は前記第１辺と第２辺とに垂直な第３辺及び第４辺の内の前記第３辺に沿って配置され、
   前記データ系パッケージ端子群は前記データ処理用半導体チップの前記第１辺と前記第４辺とに対応する前記配線基板の２辺に沿ってそのコーナー部を跨いで配置され、前記データ処理用半導体チップの前記第２辺と前記第４辺とに対応する前記配線基板の２辺に沿ってそのコーナー部を跨いで配置され、前記アドレスコマンド系パッケージ端子群は前記データ処理用半導体チップの前記第３辺に対応する前記配線基板の１辺に沿って配置された、半導体装置。
2. 前記チップ端子群の端子ピッチは前記パッケージ端子群の端子ピッチよりも小さい、請求項１記載の半導体装置。
3. 前記分割配置された夫々のデータ系チップ端子群の間にはデータ系チップ端子以外の端子が配置されている、請求項２記載の半導体装置。
4. 前記分割配置された夫々のデータ系チップ端子群は、少なくともデータストローブ端子と当該データストローブ端子のデータストローブ信号に同期して変化されるデータに割当てられたデータ端子とのペアを含む、請求項３記載の半導体装置。
5. 前記分割配置された夫々のデータ系チップ端子群のデータ端子は８ビットの整数倍のビット数である、請求項３記載の半導体装置。
6. 前記チップ端子はアナログ端子群を含み、
   データ処理用半導体チップの同一辺に沿って配置された前記アナログ端子群と前記分割配置されたデータ系チップ端子群との夫々は、データ処理用半導体チップの異なるコーナー部に離間されて配置され又はデータ処理用半導体チップのコーナー部を挟んで異なる辺に沿って配置される、請求項１記載の半導体装置。
7. 前記パッケージ基板のパッケージ端子群はＢＧＡ端子である、請求項１記載の半導体装置。
8. 前記メモリ半導体チップはシンクロナスＤＲＡＭであり、前記データ処理用半導体チップはマイクロコンピュータである、請求項１記載の半導体装置。
9. 配線基板と、前記配線基板の上に搭載されたデータ処理用半導体チップと、前記データ処理用半導体チップに重ねて前記配線基板の上に搭載されたパッケージ基板と、前記パッケージ基板に設けられたメモリ半導体チップとを有し、
   前記配線基板は、一面に前記データ処理用半導体チップが搭載され、搭載されたデータ処理半導体チップの所定のチップ端子に接続され前記データ処理半導体チップの外方で前記一面に配置されたスタック端子を有し、他面に、前記データ処理用半導体チップの所定のチップ端子に接続する実装端子を有し、
   前記パッケージ基板は、前記メモリ半導体チップが搭載され、搭載されたメモリ半導体チップのメモリチップ端子に接続する外部接続用のパッケージ端子を有し、前記外部接続用のパッケージ端子が対応する前記スタック端子に重ねて結合され、
   前記パッケージ端子は、データ端子及びデータストローブ端子を含むデータ系パッケージ端子群と、アドレス端子及びコマンド端子を含むアドレスコマンド系パッケージ端子群とを有し、前記データ系パッケージ端子群はパッケージ基板の異なる領域に分割配置され、
   前記チップ端子はメモリ制御用のデータ端子及びデータストローブ端子を含むデータ系チップ端子群と、アドレス端子及びコマンド端子を含むアドレスコマンド系チップ端子群とを備え、前記データ系チップ端子群は前記データ系パッケージ端子群の配置に対応して前記データ処理用半導体チップの縁辺部の異なる領域に分割配置され、前記アドレスコマンド系チップ端子群は前アドレスコマンド系パッケージ端子群の配置に対応して前記データ処理用半導体チップの縁辺部に配置された、半導体装置であって、
   前記データ系チップ端子群は前記データ処理用半導体チップの第１辺とこれに対向する第２辺に沿って分割配置され、前記アドレスコマンド系チップ端子群は前記第１辺と第２辺とに垂直な第３辺及び第４辺の内の前記第３辺に沿って配置され、
   前記データ系パッケージ端子群は前記データ処理用半導体チップの前記第１辺と前記第４辺とに対応する前記配線基板の２辺に沿ってそのコーナー部を跨いで配置され、前記データ処理用半導体チップの前記第２辺と前記第４辺とに対応する前記配線基板の２辺に沿ってそのコーナー部を跨いで配置され、前記アドレスコマンド系パッケージ端子群は前記データ処理用半導体チップの前記第３辺に対応する前記配線基板の１辺に沿って配置された、半導体装置。
10. 前記チップ端子群の端子ピッチは前記パッケージ端子群の端子ピッチよりも小さい、請求項９記載の半導体装置。
11. 前記分割配置された夫々のデータ系チップ端子群の間にはデータ系チップ端子以外の端子が配置されている、請求項１０記載の半導体装置。
12. 前記分割配置された夫々のデータ系チップ端子群は、少なくともデータストローブ端子と当該データストローブ端子のデータストローブ信号に同期して変化されるデータに割当てられたデータ端子とのペアを含む、請求項１１記載の半導体装置。
13. 前記分割配置された夫々のデータ系チップ端子群のデータ端子は８ビットの整数倍のビット数である、請求項１１記載の半導体装置。
14. 前記チップ端子はアナログ端子群を含み、
    データ処理用半導体チップの同一辺に沿って配置された前記アナログ端子群と前記分割配置されたデータ系チップ端子群との夫々は、データ処理用半導体チップの異なるコーナー部に離間されて配置され又はデータ処理用半導体チップのコーナー部を挟んで異なる辺に沿って配置される、請求項９記載の半導体装置。

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