JP5584826B2 - Pfc信号生成回路、それを用いたpfc制御システム、及びpfc制御方法 - Google Patents
Pfc信号生成回路、それを用いたpfc制御システム、及びpfc制御方法 Download PDFInfo
- Publication number
- JP5584826B2 JP5584826B2 JP2013511897A JP2013511897A JP5584826B2 JP 5584826 B2 JP5584826 B2 JP 5584826B2 JP 2013511897 A JP2013511897 A JP 2013511897A JP 2013511897 A JP2013511897 A JP 2013511897A JP 5584826 B2 JP5584826 B2 JP 5584826B2
- Authority
- JP
- Japan
- Prior art keywords
- pfc
- signal
- circuit
- timing
- inductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/42—Circuits or arrangements for compensating for or adjusting power factor in converters or inverters
- H02M1/4208—Arrangements for improving power factor of AC input
- H02M1/4225—Arrangements for improving power factor of AC input using a non-isolated boost converter
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/42—Circuits or arrangements for compensating for or adjusting power factor in converters or inverters
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
- H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
- H02M3/1584—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load with a plurality of power processing stages connected in parallel
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
- H05B45/00—Circuit arrangements for operating light-emitting diodes [LED]
- H05B45/30—Driver circuits
- H05B45/37—Converter circuits
- H05B45/3725—Switched mode power supply [SMPS]
- H05B45/375—Switched mode power supply [SMPS] using buck topology
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
- H05B45/00—Circuit arrangements for operating light-emitting diodes [LED]
- H05B45/30—Driver circuits
- H05B45/37—Converter circuits
- H05B45/3725—Switched mode power supply [SMPS]
- H05B45/38—Switched mode power supply [SMPS] using boost topology
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
- H05B45/00—Circuit arrangements for operating light-emitting diodes [LED]
- H05B45/30—Driver circuits
- H05B45/37—Converter circuits
- H05B45/3725—Switched mode power supply [SMPS]
- H05B45/385—Switched mode power supply [SMPS] using flyback topology
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/0003—Details of control, feedback or regulation circuits
- H02M1/0009—Devices or circuits for detecting current in a converter
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/0067—Converter structures employing plural converter units, other than for parallel operation of the units on a single load
- H02M1/007—Plural converter units in cascade
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
- H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
- H02M3/1584—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load with a plurality of power processing stages connected in parallel
- H02M3/1586—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load with a plurality of power processing stages connected in parallel switched with a phase shift, i.e. interleaved
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Power Sources (AREA)
- Rectifiers (AREA)
Description
本発明は、PFC信号生成回路、それを用いたPFC制御システム、及びPFC制御方法に関する。
近年、電子機器の小型化、低消費電力化等の要請から、周期的にオンオフを繰り返すスイッチング回路を用いた電源いわゆるスイッチング電源が多用されている。スイッチング電源では、例えば入力パルス信号のデューティ比を調整するPWM(Pulse Width Modulation)制御を用いることにより、電子機器の動作状態に応じて出力電圧を調整することができる。
加えて、変換効率の向上によるさらなる低消費電力化が要求されるようになってきた。例えば、国際エネルギースタープログラム(Energy Star)では、75W以上の電子機器に対して力率改善(PFC:Power Factor Correction)が必要となる。PFC制御には、シングル方式とインターリーブ方式とがある。インターリーブ方式では、位相差π(180°)の2つのPFC制御パルス信号により相補的にスイッチング動作を行なう。これにより、位相差πの2つのコイル電流が生成される。そのため、インターリーブ方式では、シングル方式に比べ2倍の電力が得られる。さらに、出力電流のリップルが小さいため、これを低減するためのコンデンサの容量を小さくすることができる。
特許文献1には、臨界モードインターリーブ方式のPFC制御を採用したスイッチング電源が開示されている。特許文献1には、1つのコイル電流におけるゼロ電流のみを検出し、自動的に位相差πのPFC制御パルス信号を生成する手法と、2つのコイル電流におけるゼロ電流をそれぞれ検出し、2つのPFC制御パルス信号を生成する手法が開示されている。後者の場合、双方のコイル電流について臨界モードを補償することができるため、効率が向上する。
なお、特許文献2には、プログラムの実行に伴って、計数される一定時間内にクリア信号が入力されることを検出してコンピュータにリセット信号を出力し異常を報知するウォッチドッグタイマが開示されている。このウォッチドッグタイマは、前記一定時間の終了時に対し設定時間前のみ前記クリア信号の入力を許可する信号制御手段を備えている。
発明者は以下の課題を見出した。
特許文献1において、2つのコイル電流におけるゼロ電流をそれぞれ検出する場合、ノイズなどが原因で、おおよそπとなるべき2つのPFC制御パルス信号の位相差が小さくあるいは大きくなり過ぎるおそれがあった。そして、このような異常なPFC制御パルス信号により、電力ロスが増大し、力率が低下するおそれがあった。
特許文献1において、2つのコイル電流におけるゼロ電流をそれぞれ検出する場合、ノイズなどが原因で、おおよそπとなるべき2つのPFC制御パルス信号の位相差が小さくあるいは大きくなり過ぎるおそれがあった。そして、このような異常なPFC制御パルス信号により、電力ロスが増大し、力率が低下するおそれがあった。
本発明に係るPFC信号生成回路は、第1のスイッチに接続された第1のインダクタと、第2のスイッチに接続された第2のインダクタと、を有するPFC回路を制御するPFC信号を生成するPFC信号生成回路である。第1のインダクタのゼロ電流検出タイミングで、第1のスイッチをオンする第1のPFC信号を出力する第1の制御信号出力回路と、第2のインダクタのゼロ電流検出タイミングが、目標タイミングより早い場合、当該目標タイミングまで待機して第2のスイッチをオンにし、目標タイミングからの許容期間よりも遅い場合、次周期における目標タイミングで、第2のスイッチをオンする制御信号を生成するタイミング調整回路と、制御信号に応じて、第2のスイッチをオンする第2のPFC信号を生成する第2の制御信号出力回路と、を備える。
本発明に係るPFC制御システムは、交流電源に接続されたPFC回路と、PFC回路を制御するPFC信号を生成するPFC信号生成回路と、を備えたPFC制御システムである。PFC回路は、第1のスイッチに接続された第1のインダクタと、第2のスイッチに接続された第2のインダクタと、を備える。PFC信号生成回路は、第1のインダクタのゼロ電流検出タイミングで、第1のスイッチをオンする第1のPFC信号を出力する第1の制御信号出力回路と、第2のインダクタのゼロ電流検出タイミングが、目標タイミングより早い場合、当該目標タイミングまで待機して第2のスイッチをオンにし、目標タイミングからの許容期間よりも遅い場合、次周期における目標タイミングで、第2のスイッチをオンする制御信号を生成するタイミング調整回路と、制御信号に応じて、第2のスイッチをオンする第2のPFC信号を生成する第2の制御信号出力回路と、を備える。
本発明に係るPFC制御方法は、第1のスイッチに接続された第1のインダクタと、第2のスイッチに接続された第2のインダクタと、を有するPFC回路を制御するPFC制御方法である。第1のインダクタのゼロ電流検出タイミングで、第1のスイッチをオンにし、第2のインダクタのゼロ電流検出タイミングが、目標タイミングより早い場合、当該目標タイミングまで待機して第2のスイッチをオンにし、目標タイミングからの許容期間よりも遅い場合、次周期における目標タイミングで、第2のスイッチをオンにする。
本発明では、第2のインダクタのゼロ電流が検出される第2のタイミングが、目標タイミングより早い場合、当該目標タイミングで、目標タイミングから許容期間内である場合、第2のタイミングで、許容期間よりも遅い場合、次周期における目標タイミングで、第2のスイッチをオンにする。そのため、PFC回路による力率改善をより向上させることができる。
本発明によれば、PFC回路による力率改善をより向上させるPFC制御パルス信号を生成することができる。
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
(実施の形態1)
まず、本実施の形態に係るPFC信号生成ユニットが適用されるプロセッサシステムの概要について説明する。なお、本実施の形態に係るPFC信号生成ユニットは、以下で説明するプロセッサシステムに適用されるものではあるが、説明するプロセッサシステムは一例であり、他のプロセッサシステムに本発明を適用することも可能である。
まず、本実施の形態に係るPFC信号生成ユニットが適用されるプロセッサシステムの概要について説明する。なお、本実施の形態に係るPFC信号生成ユニットは、以下で説明するプロセッサシステムに適用されるものではあるが、説明するプロセッサシステムは一例であり、他のプロセッサシステムに本発明を適用することも可能である。
図1は、本実施の形態に係るPWM信号生成ユニットが適用されるプロセッサシステムMCUの概略図である。図1に示すように、このプロセッサシステムMCUは、メモリMEM、演算コアPE、クロック生成ユニットCG、PWM信号生成ユニットPWM、PFC信号生成ユニットPSG、モニタユニットMON、IOユニットIOU、周辺回路PERIを有する。
図1には、プロセッサシステムMCUにより制御される制御対象回路PWRも示した。この制御対象回路PWRは、例えば、電源回路である。この電源回路は、PFC信号生成ユニットPSGにより生成されるPFC制御パルス信号pfcに基づき、交流電源電圧から直流電源電圧を高効率に生成する(AC/DC変換)。さらに、PWM信号生成ユニットPWMにより生成されるPWM制御パルス信号pwmに基づき、その直流電源電圧を昇圧もしくは降圧した直流電源電圧を生成し(DC/DC変換)、他の回路に供給する。
メモリMEMは、プロセッサシステムMCUにより用いられるプログラム及びプロセッサシステムMCUを動作させるために用いられる設定値等が格納される。
演算コアPEは、メモリMEMに格納されたプログラム又は外部から読み込んだプログラムに基づくプロセッサシステムMCUに求められる具体的な処理を行う。一般的には、CPU(Central Processing Unit)である。
クロック生成ユニットCGは、プロセッサシステムMCU内の各回路ブロックで利用されるクロック信号を生成する。また、クロック生成ユニットCGで生成されたクロック信号は、外部に出力されてもよい。
なお、プロセッサシステムMCU内で利用されるクロック信号は、外部の回路から供給することも可能である。
演算コアPEは、メモリMEMに格納されたプログラム又は外部から読み込んだプログラムに基づくプロセッサシステムMCUに求められる具体的な処理を行う。一般的には、CPU(Central Processing Unit)である。
クロック生成ユニットCGは、プロセッサシステムMCU内の各回路ブロックで利用されるクロック信号を生成する。また、クロック生成ユニットCGで生成されたクロック信号は、外部に出力されてもよい。
なお、プロセッサシステムMCU内で利用されるクロック信号は、外部の回路から供給することも可能である。
PWM信号生成ユニットPWMは、制御対象回路PWRをPWM制御するためのパルス信号であるPWM制御パルス信号pwmを生成する。このPWM信号生成ユニットPWMは、例えば、プロセッサシステムMCUのタイマ機能を利用することにより実現することができる。
PFC信号生成ユニットPSGは、制御対象回路PWRをPFC制御するためのパルス信号であるPFC制御パルス信号pfcを生成する。このPFC信号生成ユニットPSGは、PWM信号生成ユニットPWMと同様に、例えば、プロセッサシステムMCUのタイマ機能を利用することにより実現することができる。
モニタユニットMONは、PWM制御パルス信号pwmやPFC制御パルス信号pfcを生成するための制御対象回路PWRからのフィードバック信号monをモニタする。そして、モニタユニットMONは、アナログ信号であるフィードバック信号monをデジタル信号に変換し、例えば演算コアPEに伝達する。図1の例では、外部に設けられた制御対象回路PWRから出力されるフィードバック信号monをモニタし、当該フィードバック信号monに応じたデジタル値をプロセッサシステムMCUに取り込む。このモニタユニットMONは、アナログデジタル変換器(ADC:Analog to Digital Converter)、コンパレータ回路等のアナログ値をデジタル値に変換可能な回路により構成することができる。
IOユニットIOUは、外部に設けられた回路との間で通信を行い、プロセッサシステムMCUに対する制御信号等の受信、あるいは、プロセッサシステムMCUの処理結果の送信等を行う。IOユニットIOUの具体的な例としては、SPIユニット、UARTユニット等が考えられる。なお、SPIユニットは、3線又は4線のシリアル通信であるSPI(System Packet Interface)規格の通信を行う。また、UART(Universal Asynchronous Receiver Transmitter)ユニットは、調歩同期方式によるシリアル信号をパラレル信号に変換し、また、その逆方向の変換を行う。
周辺回路PERIは、上述した回路ブロック以外の回路であって、演算コアPEにより利用される回路ブロックを含む。周辺回路PERIとしては、例えば、タイマユニット、ウォッチドッグタイマユニット、DMA(Direct Memory Access)ユニット、低電圧検出ユニット、パワーオンリセット(POR)ユニット等が考えられる。
なお、本発明が適用されるプロセッサシステムMCUでは、演算コアPE、メモリMEM、PWM信号生成ユニットPWM、PFC信号生成ユニットPSG、モニタユニットMON、IOユニットIOU、周辺回路PERIがバスにより相互により接続される構成となっている。また、図示してはいないが、プロセッサシステムMCUには、他の回路から電源が供給される。
ここまでに説明したプロセッサシステムMCUは、本発明が適用されるプロセッサシステムの一例を示したものであり、例えば、メモリMEMに格納するプログラム及びデータはシステムの仕様により適宜変更可能である。また、回路ブロック間の接続は、例えば、複数のバスを介して接続される構成であっても良く、バスを介さずに演算コアPEと、他の回路ブロックと、が直接接続される構成であってもよい。
プロセッサシステムMCUは、PWM制御パルス信号pwm及びPFC制御パルス信号pfcを生成し、制御対象回路PWRに与える。そして、プロセッサシステムMCUは、このPWM制御パルス信号pwm及びPFC制御パルス信号pfcのデューティやPWM制御パルス信号pwmの生成タイミング等を制御対象回路PWRからのフィードバック信号monや他の回路から入力される制御信号等により制御する。
そこで、プロセッサシステムMCUが生成するPWM制御パルス信号pwm及びPFC制御パルス信号pfcの利用形態を明確にするために、制御対象回路PWRの一例である電源回路について説明する。以下で説明する電源回路は、負荷回路としてLED(Light Emitting Diode)を駆動するが、負荷回路は、LEDに限らず、一般的な回路であってもよい。
図2A、2BにLEDを駆動する電源回路の例を示す。なお、図2A、2Bでは、電源回路にPWRの符号を付す。また、図2A、2Bで示す電源回路PWRでは、スイッチング動作を行う出力トランジスタにNMOSトランジスタを用いるが、この出力トランジスタは、PMOSトランジスタで構成することもでき、また、PNPトランジスタあるいはNPNトランジスタで構成することもできる。
図2A、2Bに示す電源回路PWRは、いずれも交流電源AP、全波整流回路FWR、PFCユニット、DC/DCユニットを備えている。図2A、2Bにおいて、交流電源AP、全波整流回路FWR、及びPFCユニットは共通である。
まず、全波整流回路FWRは、交流電源APから直流電圧V1を生成する。全波整流回路FWRは、4つのダイオードを備えたブリッジ回路である。全波整流回路FWRにおいて、交流電源APがアノードに接続された2つのダイオードのそれぞれのカソードには、全波整流回路FWRの出力に共通接続されている。一方、交流電源APがカソードに接続された2つのダイオードのそれぞれのアノードは、共通に接地されている。
次に、PFCユニットについて説明する。図2AのPFCユニットは、非絶縁型昇圧コンバータである。このPFCユニットは、インダクタL1、L2、Lm1、Lm2、ダイオードD1、D2、NMOSトランジスタNM1、NM2、平滑コンデンサC1、抵抗R1、R2を備えている。PFCユニットは、インターリーブ方式のPFC回路であり、位相差がおよそπ(180°)の2つのPFC制御パルス信号pfc1、pfc2により、NMOSトランジスタNM1、NM2を相補的にスイッチング動作させる。PFCユニットは、直流電圧V1から直流電圧V2を生成する。
インダクタL1、L2のそれぞれの一端は、全波整流回路FWRの出力に共通に接続され、電圧V1が与えられている。インダクタL1の他端には、ダイオードD1のアノードが接続されている。インダクタL2の他端には、ダイオードD2のアノードが接続されている。ダイオードD1、D2のそれぞれのカソードには、平滑コンデンサC1の一端が共通接続されている。つまり、直列接続されたインダクタL1及びダイオードD1と、直列接続されたインダクタL2及びダイオードD2とが、並列接続されている。平滑コンデンサC1の他端は、接地されている。
直列接続されたインダクタL1及びダイオードD1の間のノードには、NMOSトランジスタNM1のドレインが接続されている。NMOSトランジスタNM1のソースは接地されている。そして、NMOSトランジスタNM1のゲートにはPFC制御パルス信号pfc1が入力される。NMOSトランジスタNM1は、PFC制御パルス信号pfc1の電圧レベルに応じてスイッチング動作を行う。NMOSトランジスタNM1がオンの期間にインダクタL1にエネルギが蓄積され、NMOSトランジスタNM1がオフの期間にインダクタL1に蓄積されたエネルギにより、ダイオードD1を介して平滑コンデンサC1が充電される。
直列接続されたインダクタL2及びダイオードD2の間のノードには、NMOSトランジスタNM2のドレインが接続されている。NMOSトランジスタNM2のソースは接地されている。そして、NMOSトランジスタNM2のゲートにはPFC制御パルス信号pfc2が入力される。NMOSトランジスタNM2は、PFC制御パルス信号pfc2の電圧レベルに応じてスイッチング動作を行う。NMOSトランジスタNM2がオンの期間にインダクタL2にエネルギが蓄積され、NMOSトランジスタNM2がオフの期間にインダクタL2に蓄積されたエネルギにより、ダイオードD2を介して平滑コンデンサC1が充電される。平滑コンデンサC1に充電された電荷に応じた出力電圧V2が出力される。
ここで、インダクタL1を流れる電流I1に応じたフィードバック信号mon1が、インダクタL1と鉄心を介して電磁結合されたモニタ用インダクタLm1により生成される。そして、このフィードバック信号mon1が、モニタユニットMONにフィードバックされる。同様に、インダクタL2を流れる電流I2に応じたフィードバック信号mon2が、インダクタL2と鉄心を介して電磁結合されたモニタ用インダクタLm2により生成される。そして、このフィードバック信号mon2が、モニタユニットMONにフィードバックされる。このような構成により、電流I1、I2のゼロ電流が検出される。
また、平滑コンデンサC1と並列して、抵抗R1、R2が直列接続されている。つまり、抵抗R1、R2の両端には、PFCユニットの出力電圧V2が与えられる。そして、抵抗R1と抵抗R2の間のノードから、フィードバック信号mon3が出力される。フィードバック信号mon3は、出力電圧V2を抵抗R1、R2の抵抗比に分圧したモニタ電圧である。このフィードバック信号mon3は、プロセッサシステムMCUのモニタユニットMONにフィードバックされる。これにより、PFC制御パルス信号pfc1、pfc2のデューティ比やパルス幅が決定される。このように、図2A、2BのPFCユニットは、定電圧制御回路である。
次に、図2A、2BにおけるDC/DCユニットについて順に説明する。まず、図2AのDC/DCユニットについて説明する。図2AのDC/DCユニットは、降圧型のDC/DCコンバータである。このDC/DCユニットは、NMOSトランジスタNM3、インダクタL3、ダイオードD3、平滑コンデンサC2、抵抗Rmを有する。
NMOSトランジスタNM3のドレインは、PFCユニットの出力に接続され、ソースはダイオードD3のカソードに接続されている。また、NMOSトランジスタNM3のゲートには、PWM制御パルス信号pwmが与えられる。そのため、NMOSトランジスタNM3はPWM制御パルス信号pwmの電圧レベルに応じてスイッチング動作を行う。ダイオードD3のアノードは、接地されている。NMOSトランジスタNM3のソースとダイオードD3のカソードとの間のノードには、インダクタL3の一端が接続されている。インダクタL3の他端は、平滑コンデンサC2の一端に接続される。平滑コンデンサC2の他端は、接地されている。
そして、平滑コンデンサC2とインダクタL3との間のノードから平滑コンデンサC2に蓄積された電荷に応じた出力電圧Voutが出力される。また、平滑コンデンサC2に蓄積された電荷は、出力電流IoutとしてLEDに供給される。また、LEDのカソードとグランドとの間には、抵抗Rmが設けられている。この抵抗Rmには、LEDに流れる出力電流Ioutが流れる。つまり、抵抗Rmの両端には、出力電流Ioutと抵抗Rmの抵抗値とに応じた電圧が生じる。この電圧は、出力電流Ioutをモニタするためのモニタ電圧である。このモニタ電圧が、フィードバック信号mon4として、モニタユニットMONにフィードバックされる。そして、プロセッサシステムMCUのPWM信号生成ユニットは、モニタ電圧の電圧レベルが一定になるようなデューティ比、あるいは、周期を有するPWM制御パルス信号pwmを生成する。このように、図2AのDC/DCユニットは、定電流制御回路である。
次に、図2BのDC/DCユニットについて説明する。図2BのDC/DCユニットは、非絶縁型昇圧DC/DCコンバータである。このDC/DCユニットも、NMOSトランジスタNM3、インダクタL3、ダイオードD3、平滑コンデンサC2、抵抗Rmを有する。
インダクタL3の一端は、PFCユニットの出力に接続され、他端はNMOSトランジスタNM3のドレインに接続されている。NMOSトランジスタNM3のソースは接地されている。また、NMOSトランジスタNM3のゲートには、PWM制御パルス信号pwmが与えられる。そのため、NMOSトランジスタNM3はPWM制御パルス信号pwmの電圧レベルに応じてスイッチング動作を行う。NMOSトランジスタNM3のドレインとインダクタL3との間のノードには、ダイオードD3のアノードが接続されている。ダイオードD3のカソードは、平滑コンデンサC2の一端に接続される。平滑コンデンサC2の他端は、接地されている。
そして、平滑コンデンサC2とダイオードD3のカソードとの間のノードから平滑コンデンサC2に蓄積された電荷に応じた出力電圧Voutが出力される。また、平滑コンデンサC2に蓄積された電荷は、出力電流IoutとしてLEDに供給される。また、LEDのカソードとグランドとの間には、抵抗Rmが設けられている。この抵抗Rmには、LEDに流れる出力電流Ioutが流れる。つまり、抵抗Rmの両端には、出力電流Ioutと抵抗Rmの抵抗値とに応じた電圧が生じる。この電圧は、出力電流Ioutをモニタするためのモニタ電圧である。このモニタ電圧が、フィードバック信号mon4として、モニタユニットMONにフィードバックされる。そして、プロセッサシステムMCUのPWM信号生成ユニットは、モニタ電圧の電圧レベルが一定になるようなデューティ比、あるいは、周期を有するPWM制御パルス信号pwmを生成する。このように、図2BのDC/DCユニットも、定電流制御回路である。
次に、図3A、3Bを参照して、DC/DCユニットの他の構成について説明する。図3AのDC/DCユニットは、図2AのDC/DCユニットと同様に、非絶縁型降圧DC/DCコンバータである。図2AのDC/DCユニットでは、フィードバック信号mon4を生成するための抵抗Rmが、LEDと直列接続されている。これに対し、図3AのDC/DCユニットでは、フィードバック信号mon4を生成するための抵抗Rm1、Rm2が、LEDと並列接続されている。
従って、抵抗Rm1、Rm2の両端には、電源回路PWRの出力電圧Voutが与えられる。そして、抵抗Rm1と抵抗Rm2の間のノードから、フィードバック信号mon4が出力される。フィードバック信号mon4は、出力電圧Voutを抵抗Rm1、Rm2の抵抗比に分圧したモニタ電圧である。このフィードバック信号mon4は、プロセッサシステムMCUのモニタユニットMONにフィードバックされる。そして、プロセッサシステムMCUのPWM信号生成ユニットは、モニタ電圧の電圧レベルが一定になるようなデューティ比、あるいは、周期を有するPWM制御パルス信号pwmを生成する。このように、図3AのDC/DCユニットは、定電圧制御回路である。その他の構成は、図2AのDC/DCユニットと同様であるため、説明を省略する。
図3BのDC/DCユニットは、図2BのDC/DCユニットと同様に、非絶縁型昇圧DC/DCコンバータである。図2BのDC/DCユニットでは、フィードバック信号mon4を生成するための抵抗Rmが、LEDと直列接続されている。これに対し、図3BのDC/DCユニットでは、フィードバック信号mon4を生成するための抵抗Rm1、Rm2が、LEDと並列接続されている。
従って、抵抗Rm1、Rm2の両端には、電源回路PWRの出力電圧Voutが与えられる。そして、抵抗Rm1と抵抗Rm2の間のノードから、フィードバック信号mon4が出力される。フィードバック信号mon4は、出力電圧Voutを抵抗Rm1、Rm2の抵抗比に分圧したモニタ電圧である。このフィードバック信号mon4は、プロセッサシステムMCUのモニタユニットMONにフィードバックされる。そして、プロセッサシステムMCUのPWM信号生成ユニットは、モニタ電圧の電圧レベルが一定になるようなデューティ比、あるいは、周期を有するPWM制御パルス信号pwmを生成する。このように、図3BのDC/DCユニットは、定電圧制御回路である。その他の構成は、図2BのDC/DCユニットと同様であるため、説明を省略する。
次に、図4を参照して、PFCユニットの他の構成について説明する。図2A、2BのPFCユニットが非絶縁型昇圧コンバータであったのに対し、図4のPFCユニットは、絶縁型フライバックコンバータである点が異なる。非絶縁型と絶縁型との違いはあるものの、動作原理は同様である。図4のPFCユニットは、インダクタL11、L12、L21、L22、Lm1、Lm2、ダイオードD1、D2、NMOSトランジスタNM1、NM2、平滑コンデンサC1を備えている。
インダクタL11、L21のそれぞれの一端は、全波整流回路FWRの出力に共通に接続され、電圧V1が与えられている。インダクタL11の他端には、NMOSトランジスタNM1のドレインが接続されている。インダクタL2の他端には、NMOSトランジスタNM2のドレインが接続されている。NMOSトランジスタNM1、NM2のソースは、いずれも接地されている。そして、NMOSトランジスタNM1のゲートにはPFC制御パルス信号pfc1が入力され、NMOSトランジスタNM2のゲートにはPFC制御パルス信号pfc2が入力される。
インダクタL12は、インダクタL11とコアを介して電磁結合されている。一端が接地されたインダクタL12の他端には、ダイオードD1のアノードが接続されている。インダクタL22は、インダクタL21とコアを介して電磁結合されている。一端が接地されたインダクタL22の他端には、ダイオードD2のアノードが接続されている。ダイオードD1、D2のそれぞれのカソードには、平滑コンデンサC1の一端が共通接続されている。平滑コンデンサC1の他端は、接地されている。
ここで、インダクタL12を流れる電流I1に応じたフィードバック信号mon1が、インダクタL11と鉄心を介して電磁結合されたモニタ用インダクタLm1により生成される。そして、このフィードバック信号mon1が、モニタユニットMONにフィードバックされる。同様に、インダクタL2を流れる電流I2に応じたフィードバック信号mon2が、インダクタL2と鉄心を介して電磁結合されたモニタ用インダクタLm2により生成される。そして、このフィードバック信号mon2が、モニタユニットMONにフィードバックされる。このような構成により、電流I1、I2のゼロ電流が検出される。
また、平滑コンデンサC1と並列して、抵抗R1、R2が直列接続されている。つまり、抵抗R1、R2の両端には、PFCユニットの出力電圧V2が与えられる。そして、抵抗R1と抵抗R2の間のノードから、フィードバック信号mon3が出力される。フィードバック信号mon3は、出力電圧V2を抵抗R1、R2の抵抗比に分圧したモニタ電圧である。このフィードバック信号mon3は、プロセッサシステムMCUのモニタユニットMONにフィードバックされる。これにより、PFC制御パルス信号pfc1、pfc2のデューティ比やパルス幅が決定される。このように、図4のPFCユニットは、定電圧制御回路である。
次に、図5A、5Bを参照して、電源回路PWRの他の構成について説明する。図5Aの電源回路PWRでは、図2A、2Bの電源回路PWRと同様に、PFCユニットが非絶縁型昇圧コンバータである。図2A、2BのPFCユニットでは、フィードバック信号mon3を生成するための抵抗R1、R2が、平滑コンデンサC1と並列接続されている。これに対し、図5AのPFCユニットでは、フィードバック信号mon3を生成するための抵抗Rが、LEDと直列接続されている。つまり、このPFCユニットは定電流制御回路である。この場合、図5Aに示すように、DC/DCユニットを省略して、PFCユニットに直接LEDを接続することができる。従って、回路を小型化することができる。
図5Bの電源回路PWRでは、図4の電源回路PWRと同様に、PFCユニットが絶縁型フライバックコンバータである。図4のPFCユニットでは、フィードバック信号mon3を生成するための抵抗R1、R2が、平滑コンデンサC1と並列接続されている。これに対し、図5BのPFCユニットでは、フィードバック信号mon3を生成するための抵抗Rが、LEDと直列接続されている。つまり、このPFCユニットは定電流制御回路である。この場合、図5Bに示すように、DC/DCユニットを省略して、PFCユニットに直接LEDを接続することができる。従って、回路を小型化することができる。
次に、図6を参照して本発明の第1の実施の形態に係るPFC信号生成ユニットPSGについて説明する。図6は、実施の形態1に係るPFC信号生成ユニットPSGのブロック図である。図6に示すように、PFC信号生成ユニットPSGは、アップカウンタ101、周期上限設定レジスタ102、周期上限取込レジスタ103、周期上限比較器104、第1パルス幅設定レジスタ105、第1パルス幅取込レジスタ106、パルス幅比較器107、ORゲート108、第1制御パルス出力回路109、カウント値キャプチャ回路110、シフト回路111、位相比較器112、出力タイミング補正回路113、第2パルス幅設定レジスタ114、第2パルス幅取込レジスタ115、ダウンカウンタ116、第2制御パルス出力回路117、割込信号出力回路118を備えている。
アップカウンタ101は、入力されるクロック信号clkをカウントアップする。アップカウンタ101は、インダクタL1を流れる電流I1のゼロ電流検出信号cd1が入力されるタイミングでカウント値をクリアし、新たに0からカウントを開始する。ゼロ電流検出信号cd1は、図1のモニタユニットMONにより生成される。
周期上限設定レジスタ102には、演算コアPEによりPFC制御パルス信号pfc1が取り得る周期の上限値が設定される。詳細には後述するように、PFC制御パルス信号pfc1の周期は、原則として電流I1のゼロ電流検出信号cd1が入力される間隔であり、必ずしも一定ではない。周期上限設定レジスタ102に設定される周期上限設定値は、システム立ち上げ時やトラブルなどにより電流I1のゼロ電流検出信号cd1が入力されない場合に用いられる補助的なものである。
周期上限取込レジスタ103は、所定のタイミングで、周期上限設定レジスタ102から周期上限設定値を取り込む。
周期上限取込レジスタ103は、所定のタイミングで、周期上限設定レジスタ102から周期上限設定値を取り込む。
周期上限比較器104は、デジタルコンパレータであって、詳細には一致回路である。周期上限比較器104は、アップカウンタ101のカウント値cnt1と、周期上限取込レジスタ103に取り込まれた周期上限設定値とが一致した場合、クリア信号clrを出力する。クリア信号clrが、アップカウンタ101に入力されると、アップカウンタ101のカウント値がクリアされる。つまり、アップカウンタ101のカウント値が設定された周期上限設定値に達するまでに電流I1のゼロ電流検出信号cd1が入力されなければ、強制的にアップカウンタ101のカウント値がクリアされる。上述の通り、クリア信号clrは例外的に出力されるため、図6では点線で示されている。
第1パルス幅設定レジスタ105には、演算コアPEによりPFC制御パルス信号pfc1のパルス幅の値が設定される。パルス幅設定値は、PFCユニットからフィードバックされるフィードバック信号mon3に基づいて決定されるデューティ比と、PFC制御パルス信号pfc1の周期とに基づいて演算される。ここで、周期とは、電流I1のゼロ電流検出信号cd1が発生する間隔である。パルス幅設定値は、PFC制御により随時更新される。例えばアップカウンタ101のカウント値がクリアされたタイミングで、更新される。
第1パルス幅取込レジスタ106は、所定のタイミングで、第1パルス幅設定レジスタ105からパルス幅設定値を取り込む。例えば、アップカウンタ101のカウント値がクリアされたタイミングで、パルス幅設定値が取り込まれる。
パルス幅比較器107は、デジタルコンパレータであって、詳細には一致回路である。パルス幅比較器107は、アップカウンタ101のカウント値cnt1と、第1パルス幅取込レジスタ106取り込まれたパルス幅設定値とが一致した場合、リセット信号rst1を出力する。
ORゲート108には、電流I1のゼロ電流検出信号cd1と、周期上限比較器104から出力されたクリア信号clrとが入力される。ORゲート108はセット信号set1を出力する。セット信号set1は、つまりアップカウンタ101のカウント値をクリアするためのクリア信号である。
第1制御パルス出力回路109は、セット信号set1とリセット信号rst1とに基づいて、PFC制御パルス信号pfc1を生成し、出力する。詳細には後述する通り、PFC制御パルス信号pfc1は、セット信号set1が入力されたタイミングにおいて、インアクティブレベルからアクティブレベルへセットされる。一方、リセット信号rst1が入力されるタイミングにおいて、アクティブレベルからインアクティブレベルへリセットされる。つまり、セット信号set1が入力されたタイミングからリセット信号rst1が入力されるタイミングまでの間、PFC制御パルス信号pfc1がアクティブレベルとなる。
例えば、図2A、2Bなどに示すように、PFC制御パルス信号pfc1がNMOSトランジスタに入力される場合、このアクティブレベルの期間、PFC制御パルス信号pfc1がH(High)になる。一方、PFC制御パルス信号pfc1がPMOSトランジスタに入力される場合(不図示)、このアクティブレベルの期間、PFC制御パルス信号pfc1がL(Low)になる。
カウント値キャプチャ回路110は、電流I1のゼロ電流検出信号cd1が入力されたタイミングで、アップカウンタ101のカウント値cnt1を取り込む。つまり、クリアされる時点でのアップカウンタ101のカウント値cnt1つまり「前周期」の周期値T(以下、Tは「前周期」の最大カウント値である)を取り込む。
シフト回路111は、カウント値キャプチャ回路110が取り込んだ周期値Tを1ビットシフトさせ、目標位相差である1/2周期値T/2を生成する。
位相比較器112は、デジタルコンパレータであって、詳細には一致回路である。位相比較器112は、アップカウンタ101のカウント値cnt1と、シフト回路111が生成した1/2周期値T/2とが一致した場合、一致信号cs1を出力する。
位相比較器112は、デジタルコンパレータであって、詳細には一致回路である。位相比較器112は、アップカウンタ101のカウント値cnt1と、シフト回路111が生成した1/2周期値T/2とが一致した場合、一致信号cs1を出力する。
出力タイミング補正回路113は、セット信号set1と、位相比較器112が出力する一致信号cs1とに基づいて、電流I2のゼロ電流検出信号cd2が入力されたタイミングを判断し、適切なタイミングでセット信号set2を出力する。出力タイミング補正回路113の構成及び動作の詳細については、後述する。
第2パルス幅設定レジスタ114には、演算コアPEによりPFC制御パルス信号pfc2のパルス幅の値が設定される。このパルス幅設定値は、PFC制御パルス信号pfc1の場合と同様に、PFCユニットからフィードバックされるフィードバック信号mon3に基づいて決定されるデューティ比と、PFC制御パルス信号pfc1の周期とに基づいて演算される。つまり、PFC制御パルス信号pfc1、pfc2のパルス幅設定値は、いずれも同じ信号から生成されるため、略同程度の値となる。しかし、同一の値である必要はない。このパルス幅設定値は、PFC制御により、随時更新される。例えば、アップカウンタ101のカウント値がクリアされたタイミングで更新される。
第2パルス幅取込レジスタ115は、所定のタイミングで、第2パルス幅設定レジスタ114からパルス幅設定値を取り込む。例えば、アップカウンタ101のカウント値がクリアされたタイミングで、パルス幅設定値が取り込まれる。
ダウンカウンタ116は、セット信号set2が入力されたタイミングにおいて、第2パルス幅取込レジスタ115に取り込まれたパルス幅設定値からカウントダウンを開始する。ダウンカウンタ116は、クロック信号clkに応じてカウントダウンし、カウント値が1に達した時点で停止するとともに、リセット信号rst2を出力する。なお、ここで、カウント値が0でなく1に達した時点でリセット信号rst2が出力されることにより、所望のパルス幅が得られる。
第2制御パルス出力回路117は、セット信号set2とリセット信号rst2とに基づいて、PFC制御パルス信号pfc2を生成し、出力する。詳細には後述する通り、PFC制御パルス信号pfc2は、セット信号set2が入力されたタイミングにおいて、インアクティブレベルからアクティブレベルへセットされる。一方、リセット信号rst2が入力されるタイミングにおいて、アクティブレベルからインアクティブレベルへリセットされる。つまり、セット信号set2が入力されたタイミングからリセット信号rst2が入力されるタイミングまでの間、PFC制御パルス信号pfc2がアクティブレベルとなる。
割込信号出力回路118は、アップカウンタ101のカウント値cnt1がクリアされる毎に割込信号intを生成し、出力する。例えば、演算コアPEは、この割込信号intを受信する毎に、第1パルス幅設定レジスタ105及び第2パルス幅設定レジスタ114のパルス幅設定値を更新する。
次に、図7を参照して、PFC制御パルス信号pfc1の生成方法について説明する。図7は、PFC制御パルス信号pfc1の生成方法を説明するためのタイミングチャートである。図7の上から順に、セット信号set1、リセット信号rst1、アップカウンタ101のカウント値cnt1、PFC制御パルス信号pfc1が示されている。
上述の通り、セット信号set1は、原則として電流I1のゼロ電流検出信号cd1である。つまり、図7に示すように、電流I1のゼロ電流検出信号cd1が発生するタイミングにおいて、アップカウンタ101のカウント値cnt1がクリアされるとともに、PFC制御パルス信号pfc1がインアクティブレベルからアクティブレベルへ切り換わる。
図7に示すように、16ビットのアップカウンタ101の場合、0000HからFFFFHまでカウント可能である。従って、PFC制御パルス信号pfc1のパルス幅設定値及び周期上限設定値は、0000HからFFFFHまでの間の値となる。当然のことながら、パルス幅設定値≦周期上限設定値+1の関係にある。上述の通り、アップカウンタ101のカウント値cnt1と、第1パルス幅取込レジスタ106取り込まれたパルス幅設定値とが一致した場合、パルス幅比較器107からリセット信号rst1が出力される。このタイミングにおいて、PFC制御パルス信号pfc1がアクティブレベルからインアクティブレベルへ切り換わる。従って、図7に示すようなPFC制御パルス信号pfc1が生成される。
次に、図8を参照して、PFC制御パルス信号pfc2の生成方法について説明する。図8は、PFC制御パルス信号pfc2の生成方法を説明するためのタイミングチャートである。図8の上から順に、セット信号set1、セット信号set2、アップカウンタ101のカウント値cnt1、カウント値キャプチャ回路110が取得する周期値T、シフト回路111が出力する1/2周期値T/2、PFC制御パルス信号pfc2のパルス幅設定値、ダウンカウンタ116のカウント値cnt2、リセット信号rst2、PFC制御パルス信号pfc1、PFC制御パルス信号pfc2が示されている。なお、以下では、PFC制御パルス信号pfc1の生成方法については、説明を省略する。
図8では、いずれの周期においても、セット信号set2(電流I2のゼロ電流検出信号cd2)が、セット信号set1(電流I1のゼロ電流検出信号cd1)の発生タイミングから1/2周期値T/2ずれたタイミングで発生している。これは、理想状態を示している。図8に示すように、16ビットのアップカウンタ101の場合、0000HからFFFFHまでカウント可能である。従って、PFC制御パルス信号pfc1のパルス幅設定値及び周期上限設定値は、0000HからFFFFHまでの間の値となる。当然のことながら、パルス幅設定値≦周期上限設定値+1の関係にある。
図8を用いて、時系列に説明する。最上段に示すように、時刻t1において、電流I1のゼロ電流検出信号cd1すなわちセット信号set1が発生する。これにより、アップカウンタ101のカウント値cnt1はクリアされる。その際、カウント値キャプチャ回路110は、クリアされる時点でのアップカウンタ101のカウント値cnt1=aを、前周期の周期値Tとして取得する。すなわち、周期値T=aとなる。そして、シフト回路111はこの値を1ビットシフトさせる。つまり、取得した周期値T=aを1/2倍し、位相差πに相当する1/2周期値T/2=a/2を得る。
次に、時刻t1から1/2周期値T/2=a/2経過した時刻t2において、電流I2のゼロ電流検出信号cd2が発生する。上述の通り、これは理想状態である。この場合、電流I2のゼロ電流検出信号cd2と同時にセット信号set2が発生する。そのため、このタイミングにおいて、PFC制御パルス信号pfc2がインアクティブレベルからアクティブレベルへ切り換わる。同時に、ダウンカウンタ116が、第2パルス幅設定レジスタ115に設定されたPFC制御パルス信号pfc2のパルス幅設定値=dからカウントダウンを開始する。
次に、ダウンカウンタ116のカウント値cnt2=1(0001H)となる時刻t3において、リセット信号rst2が発生する。これにより、PFC制御パルス信号pfc2がアクティブレベルからインアクティブレベルへ切り換わる。
次に、時刻t4において、再度電流I1のゼロ電流検出信号cd1すなわちセット信号set1が発生する。これにより、アップカウンタ101のカウント値cnt1はクリアされる。これにより、時刻t1から始まった周期は終了する。このように、隣接する電流I1のゼロ電流検出信号cd1の間隔が、周期となる。この周期値はbである。
時刻t1と同様に、時刻t4では、カウント値キャプチャ回路110は、クリアされる時点でのアップカウンタ101のカウント値cnt1=bを、前周期の周期値Tとして取得する。すなわち、周期値T=bとなる。そして、シフト回路はこの値を1ビットシフトさせる。つまり、取得した周期値T=bを1/2倍し、位相差πに相当する1/2周期値T/2=b/2を得る。
次に、時刻t4から1/2周期値T/2=b/2経過した時刻t5において、電流I2のゼロ電流検出信号cd2が発生する。上述の通り、これは理想状態である。この場合、電流I2のゼロ電流検出信号cd2と同時にセット信号set2が発生する。そのため、このタイミングにおいて、PFC制御パルス信号pfc2がインアクティブレベルからアクティブレベルへ切り換わる。同時に、ダウンカウンタ116が、第2パルス幅設定レジスタ115に設定されたPFC制御パルス信号pfc2のパルス幅設定値=dからカウントダウンを開始する。
次に、ダウンカウンタ116のカウント値cnt2=1(0001H)となる時刻t6において、リセット信号rst2が発生する。これにより、PFC制御パルス信号pfc2がアクティブレベルからインアクティブレベルへ切り換わる。
次に、時刻t7において、再度電流I1のゼロ電流検出信号cd1すなわちセット信号set1が発生する。これにより、アップカウンタ101のカウント値cnt1はクリアされる。これにより、時刻t4から始まった周期は終了する。この周期値はcである。以上に説明したように、図8に示すようなPFC制御パルス信号pfc2が生成される。
図8を用いて理想状態について説明した。しかしながら、電流I2のゼロ電流検出信号cd2は、必ずしも電流I1のゼロ電流検出信号cd1の発生タイミングから1/2周期値T/2ずれたタイミングで発生するとは限らない。そこで、電流I2のゼロ電流検出による高効率化と、PFC制御パルス信号pfc1、pfc2の位相差をπとすることによる高効率化とをバランスさせるため、本実施の形態に係るPFC信号生成ユニットPSGでは、出力タイミング補正回路113が設けられている。この出力タイミング補正回路113は、電流I1のゼロ電流検出信号cd1の発生タイミングに対する電流I2のゼロ電流検出信号cd2の発生タイミングに応じて、セット信号set2の出力タイミングを補正する。セット信号set2の出力により、PFC制御パルス信号pfc2がインアクティブレベルからアクティブレベルへ切り換わる。
ここで、図9を用いて、出力タイミング補正回路113の具体的な処理フローについて説明する。図9は、出力タイミング補正回路113の処理フローを示すフローチャートである。
まず、出力タイミング補正回路113は、各周期において、スタートから1/2周期値T/2(Tは前周期の周期値)の時間が経過するまでに、電流I2のゼロ電流検出信号cd2が発生したか否かを判定する(ステップST1)。スタートから1/2周期値T/2までの間に、電流I2のゼロ電流検出信号cd2が発生した場合(ステップST1YES)、出力タイミング補正回路113は、1/2周期値T/2まで待機して、セット信号set2を出力する(ステップST2)。ここで、目標位相差としては、T/2が最も好ましいのはいうまでもないが、3/8T〜5/8Tであればよい。7/16T〜9/16Tであれば、効率向上の観点から更に好ましい。
まず、出力タイミング補正回路113は、各周期において、スタートから1/2周期値T/2(Tは前周期の周期値)の時間が経過するまでに、電流I2のゼロ電流検出信号cd2が発生したか否かを判定する(ステップST1)。スタートから1/2周期値T/2までの間に、電流I2のゼロ電流検出信号cd2が発生した場合(ステップST1YES)、出力タイミング補正回路113は、1/2周期値T/2まで待機して、セット信号set2を出力する(ステップST2)。ここで、目標位相差としては、T/2が最も好ましいのはいうまでもないが、3/8T〜5/8Tであればよい。7/16T〜9/16Tであれば、効率向上の観点から更に好ましい。
次に、スタートから1/2周期値T/2の時間が経過するまでの間に、電流I2のゼロ電流検出信号cd2が発生しない場合(ステップST1NO)、1/2周期値T/2から所定の許容期間内に電流I2のゼロ電流検出信号cd2が発生したか否かを判定する(ステップST3)。許容期間内に、電流I2のゼロ電流検出信号cd2が発生した場合(ステップST3YES)、出力タイミング補正回路113は、電流I2のゼロ電流検出信号cd2が発生したそのタイミングにおいて、セット信号set2を出力する(ステップST4)。これにより、PFC制御パルス信号pfc2がインアクティブレベルからアクティブレベルへ切り換わる。許容期間の幅は、T/64〜T/8であることが好ましい。許容期間の幅がT/64未満であると、エラー発生の頻度が多くなり、システム動作上好ましくない。一方、許容期間の幅がT/8を超えると、PFC回路における力率改善に寄与しなくなる。
次に、許容期間内にも、電流I2のゼロ電流検出信号cd2が発生しない場合(ステップST3NO)、出力タイミング補正回路113は、エラーが発生したと判定する(ステップST5)。そして、出力タイミング補正回路113は、当該周期ではセット信号set2を出力せず、次周期のスタートから1/2周期値T/2の時間が経過するタイミングにおいて強制的にセット信号set2を出力する(ステップST6)。以上のような処理を周期毎に繰り返し実行される。
次に、図10〜12のタイミングチャートを用いて、図9に示した各処理を説明する。図10〜12は、図8と同様に、PFC制御パルス信号pfc2の生成方法を説明するためのタイミングチャートである。図10〜12では、いずれも図の上から順に、セット信号set1、電流I2のゼロ電流検出信号cd2、セット信号set2、アップカウンタ101のカウント値cnt1、ダウンカウンタ116のカウント値cnt2、リセット信号rst2、PFC制御パルス信号pfc1、PFC制御パルス信号pfc2が示されている。また、図12では、最下段にエラーフラグef1が、併せて示されている。
まず、図10について説明する。時刻t1からスタートする最初の周期は、理想状態である。その一方、それ以降の2つの周期では、スタートから1/2周期値T/2までの間に、電流I2のゼロ電流検出信号cd2が発生している。
図10を用いて、時系列に説明する。時刻t1〜t4までは図8と同じ理想状態であるから説明を省略する。まず、時刻t4において、2回目の電流I1のゼロ電流検出信号cd1すなわちセット信号set1が発生すると、アップカウンタ101のカウント値cnt1はクリアされる。ここで、時刻t4からスタートする周期では、前周期の周期値T=bとなる。
次に、時刻t4から1/2周期値T/2=b/2経過した時刻t5までの間に、電流I2のゼロ電流検出信号cd2が発生している。この場合、上述の通り、出力タイミング補正回路113は、ゼロ電流検出信号cd2の発生タイミングではセット信号set2を出力せずに、時刻t5まで待機してからセット信号set2を出力する。このタイミングにおいて、PFC制御パルス信号pfc2がインアクティブレベルからアクティブレベルへ切り換わる。同時に、ダウンカウンタ116が、PFC制御パルス信号pfc2のパルス幅設定値からカウントダウンを開始する。
次に、ダウンカウンタ116のカウント値cnt2=1(0001H)となる時刻t6において、リセット信号rst2が発生する。これにより、PFC制御パルス信号pfc2がアクティブレベルからインアクティブレベルへ切り換わる。
次に、時刻t7において、再度電流I1のゼロ電流検出信号cd1すなわちセット信号set1が発生する。これにより、アップカウンタ101のカウント値cnt1はクリアされる。これにより、時刻t4から始まった周期は終了する。ここで、時刻t7からスタートする周期では、前周期の周期値T=cとなる。
時刻t7からスタートする周期においても、時刻t7から1/2周期値T/2=c/2経過した時刻t8までの間に、電流I2のゼロ電流検出信号cd2が発生している。そのため、上記と同様に、出力タイミング補正回路113は、ゼロ電流検出信号cd2の発生タイミングではセット信号set2を出力せずに、時刻t8まで待機してからセット信号set2を出力する。
次に、図11について説明する。時刻t1からスタートする最初の周期は、理想状態である。その一方、それ以降の2つの周期では、1/2周期値T/2からの許容期間TRの間に、電流I2のゼロ電流検出信号cd2が発生している。
図11を用いて、時系列に説明する。時刻t1〜t4までは図8と同じ理想状態であるから説明を省略する。まず、時刻t4において、2回目の電流I1のゼロ電流検出信号cd1すなわちセット信号set1が発生すると、アップカウンタ101のカウント値cnt1はクリアされる。ここで、時刻t4からスタートする周期では、前周期の周期値T=bとなる。
次に、1/2周期値T/2=b/2からの許容期間TR内の時刻t5において、電流I2のゼロ電流検出信号cd2が発生している。この場合、上述の通り、出力タイミング補正回路113は、ゼロ電流検出信号cd2の発生タイミングである時刻t5において、セット信号set2を出力する。このタイミングにおいて、PFC制御パルス信号pfc2がインアクティブレベルからアクティブレベルへ切り換わる。同時に、ダウンカウンタ116が、PFC制御パルス信号pfc2のパルス幅設定値からカウントダウンを開始する。
次に、ダウンカウンタ116のカウント値cnt2=1(0001H)となる時刻t6において、リセット信号rst2が発生する。これにより、PFC制御パルス信号pfc2がアクティブレベルからインアクティブレベルへ切り換わる。
次に、時刻t7において、再度電流I1のゼロ電流検出信号cd1すなわちセット信号set1が発生する。これにより、アップカウンタ101のカウント値cnt1はクリアされる。これにより、時刻t4から始まった周期は終了する。ここで、時刻t7からスタートする周期では、前周期の周期値T=cとなる。
時刻t7からスタートする周期においても、1/2周期値T/2=c/2からの許容期間TR内の時刻t8において、電流I2のゼロ電流検出信号cd2が発生している。そのため、上記と同様に、出力タイミング補正回路113は、ゼロ電流検出信号cd2の発生タイミングである時刻t8において、セット信号set2を出力する。
次に、図12について説明する。時刻t1からスタートする最初の周期は、理想状態である。その一方、次周期では、時間T/2からの許容期間TRを超えてから、電流I2のゼロ電流検出信号cd2が発生している。
図12を用いて、時系列に説明する。時刻t1〜t4までは図8と同じ理想状態であるから説明を省略する。まず、時刻t4において、2回目の電流I1のゼロ電流検出信号cd1すなわちセット信号set1が発生すると、アップカウンタ101のカウント値cnt1はクリアされる。ここで、時刻t4からスタートする周期では、前周期の周期値T=bとなる。
ここで、電流I2のゼロ電流検出信号cd2が、1/2周期値T/2=b/2からの許容期間TRを超えてから発生している。この場合、上述の通り、出力タイミング補正回路113は、当該周期ではセット信号set2を出力せず、次周期のスタートからの1/2周期値T/2において強制的にセット信号set2を出力することになる。また、許容期間TRを超えたタイミングにおいて、エラーフラグef1がLからHに切り換わる。
次に、時刻t5において、再度電流I1のゼロ電流検出信号cd1すなわちセット信号set1が発生する。これにより、アップカウンタ101のカウント値cnt1はクリアされる。これにより、時刻t4から始まった周期は終了する。ここで、時刻t5からスタートする周期では、前周期の周期値T=cとなる。そして、上述の通り、時刻t5からスタートする周期の1/2周期値T/2=c/2(時刻t6)において、出力タイミング補正回路113が、強制的にセット信号set2を出力する。
次に、図13を参照して、出力タイミング補正回路113の具体的な回路構成について説明する。以下に示す回路構成はあくまでも一例である。図13は、出力タイミング補正回路113の具体的な回路構成の一例を示す回路図である。図13に示すように、出力タイミング補正回路113は、第1回路1、第2回路2、第3回路3、DフリップフロップDF1、ORゲートO2を備えている。そして、第1回路1は、保持回路HC1、HC2、ANDゲートA1、A2を備えている。第2回路2は、保持回路HC3、ANDゲートA3、A4、ORゲートO1、許容期間用ダウンカウンタ11を備えている。第3回路3は、保持回路HC4、ANDゲートA5を備えている。ここで、各保持回路HC1〜HC4は、Dフリップフロップから構成されている。前段のSRはDフリップフロップのデータ入力に対するセット入力及びリセット入力を示している。各Dフリップフロップのクロック入力にはクロック信号clkが入力される。
第1回路1は、セット信号1が入力されてアップカウンタ101のカウント値cnt1がクリアされてから、1/2周期値T/2(Tは前周期の周期値)の間に電流I2のゼロ電流検出信号cd2が発生した場合、1/2周期値T/2まで待機してセット信号set2aを出力する。
以下に接続関係について説明する。保持回路HC1のセット入力Sには、セット信号set1が入力され、リセット入力Rには、位相比較器112から出力される一致信号cs1が入力される。保持回路HC1の出力信号は、周期のスタートから1/2周期値T/2までの期間信号hs1である。この期間信号hs1はANDゲートA1の一方の入力に入力される。ANDゲートA1の他方の入力には、電流I2のゼロ電流検出信号cd2が入力される。
ANDゲートA1の出力信号は、保持回路HC2のセット入力Sに入力される。保持回路HC2のリセット入力Rには、一致信号cs1が入力される。保持回路HC1の出力信号は、1/2周期値T/2までに電流I2のゼロ電流検出信号cd2が入力された場合、1/2周期値T/2まで保持するための保持信号hs2である。この保持信号hs2はANDゲートA2の一方の入力に入力される。ANDゲートA2の他方の入力には、一致信号cs1が入力される。ANDゲートA2の出力信号は、第1回路1の出力信号であり、セット信号set2の1つを構成するセット信号set2aである。
第2回路2は、許容期間内に電流I2のゼロ電流検出信号cd2が発生した場合、そのタイミングでセット信号set2bを出力する。
以下に接続関係について説明する。ANDゲートA3には、期間信号hs1、セット信号set2aの反転信号、一致信号cs1の3つの信号が入力される。ANDゲートA3の出力信号は、ダウンカウンタ11のカウントダウンをスタートさせるためのカウントスタート信号startである。このカウントスタート信号startは、ダウンカウンタ11に入力されるとともに、保持回路HC3のセット入力Sに入力される。
ORゲートO1には、セット信号set1、電流I2のゼロ電流検出信号cd2、ダウンカウンタ11から出力されるカウント終了信号finの3つの信号が入力される。ORゲートO1の出力信号は、ダウンカウンタ11のカウントダウンをストップさせるためのカウントストップ信号stopである。このカウントストップ信号stopは、ダウンカウンタ11に入力されるとともに、保持回路HC3のリセット入力Rに入力される。ダウンカウンタ11は、レジスタに格納された許容期間設定値をカウントダウンする。また、ダウンカウンタ11は、許容期間をカウントし終わると、カウント終了信号finを出力する。
保持回路HC3の出力信号は、許容期間に電流I2のゼロ電流検出信号cd2が入力されるか否かを判定するための判定期間信号hs3である。この判定期間信号hs3は、ANDゲートA4の一方の入力に入力される。ANDゲートA4の他方の入力には、電流I2のゼロ電流検出信号cd2が入力される。ANDゲートA4の出力信号は、第2回路2の出力信号であり、セット信号set2の1つを構成するセット信号set2bである。
第3回路3は、許容期間内までに電流I2のゼロ電流検出信号cd2が発生しなかった場合、次周期のスタートから1/2周期値T/2において強制的にセット信号set2cを出力する
以下に接続関係について説明する。保持回路HC4のセット入力Sには、ダウンカウンタ11から出力されるカウント終了信号finが入力され、リセット入力Rには、一致信号cs1が入力される。保持回路HC1の出力信号は、次周期の1/2周期値T/2まで保持するための保持信号hs4である。この保持信号hs4はANDゲートA5の一方の入力に入力される。ANDゲートA5の他方の入力には、一致信号cs1が入力される。ANDゲートA5の出力信号は、第3回路3の出力信号であり、セット信号set2の1つを構成するセット信号set2cである。
DフリップフロップDF1は、カウント終了信号finが発生した場合、これを取り込み、エラーフラグef1を出力する。ORゲートO2には、第1回路〜第3回路の出力であるセット信号set2a、set2b、set2cが入力され、セット信号set2として出力する。
次に、図14のタイミングチャートを用いて、図13に示した出力タイミング補正回路113の動作を説明する。図14は、出力タイミング補正回路113の動作を説明するためのタイミングチャートである。図14の上から順に、セット信号set1、アップカウンタ101のカウント値cnt1、一致信号cs1、期間信号hs1、電流I2のゼロ電流検出信号cd2、保持信号hs2、許容期間用ダウンカウンタ11のカウントスタート信号start、許容期間用ダウンカウンタ11のカウント値cnt3、許容期間用ダウンカウンタ11のカウントストップ信号stop、判定期間信号hs3、許容期間用ダウンカウンタ11のカウント終了信号fin、保持信号hs4、セット信号set2が示されている。
図14の第1周期では、スタートから1/2周期値T/2までの間に電流I2のゼロ電流検出信号cd2が発生した場合を示している。ここで、スタートから1/2周期値T/2までの間であることを示す期間信号hs1は、この間Hに保持される。ゼロ電流検出信号cd2が入力されたタイミングにおいて、保持信号hs2がLからHとなり保持される。そして、1/2周期値T/2の経過を示す一致信号cs1が入力されたタイミングにおいて、保持信号hs2がHからLとなり、セット信号set2aが出力される。なお、第1周期とは周期を区別するための便宜的な呼称であり、第1周期から動作がスタートすることを意味するものではない。
図14の第2周期では、1/2周期値T/2からの許容期間内に電流I2のゼロ電流検出信号cd2が発生した場合を示している。1/2周期値T/2の経過を示す一致信号cs1が入力されたタイミングにおいて、許容期間用ダウンカウンタ11のカウントスタート信号startが発生し、許容期間用ダウンカウンタ11がカウントダウンを開始する。そして、判定期間信号hs3がLからHとなる。電流I2のゼロ電流検出信号cd2が入力されたタイミングにおいて、許容期間用ダウンカウンタ11のカウントストップ信号stopが発生し、許容期間用ダウンカウンタ11がカウントダウンをストップする。そして、判定期間信号hs3がHからLとなる。同時に、セット信号set2bが出力される。
図14の第3、4周期では、電流I2のゼロ電流検出信号cd2が発生していない。そのため、1/2周期値T/2の経過を示す一致信号cs1が入力されたタイミングにおいて、許容期間用ダウンカウンタ11のカウントスタート信号startが発生し、許容期間用ダウンカウンタ11がカウントダウンを開始する。そして、判定期間信号hs3がLからHとなる。電流I2のゼロ電流検出信号cd2が入力されないため、許容期間用ダウンカウンタ11は許容期間を最後までカウントダウンし、カウント終了信号finを出力する。同時に、許容期間用ダウンカウンタ11のカウントストップ信号stopが発生し、許容期間用ダウンカウンタ11がカウントダウンをストップする。そして、判定期間信号hs3がHからLとなる。同時に、保持信号hs4がLからHとなり保持される。そして、第4周期の1/2周期値T/2の経過を示す一致信号cs1が入力されたタイミングにおいて、保持信号hs2がHからLとなり、セット信号set2cが出力される。
次に、図15、16のタイミングチャートを用いて、出力タイミング補正回路113が備え得る付加的な機能について説明する。図15、16は、図8と同様に、PFC制御パルス信号pfc2の生成方法を説明するためのタイミングチャートである。図15、16では、いずれも図の上から順に、セット信号set1、電流I2のゼロ電流検出信号cd2、セット信号set2、アップカウンタ101のカウント値cnt1、ダウンカウンタ116のカウント値cnt2、リセット信号rst2、PFC制御パルス信号pfc1、PFC制御パルス信号pfc2が示されている。
まず、図15について説明する。第1周期は、上述の理想状態であるため説明を省略する。第2周期は、その周期cが前周期の1/2周期値T/2=b/2よりも短い特殊なケースである。このように、当該周期が前周期の1/2周期より短い場合、次周期の1/2周期値T/2=c/2において、出力タイミング補正回路113が、強制的にセット信号set2を出力するようにしてもよい。
次に、図16について説明する。第1周期は、上述の理想状態であるため説明を省略する。第2周期は、ダウンカウンタ116がカウントダウン中に(つまり、PFC制御パルス信号pfc2がアクティブレベルの状態において)、電流I2のゼロ電流検出信号cd2が発生する特殊なケースである。このような場合、電流I2のゼロ電流検出信号cd2を無視するようにしてもよい。
次に、図17のタイミングチャートを用いて、ダウンカウンタ116が備え得る付加的な機能について説明する。図17は、図8と同様に、PFC制御パルス信号pfc2の生成方法を説明するためのタイミングチャートである。図17の上から順に、セット信号set1、電流I2のゼロ電流検出信号cd2、セット信号set2、リセット信号rst2、アップカウンタ101のカウント値cnt1、ダウンカウンタ116のカウント値cnt2、PFC制御パルス信号pfc1、PFC制御パルス信号pfc2が示されている。
図17に示す例は、第1周期において理想的なタイミングにおいてアクティブレベルに切り換わったPFC制御パルス信号pfc2が、第2周期を超えて第3周期に跨るような特殊ケースである。このように、ダウンカウンタ116がカウントダウン中に(つまり、PFC制御パルス信号pfc2がアクティブレベルの状態において)、電流I1のゼロ電流検出信号cd1が2回発生した場合、その2回目に強制的にリセット信号rst2を発生させ、PFC制御パルス信号pfc2をアクティブレベルからインアクティブレベルへ切り換えてもよい。
以上説明したように、本実施の形態に係るPFC信号生成ユニットPSGは、出力タイミング補正回路113を備えている。この出力タイミング補正回路113は、PFC制御パルス信号pfc1をアクティブレベルへセットするセット信号set1と、位相比較器112が出力する一致信号cs1とに基づいて、電流I2のゼロ電流検出信号cd2が入力されたタイミングを判断し、適切なタイミングでPFC制御パルス信号pfc2をアクティブレベルへセットするセット信号set2を出力する。これにより、電流I2のゼロ電流検出による高効率化と、PFC制御パルス信号pfc1、pfc2の位相差をπに近づけることによる高効率化とをバランスさせることができ、PFC回路による力率改善をより向上させることができる。
(実施の形態2)
次に、図18を用いて、実施の形態2に係るPFC信号生成ユニットPSGについて説明する。図18は、実施の形態2に係るPFC信号生成ユニットPSGのブロック図である。図18に示すPFC信号生成ユニットPSGは、図6に示すPFC信号生成ユニットPSGに対し、周期下限比較器201、カウンタクリア制御回路202が付加されている。なお、図18においては、各設定値が格納されるレジスタは省略されている。
次に、図18を用いて、実施の形態2に係るPFC信号生成ユニットPSGについて説明する。図18は、実施の形態2に係るPFC信号生成ユニットPSGのブロック図である。図18に示すPFC信号生成ユニットPSGは、図6に示すPFC信号生成ユニットPSGに対し、周期下限比較器201、カウンタクリア制御回路202が付加されている。なお、図18においては、各設定値が格納されるレジスタは省略されている。
周期下限比較器201は、デジタルコンパレータであって、詳細には一致回路である。周期下限比較器201は、アップカウンタ101のカウント値cnt1と、周期下限設定値とが一致した場合、一致信号cs2を出力する。一致信号cs2は、カウンタクリア制御回路202に入力される。
カウンタクリア制御回路202は、周期下限比較器201が出力する一致信号cs2に基づいて、電流I1のゼロ電流検出信号cd1が入力されたタイミングを判断し、適切なタイミングでクリア信号cd1a、cd1bを出力する。具体的には、電流I1のゼロ電流検出信号cd1が周期下限設定値以下のタイミングで入力された場合、周期下限設定値まで待機して、アップカウンタ101のカウント値をクリアする。一方、電流I1のゼロ電流検出信号cd1が周期下限設定値を超えたタイミングで入力された場合、通常通り、そのタイミングにおいて、アップカウンタ101のカウント値をクリアする。カウンタクリア制御回路202の構成及び動作の詳細については、後述する。
ORゲート108には、カウンタクリア制御回路202から出力されたクリア信号cd1a、cd1bと、周期上限比較器104から出力されたクリア信号clrとが入力される。ORゲート108はセット信号set1を出力する。セット信号set1は、つまりアップカウンタ101のカウント値をクリアするためのクリア信号である。その他の構成は図6と同様であるため、説明を省略する。
次に、図19を参照して、カウンタクリア制御回路202の具体的な回路構成について説明する。以下に示す回路構成はあくまでも一例である。図19は、カウンタクリア制御回路202の具体的な回路構成の一例を示す回路図である。図19に示すように、カウンタクリア制御回路202は、保持回路HC11、HC12、ANDゲートA11〜A13、DフリップフロップDF11、を備えている。ここで、各保持回路HC11、HC12は、Dフリップフロップから構成されている。前段のSRはDフリップフロップのデータ入力に対するセット入力及びリセット入力を示している。各Dフリップフロップのクロック入力にはクロック信号clkが入力される。
保持回路HC11のセット入力Sには、周期下限比較器201が出力する一致信号cs2が入力され、リセット入力Rには、セット信号set1が入力される。保持回路HC1の出力信号は、周期下限設定値を超えた期間を示す期間信号hs11である。この期間信号hs11の反転信号がANDゲートA11の一方の入力に入力される。ANDゲートA11の他方の入力には、電流I1のゼロ電流検出信号cd1が入力される。
ANDゲートA11の出力信号は、周期下限設定値以下において電流I1のゼロ電流検出信号cd1が入力された場合、発生する検出信号s1である。この検出信号s1は、保持回路HC12のセット入力Sに入力される。保持回路HC12のリセット入力Rには、一致信号cs2が入力される。保持回路HC12の出力信号は、電流I1のゼロ電流検出信号cd1が入力された場合、周期下限設定値まで保持するための保持信号hs12である。この保持信号hs12はANDゲートA12の一方の入力に入力される。ANDゲートA12の他方の入力には、一致信号cs2が入力される。ANDゲートA12の出力信号は、セット信号set1の1つを構成するクリア信号cd1bである。
また、保持回路HC11から出力された期間信号hs11がANDゲートA13の一方の入力に入力される。ANDゲートA13の他方の入力には、電流I1のゼロ電流検出信号cd1が入力される。ANDゲートA13の出力信号は、セット信号set1の1つを構成するクリア信号cd1aである。
DフリップフロップDF11は、検出信号s1が発生した場合、これを取り込み、エラーフラグef2を出力する。
次に、図20のタイミングチャートを用いて、図19に示したカウンタクリア制御回路202の動作を説明する。図20は、カウンタクリア制御回路202の動作を説明するためのタイミングチャートである。図20の上から順に、電流I1のゼロ電流検出信号cd1、一致信号cs2、期間信号hs11、セット信号set1、アップカウンタ101のカウント値cnt1、一致信号cs2、検出信号s1、保持信号hs12、クリア信号cd1a、クリア信号cd1b、セット信号set1、PFC制御パルス信号pfc1、エラーフラグef2が示されている。
図20の第1及び第3周期では、周期下限設定値を超えてから電流I1のゼロ電流検出信号cd1が入力されている。そのため、通常通り、そのタイミングにおいて、クリア信号cd1aが出力される。
これに対し、図20の第2周期では、周期下限設定値以下において電流I1のゼロ電流検出信号cd1が入力されている。そのため、周期下限設定値を超えた期間を示す期間信号hs11がLのまま、電流I1のゼロ電流検出信号cd1が入力される。そのタイミングにおいて、検出信号s1が発生し、保持信号hs12がLからHとなり保持される。そして、周期下限設定値の経過を示す一致信号cs2が入力されたタイミングにおいて、保持信号hs12がHからLとなり、クリア信号cd1bが出力される。このように、周期下限設定値を設定し、PFC制御パルス信号pfc1の周期下限を保証することにより、PFC回路による力率改善をより向上させるPFC制御パルス信号を生成することができる。
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は、2011年4月26日に出願された日本出願特願2011−098789を基礎とする優先権を主張し、その開示の全てをここに取り込む。
1 第1回路
2 第2回路
3 第3回路
11 許容期間用ダウンカウンタ
101 アップカウンタ
102 周期上限設定レジスタ
103 周期上限取込レジスタ
104 周期上限比較器
105 第1パルス幅設定レジスタ
106 第1パルス幅取込レジスタ
107 パルス幅比較器
108 ORゲート
109 第1制御パルス出力回路
110 カウント値キャプチャ回路
111 シフト回路
112 位相比較器
113 出力タイミング補正回路
114 第2パルス幅設定レジスタ
115 第2パルス幅取込レジスタ
116 ダウンカウンタ
117 第2制御パルス出力回路
118 割込信号出力回路
201 周期下限比較器
202 カウンタクリア制御回路
A1−A5、A11−A13 ANDゲート
AP 交流電源
C1、C2 平滑コンデンサ
cd1、cd2 ゼロ電流検出信号
clr、cd1a、cd1b クリア信号
CG クロック生成ユニット
clk クロック信号
cnt1、cnt2、cnt3 カウント値
cs1、cs2 一致信号
D1−D3 ダイオード
DF1、DF11 Dフリップフロップ
ef1、ef2 エラーフラグ
fin カウント終了信号
FWR 全波整流回路
HC1−HC4、HC11、HC12 保持回路
hs1、hs11 期間信号
hs2、hs4、hs12 保持信号
hs3 判定期間信号
int 割込信号
IOU ユニット
L1、L11、L12、L2、L21、L22、L3 インダクタ
LED LED
Lm1、Lm2 モニタ用インダクタ
MCU プロセッサシステム
MEM メモリ
MON モニタユニット
mon、mon1−mon4 フィードバック信号
NM1−NM3 NMOSトランジスタ
O1、O2 ORゲート
PE 演算コア
PERI 周辺回路
pfc、pfc1、pfc2 PFC制御パルス信号
PSG PFC信号生成ユニット
PWM PWM信号生成ユニット
pwm PWM制御パルス信号
PWR 電源回路(制御対象回路)
R、R1、R2、Rm、Rm1、Rm2 抵抗
2 第2回路
3 第3回路
11 許容期間用ダウンカウンタ
101 アップカウンタ
102 周期上限設定レジスタ
103 周期上限取込レジスタ
104 周期上限比較器
105 第1パルス幅設定レジスタ
106 第1パルス幅取込レジスタ
107 パルス幅比較器
108 ORゲート
109 第1制御パルス出力回路
110 カウント値キャプチャ回路
111 シフト回路
112 位相比較器
113 出力タイミング補正回路
114 第2パルス幅設定レジスタ
115 第2パルス幅取込レジスタ
116 ダウンカウンタ
117 第2制御パルス出力回路
118 割込信号出力回路
201 周期下限比較器
202 カウンタクリア制御回路
A1−A5、A11−A13 ANDゲート
AP 交流電源
C1、C2 平滑コンデンサ
cd1、cd2 ゼロ電流検出信号
clr、cd1a、cd1b クリア信号
CG クロック生成ユニット
clk クロック信号
cnt1、cnt2、cnt3 カウント値
cs1、cs2 一致信号
D1−D3 ダイオード
DF1、DF11 Dフリップフロップ
ef1、ef2 エラーフラグ
fin カウント終了信号
FWR 全波整流回路
HC1−HC4、HC11、HC12 保持回路
hs1、hs11 期間信号
hs2、hs4、hs12 保持信号
hs3 判定期間信号
int 割込信号
IOU ユニット
L1、L11、L12、L2、L21、L22、L3 インダクタ
LED LED
Lm1、Lm2 モニタ用インダクタ
MCU プロセッサシステム
MEM メモリ
MON モニタユニット
mon、mon1−mon4 フィードバック信号
NM1−NM3 NMOSトランジスタ
O1、O2 ORゲート
PE 演算コア
PERI 周辺回路
pfc、pfc1、pfc2 PFC制御パルス信号
PSG PFC信号生成ユニット
PWM PWM信号生成ユニット
pwm PWM制御パルス信号
PWR 電源回路(制御対象回路)
R、R1、R2、Rm、Rm1、Rm2 抵抗
Claims (20)
- 第1のスイッチに接続された第1のインダクタと、第2のスイッチに接続された第2のインダクタと、を有するPFC回路を制御するPFC信号を生成するPFC信号生成回路であって、
前記第1のインダクタのゼロ電流検出タイミングで、前記第1のスイッチをオンする第1のPFC信号を出力する第1の制御信号出力回路と、
前記第2のインダクタのゼロ電流検出タイミングが、目標タイミングより早い場合、当該目標タイミングまで待機して前記第2のスイッチをオンにし、前記目標タイミングからの許容期間よりも遅い場合、次周期における前記目標タイミングで、前記第2のスイッチをオンする制御信号を生成するタイミング調整回路と、
前記制御信号に応じて、前記第2のスイッチをオンする第2のPFC信号を生成する第2の制御信号出力回路と、を備えるPFC信号生成回路。 - 前記第1のインダクタのゼロ電流検出タイミングで、カウント値がクリアされるカウンタを更に備えることを特徴とする請求項1に記載のPFC信号生成回路。
- 前記第1のインダクタのゼロ電流検出タイミングが、周期下限値を下回る場合、当該周期下限値まで待機してから前記カウンタ値をクリアするカウンタクリア制御回路を更に備える請求項2に記載のPFC信号生成回路。
- 前記カウンタの前周期における最大カウント値を取得するキャプチャ回路を更に備え、
前記目標タイミングが、前記最大カウント値から決定されることを特徴とする請求項2又は3に記載のPFC信号生成回路。 - 前記最大カウント値から前記目標タイミングの設定値を生成するシフト回路と、
前記目標タイミングの設定値と前記カウンタのカウント値を比較し、前記目標タイミングを生成する第1のデジタル比較器と、を更に備えることを特徴とする請求項4に記載のPFC信号生成回路。 - 前記目標タイミングが、前記最大カウント値の3/8〜5/8であることを特徴とする請求項4又は5に記載のPFC信号生成回路。
- 前記許容期間が、前記最大カウント値の1/64〜1/8であることを特徴とする請求項4〜6のいずれか一項に記載のPFC信号生成回路。
- 前記PFC回路からのフィードバック信号に基づいて決定される前記第2のPFC信号のパルス幅の設定値をカウントダウンするダウンカウンタを更に備えることを特徴とする請求項1〜7のいずれか一項に記載のPFC信号生成回路。
- 前記フィードバック信号に基づいて決定される前記第1のPFC信号のパルス幅の設定値と、前記カウンタのカウント値を比較する第2のデジタル比較器を更に備えることを特徴とする請求項8に記載のPFC信号生成回路。
- 前記タイミング調整回路は、
前記第2のインダクタのゼロ電流検出タイミングが、前記許容期間内である場合、当該第2のインダクタのゼロ電流検出タイミングで、前記第2のスイッチをオンする前記制御信号を生成することを特徴とする請求項1〜9のいずれか一項に記載のPFC信号生成回路。 - 交流電源に接続されたPFC回路と、
前記PFC回路を制御するPFC信号を生成するPFC信号生成回路と、を備えたPFC制御システムであって、
前記PFC回路は、
第1のスイッチに接続された第1のインダクタと、
第2のスイッチに接続された第2のインダクタと、を備え、
前記PFC信号生成回路は、
前記第1のインダクタのゼロ電流検出タイミングで、前記第1のスイッチをオンする第1のPFC信号を出力する第1の制御信号出力回路と、
前記第2のインダクタのゼロ電流検出タイミングが、目標タイミングより早い場合、当該目標タイミングまで待機して前記第2のスイッチをオンにし、前記目標タイミングからの許容期間よりも遅い場合、次周期における前記目標タイミングで、前記第2のスイッチをオンする制御信号を生成するタイミング調整回路と、
前記制御信号に応じて、前記第2のスイッチをオンする第2のPFC信号を生成する第2の制御信号出力回路と、を備えるPFC制御システム。 - 前記PFC回路は、
前記第1のインダクタのゼロ電流検出タイミングで、カウント値がクリアされるカウンタを更に備えることを特徴とする請求項11に記載のPFC制御システム。 - 前記第1のインダクタのゼロ電流検出タイミングが、周期下限値を下回る場合、当該周期下限値まで待機してから前記カウンタ値をクリアするカウンタクリア制御回路を更に備える請求項12に記載のPFC制御システム。
- 前記PFC回路は、
前記カウンタの前周期における最大カウント値を取得するキャプチャ回路を更に備え、
前記目標タイミングが、前記最大カウント値から決定されることを特徴とする請求項12又は13に記載のPFC制御システム。 - 前記PFC回路は、
前記最大カウント値から前記目標タイミングの設定値を生成するシフト回路と、
前記目標タイミングの設定値と前記カウンタのカウント値を比較し、前記目標タイミングを生成する第1のデジタル比較器と、を更に備えることを特徴とする請求項14に記載のPFC制御システム。 - 前記PFC回路からのフィードバック信号に基づいて、前記第1及び第2のPFC信号のパルス幅を決定する演算回路を更に備えることを特徴とする請求項11〜15のいずれか一項に記載のPFC制御システム。
- 前記PFC回路の出力電圧が供給されるDC/DCコンバータを更に備えることを特徴とする請求項11〜16のいずれか一項に記載のPFC制御システム。
- 前記DC/DCコンバータの出力電圧が供給される発光ダイオードを更に備えることを特徴とする請求項17に記載のPFC制御システム。
- 第1のスイッチに接続された第1のインダクタと、第2のスイッチに接続された第2のインダクタと、を有するPFC回路を制御するPFC制御方法であって、
前記第1のインダクタのゼロ電流検出タイミングで、前記第1のスイッチをオンにし、
前記第2のインダクタのゼロ電流検出タイミングが、目標タイミングより早い場合、当該目標タイミングまで待機して前記第2のスイッチをオンにし、
前記目標タイミングからの許容期間よりも遅い場合、次周期における前記目標タイミングで、前記第2のスイッチをオンにするPFC制御方法。 - 前記第2のインダクタのゼロ電流検出タイミングが、前記許容期間内である場合、当該第2のインダクタのゼロ電流検出タイミングで、前記第2のスイッチをオンすることを特徴とする請求項19に記載のPFC制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013511897A JP5584826B2 (ja) | 2011-04-26 | 2012-04-04 | Pfc信号生成回路、それを用いたpfc制御システム、及びpfc制御方法 |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011098789 | 2011-04-26 | ||
JP2011098789 | 2011-04-26 | ||
JP2013511897A JP5584826B2 (ja) | 2011-04-26 | 2012-04-04 | Pfc信号生成回路、それを用いたpfc制御システム、及びpfc制御方法 |
PCT/JP2012/002341 WO2012147280A1 (ja) | 2011-04-26 | 2012-04-04 | Pfc信号生成回路、それを用いたpfc制御システム、及びpfc制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2012147280A1 JPWO2012147280A1 (ja) | 2014-07-28 |
JP5584826B2 true JP5584826B2 (ja) | 2014-09-03 |
Family
ID=47071814
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013511897A Active JP5584826B2 (ja) | 2011-04-26 | 2012-04-04 | Pfc信号生成回路、それを用いたpfc制御システム、及びpfc制御方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US9614432B2 (ja) |
JP (1) | JP5584826B2 (ja) |
CN (1) | CN103503295B (ja) |
WO (1) | WO2012147280A1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103503295B (zh) * | 2011-04-26 | 2016-03-09 | 瑞萨电子株式会社 | Pfc信号生成电路、使用pfc信号生成电路的pfc控制***以及pfc控制方法 |
WO2012147286A1 (ja) | 2011-04-26 | 2012-11-01 | ルネサスエレクトロニクス株式会社 | Pfc信号生成回路、それを用いたpfc制御システム、及びpfc制御方法 |
CN110098729B (zh) * | 2015-03-17 | 2021-06-11 | 意法半导体股份有限公司 | 用于具有交错的转换器级的开关调节器的控制设备、开关调节器及对应的控制方法 |
CN106452045B (zh) * | 2016-10-10 | 2018-11-09 | 广州视源电子科技股份有限公司 | 交错pfc电路中pwm波形产生方法及装置 |
JP2018153048A (ja) * | 2017-03-14 | 2018-09-27 | ルネサスエレクトロニクス株式会社 | スイッチングシステム |
US10461654B2 (en) | 2017-05-04 | 2019-10-29 | Dell Products, Lp | Power supply light load efficiency control circuit |
TWI674816B (zh) * | 2018-10-11 | 2019-10-11 | 茂達電子股份有限公司 | 低突波電流驅動電路和方法 |
KR20240047225A (ko) * | 2022-10-04 | 2024-04-12 | 삼성전자주식회사 | 전원을 공급하기 위한 전자 장치 및 그 제어 방법 |
TWI835405B (zh) * | 2022-11-15 | 2024-03-11 | 光寶科技股份有限公司 | 電源供應電路 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007195282A (ja) * | 2006-01-17 | 2007-08-02 | Renesas Technology Corp | 電源装置 |
JP2010104218A (ja) * | 2008-09-29 | 2010-05-06 | Fuji Electric Systems Co Ltd | 力率改善電源装置、該電源装置に用いられる制御回路および制御方法 |
JP2010119285A (ja) * | 2008-10-16 | 2010-05-27 | Fuji Electric Systems Co Ltd | インターリーブ制御電源装置、該電源装置の制御回路および制御方法 |
JP2010200437A (ja) * | 2009-02-24 | 2010-09-09 | Fuji Xerox Co Ltd | 電源装置 |
JP2010233439A (ja) * | 2009-03-03 | 2010-10-14 | Toshiba Corp | 電源制御装置、及びそれを用いた電源装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01293449A (ja) | 1988-05-23 | 1989-11-27 | Toshiba Corp | ウォッチドッグタイマ |
GB9608832D0 (en) * | 1996-04-30 | 1996-07-03 | Switched Reluctance Drives Ltd | Power factor correction circuit |
DE19942794A1 (de) * | 1999-09-08 | 2001-03-15 | Philips Corp Intellectual Pty | Konverter mit Hochsetzstelleranordnung |
DE10042587B4 (de) * | 2000-08-30 | 2007-04-12 | Infineon Technologies Ag | Filteranordnung und Verfahren zur Filterung eines Analogsignals |
JP4675971B2 (ja) * | 2005-12-12 | 2011-04-27 | 三菱電機株式会社 | 車両灯具用発光ダイオード点灯装置 |
WO2008032768A1 (fr) * | 2006-09-14 | 2008-03-20 | Renesas Technology Corp. | Contrôleur de correction de facteur de puissance, régulateur de commutation et circuit d'alimentation électrique |
JP2008068533A (ja) | 2006-09-14 | 2008-03-27 | Fujifilm Corp | 熱可塑性樹脂フィルムの縦延伸方法及びその方法で製造された縦延伸フィルム |
US8432713B2 (en) * | 2008-06-02 | 2013-04-30 | Dell Products, Lp | System and method for reducing an input current ripple in a boost converter |
EP2270964B1 (en) * | 2009-07-03 | 2016-09-07 | Nxp B.V. | Method of controlling a power factor correction stage, a power factor correction stage and a controller therefor |
JP4853568B2 (ja) * | 2009-11-12 | 2012-01-11 | ダイキン工業株式会社 | スイッチング電源回路 |
CN103503295B (zh) * | 2011-04-26 | 2016-03-09 | 瑞萨电子株式会社 | Pfc信号生成电路、使用pfc信号生成电路的pfc控制***以及pfc控制方法 |
-
2012
- 2012-04-04 CN CN201280020371.5A patent/CN103503295B/zh active Active
- 2012-04-04 US US14/113,612 patent/US9614432B2/en active Active
- 2012-04-04 WO PCT/JP2012/002341 patent/WO2012147280A1/ja active Application Filing
- 2012-04-04 JP JP2013511897A patent/JP5584826B2/ja active Active
-
2017
- 2017-02-16 US US15/434,674 patent/US10069404B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007195282A (ja) * | 2006-01-17 | 2007-08-02 | Renesas Technology Corp | 電源装置 |
JP2010104218A (ja) * | 2008-09-29 | 2010-05-06 | Fuji Electric Systems Co Ltd | 力率改善電源装置、該電源装置に用いられる制御回路および制御方法 |
JP2010119285A (ja) * | 2008-10-16 | 2010-05-27 | Fuji Electric Systems Co Ltd | インターリーブ制御電源装置、該電源装置の制御回路および制御方法 |
JP2010200437A (ja) * | 2009-02-24 | 2010-09-09 | Fuji Xerox Co Ltd | 電源装置 |
JP2010233439A (ja) * | 2009-03-03 | 2010-10-14 | Toshiba Corp | 電源制御装置、及びそれを用いた電源装置 |
Also Published As
Publication number | Publication date |
---|---|
US20170163149A1 (en) | 2017-06-08 |
WO2012147280A1 (ja) | 2012-11-01 |
JPWO2012147280A1 (ja) | 2014-07-28 |
CN103503295A (zh) | 2014-01-08 |
US20140042992A1 (en) | 2014-02-13 |
CN103503295B (zh) | 2016-03-09 |
US10069404B2 (en) | 2018-09-04 |
US9614432B2 (en) | 2017-04-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5584826B2 (ja) | Pfc信号生成回路、それを用いたpfc制御システム、及びpfc制御方法 | |
JP5584827B2 (ja) | Pfc信号生成回路、それを用いたpfc制御システム、及びpfc制御方法 | |
JP5613605B2 (ja) | クロック生成回路、それを用いたプロセッサシステム、及びクロック周波数制御方法 | |
CN107231097B (zh) | 功率变换装置及其设置方法 | |
CN102148569B (zh) | 用于控制具有低回路带宽的功率转换器的方法和设备 | |
JP4228229B2 (ja) | 直流電源装置 | |
US10199938B2 (en) | Switching power source device, semiconductor device, and AC/DC converter including a switching control | |
CN101546961B (zh) | 降低了谐波电流的ac到dc电力变换方法和装置 | |
CN104980053A (zh) | 以反驰式架构为基础的电源转换装置 | |
CN102857087A (zh) | 一种功率因数自适应控制方法 | |
JP2010114993A (ja) | 力率改善回路の制御方式 | |
JP2009148149A (ja) | 昇降圧チョッパ回路の制御方法 | |
TW201401753A (zh) | 高效率的交流-直流電壓轉換電路 | |
WO2014032429A1 (zh) | 一种带功率因数校正的恒流控制电路及方法 | |
US20230378798A1 (en) | Charging apparatus and electronic device | |
CN101834527A (zh) | 双级交换式电源转换电路 | |
CN101494414A (zh) | 一种分散式电源结构 | |
JP6619662B2 (ja) | スイッチングレギュレータ | |
CN109004656B (zh) | 一种交错式pfc电路的控制方法、装置及空调器 | |
JP2008312278A (ja) | 電力変換装置 | |
CN114172379A (zh) | 一种开关电源装置及其控制方法 | |
KR20230157805A (ko) | 전자 장치 및 그 제어 방법 | |
CN115395807A (zh) | 单相ac-dc变换器的解耦单元的控制方法及相关设备 | |
CN113992011A (zh) | 多相开关变换器级联***及其电压变换电路 | |
CN114188920A (zh) | 电流检测电路、控制芯片和开关电源 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140708 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140718 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5584826 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |