JP5559599B2

JP5559599B2 - Semiconductor device, manufacturing method thereof, and semiconductor wafer

Info

Publication number: JP5559599B2
Application number: JP2010119697A
Authority: JP
Inventors: 充秀郡; 剛志石田; 佳守山
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2010-05-25
Filing date: 2010-05-25
Publication date: 2014-07-23
Anticipated expiration: 2030-05-25
Also published as: JP2011249478A

Description

この発明は、半導体装置およびその製造方法ならびに半導体ウエハに関する。 The present invention relates to a semiconductor device, a manufacturing method thereof, and a semiconductor wafer.

ウエハプロセス後の半導体ウエハは、複数の機能素子領域と、各機能素子領域を取り囲むように形成されたスクライブ領域とを有している。各機能素子領域には、半導体装置の機能を担う、トランジスタその他の機能素子と、機能素子に接続されたパッドが形成されている。半導体ウエハは、スクライブ領域に設定された切断予定線に沿って切断される。これにより、機能素子領域を含む個々の半導体装置（チップ）が切り出される。 The semiconductor wafer after the wafer process has a plurality of functional element regions and a scribe region formed so as to surround each functional element region. In each functional element region, transistors and other functional elements that function as a semiconductor device and pads connected to the functional elements are formed. The semiconductor wafer is cut along a planned cutting line set in the scribe area. Thereby, individual semiconductor devices (chips) including the functional element region are cut out.

ウエハプロセスにおいて、スクライブ領域に、プロセスコントロールモジュール（ＰＣＭ：Process Control Module）が作り込まれる場合がある。ＰＣＭは、たとえば、トランジスタ、キャパシタ、抵抗等の検査素子と、検査素子に接続されたパッドとを含む。これらの検査素子は、機能素子領域内の製造プロセスが完全であることを保証するために、検査装置に接続して、その特性が測定される。スクライブ領域に作り込まれたＰＣＭが所期の特性を有していれば、機能素子領域内の機能素子を作成するための製造プロセスが完全であることを保証できる。検査は、パッドに針当てして行う。 In a wafer process, a process control module (PCM: Process Control Module) may be formed in a scribe area. The PCM includes, for example, inspection elements such as transistors, capacitors, and resistors, and pads connected to the inspection elements. These inspection elements are connected to an inspection apparatus and their characteristics are measured in order to ensure that the manufacturing process in the functional element area is complete. If the PCM built in the scribe region has the desired characteristics, it can be guaranteed that the manufacturing process for creating the functional device in the functional device region is complete. The inspection is performed with a needle applied to the pad.

特開２００５−１１６８４４号公報JP-A-2005-116844

従来の半導体装置においては、機能素子領域に形成される機能素子用のパッドの構造と、スクライブ領域に形成される検査素子用のパッドの構造とは、同じである。
一方、半導体装置の配線材料には、従来からアルミニウムが用いられてきたが、配線抵抗を低減するために、より導電性の高い配線材料である銅を用いることが提案されている。とくに、本願の発明者は、最上層配線に銅の厚膜を用いる構造を検討している。 In the conventional semiconductor device, the structure of the functional element pad formed in the functional element region and the structure of the inspection element pad formed in the scribe region are the same.
On the other hand, aluminum has been conventionally used as a wiring material for semiconductor devices, but in order to reduce wiring resistance, it has been proposed to use copper, which is a wiring material having higher conductivity. In particular, the inventors of the present application are examining a structure using a thick copper film for the uppermost wiring layer.

最上層配線に銅の厚膜を用いる半導体装置においては、機能素子領域におけるパッドは、表面保護膜から銅配線の一部を露出させることによって形成されることになる。本願の発明者は、従来からの技術常識に従って、スクライブ領域のパッドにも同構造を適用したところ、個々の半導体装置を切り出すためのダイシングがうまくいかないという新たな課題が生じることを発見した。 In a semiconductor device using a thick copper film for the uppermost layer wiring, the pad in the functional element region is formed by exposing a part of the copper wiring from the surface protective film. The inventor of the present application has found that when the same structure is applied to a pad in a scribe region according to conventional technical common sense, a new problem arises that dicing for cutting out individual semiconductor devices does not work.

具体的には、配線材料の銅によってダイシングブレード（たとえばダイヤモンドブレード）が目詰まりし、歯が損傷してしまうから、ダイシングブレードの寿命が短くなる。しかも、歯に損傷を受けたダイシングブレードによる半導体ウエハの切断面は、滑らかな切断面にならない。そのため、切り出された半導体装置は、エッジ部にダメージを有している。 Specifically, a dicing blade (for example, a diamond blade) is clogged by copper as a wiring material, and teeth are damaged, so that the life of the dicing blade is shortened. In addition, the cut surface of the semiconductor wafer by the dicing blade with damaged teeth does not become a smooth cut surface. Therefore, the cut-out semiconductor device has damage at the edge portion.

この発明の目的は、半導体装置の最上層配線に銅の厚膜が用いられる場合に、ダイシングブレードの寿命を延ばすことができるとともに、半導体装置のエッジ部へのダメージを低減できる半導体装置およびその製造方法ならびに半導体ウエハを提供することである。 An object of the present invention is to provide a semiconductor device capable of extending the life of a dicing blade and reducing damage to the edge portion of the semiconductor device when a thick copper film is used for the uppermost layer wiring of the semiconductor device, and its manufacture A method and a semiconductor wafer are provided.

この発明の半導体装置は、層間絶縁膜上に突出して形成され、銅を主成分とする配線材料からなる最上層配線と、前記層間絶縁膜の下層に形成され、銅以外の配線材料からなる下地配線層と、前記最上層配線および前記層間絶縁膜を覆う表面保護膜と、前記最上層配線上で前記表面保護膜を開口して形成した第１パッドと、前記最上層配線が形成されていない領域において、前記下地配線層上で前記層間絶縁膜および前記表面保護膜を開口して形成した第２パッドとを含み、前記表面保護膜は、前記最上層配線に接続されて前記第１パッドをなす第１メタル層と、前記下地配線層に接続されて前記第２パッドをなす第２メタル層との両方を覆う（請求項１）。 The semiconductor device according to the present invention is formed so as to protrude on the interlayer insulating film, and is formed of a top layer wiring made of a wiring material mainly composed of copper, and a base formed of a wiring material other than copper formed under the interlayer insulating film. A wiring layer, a surface protective film covering the uppermost layer wiring and the interlayer insulating film, a first pad formed by opening the surface protective film on the uppermost layer wiring, and the uppermost layer wiring not formed in the region, the at underlying wiring layer seen including a second pad formed by opening the interlayer insulating film and the surface protective layer, the surface protective film, wherein the first pad is connected to the uppermost wiring And a second metal layer connected to the base wiring layer and forming the second pad (Claim 1).

この構成によれば、第１パッドと第２パッドとを使い分けることが可能となる。たとえば、第１パッドを最終製品で使用される電極とし、第２パッドを最終製品では使用しない電極とすることができる。たとえば、第２パッドは、半導体装置の製造工程において検査用電極として用いられてもよい。より具体的には、製造工程において、検査針を第２パッドに当てて、製品または半製品の検査を行うことができる。したがって、第１パッドを傷付けることなく製品または半製品を検査できる。さらに具体的には、第２パッドをＰＣＭのための電極（端子）として用いることができる。 According to this configuration, the first pad and the second pad can be used properly. For example, the first pad can be an electrode used in the final product, and the second pad can be an electrode not used in the final product. For example, the second pad may be used as an inspection electrode in the manufacturing process of the semiconductor device. More specifically, in the manufacturing process, the inspection needle can be applied to the second pad to inspect the product or the semi-finished product. Therefore, the product or the semi-finished product can be inspected without damaging the first pad. More specifically, the second pad can be used as an electrode (terminal) for PCM.

第２パッドをＰＣＭのための電極として用いる場合には、第２パッドはスクライブ領域に配置されることになる。この発明では、第２パッドは、銅以外の配線材料の下地配線層上に層間絶縁膜および表面保護膜を開口して形成されている。そのため、半導体ウエハのスクライブ領域上の第２パッドがダイシングブレードによって切断されたとしても、ダイシングブレードは銅を主成分とする膜を切断しない。したがって、ダイシングブレードに目詰まりが生じたり、ダイシングブレードが損傷したりしにくくなる。これにより、ダイシングブレードの寿命を延ばすことができる。また、ダイシングブレードの損傷を抑制できるので、半導体ウエハの切断を良好に行える。これにより、半導体装置のエッジ部へのダメージを低減できる。 When the second pad is used as an electrode for PCM, the second pad is disposed in the scribe region. In the present invention, the second pad is formed by opening an interlayer insulating film and a surface protective film on the underlying wiring layer of a wiring material other than copper. Therefore, even if the second pad on the scribe region of the semiconductor wafer is cut by the dicing blade, the dicing blade does not cut the film mainly composed of copper. Therefore, it becomes difficult for the dicing blade to be clogged or to be damaged. Thereby, the lifetime of a dicing blade can be extended. Moreover, since damage to the dicing blade can be suppressed, the semiconductor wafer can be cut well. Thereby, the damage to the edge part of a semiconductor device can be reduced.

前記第１メタル層と前記第２メタル層とは、同じ材料からなることが好ましい（請求項２）。前記第１メタル層と前記第２メタル層とは、同じ厚みを有することが好ましい（請求項３）。前記半導体装置は、前記表面保護膜上に形成され、前記表面保護膜の表面の段差を埋める有機膜を含んでもよい（請求項４）。
この発明の一実施形態においては、前記半導体装置は、当該半導体装置の機能を担う機能素子が形成された機能素子領域と、前記機能素子領域の周囲に配置されたスクライブ領域とを含む。そして、前記第１パッドが前記機能素子領域に配置されており、前記第２パッドが前記スクライブ領域に配置されている（請求項５）。
当該半導体装置が切り出される前の半導体ウエハのスクライブ領域に第２パッドが配置されている。そして、この半導体ウエハがスクライブ領域に設定された切断線に沿ってダイシングブレードによって切断される。これによって、当該半導体装置が切り出される。切り出された当該半導体装置の周囲にはスクライブ領域が残っており、このスクライブ領域に第２パッドが配置されている。第２パッドは、銅以外の配線材料の下地配線層上に層間絶縁膜および表面保護膜を開口して形成されている。したがって、半導体ウエハから当該半導体装置が切り出される際に、スクライブ領域上の第２パッドがダイシングブレードによって切断されたとしても、ダイシングブレードに目詰まりが生じたり、ダイシングブレードが損傷したりしにくくなる。これにより、ダイシングブレードの寿命を長くでき、かつ、半導体装置のエッジのダメージを抑制できる。 The first metal layer and the second metal layer are preferably made of the same material (claim 2). Preferably, the first metal layer and the second metal layer have the same thickness. The semiconductor device may include an organic film that is formed on the surface protective film and fills a step on the surface of the surface protective film.
In one embodiment of the present invention, the semiconductor device includes a functional element region in which a functional element responsible for the function of the semiconductor device is formed, and a scribe region disposed around the functional element region. Then, the first pad is arranged on the functional element region, said second pad is arranged in the scribe region (claim 5).
A second pad is arranged in the scribe region of the semiconductor wafer before the semiconductor device is cut out. Then, the semiconductor wafer is cut by a dicing blade along a cutting line set in the scribe area. Thereby, the semiconductor device is cut out. A scribe region remains around the cut out semiconductor device, and a second pad is disposed in the scribe region. The second pad is formed by opening an interlayer insulating film and a surface protective film on the underlying wiring layer of a wiring material other than copper. Therefore, even when the second pad on the scribe area is cut by the dicing blade when the semiconductor device is cut out from the semiconductor wafer, the dicing blade is not easily clogged or damaged. As a result, the life of the dicing blade can be extended, and damage to the edge of the semiconductor device can be suppressed.

前記スクライブ領域に前記第１パッドが存在しないことが好ましい（請求項６）。この構成により、半導体ウエハから半導体装置を切り出すときに、第１パッドの部分の銅を主成分とする最上層配線がダイシングブレードによって切断されることを回避できる。これにより、ダイシングブレードの寿命を長くでき、かつ、半導体装置のエッジ部のダメージを低減できる。 It is preferred that there is no said first pad in said scribe region (claim 6). With this configuration, when the semiconductor device is cut out from the semiconductor wafer, it is possible to avoid the uppermost layer wiring mainly composed of copper in the first pad portion being cut by the dicing blade. Thereby, the lifetime of the dicing blade can be extended, and damage to the edge portion of the semiconductor device can be reduced.

前記スクライブ領域に銅を主成分とする膜が存在しないことが好ましい（請求項７）。この構成により、半導体ウエハから半導体装置を切り出すときに、銅を主成分とする膜がダイシングブレードによって切断されることを回避できる。これにより、ダイシングブレードの寿命を長くでき、かつ、半導体装置のエッジ部のダメージを低減できる。
前記半導体装置のエッジ部に銅を主成分とする膜が存在しないことが好ましい（請求項８）。半導体装置のエッジ部に銅を主成分とする膜が存在しなければ、半導体ウエハから当該半導体装置が切り出される際に、ダイシングブレードが当該膜を切断しなくてもよい。したがって、ダイシングブレードの寿命を長くでき、かつ、半導体装置のエッジ部のダメージを低減できる。 It is preferred that film composed mainly of copper in the scribe area does not exist (claim 7). With this configuration, when a semiconductor device is cut out from a semiconductor wafer, it is possible to avoid cutting a film containing copper as a main component by a dicing blade. Thereby, the lifetime of the dicing blade can be extended, and damage to the edge portion of the semiconductor device can be reduced.
It is preferred that film composed mainly of copper in the edge portion of the semiconductor device is not present (claim 8). If a film containing copper as a main component does not exist at the edge portion of the semiconductor device, the dicing blade may not cut the film when the semiconductor device is cut out from the semiconductor wafer. Therefore, the life of the dicing blade can be extended, and damage to the edge portion of the semiconductor device can be reduced.

この発明の半導体ウエハは、半導体装置の機能を担う機能素子が形成される複数の機能素子領域と、前記機能素子領域を取り囲むように形成され、個別の半導体装置を切り出すための切断予定線を含むスクライブ領域と、層間絶縁膜上に突出して形成され、銅を主成分とする配線材料からなる最上層配線と、前記層間絶縁膜の下層に形成され、銅以外の配線材料からなる下地配線層と、前記最上層配線および前記層間絶縁膜を覆う表面保護膜と、前記機能素子領域において、前記最上層配線上で前記表面保護膜を開口して形成した第１パッドと、前記スクライブ領域において、前記下地配線層上で前記層間絶縁膜および前記表面保護膜を開口して形成した第２パッドとを含み、前記表面保護膜は、前記最上層配線に接続されて前記第１パッドをなす第１メタル層と、前記下地配線層に接続されて前記第２パッドをなす第２メタル層との両方を覆う（請求項９）。 The semiconductor wafer of the present invention includes a plurality of functional element regions in which functional elements responsible for the function of the semiconductor device are formed, and a cutting line for cutting out the individual semiconductor device, which is formed so as to surround the functional element region. A scribe region, an uppermost wiring formed of a wiring material mainly composed of copper and protruding from the interlayer insulating film; and a base wiring layer formed of a wiring material other than copper formed under the interlayer insulating film; A surface protection film covering the uppermost layer wiring and the interlayer insulating film, a first pad formed by opening the surface protection film on the uppermost layer wiring in the functional element region, and the scribe region, look including a second pad formed by opening the interlayer insulating film and the surface protective film in the underlying wiring layer, the surface protective film, wherein the first pad is connected to the uppermost wiring A first metal layer formed, both the second metal layer forming the second pad is connected to the underlying wiring layer covering (claim 9).

この半導体ウエハは、そのスクライブ領域に設定された切断予定線に沿って切断される。これにより、個別の半導体装置が切り出される。スクライブ領域には第２パッドが形成されているので、当該半導体ウエハから個別の半導体装置が切り出される際に、第２パッドがダイシングブレードによって切断される場合がある。そこで、この発明では、第２パッドは、下地配線層上で層間絶縁膜および表面保護膜を開口して形成されている。そのため、第２パッドがダイシングブレードによって切断されたとしても、ダイシングブレードは銅を主成分とする膜を切断しない。したがって、ダイシングブレードに目詰まりが生じたり、ダイシングブレードが損傷したりしにくくなる。これにより、ダイシングブレードの寿命を延ばすことができる。また、ダイシングブレードの損傷を抑制できるので、半導体ウエハの切断を良好に行える。これにより、半導体装置のエッジ部へのダメージを低減できる。 The semiconductor wafer is cut along a planned cutting line set in the scribe region. Thereby, an individual semiconductor device is cut out. Since the second pad is formed in the scribe area, when the individual semiconductor device is cut out from the semiconductor wafer, the second pad may be cut by the dicing blade. Therefore, in the present invention, the second pad is formed by opening the interlayer insulating film and the surface protective film on the underlying wiring layer. Therefore, even if the second pad is cut by the dicing blade, the dicing blade does not cut the film mainly composed of copper. Therefore, it becomes difficult for the dicing blade to be clogged or to be damaged. Thereby, the lifetime of a dicing blade can be extended. Moreover, since damage to the dicing blade can be suppressed, the semiconductor wafer can be cut well. Thereby, the damage to the edge part of a semiconductor device can be reduced.

前記第１メタル層と前記第２メタル層とは、同じ材料からなることが好ましい（請求項１０）。前記第１メタル層と前記第２メタル層とは、同じ厚みを有することが好ましい（請求項１１）。
前記第１パッドが、前記スクライブ領域に存在しないことが好ましい（請求項１２）。この構成により、半導体ウエハから半導体装置を切り出すときに、第１パッドの部分の銅を主成分とする最上層配線がダイシングブレードによって切断されることを回避できる。これにより、ダイシングブレードの寿命を長くでき、かつ、半導体装置のエッジ部のダメージを低減できる。 Preferably, the first metal layer and the second metal layer are made of the same material. The first metal layer and the second metal layer preferably have the same thickness (claim 11).
Wherein the first pad is preferably not present in the scribe region (claim 12). With this configuration, when the semiconductor device is cut out from the semiconductor wafer, it is possible to avoid the uppermost layer wiring mainly composed of copper in the first pad portion being cut by the dicing blade. Thereby, the lifetime of the dicing blade can be extended, and damage to the edge portion of the semiconductor device can be reduced.

この発明の一実施形態においては、前記スクライブ領域に形成され、前記第２パッドに接続され、前記半導体ウエハの特性を検査するための検査素子をさらに含む（請求項１３）。この実施形態によれば、第２パッドを検査装置に接続することにより、半導体ウエハの特性を検査することができる。
また、この発明の一実施形態においては、前記検査素子は、銅を主成分とする配線材料からなる検査パターン配線をさらに含み、前記検査パターン配線が、前記切断予定線に沿って前記半導体ウエハを切断するダイシングブレードが通る帯状領域内に形成されている（請求項１４）。ダイシングブレードは、一対の主面と周端面とを有する円板形状に形成されている。ダイシングブレードの周端面に、切断歯部が形成されている。この切断歯部（周端面）は、たとえば、ダイシングブレードの半径方向に沿う断面がＶ字状またはＵ字状に凹んだ溝形状を有している。したがって、ダイシングブレードの切断歯部は、両主面側に一対の切断エッジを有している。ダイシングブレードが通る帯状領域内に検査パターン配線が形成されていると、この半導体ウエハから個々の半導体装置を切り出す際に、検査パターン配線に切断歯部の切断エッジが当たらない。したがって、ダイシングブレードの切断エッジは、銅を主成分とする配線材料からなる検査パターン配線を横切らないから、その目詰まりや損傷が生じにくい。したがって、ダイシングブレードの損傷を抑制しながら、スクライブ領域に銅を主成分とする配線材料からなる検査パターン配線を配置できる。 In one embodiment of the present invention may be formed in the scribe region, it is connected to the second pad, further comprising a test element for testing the properties of the semiconductor wafer (Claim 13). According to this embodiment, the characteristics of the semiconductor wafer can be inspected by connecting the second pad to the inspection apparatus.
In one embodiment of the present invention, the inspection element further includes an inspection pattern wiring made of a wiring material mainly composed of copper, and the inspection pattern wiring includes the semiconductor wafer along the planned cutting line. It is formed in a strip region through dicing blade for cutting (claim 14). The dicing blade is formed in a disk shape having a pair of main surfaces and a peripheral end surface. A cutting tooth portion is formed on the peripheral end surface of the dicing blade. This cutting tooth part (circumferential end face) has, for example, a groove shape in which a cross section along the radial direction of the dicing blade is recessed in a V shape or a U shape. Therefore, the cutting tooth portion of the dicing blade has a pair of cutting edges on both main surface sides. When the inspection pattern wiring is formed in the band-shaped region through which the dicing blade passes, the cutting edge of the cutting tooth portion does not hit the inspection pattern wiring when the individual semiconductor device is cut out from the semiconductor wafer. Therefore, since the cutting edge of the dicing blade does not cross the inspection pattern wiring made of the wiring material mainly composed of copper, the cutting edge is not easily clogged or damaged. Therefore, the inspection pattern wiring made of a wiring material mainly composed of copper can be arranged in the scribe region while suppressing damage to the dicing blade.

第２パッドは、銅を主成分とする膜を含まないので、帯状領域外に少なくとも一部を有していてもよい。たとえば、第２パッドは、帯状領域の幅よりも幅広に形成されていてもよい。
前記検査パターン配線が、配線の開放異常の有無を検査するための開放検査パターンを含んでいてもよい（請求項１５）。また、前記検査パターン配線が、配線の短絡異常の有無を検査するための短絡検査パターン配線を含んでいてもよい（請求項１６）。 Since the second pad does not include a film containing copper as a main component, the second pad may have at least a part outside the band-shaped region. For example, the second pad may be formed wider than the width of the band-like region.
The inspection pattern wiring may include an open inspection pattern for inspecting whether there is an abnormality in the opening of the wiring (Claim 15 ). The inspection pattern wiring may include a short-circuit inspection pattern wiring for inspecting the presence / absence of a short-circuit abnormality of the wiring (claim 16 ).

この発明の半導体装置の製造方法は、銅以外の配線材料からなる下地配線上に層間絶縁膜を形成する工程と、半導体装置の機能を担う機能素子が形成される機能素子領域に配線パターンに対応する開口を有し、前記機能素子領域を取り囲むスクライブ領域には開口を有しないレジストで前記層間絶縁膜を覆う工程と、前記レジストをマスクとしためっきによって、前記レジストの開口内に、銅を主成分とする配線材料からなる最上層配線を、前記層間絶縁膜から突出するように形成する工程と、前記レジストを剥離した後、前記最上層配線および前記層間絶縁膜を覆う表面保護膜を形成する工程と、前記最上層配線上で前記表面保護膜を開口して第１パッドを形成する工程と、前記スクライブ領域において、前記下地配線層上で前記層間絶縁膜および前記表面保護膜を開口して第２パッドを形成する工程とを含み、前記表面保護膜は、前記最上層配線に接続されて前記第１パッドをなす第１メタル層と、前記下地配線層に接続されて前記第２パッドをなす第２メタル層との両方を覆う（請求項１７）。この方法により、請求項１に記載した半導体装置を作成できる。 The method of manufacturing a semiconductor device according to the present invention corresponds to a wiring pattern in a functional element region in which a functional element responsible for a function of a semiconductor device is formed, and a step of forming an interlayer insulating film on a base wiring made of a wiring material other than copper A step of covering the interlayer insulating film with a resist having no opening in the scribe region surrounding the functional element region, and plating using the resist as a mask, copper is mainly contained in the opening of the resist. Forming a top layer wiring made of a wiring material as a component so as to protrude from the interlayer insulating film, and after removing the resist, forming a surface protective film covering the top layer wiring and the interlayer insulating film Forming a first pad by opening the surface protective film on the uppermost layer wiring; and inter-layer insulation on the underlying wiring layer in the scribe region And saw including a step of forming a second pad opened the surface protective layer, the surface protective film, wherein a first metal layer forming the first pad is connected to the uppermost wiring, the underlayer wiring It covers both the second metal layer connected to the layer and forming the second pad (Claim 1 7 ). By this method, the semiconductor device described in claim 1 can be produced.

前記第１メタル層と前記第２メタル層とは、同じ材料からなることが好ましい（請求項１８）。前記第１メタル層と前記第２メタル層とは、同じ厚みを有することが好ましい（請求項１９）。
この発明の一実施形態では、前記スクライブ領域内に設定した切断予定線に沿って行うダイシングによって、前記機能素子領域を含む個別の半導体装置を切り出す工程をさらに含む（請求項２０）。この工程により、半導体ウエハから、第１パッドおよび第２パッドを有する半導体装置を切り出すことができる。 The first metal layer and the second metal layer are preferably made of the same material (claim 18). The first metal layer and the second metal layer preferably have the same thickness (claim 19).
In one embodiment of the present invention, by dicing performed along the cutting line that is set in the scribe region, further comprising the step of cutting the individual semiconductor device comprising the functional element region (claim 20). By this step, the semiconductor device having the first pad and the second pad can be cut out from the semiconductor wafer.

図１は、この発明の一実施形態に係る半導体装置を作成するための、ウエハプロセス後の半導体ウエハを示す図解的な平面図である。FIG. 1 is a schematic plan view showing a semiconductor wafer after a wafer process for producing a semiconductor device according to an embodiment of the present invention. 図２は、図１のII-II線に沿う模式的な断面図である。FIG. 2 is a schematic cross-sectional view taken along the line II-II in FIG. 図３は、図１のIII-III線に沿う模式的な断面図である。FIG. 3 is a schematic cross-sectional view taken along line III-III in FIG. 図４Ａは、図１に示す部分IVＡの拡大平面図である。FIG. 4A is an enlarged plan view of a portion IVA shown in FIG. 図４Ｂは、図１に示す部分IVＢの拡大平面図である。4B is an enlarged plan view of a portion IVB shown in FIG. 図５Ａは、図１〜図３に示す半導体装置の製造工程における模式的な断面図である。FIG. 5A is a schematic cross-sectional view in the manufacturing process of the semiconductor device shown in FIGS. 図５Ｂは、図５Ａの次の工程における模式的な断面図である。FIG. 5B is a schematic cross-sectional view in the next step of FIG. 5A. 図５Ｃは、図５Ｂの次の工程における模式的な断面図である。FIG. 5C is a schematic cross-sectional view in the next step of FIG. 5B. 図５Ｄは、図５Ｃの次の工程における模式的な断面図である。FIG. 5D is a schematic cross-sectional view in the next step of FIG. 5C. 図５Ｅは、図５Ｄの次の工程における模式的な断面図である。FIG. 5E is a schematic cross-sectional view in the next step of FIG. 5D. 図５Ｆは、図５Ｅの次の工程における模式的な断面図である。FIG. 5F is a schematic cross-sectional view in the next step of FIG. 5E. 図５Ｇは、図５Ｆの次の工程における模式的な断面図である。FIG. 5G is a schematic cross-sectional view in the next step of FIG. 5F. 図５Ｈは、図５Ｇの次の工程における模式的な断面図である。FIG. 5H is a schematic cross-sectional view in the next step of FIG. 5G. 図５Ｉは、図５Ｈの次の工程における模式的な断面図である。FIG. 5I is a schematic cross-sectional view in the next step of FIG. 5H. 図５Ｊは、図５Ｉの次の工程における模式的な断面図である。FIG. 5J is a schematic cross-sectional view in the next step of FIG. 5I. 図６は、この発明の他の実施形態に係る半導体ウエハの一部の切断面を示す模式的な断面図である。FIG. 6 is a schematic cross-sectional view showing a cut surface of a part of a semiconductor wafer according to another embodiment of the present invention. 図７は、図６の実施形態に係る半導体ウエハの他の切断面を示す模式的な断面図。FIG. 7 is a schematic cross-sectional view showing another cut surface of the semiconductor wafer according to the embodiment of FIG. 6.

以下では、この発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置を作成するためのウエハプロセス後の半導体ウエハを示す図解的な平面図である。
半導体ウエハ１は、複数の機能素子領域２と、各機能素子領域２を取り囲むように形成されたスクライブ領域３とを有している。図１に示す平面視において、各機能素子領域２は矩形状である。図１に示す平面視において、複数の機能素子領域２は、縦方向および横方向に間隔をおいて行列状に整列して配置されている。隣接する機能素子領域２の間の部分がスクライブ領域３である。半導体ウエハ１のスクライブ領域３に切断予定線７が設定されている。半導体ウエハ１は、切断予定線７に沿ってダイシングブレードにより切断（ダイシング）される。これによって、機能素子領域２を含む個々の半導体装置（チップ）４が切り出される。半導体装置４は、周縁部にスクライブ領域３を有し、スクライブ領域３に囲まれた中央領域に機能素子領域２を有することになる。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic plan view showing a semiconductor wafer after a wafer process for producing a semiconductor device according to an embodiment of the present invention.
The semiconductor wafer 1 has a plurality of functional element regions 2 and a scribe region 3 formed so as to surround each functional element region 2. In the plan view shown in FIG. 1, each functional element region 2 has a rectangular shape. In the plan view shown in FIG. 1, the plurality of functional element regions 2 are arranged in a matrix with intervals in the vertical and horizontal directions. A portion between adjacent functional element regions 2 is a scribe region 3. A planned cutting line 7 is set in the scribe region 3 of the semiconductor wafer 1. The semiconductor wafer 1 is cut (diced) by a dicing blade along the planned cutting line 7. Thereby, individual semiconductor devices (chips) 4 including the functional element regions 2 are cut out. The semiconductor device 4 has the scribe region 3 in the peripheral portion, and has the functional element region 2 in the central region surrounded by the scribe region 3.

ダイシングブレードは、一対の主面および周端面を有する円板状の切断具である。周端面が切断歯部となっている。切断歯部は、一般に、ダイシングブレードの半径方向に沿う断面がＶ字状またはＵ字状に凹んだ溝形状を有している。したがって、ダイシングブレードの切断歯部は、両主面側に一対の切断エッジを有している。
各機能素子領域２には、半導体装置４の機能を担う、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）その他の機能素子５（図２参照）と、機能素子５に接続された第１パッド６とが形成されている。一方、スクライブ領域３には、プロセスコントロールモジュール（ＰＣＭ）が作り込まれている。ＰＣＭは、検査素子と、検査素子に接続された第２パッド１０とを含む。検査素子としては、たとえば、トランジスタ、抵抗等の検査用半導体素子１１（図３参照）、オープンパターン１２（図１，図４Ａ参照）、ショートパターン１３（図１，図４Ｂ参照）を例示できる。これらの検査素子は、機能素子領域２内の同様の素子または配線の形成プロセスが完全であることを保証するために、検査装置（図示略）に接続して、その特性が測定される。スクライブ領域３に作り込まれたＰＣＭが所期の特性を有していれば、機能素子領域２内の機能素子５を作成するためのプロセスが完全であることを保証できる。検査は、第２パッド１０に針当てして行う。したがって、第２パッド１０は針当てできるだけの大きさを有している。 The dicing blade is a disc-shaped cutting tool having a pair of main surfaces and a peripheral end surface. The peripheral end surface is a cutting tooth portion. The cutting tooth portion generally has a groove shape in which a cross section along the radial direction of the dicing blade is recessed in a V shape or a U shape. Therefore, the cutting tooth portion of the dicing blade has a pair of cutting edges on both main surface sides.
In each functional element region 2, there are a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and other functional elements 5 (see FIG. 2), which are responsible for the function of the semiconductor device 4, and a first pad 6 connected to the functional element 5. Is formed. On the other hand, a process control module (PCM) is built in the scribe area 3. The PCM includes a test element and a second pad 10 connected to the test element. Examples of the test element include a test semiconductor element 11 such as a transistor or a resistor (see FIG. 3), an open pattern 12 (see FIGS. 1 and 4A), and a short pattern 13 (see FIGS. 1 and 4B). These inspection elements are connected to an inspection apparatus (not shown) and their characteristics are measured in order to ensure that the formation process of similar elements or wirings in the functional element region 2 is complete. If the PCM built in the scribe region 3 has the desired characteristics, it can be guaranteed that the process for creating the functional device 5 in the functional device region 2 is complete. The inspection is performed by applying a needle to the second pad 10. Therefore, the second pad 10 has a size that can be applied to the needle.

図２は、図１のII-II線に沿う模式的な断面図である。つまり、図２は、機能素子領域２内の第１パッド６の付近の模式的な断面図である。
半導体ウエハ１は、半導体基板２０を備えている。半導体基板２０は、たとえば、Ｓｉ（シリコン）基板である。半導体基板２０上には、機能素子５が作り込まれている。半導体基板２０上には、第１層間絶縁膜２１が積層されている。第１層間絶縁膜２１は、たとえば、ＳｉＯ_２（酸化シリコン）からなる。 FIG. 2 is a schematic cross-sectional view taken along the line II-II in FIG. That is, FIG. 2 is a schematic cross-sectional view in the vicinity of the first pad 6 in the functional element region 2.
The semiconductor wafer 1 includes a semiconductor substrate 20. The semiconductor substrate 20 is, for example, a Si (silicon) substrate. A functional element 5 is formed on the semiconductor substrate 20. A first interlayer insulating film 21 is stacked on the semiconductor substrate 20. The first interlayer insulating film 21 is made of, for example, SiO ₂ (silicon oxide).

第１層間絶縁膜２１上には、第１配線２２が形成されている。第１配線２２は、たとえば、アルミニウム（Ａｌ）またはアルミニウム合金からなる主配線層２２ｂと、主配線層２２ｂの下面および上面にそれぞれ形成されたバリア層２２ａ，２２ｃとを含む。バリア層２２ａ，２２ｃは、アルミニウムの拡散に対するバリア性および層間絶縁膜に対する良好な密着性（付着性）を有しており、たとえば、ＴｉＮ（窒化チタン）からなる。第１配線２２と機能素子５とは、第１層間絶縁膜２１を貫通するプラグ（ビア）２３によって電気的に接続されている。プラグ２３は、たとえば、Ｗ（タングステン）からなる。 A first wiring 22 is formed on the first interlayer insulating film 21. The first wiring 22 includes, for example, a main wiring layer 22b made of aluminum (Al) or an aluminum alloy, and barrier layers 22a and 22c formed on the lower surface and the upper surface of the main wiring layer 22b, respectively. The barrier layers 22a and 22c have barrier properties against aluminum diffusion and good adhesion (adhesiveness) to the interlayer insulating film, and are made of, for example, TiN (titanium nitride). The first wiring 22 and the functional element 5 are electrically connected by a plug (via) 23 that penetrates the first interlayer insulating film 21. The plug 23 is made of, for example, W (tungsten).

第１層間絶縁膜２１および第１配線２２上には、第２層間絶縁膜２４が積層されている。第２層間絶縁膜２４は、たとえば、ＳｉＯ_２からなる。この第２層間絶縁膜２４の表面は平坦化されている。
第２層間絶縁膜２４上には、第２配線（下地配線層。以下、「下配線」という。）２５が形成されている。下配線２５は、たとえば、アルミニウム（Ａｌ）またはアルミニウム合金からなる主配線層２５ｂと、主配線層２５ｂの下面および上面にそれぞれ形成されたバリア層２５ａ，２５ｃとを含む。バリア層２５ａ，２５ｃは、アルミニウムの拡散に対するバリア性および層間絶縁膜に対する良好な密着性（付着性）を有しており、たとえば、ＴｉＮ（窒化チタン）からなる。下配線２５と第１配線２２とは、第２層間絶縁膜２４を貫通する複数のプラグ２６によって電気的に接続されている。プラグ２６は、たとえば、Ｗ（タングステン）からなる。 A second interlayer insulating film 24 is stacked on the first interlayer insulating film 21 and the first wiring 22. The second interlayer insulating film 24 is made of, for example, SiO ₂ . The surface of the second interlayer insulating film 24 is flattened.
A second wiring (underlying wiring layer; hereinafter referred to as “lower wiring”) 25 is formed on the second interlayer insulating film 24. The lower wiring 25 includes, for example, a main wiring layer 25b made of aluminum (Al) or an aluminum alloy, and barrier layers 25a and 25c formed on the lower surface and the upper surface of the main wiring layer 25b, respectively. The barrier layers 25a and 25c have barrier properties against aluminum diffusion and good adhesion (adhesiveness) to the interlayer insulating film, and are made of, for example, TiN (titanium nitride). The lower wiring 25 and the first wiring 22 are electrically connected by a plurality of plugs 26 penetrating the second interlayer insulating film 24. The plug 26 is made of, for example, W (tungsten).

第２層間絶縁膜２４および下配線２５上には、第３層間絶縁膜２７が積層されている。第３層間絶縁膜２７は、たとえば、ＳｉＯ_２からなる。この第３層間絶縁膜２７の表面は平坦化されている。
第３層間絶縁膜２７には、下配線２５と厚さ方向に対向する部分（平面視において第１パッド６が形成される位置）に、第３層間絶縁膜２７を厚さ方向に貫通する複数のビアホール２８が形成されている。各ビアホール２８は、上側ほど開口面積が大きくなるようなテーパー形状に形成されている。 A third interlayer insulating film 27 is stacked on the second interlayer insulating film 24 and the lower wiring 25. The third interlayer insulating film 27 is made of, for example, SiO ₂ . The surface of the third interlayer insulating film 27 is flattened.
The third interlayer insulating film 27 includes a plurality of portions that penetrate the third interlayer insulating film 27 in the thickness direction at portions facing the lower wiring 25 in the thickness direction (positions where the first pads 6 are formed in plan view). The via hole 28 is formed. Each via hole 28 is formed in a tapered shape such that the opening area increases toward the upper side.

第３層間絶縁膜２７上には、最上層配線としての上配線２９が形成されている。上配線２９は、平面視で複数のビアホール２８を含む領域に形成され、第３層間絶縁膜２７から上方に突出して形成されている。上配線２９は、たとえば、第３層間絶縁膜２７の表面からの突出量が１０μｍ程度となるような厚さを有する厚膜配線である。上配線２９の下部は、各ビアホール２８内に入り込み、下配線２５に接続されている。上配線２９は、Ｃｕ（たとえば、純度９９．９％のＣｕ）からなる。 On the third interlayer insulating film 27, an upper wiring 29 as the uppermost layer wiring is formed. The upper wiring 29 is formed in a region including the plurality of via holes 28 in plan view, and is formed to protrude upward from the third interlayer insulating film 27. The upper wiring 29 is, for example, a thick film wiring having a thickness such that the protruding amount from the surface of the third interlayer insulating film 27 is about 10 μm. A lower portion of the upper wiring 29 enters each via hole 28 and is connected to the lower wiring 25. The upper wiring 29 is made of Cu (for example, Cu having a purity of 99.9%).

上配線２９と、下配線２５および第３層間絶縁膜２７との間には、ＣｕイオンおよびＡｕの拡散に対するバリア性を有するバリア膜３０が介在されている。バリア膜３０は、たとえば、Ｔｉ（チタン）またはＴｉＷ（チタン・タングステン合金）からなる。バリア膜３０は、上配線２９からＣｕ（Ｃｕイオン）が拡散するのを防止することができるので、上配線２９と他の最上層配線との間にリークパスが形成されるのを防止する。 A barrier film 30 having a barrier property against diffusion of Cu ions and Au is interposed between the upper wiring 29, the lower wiring 25 and the third interlayer insulating film 27. The barrier film 30 is made of, for example, Ti (titanium) or TiW (titanium / tungsten alloy). Since the barrier film 30 can prevent Cu (Cu ions) from diffusing from the upper wiring 29, it prevents the leakage path from being formed between the upper wiring 29 and the other uppermost wiring.

上配線２９の表面（頂面および側面）は、ＣｕイオンおよびＡｕの拡散に対するバリア性を有するバリア膜３１によって被覆されている。バリア膜３１は、たとえば、Ｔｉ（チタン）またはＴｉＷ（チタン・タングステン合金）からなる。バリア膜３１の表面は、キャップメタル層３２によって被覆されている。キャップメタル層３２は、たとえば、アルミニウムまたはアルミニウム合金からなる。 The surface (top surface and side surface) of the upper wiring 29 is covered with a barrier film 31 having a barrier property against diffusion of Cu ions and Au. The barrier film 31 is made of, for example, Ti (titanium) or TiW (titanium / tungsten alloy). The surface of the barrier film 31 is covered with a cap metal layer 32. The cap metal layer 32 is made of, for example, aluminum or an aluminum alloy.

第３層間絶縁膜２７およびキャップメタル層３２上には、パッシベーション膜（表面保護膜）３３が形成されている。パッシベーション膜３３は、たとえば、ＳｉＮ（窒化シリコン）からなる。パッシベーション膜３３において、キャップメタル層３２上に形成された部分には、キャップメタル層３２の表面の一部を露出させるためのパッド開口３４が厚さ方向に貫通して形成されている。キャップメタル層３２においてパッド開口３４から露出している部分が第１パッド６である。第１パッド６は、たとえば、平面視において正方形状であり、その一辺の大きさは５０〜１５０μｍ程度であり、好ましくは１００μｍ程度である。 A passivation film (surface protective film) 33 is formed on the third interlayer insulating film 27 and the cap metal layer 32. The passivation film 33 is made of, for example, SiN (silicon nitride). In the passivation film 33, a pad opening 34 for exposing a part of the surface of the cap metal layer 32 is formed in a portion formed on the cap metal layer 32 so as to penetrate in the thickness direction. The portion of the cap metal layer 32 exposed from the pad opening 34 is the first pad 6. The first pad 6 has, for example, a square shape in plan view, and the size of one side is about 50 to 150 μm, preferably about 100 μm.

図３は、図１のIII-III線に沿う模式的な断面図である。図３は、スクライブ領域３内の第２パッド１０付近の模式的な断面図である。図３において、図２と同じ部分には、図２と同じ符号を付してある。
半導体基板２０上には、検査用半導体素子１１が作り込まれている。第１層間絶縁膜２１上には、第１配線２２が形成されている。第１配線２２と検査用半導体素子１１とは、第１層間絶縁膜２１を貫通するプラグ４３により電気的に接続されている。プラグ４３は、たとえば、Ｗ（タングステン）からなる。 FIG. 3 is a schematic cross-sectional view taken along line III-III in FIG. FIG. 3 is a schematic cross-sectional view of the vicinity of the second pad 10 in the scribe region 3. 3, the same parts as those in FIG. 2 are denoted by the same reference numerals as those in FIG.
An inspection semiconductor element 11 is formed on the semiconductor substrate 20. A first wiring 22 is formed on the first interlayer insulating film 21. The first wiring 22 and the inspection semiconductor element 11 are electrically connected by a plug 43 that penetrates the first interlayer insulating film 21. The plug 43 is made of, for example, W (tungsten).

第２層間絶縁膜２４上には、下配線（下地配線層）２５が形成されている。下配線２５と第１配線２２とは、第２層間絶縁膜２４を貫通する複数のプラグ４６により電気的に接続されている。プラグ４６は、たとえば、Ｗ（タングステン）からなる。
第３層間絶縁膜２７には、下配線２５と厚さ方向に対向する部分（平面視において第２パッド１０が形成される位置）に、第３層間絶縁膜２７を厚さ方向に貫通するビアホール４８が形成されている。ビアホール４８は、上側ほど開口面積が大きくなるようなテーパー形状に形成されている。 A lower wiring (underlying wiring layer) 25 is formed on the second interlayer insulating film 24. The lower wiring 25 and the first wiring 22 are electrically connected by a plurality of plugs 46 penetrating the second interlayer insulating film 24. The plug 46 is made of, for example, W (tungsten).
The third interlayer insulating film 27 has a via hole penetrating the third interlayer insulating film 27 in the thickness direction at a portion facing the lower wiring 25 in the thickness direction (position where the second pad 10 is formed in plan view). 48 is formed. The via hole 48 is formed in a tapered shape such that the opening area increases toward the upper side.

第３層間絶縁膜２７および下配線２５上には、バリア膜３１が形成されている。バリア膜３１は、平面視でビアホール４８を含む領域に形成されている。バリア膜３１の表面は、キャップメタル層３２によって被覆されている。キャップメタル層３２は、ビアホール４８の底面に沿う円板状部分と、ビアホール４８の内側面に沿う筒状部分と、ビアホール３８の周囲の第３層間絶縁膜２７表面に沿う環状部分とからなる。キャップメタル層３２は、バリア膜３１を介して、下配線２５に接続されている。 A barrier film 31 is formed on the third interlayer insulating film 27 and the lower wiring 25. The barrier film 31 is formed in a region including the via hole 48 in plan view. The surface of the barrier film 31 is covered with a cap metal layer 32. The cap metal layer 32 includes a disc-shaped portion along the bottom surface of the via hole 48, a cylindrical portion along the inner surface of the via hole 48, and an annular portion along the surface of the third interlayer insulating film 27 around the via hole 38. The cap metal layer 32 is connected to the lower wiring 25 through the barrier film 31.

第３層間絶縁膜２７およびキャップメタル層３２上には、パッシベーション膜３３が形成されている。パッシベーション膜３３において、キャップメタル層３２上に形成された部分には、キャップメタル層３２の表面の一部を露出させるためのパッド開口４４が厚さ方向に貫通して形成されている。キャップメタル層３２においてパッド開口４４から露出している部分が第２パッド１０である。第２パッド１０は、たとえば、平面視において正方形状であり、その一辺の大きさは５０〜１５０μｍ程度である。 A passivation film 33 is formed on the third interlayer insulating film 27 and the cap metal layer 32. In the passivation film 33, a pad opening 44 for exposing a part of the surface of the cap metal layer 32 is formed in a portion formed on the cap metal layer 32 so as to penetrate in the thickness direction. A portion of the cap metal layer 32 exposed from the pad opening 44 is the second pad 10. The second pad 10 has, for example, a square shape in plan view, and the size of one side is about 50 to 150 μm.

図３において、切断予定線７は、パッド１０のほぼ中心を通って、紙面に垂直な方向に延びている。この切断予定線７に沿って、半導体ウエハ１が切断される。この切断のために用いられるダンシングブレード５０の周端面に形成された切断歯部は、前述のように断面がＶ字状またはＵ字状に凹んだ溝形状を有している。切断歯部には、Ｖ字状またはＵ字状溝の両側（ダイシングブレード５０の両主面）に、一対の円周状の切断エッジ５０ａ，５０ｂが形成されている。これらの切断エッジ５０ａ，５０ｂの間隔（ブレード５０の厚さ）Ｄは、たとえば、５０μｍ程度である。ダイシング時に、切断予定線７に沿って切断歯部が通る帯状領域８の幅は、一対のダイシング歯５０ａ，５０ｂの間隔Ｄとほぼ等しい。 In FIG. 3, the planned cutting line 7 extends substantially through the center of the pad 10 in a direction perpendicular to the paper surface. The semiconductor wafer 1 is cut along the planned cutting line 7. The cutting tooth portion formed on the peripheral end surface of the dancing blade 50 used for this cutting has a groove shape whose cross section is recessed in a V shape or U shape as described above. In the cutting tooth portion, a pair of circumferential cutting edges 50a and 50b are formed on both sides of the V-shaped or U-shaped groove (both main surfaces of the dicing blade 50). An interval (thickness of the blade 50) D between the cutting edges 50a and 50b is, for example, about 50 μm. During dicing, the width of the band-like region 8 through which the cutting tooth portion passes along the planned cutting line 7 is substantially equal to the distance D between the pair of dicing teeth 50a and 50b.

この実施形態では、図３に示したように、スクライブ領域３には、上配線２９および第１パッド６は存在しない。
なお、図２および図３に示される実施形態では、基板２０と最上層電極２９との間には、第１配線２２および第２配線２５の２層分の配線しか形成されていないが、それより多層の配線が形成されていてもよい。 In this embodiment, as shown in FIG. 3, the upper wiring 29 and the first pad 6 do not exist in the scribe region 3.
In the embodiment shown in FIGS. 2 and 3, only two layers of the first wiring 22 and the second wiring 25 are formed between the substrate 20 and the uppermost layer electrode 29. More multilayer wiring may be formed.

図４Ａは、検査パターン配線としてのオープンパターンの一例を示している。オープンパターン１２は、配線の膜厚異常や寸法異常が生じているかどうかを検査するために用いられる検査パターン配線である。オープンパターン１２は、第３層間絶縁膜２７上において、２つの第２パッド１０間に形成される。
図４Ａに示す平面視において、オープンパターン１２は、切断予定線７に直交する縦方向に延びる複数の縦方向配線部と、切断予定線７に平行な横方向に延びる複数の横方向配線部とを含む１本の銅配線からなる。より具体的には、オープンパターン１２は、縦方向に微小間隔をおいて互いに平行に配された複数の横方向配線部を含み、それらが各一端部で隣接する横方向配線部に接続されて横配線領域を形成している。さらに、オープンパターン１２は、横方向に微小間隔をおいて互いに平行に配された複数の縦方向配線部を含み、それらが各一端部で隣接する縦方向配線部に接続されて縦配線領域を形成している。横配線領域の一つの横方向配線部の一端と、縦配線領域の一つの縦方向配線部の一端とが接続されている。オープンパターン１２を形成する銅配線の一端は、一つの第２パッド１０に接続され、他端は別の第２パッド１０に接続されている。 FIG. 4A shows an example of an open pattern as inspection pattern wiring. The open pattern 12 is an inspection pattern wiring used for inspecting whether a wiring film thickness abnormality or dimensional abnormality has occurred. The open pattern 12 is formed between the two second pads 10 on the third interlayer insulating film 27.
In the plan view shown in FIG. 4A, the open pattern 12 includes a plurality of vertical wiring portions extending in the vertical direction orthogonal to the planned cutting line 7, and a plurality of horizontal wiring portions extending in the horizontal direction parallel to the planned cutting line 7. It consists of one copper wiring containing. More specifically, the open pattern 12 includes a plurality of lateral wiring portions arranged in parallel to each other at a minute interval in the vertical direction, and these are connected to adjacent lateral wiring portions at one end. A horizontal wiring region is formed. Furthermore, the open pattern 12 includes a plurality of vertical wiring portions arranged in parallel with each other at a minute interval in the horizontal direction, and these are connected to the adjacent vertical wiring portions at each one end to define the vertical wiring region. Forming. One end of one horizontal wiring portion in the horizontal wiring region is connected to one end of one vertical wiring portion in the vertical wiring region. One end of the copper wiring forming the open pattern 12 is connected to one second pad 10 and the other end is connected to another second pad 10.

オープンパターン１２を形成する銅配線は、ダイシングブレード５０の切断歯部によって切除される帯状領域８内に形成されている。これにより、ダイシング時には、切断歯部の一対の切断エッジ５０ａ，５０ｂの間の溝内にオープンパターン１２が収まる。言い換えれば、切断エッジ５０ａ，５０ｂが通る一対のライン（切断予定線７を挟んで帯状領域８の幅だけ間隔を開けた一対のライン）上にはオープンパターン１２を形成する銅配線は存在しない。したがって、ダイシング時に、切断エッジ５０ａ，５０ｂはオープンパターン１２を形成する銅配線を切断しないので、切断エッジ５０ａ，５０ｂが損傷しにくくなる。 The copper wiring that forms the open pattern 12 is formed in the band-shaped region 8 that is cut by the cutting teeth of the dicing blade 50. Thereby, at the time of dicing, the open pattern 12 fits in the groove | channel between a pair of cutting edges 50a and 50b of a cutting-tooth part. In other words, there is no copper wiring that forms the open pattern 12 on a pair of lines through which the cutting edges 50a and 50b pass (a pair of lines spaced by the width of the band-like region 8 across the planned cutting line 7). Accordingly, during dicing, the cutting edges 50a and 50b do not cut the copper wiring forming the open pattern 12, so that the cutting edges 50a and 50b are not easily damaged.

検査時には、オープンパターン１２の両端がそれぞれ接続された第２パッド１０間に針当てして電圧が印加される。このとき、第２パッド１０間に電流が流れるか否かを調べることによって、オープンパターン１２に断線が生じているか否かを検査することができる。これにより、オープンパターン１２と同じ工程で機能素子領域２に形成された配線に断線が生じているか否かを間接的に検査できる。 At the time of inspection, a voltage is applied by applying a needle contact between the second pads 10 to which both ends of the open pattern 12 are connected. At this time, it is possible to inspect whether or not the open pattern 12 is disconnected by checking whether or not a current flows between the second pads 10. Thereby, it is possible to indirectly inspect whether or not a break has occurred in the wiring formed in the functional element region 2 in the same process as the open pattern 12.

図４Ｂは、検査パターン配線としてのショートパターンの一例を示している。ショートパターン１３は、配線間に短絡異常が生じているかどうかを検査するために用いられる検査パターン配線である。ショートパターン１３は、第３層間絶縁膜２７上において、２つの第２パッド１０間に形成される。
図４Ｂに示す平面視において、ショートパターン１３は、切断予定線７に直交する縦方向の櫛歯部と、切断予定線に平行な横方向の櫛歯部とをそれぞれ有する２本の銅配線１３ａ，１３ｂを含む。両銅配線１３ａ，１３ｂは、それらの縦方向の櫛歯部どうしおよび横方向の櫛歯部どうしが嵌り合うように配置されている。一方の銅配線１３ａは、一つの第２パッド１０に接続され、他方の銅配線１３ｂは別の第２パッド１０に接続されている。 FIG. 4B shows an example of a short pattern as the inspection pattern wiring. The short pattern 13 is an inspection pattern wiring used for inspecting whether a short circuit abnormality has occurred between the wirings. The short pattern 13 is formed between the two second pads 10 on the third interlayer insulating film 27.
4B, the short pattern 13 includes two copper wirings 13a each having a vertical comb tooth portion orthogonal to the planned cutting line 7 and a horizontal comb tooth portion parallel to the planned cutting line. , 13b. Both the copper wirings 13a and 13b are arranged so that their vertical comb teeth and the horizontal comb teeth fit with each other. One copper wiring 13 a is connected to one second pad 10, and the other copper wiring 13 b is connected to another second pad 10.

ショートパターン１３を形成する両銅配線１３ａ，１３ｂは、ダイシングブレード５０の切断歯部によって切除される帯状領域８内に形成されている。したがって、オープンパターン１２と同様に、ダイシング時に、一対の切断エッジ５０ａ，５０ｂはショートパターン１３を形成する両銅配線１３ａ，１３ｂを切断しない。これにより、切断エッジ５０ａ，５０ｂが損傷しにくくなる。 Both copper wirings 13 a and 13 b forming the short pattern 13 are formed in the band-shaped region 8 that is cut by the cutting teeth of the dicing blade 50. Therefore, like the open pattern 12, the pair of cutting edges 50a and 50b do not cut the copper wirings 13a and 13b forming the short pattern 13 during dicing. Thereby, the cutting edges 50a and 50b are hardly damaged.

検査時には、ショートパターン１３を構成する２つの銅配線１３ａ，１３ｂがそれぞれ接続された第２パッド１０間に電圧がされる。このとき、第２パッド１０間に電流が流れるか否かを調べることによって、ショートパターン１３に短絡が生じているか否かを検査することができる。これにより、ショートパターン１３と同じ工程で機能素子領域２に形成された配線に短絡が生じているか否かを間接的に検査できる。 At the time of inspection, a voltage is applied between the second pads 10 to which the two copper wirings 13a and 13b constituting the short pattern 13 are respectively connected. At this time, it is possible to inspect whether or not a short circuit has occurred in the short pattern 13 by examining whether or not a current flows between the second pads 10. Thereby, it is possible to indirectly inspect whether or not a short circuit has occurred in the wiring formed in the functional element region 2 in the same process as the short pattern 13.

オープンパターン１２およびショートパターン１３は、同じ配線工程で形成された検査パターン配線であることが好ましい。これにより、それらと同工程で形成された配線に短絡および開放のうちの一方または両方が生じているか否かを検査することができる。
オープンパターン１２およびショートパターン１３は、いずれもダイシングブレード５０が通る帯状領域８内に収まっているので、半導体ウエハ１を切断して得られる半導体装置４は、スクライブ領域３に銅を主成分とする膜を含まない。また、第２パッド１０は、帯状領域８よりも幅広であり、したがって、ダイシングブレード５０の切断エッジ５０ａ，５０ｂによって切断されるものの、銅を主成分とする配線は第２パッド１０の領域に形成されていない。また、第１パッド６は、機能素子領域２内にのみ形成されていて、スクライブ領域３には第１パッド６は存在していない。よって、半導体ウエハ１から切り出された半導体装置４のエッジ部には、銅を主成分とする膜が存在しない。 The open pattern 12 and the short pattern 13 are preferably inspection pattern wirings formed in the same wiring process. Thereby, it is possible to inspect whether one or both of a short circuit and an open circuit have occurred in the wiring formed in the same process.
Since both the open pattern 12 and the short pattern 13 are within the band-shaped region 8 through which the dicing blade 50 passes, the semiconductor device 4 obtained by cutting the semiconductor wafer 1 has copper as a main component in the scribe region 3. Does not contain membrane. Further, the second pad 10 is wider than the belt-like region 8, and therefore, the wiring mainly composed of copper is formed in the region of the second pad 10 although it is cut by the cutting edges 50 a and 50 b of the dicing blade 50. It has not been. The first pad 6 is formed only in the functional element region 2, and the first pad 6 does not exist in the scribe region 3. Therefore, a film mainly composed of copper does not exist on the edge portion of the semiconductor device 4 cut out from the semiconductor wafer 1.

図５Ａ〜図５Ｊは、図１〜図３に示す半導体装置の各製造工程における模式的な断面図である。より具体的には、図５Ａ〜図５Ｊの左側の図は、図２に対応する部分の断面を示し、図５Ａ〜図５Ｊの右側の図は、図３に対応する部分の断面を示している。
半導体装置４の製造工程では、機能素子５（図２参照）、検査用半導体素子１１（図３参照）等が作り込まれた半導体基板２０の表面に、第１層間絶縁膜２１、プラグ２３，４３、第１配線２２、第２層間絶縁膜２４、プラグ２６，４６、下配線２５および第３層間絶縁膜２７が形成される。 5A to 5J are schematic cross-sectional views in each manufacturing process of the semiconductor device shown in FIGS. More specifically, the left drawing of FIGS. 5A to 5J shows a cross section of a portion corresponding to FIG. 2, and the right drawing of FIGS. 5A to 5J shows a cross section of a portion corresponding to FIG. Yes.
In the manufacturing process of the semiconductor device 4, the first interlayer insulating film 21, the plug 23, the plug 23, the surface of the semiconductor substrate 20 on which the functional element 5 (see FIG. 2), the inspection semiconductor element 11 (see FIG. 3), and the like are formed. 43, the first wiring 22, the second interlayer insulating film 24, the plugs 26 and 46, the lower wiring 25, and the third interlayer insulating film 27 are formed.

次に、図５Ａに示すように、第３層間絶縁膜２７にビアホール２８，４８を形成するためのレジストマスク６１が、フォトリソグラフィにより形成される。このレジストマスク６１は、機能素子領域２に複数のビアホール２８を形成するための複数の開口６１ａと、スクライブ領域３にビアホール４８を形成するための開口６１ｂとを有する。
次いで、図５Ｂに示すように、レジストマスク６１をマスクとしたドライエッチング（たとえば、ＲＩＥ：反応性イオンエッチング）により、第３層間絶縁膜２７が選択的に除去され、第３層間絶縁膜２７を厚さ方向に貫通するビアホール２８，４８が形成される。 Next, as shown in FIG. 5A, a resist mask 61 for forming via holes 28 and 48 in the third interlayer insulating film 27 is formed by photolithography. The resist mask 61 has a plurality of openings 61 a for forming a plurality of via holes 28 in the functional element region 2 and an opening 61 b for forming a via hole 48 in the scribe region 3.
Next, as shown in FIG. 5B, the third interlayer insulating film 27 is selectively removed by dry etching (for example, RIE: reactive ion etching) using the resist mask 61 as a mask. Via holes 28 and 48 penetrating in the thickness direction are formed.

次に、図５Ｃに示すように、スパッタ法により、ビアホール２８，４８の内面（底面および側壁）および第３層間絶縁膜２７上に、たとえば、Ｔｉからなるバリア膜３０が形成される。続いて、スパッタ法により、バリア膜３０上にＣｕのシード膜６２が形成される。
その後、図５Ｄに示すように、バリア膜３０およびシード膜６２上に、平面視で複数のビアホール２８を含む領域に開口６３ａを有するレジストマスク６３が形成される。スクライブ領域３においては、第２パッド１０を形成すべき領域を含めて、ほぼ全ての領域がレジストマスク６３で覆われる。ただし、上配線２９の形成プロセスを検査するためのオープンパターン１２およびショートパターン１３が形成される場合には、これらに対応した開口がスクライブ領域３においてレジストマスク６３に形成される。 Next, as shown in FIG. 5C, a barrier film 30 made of, for example, Ti is formed on the inner surfaces (bottom surfaces and side walls) of the via holes 28 and 48 and the third interlayer insulating film 27 by sputtering. Subsequently, a Cu seed film 62 is formed on the barrier film 30 by sputtering.
Thereafter, as shown in FIG. 5D, a resist mask 63 having openings 63a in a region including the plurality of via holes 28 in a plan view is formed on the barrier film 30 and the seed film 62. In the scribe region 3, almost the entire region including the region where the second pad 10 is to be formed is covered with the resist mask 63. However, when the open pattern 12 and the short pattern 13 for inspecting the formation process of the upper wiring 29 are formed, openings corresponding to these are formed in the resist mask 63 in the scribe region 3.

次いで、図５Ｅに示すように、レジストマスク６３の開口６３ａ内に、Ｃｕがめっき成長される。これにより、レジストマスク６３の開口６３ａ内がＣｕに埋め尽くされ、Ｃｕからなる所定の配線パターンの上配線２９が形成される。レジストマスク６３の開口６３ａ内のシード膜６２は、上配線２９の一部となる。上配線２９が形成された後、図５Ｆに示すように、レジストマスク６３が除去される。上配線２９は、たとえば、膜厚が１０μｍ程度、幅が１０μｍ程度の厚膜配線である。すなわち、上配線２９は、第３層間絶縁膜２７から１０μｍ程度突出した状態で形成される。その後、図５Ｆに示すように、上配線２９をマスクとして用いるウェットエッチングにより、シード膜６２およびバリア膜３０が順にエッチングされる。これにより、シード膜６２およびバリア膜３０において、レジストマスク６３の下方に形成されていた部分が除去される。したがって、スクライブ領域３では、第２パッド１０の形成領域を含めたほぼ全域において、シード膜６２およびバリア膜３０がいずれも除去される。ただし、上配線２９の形成プロセスを検査するためのオープンパターン１２およびショートパターン１３が形成される場合には、これらを構成するバリア膜３０およびシード膜６２、ならびにその上にめっき成長した厚膜銅配線が、スクライブ領域３に残される。 Next, as shown in FIG. 5E, Cu is plated and grown in the opening 63 a of the resist mask 63. As a result, the opening 63a of the resist mask 63 is completely filled with Cu, and the upper wiring 29 of a predetermined wiring pattern made of Cu is formed. The seed film 62 in the opening 63 a of the resist mask 63 becomes a part of the upper wiring 29. After the upper wiring 29 is formed, the resist mask 63 is removed as shown in FIG. 5F. The upper wiring 29 is, for example, a thick film wiring having a film thickness of about 10 μm and a width of about 10 μm. That is, the upper wiring 29 is formed in a state protruding from the third interlayer insulating film 27 by about 10 μm. Thereafter, as shown in FIG. 5F, the seed film 62 and the barrier film 30 are sequentially etched by wet etching using the upper wiring 29 as a mask. As a result, portions of the seed film 62 and the barrier film 30 that have been formed below the resist mask 63 are removed. Therefore, in the scribe region 3, both the seed film 62 and the barrier film 30 are removed in almost the entire region including the formation region of the second pad 10. However, when the open pattern 12 and the short pattern 13 for inspecting the formation process of the upper wiring 29 are formed, the barrier film 30 and the seed film 62 constituting them, and the thick film copper plated thereon are grown. Wiring is left in the scribe area 3.

次に、図５Ｇに示すように、スパッタ法により、第３層間絶縁膜２７上および上配線２９の表面に、バリア膜３１およびキャップメタル層３２がこの順に形成される。そして、フォトリソグラフィおよびドライエッチング（たとえば、ＲＩＥ）により、バリア膜３１およびキャップメタル層３２が選択的に除去される。これにより、図５Ｇに示すように、機能素子領域２においては平面視で上配線２９を含む領域に、バリア膜３１およびキャップメタル層３２が形成される。また、スクライブ領域３においては、平面視でビアホール４８を含む領域に、バリア膜３１およびキャップメタル層３２が形成される。 Next, as shown in FIG. 5G, a barrier film 31 and a cap metal layer 32 are formed in this order on the third interlayer insulating film 27 and on the surface of the upper wiring 29 by sputtering. Then, the barrier film 31 and the cap metal layer 32 are selectively removed by photolithography and dry etching (for example, RIE). As a result, as shown in FIG. 5G, the barrier film 31 and the cap metal layer 32 are formed in the functional element region 2 in a region including the upper wiring 29 in plan view. In the scribe region 3, the barrier film 31 and the cap metal layer 32 are formed in a region including the via hole 48 in plan view.

その後、図５Ｈに示すように、ＣＶＤ(Chemical Vapor Deposition：化学的気相成長)法により、第３層間絶縁膜２７およびキャップメタル層３２上に、たとえば、窒化シリコンからなるパッシベーション膜３３が形成される。
そして、図５Ｉに示すように、フォトリソグラフィにより、パッシベーション膜３３上に、平面視において複数のビアホール２８を含む領域およびビアホール４８を含む領域に、それぞれ開口６４ａ，６４ｂを有するレジストマスク６４が形成される。 Thereafter, as shown in FIG. 5H, a passivation film 33 made of, for example, silicon nitride is formed on the third interlayer insulating film 27 and the cap metal layer 32 by a CVD (Chemical Vapor Deposition) method. The
Then, as shown in FIG. 5I, a resist mask 64 having openings 64a and 64b is formed on the passivation film 33 in a region including the plurality of via holes 28 and a region including the via holes 48 in a plan view by photolithography. The

次に、図５Ｊに示すように、レジストマスク６４をマスクとして用いたドライエッチング（たとえばＲＩＦ）により、パッシベーション膜３３が除去されて、パッド開口３４，４４が形成される。キャップメタル層３２においてパッド開口３４から露出している部分が第１パッド６である。一方、キャップメタル層３２においてパッド開口４４から露出している部分が第２パッド１０である。 Next, as shown in FIG. 5J, the passivation film 33 is removed by dry etching (for example, RIF) using the resist mask 64 as a mask, and pad openings 34 and 44 are formed. The portion of the cap metal layer 32 exposed from the pad opening 34 is the first pad 6. On the other hand, the portion exposed from the pad opening 44 in the cap metal layer 32 is the second pad 10.

この後、半導体ウエハ１のスクライブ領域３がダイシングブレード５０によって切断予定線７に沿って切断されることにより、機能素子領域２を含む個々の半導体装置４が切り出される。
この実施形態では、半導体ウエハ１から個別の半導体装置４が切り出される際、第２パッド１０がダイシングブレード５０によって切断されるが、第２パッド１０の下側には上配線２９のような銅配線が存在しないので、ダイシングブレード５０に目詰まりが生じたり、ダイシングブレード５０が損傷したりしにくくなる。これにより、ダイシングブレード５０の寿命を延ばすことができるとともに、半導体装置４のエッジ部へのダメージを低減できる。 Thereafter, the scribe region 3 of the semiconductor wafer 1 is cut along the planned cutting line 7 by the dicing blade 50, whereby individual semiconductor devices 4 including the functional element region 2 are cut out.
In this embodiment, when the individual semiconductor device 4 is cut out from the semiconductor wafer 1, the second pad 10 is cut by the dicing blade 50, but a copper wiring such as the upper wiring 29 is provided below the second pad 10. Therefore, it is difficult for the dicing blade 50 to be clogged or the dicing blade 50 to be damaged. Thereby, the lifetime of the dicing blade 50 can be extended and damage to the edge portion of the semiconductor device 4 can be reduced.

一方、この実施形態では、スクライブ領域２に、銅配線からなるオープンパターン１２や銅配線からなるショートパターン１３が形成されている。しかし、これらのパターン１２,１３を形成する銅配線は、ダイシングブレード５０の切断歯部によって切除される帯状領域８内に形成されている。このため、ダイシング時において、これらの銅配線はダイシングブレードの切断エッジ５０ａ，５０ｂによって切断されないので、切断エッジ５０ａ，５０ｂが損傷しにくくなる。 On the other hand, in this embodiment, an open pattern 12 made of copper wiring and a short pattern 13 made of copper wiring are formed in the scribe region 2. However, the copper wirings forming these patterns 12 and 13 are formed in the band-like region 8 cut by the cutting teeth of the dicing blade 50. For this reason, at the time of dicing, these copper wirings are not cut by the cutting edges 50a and 50b of the dicing blade, so that the cutting edges 50a and 50b are hardly damaged.

図６および図７は、この発明の第２の実施形態に係る半導体ウエハの模式的な断面図である。図６には図２に対応する断面を示し、図７には図３に対応する断面を示す。図６において図２に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。また、図７において図３に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。 6 and 7 are schematic cross-sectional views of a semiconductor wafer according to the second embodiment of the present invention. 6 shows a cross section corresponding to FIG. 2, and FIG. 7 shows a cross section corresponding to FIG. In FIG. 6, portions corresponding to the respective portions shown in FIG. 2 are denoted by the same reference numerals as those denoted for the respective portions. Further, in FIG. 7, portions corresponding to the respective portions illustrated in FIG. 3 are denoted by the same reference numerals as those denoted for the respective portions.

図６および図７において、この実施形態に係る半導体ウエハにおいては、パッシベーション膜３３上に有機膜３５が形成されている。図６に示すように、機能素子領域２においては、上配線２９が第３層間絶縁膜２７上に突出して形成されているとともに、キャップメタル層３２が上配線２９の表面および第３層間絶縁膜２７上の上配線２９の周囲に形成されている。したがって、パッシベーション膜３３の表面には、キャップメタル層３２上に形成された部分と第３層間絶縁膜２７上に形成された部分との間に、上配線２９およびキャップメタル層３２の厚さにほぼ等しい段差がついている。 6 and 7, the organic film 35 is formed on the passivation film 33 in the semiconductor wafer according to this embodiment. As shown in FIG. 6, in the functional element region 2, the upper wiring 29 is formed to protrude on the third interlayer insulating film 27, and the cap metal layer 32 is formed on the surface of the upper wiring 29 and the third interlayer insulating film. 27 is formed around the upper wiring 29 on the upper side. Accordingly, the thickness of the upper wiring 29 and the cap metal layer 32 is formed on the surface of the passivation film 33 between the portion formed on the cap metal layer 32 and the portion formed on the third interlayer insulating film 27. There are almost equal steps.

また、図７に示すように、スクライブ領域３においては、キャップメタル層３２が第３層間絶縁膜２７上に突出して形成されているので、パッシベーション膜３３の表面には、キャップメタル層３２上に形成された部分と第３層間絶縁膜２７上に形成された部分との間に、キャップメタル層３２の厚さにほぼ等しい段差がついている。
有機膜３５は、パッシベーション膜３３の表面に生じている段差をなくすように形成されている。有機膜３５は、有機材料（たとえば、ポリイミド樹脂またはエポキシ樹脂）からなる。また、有機膜３５には、平面視においてパッド開口３４，４４が形成されている部分を含む領域に、それぞれパッド開口３４，４４と連通する開口３６，４６が形成されている。 Further, as shown in FIG. 7, in the scribe region 3, the cap metal layer 32 is formed so as to protrude on the third interlayer insulating film 27, so that the surface of the passivation film 33 is formed on the cap metal layer 32. There is a step substantially equal to the thickness of the cap metal layer 32 between the formed portion and the portion formed on the third interlayer insulating film 27.
The organic film 35 is formed so as to eliminate a step generated on the surface of the passivation film 33. The organic film 35 is made of an organic material (for example, polyimide resin or epoxy resin). In the organic film 35, openings 36 and 46 communicating with the pad openings 34 and 44 are formed in regions including portions where the pad openings 34 and 44 are formed in a plan view.

このような構成によっても、図１〜図３に示す半導体ウエハ１および半導体装置４と同様の効果を奏することができる。
さらに、パッシベーション膜３３上に有機膜３５が形成され、パッシベーション膜３３の表面の段差が有機膜３５により埋められているので、上配線２９(キャップメタル層３２)に応力が加わったときに、その応力を有機膜３５によって吸収することができる。 Even with such a configuration, the same effects as those of the semiconductor wafer 1 and the semiconductor device 4 shown in FIGS.
Further, since the organic film 35 is formed on the passivation film 33 and the step on the surface of the passivation film 33 is filled with the organic film 35, when stress is applied to the upper wiring 29 (cap metal layer 32) Stress can be absorbed by the organic film 35.

以上、本発明の２つの実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、第３層間絶縁膜２７の材料としてＳｉＯ_２を例示したが、代わりにＳｉＮを用いてもよい。
また、バリア膜３０，３１の材料として、ＴｉおよびＴｉＷを例示したが、バリア膜３０，３１は、導電性を有し、ＣｕイオンおよびＡｕの拡散に対するバリア性を有する他の材料で形成してもよい。このような材料としては、ＴｉおよびＴｉＷの他にも、ＴｉＮ（窒化チタン）、ＷＮ（窒化タングステン）、ＴａＮ（窒化タンタル）、Ｔａ（タンタル）、Ｗ（タングステン）などを例示することができる。図３および図７に示されるスクライブ領域３において、下配線２５および第３層間絶縁膜２７上に形成されているバリア膜３１は、省略することができる。 As mentioned above, although two embodiment of this invention was described, this invention can also be implemented with another form. For example, in the above-described embodiment, SiO ₂ is exemplified as the material of the third interlayer insulating film 27, but SiN may be used instead.
In addition, Ti and TiW have been exemplified as the material of the barrier films 30 and 31, but the barrier films 30 and 31 are made of other materials having conductivity and barrier properties against diffusion of Cu ions and Au. Also good. Examples of such materials include TiN (titanium nitride), WN (tungsten nitride), TaN (tantalum nitride), Ta (tantalum), and W (tungsten) in addition to Ti and TiW. In the scribe region 3 shown in FIGS. 3 and 7, the barrier film 31 formed on the lower wiring 25 and the third interlayer insulating film 27 can be omitted.

また、前記実施形態では、検査素子として、トランジスタ、抵抗等の半導体素子１１、銅配線からなるオープンパターン１２および銅配線からなるショートパターン１３が設けられているが、検査素子としてキャパシタが設けられていてもよい。また、検査素子として、アルミニウム配線で形成されたオープンパターンやアルミニウム配線で形成されたショートパターンが設けられていてもよい。 In the embodiment, the semiconductor element 11 such as a transistor or a resistor, the open pattern 12 made of copper wiring, and the short pattern 13 made of copper wiring are provided as test elements, but a capacitor is provided as the test element. May be. In addition, as an inspection element, an open pattern formed of aluminum wiring or a short pattern formed of aluminum wiring may be provided.

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In addition, various design changes can be made within the scope of matters described in the claims.

１半導体ウエハ
２機能素子領域
３スクライブ領域
４半導体装置
５機能素子
６第１パッド
１０第２パッド
１１検査用半導体素子
１２オープンパターン
１３ショートパターン
２０半導体基板
２５下配線（下地配線層）
２７第３層間絶縁層
２９上配線（最上層配線）
３２キャップメタル層 DESCRIPTION OF SYMBOLS 1 Semiconductor wafer 2 Functional element area | region 3 Scribe area | region 4 Semiconductor device 5 Functional element 6 1st pad 10 2nd pad 11 Inspection semiconductor element 12 Open pattern 13 Short pattern 20 Semiconductor substrate 25 Lower wiring (underlying wiring layer)
27 Third interlayer insulating layer 29 Upper wiring (top layer wiring)
32 Cap metal layer

Claims

層間絶縁膜上に突出して形成され、銅を主成分とする配線材料からなる最上層配線と、
前記層間絶縁膜の下層に形成され、銅以外の配線材料からなる下地配線層と、
前記最上層配線および前記層間絶縁膜を覆う表面保護膜と、
前記最上層配線上で前記表面保護膜を開口して形成した第１パッドと、
前記最上層配線が形成されていない領域において、前記下地配線層上で前記層間絶縁膜および前記表面保護膜を開口して形成した第２パッドとを含み、
前記表面保護膜は、前記最上層配線に接続されて前記第１パッドをなす第１メタル層と、前記下地配線層に接続されて前記第２パッドをなす第２メタル層との両方を覆う、半導体装置。 An uppermost wiring made of a wiring material mainly composed of copper, protruding from the interlayer insulating film,
An underlying wiring layer formed under the interlayer insulating film and made of a wiring material other than copper;
A surface protective film covering the uppermost layer wiring and the interlayer insulating film;
A first pad formed by opening the surface protection film on the uppermost layer wiring;
Wherein in a region that is not uppermost wiring is formed, seen including a second pad formed by opening the interlayer insulating film and the surface protective film in the underlying wiring layer,
The surface protective film covers both the first metal layer connected to the uppermost wiring and forming the first pad, and the second metal layer connected to the base wiring layer and forming the second pad . Semiconductor device.

前記第１メタル層と前記第２メタル層とは、同じ材料からなる、請求項１記載の半導体装置。The semiconductor device according to claim 1, wherein the first metal layer and the second metal layer are made of the same material.

前記第１メタル層と前記第２メタル層とは、同じ厚みを有する、請求項１または２に記載の半導体装置。The semiconductor device according to claim 1, wherein the first metal layer and the second metal layer have the same thickness.

前記表面保護膜上に形成され、前記表面保護膜の表面の段差を埋める有機膜を含む、請求項１〜３のいずれか一項に記載の半導体装置。The semiconductor device according to claim 1, further comprising an organic film that is formed on the surface protective film and fills a step on the surface of the surface protective film.

前記半導体装置は、当該半導体装置の機能を担う機能素子が形成された機能素子領域と、前記機能素子領域の周囲に配置されたスクライブ領域とを含み、
前記第１パッドが前記機能素子領域に配置されており、
前記第２パッドが前記スクライブ領域に配置されている、請求項１〜４のいずれか一項に記載の半導体装置。 The semiconductor device includes a functional element region in which a functional element responsible for the function of the semiconductor device is formed, and a scribe region disposed around the functional element region,
The first pad is disposed in the functional element region;
The semiconductor device according to claim 1, wherein the second pad is disposed in the scribe region.

前記スクライブ領域に前記第１パッドが存在しない、請求項５に記載の半導体装置。 The semiconductor device according to claim 5 , wherein the first pad does not exist in the scribe region.

前記スクライブ領域に銅を主成分とする膜が存在しない、請求項５または６に記載の半導体装置。 The scribe region no film mainly composed of copper, the semiconductor device according to claim 5 or 6.

前記半導体装置のエッジ部に銅を主成分とする膜が存在しない、請求項１〜７のいずれか一項に記載の半導体装置。 Wherein no film composed mainly of copper in the edge portion of the semiconductor device is present, the semiconductor device according to any one of claims 1-7.

半導体装置の機能を担う機能素子が形成される複数の機能素子領域と、
前記機能素子領域を取り囲むように形成され、個別の半導体装置を切り出すための切断予定線を含むスクライブ領域と、
層間絶縁膜上に突出して形成され、銅を主成分とする配線材料からなる最上層配線と、
前記層間絶縁膜の下層に形成され、銅以外の配線材料からなる下地配線層と、
前記最上層配線および前記層間絶縁膜を覆う表面保護膜と、
前記機能素子領域において、前記最上層配線上で前記表面保護膜を開口して形成した第１パッドと、
前記スクライブ領域において、前記下地配線層上で前記層間絶縁膜および前記表面保護膜を開口して形成した第２パッドとを含み、
前記表面保護膜は、前記最上層配線に接続されて前記第１パッドをなす第１メタル層と、前記下地配線層に接続されて前記第２パッドをなす第２メタル層との両方を覆う、半導体ウエハ。 A plurality of functional element regions in which functional elements responsible for the function of the semiconductor device are formed;
A scribe region formed so as to surround the functional element region and including a planned cutting line for cutting out an individual semiconductor device;
An uppermost wiring made of a wiring material mainly composed of copper, protruding from the interlayer insulating film,
An underlying wiring layer formed under the interlayer insulating film and made of a wiring material other than copper;
A surface protective film covering the uppermost layer wiring and the interlayer insulating film;
A first pad formed by opening the surface protective film on the uppermost wiring in the functional element region;
In the scribe region, seen including a second pad formed by opening the interlayer insulating film and the surface protective film in the underlying wiring layer,
The surface protective film covers both the first metal layer connected to the uppermost wiring and forming the first pad, and the second metal layer connected to the base wiring layer and forming the second pad . Semiconductor wafer.

前記第１メタル層と前記第２メタル層とは、同じ材料からなる、請求項９記載の半導体ウエハ。The semiconductor wafer according to claim 9, wherein the first metal layer and the second metal layer are made of the same material.

前記第１メタル層と前記第２メタル層とは、同じ厚みを有する、請求項９または１０に記載の半導体ウエハ。The semiconductor wafer according to claim 9 or 10, wherein the first metal layer and the second metal layer have the same thickness.

前記第１パッドが、前記スクライブ領域に存在しない、請求項９〜１１のいずれか一項に記載の半導体ウエハ。 The semiconductor wafer according to claim 9 , wherein the first pad does not exist in the scribe region.

前記スクライブ領域に形成され、前記第２パッドに接続され、前記半導体ウエハの特性を検査するための検査素子をさらに含む、請求項９〜１２のいずれか一項に記載の半導体ウエハ。 The semiconductor wafer according to claim 9 , further comprising an inspection element formed in the scribe region, connected to the second pad, and inspecting characteristics of the semiconductor wafer.

前記検査素子は、銅を主成分とする配線材料からなる検査パターン配線をさらに含み、
前記検査パターン配線が、前記切断予定線に沿って前記半導体ウエハを切断するダイシングブレードが通る帯状領域内に形成されている、請求項１３記載の半導体ウエハ。 The inspection element further includes an inspection pattern wiring made of a wiring material mainly composed of copper,
The semiconductor wafer according to claim 13 , wherein the inspection pattern wiring is formed in a band-shaped region through which a dicing blade for cutting the semiconductor wafer passes along the planned cutting line.

前記検査パターン配線が、配線の開放異常の有無を検査するための開放検査パターンを含む、請求項１４に記載の半導体ウエハ。 The semiconductor wafer according to claim 14 , wherein the inspection pattern wiring includes an open inspection pattern for inspecting the presence / absence of an open abnormality of the wiring.

前記検査パターン配線が、配線の短絡異常の有無を検査するための短絡検査パターン配線を含む、請求項１４または１５に記載の半導体ウエハ。 The test pattern wiring, including short test pattern wiring for inspecting the presence or absence of short-circuit malfunction of a wiring, a semiconductor wafer according to claim 14 or 1 5.

銅以外の配線材料からなる下地配線上に層間絶縁膜を形成する工程と、
半導体装置の機能を担う機能素子が形成される機能素子領域に配線パターンに対応する開口を有し、前記機能素子領域を取り囲むスクライブ領域には開口を有しないレジストで前記層間絶縁膜を覆う工程と、
前記レジストをマスクとしためっきによって、前記レジストの開口内に、銅を主成分とする配線材料からなる最上層配線を、前記層間絶縁膜から突出するように形成する工程と、
前記レジストを剥離した後、前記最上層配線および前記層間絶縁膜を覆う表面保護膜を形成する工程と、
前記最上層配線上で前記表面保護膜を開口して第１パッドを形成する工程と、
前記スクライブ領域において、前記下地配線層上で前記層間絶縁膜および前記表面保護膜を開口して第２パッドを形成する工程とを含み、
前記表面保護膜は、前記最上層配線に接続されて前記第１パッドをなす第１メタル層と、前記下地配線層に接続されて前記第２パッドをなす第２メタル層との両方を覆う、半導体装置の製造方法。 Forming an interlayer insulating film on a base wiring made of a wiring material other than copper;
A step of covering the interlayer insulating film with a resist having an opening corresponding to a wiring pattern in a functional element region where a functional element responsible for the function of the semiconductor device is formed, and a scribe region surrounding the functional element region; ,
Forming a top layer wiring made of a wiring material mainly composed of copper in the opening of the resist so as to protrude from the interlayer insulating film by plating using the resist as a mask;
Forming a surface protective film covering the uppermost layer wiring and the interlayer insulating film after peeling the resist; and
Opening the surface protection film on the uppermost layer wiring to form a first pad;
Wherein the scribe region, seen including a step of forming a second pad and opening the interlayer insulating film and the surface protective film in the underlying wiring layer,
The surface protective film covers both the first metal layer connected to the uppermost wiring and forming the first pad, and the second metal layer connected to the base wiring layer and forming the second pad . A method for manufacturing a semiconductor device.

前記第１メタル層と前記第２メタル層とは、同じ材料からなる、請求項１７記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 17, wherein the first metal layer and the second metal layer are made of the same material.

前記第１メタル層と前記第２メタル層とは、同じ厚みを有する、請求項１７または１８に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 17, wherein the first metal layer and the second metal layer have the same thickness.

前記スクライブ領域内に設定した切断予定線に沿って行うダイシングによって、前記機能素子領域を含む個別の半導体装置を切り出す工程をさらに含む、請求項１７〜１９のいずれか一項に記載の半導体装置の製造方法。 The semiconductor device according to any one of claims 17 to 19 , further comprising a step of cutting out an individual semiconductor device including the functional element region by dicing performed along a planned cutting line set in the scribe region. Manufacturing method.