JP3904418B2 - Electronic device manufacturing method and electronic device wafer - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体デバイス、電気回路基板、ＣＣＤ素子のような電子デバイスを検査して製造する技術に関する。
【０００２】
【従来の技術】
近年、製品の市場競争力を強化するためには、製品開発期間の短縮が必須要件となってきた。しかし、製品の良品、不良品を判断する製品完成時の電気的特性検査までにはライン投入から数十日を要するため、その電気的特性検査の結果を待って対策したのでは遅い。
【０００３】
この問題を解決するために、製品開発において、共通な工程をブロックごとに分割し、このブロック内で電気的検査を行い、この結果をプロセスにフィードバックして、当該ブロックのプロセスを早期に確立する方法がある。このブロックをモニタするための試料は、ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）、ショートループモニタ、もしくはテストストラクチャと呼ばれている。以下、これらを総称してＴＥＧと呼ぶこととする。ＴＥＧの一例は、「Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｍａｎｕｆａｃｔｕｒａｂｉｌｉｔｙ、ＩＥＥＥ ＰＲＥＳＳ、Ｐ２６−Ｐ２９」に開示される。
【０００４】
ＴＥＧで発生した短絡位置を特定する技術として、電子線や集束イオンビームなどの荷電粒子線の照射によって、配線パターンの表面電位状態の違いを検出する、すなわち電位コントラストを取得して、欠陥の所在を検出する技術がある。この技術を利用したＴＥＧの一例が、「Ｍｉｃｒｏｅｌｅｃｒｏｎｉｃ Ｔｅｓｔ Ｓｔｒｕｃｔｕｒｅｓ ｆｏｒ Ｒａｐｉｄ Ａｕｔｏｍａｔｅｄ Ｃｏｎｔａｃｔｌｅｓｓ Ｉｎｌｉｎｅ Ｄｅｆｅｃｔ Ｉｎｓｐｅｃｔｉｏｎ、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ、Ｖｏｌ．１０、Ｎｏ．３、Ａｕｇｕｓｔ、１９９７」に開示される。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来技術では、ウエハ内のすべてのTEGパターンに対して荷電粒子線を照射する必要があるため、多くの検査時間を要する。特に、1枚のウエハあたりの欠陥が少ない場合には、それだけ正常なTEGパターンの占める割合が多くなり、異常箇所を検出するための検査にもかかわらず、この正常なTEGパターンを検査する時間が大部分を占めるといった低効率な作業となっていた。
【０００６】
すなわち、従来技術では、短絡した位置を効率よく特定するＴＥＧについては十分に検討されておらず、そのため、検査、解析に多大な時間が割かれ、その結果を製造ラインにフィードバックするまでの時間が遅れ、効果的に歩留まりを向上させることができなかった。特に、電位コントラスト法を効果的に使用するためのＴＥＧについては十分には検討されていなかった。
【０００７】
また、従来技術では、短絡と断線とを効率良く切り分けることができず、前述同様に、検査、解析に多大な時間が割かれ、その結果を製造ラインにフィードバックするまでの時間が遅れ、効果的に歩留まりを向上させることができなかった。
【０００８】
本発明の目的は、ＴＥＧを用いた検査効率を向上させることにあり、それによって歩留まりを向上させることにある。
【０００９】
【課題を解決するための手段】
本発明は、上記目的を達成するために、特許請求の範囲の通りに構成したものであり、例えば、基板に形成した絶縁層上に設けられた第一の配線と該基板と電気的に接続されかつ該絶縁層上に設けられた第二の配線とを用いて検査し、その検査結果を用いて電子デバイスを管理して製造する電子デバイスの製造方法であって、該第一の配線の両端の電気抵抗を測定することで該第一の配線が断線しているか否かを検査する工程と、該第一の配線と該基板との間の電気抵抗を測定することで該第一の配線と該第二の配線が短絡しているか否かを検査する工程とを有するものである。
【００１０】
また、ｐ型シリコン基板に形成した絶縁層上に設けられた第一の配線と該ｐ型シリコン基板に形成したｎチャネルを介して電気的に接続されかつ該絶縁層上に設けられた第二の配線とを用いて検査し、その検査結果を用いて電子デバイスを管理して製造する電子デバイスの製造方法であって、該第一の配線と該ｐ型シリコン基板との間の電気抵抗を測定することで該第一の配線と該第二の配線が短絡しているか否かを検査するものである。
【００１１】
【発明の実施の形態】
本発明の実施の形態を図面を用いて説明する。
【００１２】
図１は、短絡不良だけでなく断線不良をも検出できるＴＥＧ構造を示す図である。図示はしていないが、このＴＥＧ構造はウエハ全面もしくは最終製品となるチップとともに複数個配置され、一般には、コンタクト不良などの他の検査を目的とした異なるＴＥＧ構造とともに配置される。
【００１３】
まず、所望の配線幅と配線長を有する断線検知用配線１を第一配線層で蛇行させて配置する。断線検知用配線１の両端には、触針用電極３及び３’を配置し、これらによって電気的に配線抵抗を測定して断線の有無を確認する。
【００１４】
断線検知用配線１の長手方向（図１で縦方向）の配線の間隙に並行して複数の短絡検知用配線２を配置し、隣接する配線どうしの間隔を所望の寸法となるようにする。断線検知用配線１と短絡検知用配線２とは層間絶縁膜４を介して電気的な絶縁を保つ。複数配置した短絡検知用配線２は、それぞれコンタクトプラグ５を介して、Ｐ型シリコン基板６の上面にｎドープ（イオン打ち込み）したｎチャネル７に接続する。この複数のｎチャネル７はそれぞれ、素子分離領域８を介して電気的に絶縁される構造としており（絶縁が保たれれば省略しても良い）、短絡検知用配線２の絶縁が保持される。配線間隔と配線幅については、モニタすべき配線工程プロセスの代表的な寸法とし、０．１ないし１マイクロメータにする。欠陥の大きさごとの発生頻度をモニタするには、複数のＴＥＧに、各々別の配線間隔を有する配線を設けてもよい。以後、この一つのＴＥＧの単位を、モジュールと称することとする。
【００１５】
次に、図２を用いて配線の短絡不良の検出方法について説明する。
【００１６】
まず、図示するように、一方のプローブ１０を断線検知配線１に接続された触針用電極３に接触させる。もう一方は、Ｐ型シリコン基板６に接触させた基板電極（図示せず）に接続して、この間の抵抗を測定器１１にて測定する。このとき、基板電位をプローブ１０の電位より高くなるようにする。すなわち、基板電極が接地電位とすれば、プローブ１０に負電位を与え、プローブ１０が接地電位とすれば、基板電極に正電位を与える。これはＰ型シリコン基板６に設けたｎチャネル７によりダイオード機能が形成されており、短絡が存在する場合、図示しない基板電極から、Ｐ型シリコン基板６を介して、短絡した箇所１３のｎチャネルに電流（ダイオードの順方向電流）が流れ易いようにするためである。電流が流れると、コンタクトプラグ５、短絡検知用配線２、短絡１３を介して、断線検知用配線１に電流が漏洩するので、この漏れ電流を触針用電極３に触針したプローブ１０で検出することで、短絡不良が検出される。
【００１７】
次に、前記電気検査により短絡不良と判定されたＴＥＧの不良発生位置の特定方法、すなわち電位コントラスト法よる特定方法について説明する。
【００１８】
図３を用いて電位コントラスト法により短絡箇所を検出する方法を説明する。
【００１９】
断線検知用配線１の表面に荷電粒子線２０を照射したとき、断線検知用配線１から２次電子２１が放出する。断線検知用配線１とＰ型シリコン基板６とは電気的に絶縁されているが、断線検知用配線１を導電性のプローブ２２を介して接地させた場合、接地することで電子を供給できる状態となり、２次電子２１が大量に放出される。この放出された２次電子２１を、検出器２３で検出し、信号処理部２４において所望の処理を行い、表示部２５において荷電粒子線２０の明るいコントラストを有する走査画像として表示できる。一方、短絡の発生していない短絡検知用配線２は、コンタクトプラグ５とｎチャネル７を介してＰ型シリコン基板６に電気的に接続されているものの、Ｐ型シリコン基板６にｎチャネル７を形成することでダイオード特性が持たされており、電子は短絡検知用配線２に供給されにくくなっている。従って、短絡検知用配線２の表面から２次電子２１は一時的に放出されるが、消費した２次電子２１がＰ型シリコン基板６から供給されないため、短絡検知用配線２には帯電が生じ、結果として暗いコントラストとなる。反対に、欠陥の短絡１３が存在した場合、この短絡１３の発生した配線については、断線検知用配線１と導通して概略同電位となるため、２次電子が大量に放出され断線検知用配線１と同様に２次電子が大量に放出して明るいコントラストとなる。これにより、短絡１３の発生した短絡検知用配線２の顕在化させることができる。図３においては，電位コントラスト画像を得るためにプローブを介して接地しているが、このほかＴＥＧの内部回路で基板と接続させたり、導体１０の体積差（容量差）を利用して帯電電圧（これによって決まる２次電子の放出量）を異ならせ，電位コントラストの差として断線位置や短絡位置を検出することができる。
【００２０】
基本的なコントラスト画像を用いた検査方法は、ラインスキャン方式と、２次元走査画像の比較方式がある。ラインスキャン方式とは、図４(ａ)に示すように、一次元のラインスキャンの信号処理による認識方法である。短絡検知用配線２の電位コントラストの信号周期の不規則性の変化を捉えることで、短絡箇所を特定するものである。フーリエ変換等で，正常部における主成分の周期から，この周期の乱れた部分を欠陥として抽出するか，もしくは，予め正常部の信号波形の周期や振幅を求めておくことによって，短絡起因の信号周期の振幅異常を認識するかして，この座標を算出して記憶したり，短絡発生数を計数したりする。欠陥の発生状況を個数によりモニタしたり，欠陥の座標に基づいて，電子顕微鏡などで短絡箇所をレビューすることができる。
【００２１】
また、２次元走査画像の比較方式とは、図４（ｂ）に示すように、２次元画像を順次取り込み、別の領域の画像を用いて比較することにより、欠陥個所を顕在化させるものである。具体的には，３つのＴＥＧモジュールを観察して得られた２次元画像を用いる。ＴＥＧ（ａ）の原画像２６とＴＥＧ（ｂ）の比較画像２７との差画像２８を取得し，次にＴＥＧ（ａ）の原画像２６とＴＥＧ（ｃ）の比較画像２９との差画像２８’を取得し，しきい値を越える差画像の有り無しを確認して，どの画像に異常が存在するか，すなわちどのＴＥＧに欠陥があるかを判定し（この場合は，ＴＥＧ（ｂ）に欠陥がある），その座標を算出する方法である。この検査感度向上のためには、断線検知用配線１の片側を触針用電極３あるいは３’にプローブで触針して接地する方法や、内部回路にて予め接地する方法がコントラストを強調する上で有効であるが、断線検知用配線１と短絡検知用配線２との体積差（容量差）が充分であれば、触針用電極３あるいは３’にプローブで触針して接地する必要はない。
【００２２】
本ＴＥＧ構造を用いて断線不良を検出する場合は、図５に示すように、断線検知用配線１の両端に接続した触針用電極３および３’にプローブ１０を接触させて測定器１１にて配線抵抗の測定を行う。断線１２が存在すると、その配線の抵抗が、目標仕様の配線抵抗より高くなるため、これにより断線不良の有無を確認する。また、図６に示すように，電位コントラスト法を用いて断線箇所を特定する場合は、前述の通り、被検査対象物であるモジュールに荷電粒子線２０を照射すると、断線検知用配線１の一部、すなわち断線１２が発生した箇所が暗コントラストとなる。この暗いコントラストとなった部分の端部（図６において最も右端で，かつ最も上側の座標に，断線１２が存在する）を捉えることにより，容易にその位置を特定することができる。
【００２３】
次に、断線と短絡が一つのモジュールにて発生した場合の詳細な不良検知方法について図７を用いて説明する。
【００２４】
まず、図示はしないが，前述したとおり、この断線検知用配線１の両端に接続した触針用電極３にプローブ１０を接触させて測定器１１で抵抗測定を行い、断線１２の存在を確認する。次に、図７に示すように基板電極（図示せず）と、前記断線検知用配線１の片端に接続した触針用電極３に接触させたプローブ１０との抵抗を測定し、短絡１３の有無を確認する。図７（ａ）に示した例の場合では、断線１２が発生しているため、短絡１３を確認することができない。そこで、図７（ｂ）に示すように、前記断線検知用配線１のもう一方の触針用電極３’との接続を測定することで、短絡１３の存在が確認できる。これによって、一つのモジュール内で断線１２と短絡１３とが同時に発生した場合についても、正確な検査が可能となる。
【００２５】
以上の手順を図８にまとめる。
【００２６】
まず、断線検知用配線１の両端に接続した触針用電極３、３’との間の抵抗測定をして断線の有無を検査し（ステップ１）、次にこれらの触針用電極の一方と基板側電極との間の抵抗測定をして短絡の有無を検査する（ステップ２）。ここで、ステップ１において断線が検出された場合は，触針用電極の他方と基板側電極との間の抵抗測定をして短絡の有無を検査する（ステップ３）。この一連の手順によって、断線と短絡のそれぞれ、さらには混在した場合を効率よく検査することができる。
【００２７】
次に、断線不良と短絡不良が同一のモジュールに発生した場合の、短絡箇所を特定する方式を図９を用いて説明する。なお、本ＴＥＧ構造であれば、上記の電位コントラスト法を用いることで短絡ばかりでなく、同時に断線時のコントラストも取得できるので、断線位置と短絡位置とを同時に検出することができる。
【００２８】
まず、前述と同様に、被検査対象物であるモジュールに荷電粒子線２０を照射すると、断線検知用配線１の一部、すなわち断線１２が発生した箇所が暗コントラストとなるのでその断線位置を特定することができる。また、短絡１３が発生した箇所では、断線検知用配線１と電気的に接続した状態となっているので、十分な容量を得て明コントラストとなりその短絡位置をも特定することができる。
【００２９】
ところで、断線により分断された断線検知用配線１は、その分断された配線長に応じてコントラストが決定され、配線長が短ければ帯電電圧が上昇し，暗コントラストとなってしまう。この部分に短絡した箇所があると、当然のことながら、短絡箇所は断線検知用配線１の暗コントラストと同化して、その顕在化が困難となる場合がある。このような場合、例えば、図９（ｂ）に示すように，暗コントラストとなった側の断線検知用配線１に接続された触針用電極３に、触針することにより基準電位を印加することで、断線検知用配線１が明コントラストに変化させ、これにより前述したような短絡箇所１３を特定することができる。
【００３０】
図１０に、短絡不良を検出するための他のＴＥＧ構造を示す。
【００３１】
図に示すＴＥＧ構造は、前述のＴＥＧ構造を積層したものである。上層の短絡検知用配線２は、スルーホール４０を介して、下層の短絡検知用配線２と接続するので、ｐ型シリコン基板とｎチャネルを介して導通されており、前述の電位コントラスト法により短絡位置を特定できる。断線検知用配線１は、上下層で絶縁を保つことで、各々の欠陥発生状況を監視できる。また、上層が積層された状態においても下層の欠陥発生状況を計測できるように、スルーホール４０を介して上下層の触針用電極３及び３’を接続してもよい。本ＴＥＧ構造は、積層による欠陥発生状況の変化を監視するのに有効である。本ＴＥＧ構造に於いては、下層を検査した後、上層を形成して検査することとなる。その際、下層の配線抵抗を測定することで上層を形成したことによる影響を検査することができる。短絡検査用配線２をスルーホール４０を介して上下間で導通させることを考えると、図示はしていないが、短絡検査用配線２の配線幅を広くしてスルーホール形成時の位置ずれを吸収できるように構成することが好ましい。これはコンタクトプラグ５についても同様である。従って、短絡検査用配線２は断線検査用配線１よりも配線幅を広く形成することが好ましい。これは短絡検査用配線が断線しないためにも好ましい。この場合、電位コントラスト法における断線検査用配線１と短絡検査用配線２との容量差を考慮して寸法を決定することは言うまでもない。
【００３２】
図１１に、短絡不良を検出するための他のＴＥＧ構造を示す。
【００３３】
図に示すＴＥＧ構造は、短絡不良のみを検出する機能のみに限定したものであり、櫛歯配線４１の間隙に、短絡検知用配線２を配置したものである。このように短絡だけを検出するのであれば、共通の電位となる櫛歯配線と、櫛歯配線と非導通状態の短絡検知用配線があれば良い。
【００３４】
図１２に、短絡不良を検出するための他のＴＥＧ構造を示す。
【００３５】
図に示すＴＥＧ構造は、これまで複数個配置していた短絡検知用配線を、短絡検知用配線４２のようにそれぞれ一本の配線で形成したものである。これによって、ラインスキャンによる不良位置特定の際に、走査線を少なくすることができ、特定時間を短縮できる。また、図示はしていないが、この１本の短絡検知用配線４２に対してコンタクトプラグ５を複数個形成すれば、短絡検知用配線４２の断線が生じた場合にも対応できる。
【００３６】
図１３に、短絡不良を検出するための他のＴＥＧ構造を示す。
【００３７】
図に示すＴＥＧ構造は、各短絡検知用配線２に接続するコンタクトプラグ５を複数にしたものである。コンタクトプラグ５が非導通であると、短絡検知用配線２が短絡しても、電気的な検査によりこの短絡欠陥を見逃してしまう。これを避けるために、予備のコンタクトプラグを設けて、欠陥の有無を精度良く測定することができる。また、前述同様に、短絡検知用配線２の断線が生じた場合にも対応できる。
【００３８】
図１４に、短絡不良を検出するための他のＴＥＧ構造を示す。
【００３９】
図に示すＴＥＧ構造は、基板電位を与えるために、触針用電極３’’を設けて、ｐ＋チャネル５１とコンタクトプラグ５を介して、Ｐ型シリコン基板６に接続させたものである。基板から電流をとれないときに有効である。
【００４０】
図１５に、短絡不良を検出するための他のＴＥＧ構造を示す。
【００４１】
図に示すＴＥＧ構造は、断線検知用配線１の片端の触針用電極３を、ｐ＋チャネル５２とコンタクトプラグ５を介して、Ｐ型シリコン基板６に接続させたものである。ＳＥＭによる外観検査の際に、断線検知用配線１の帯電起因の画像ドリフトによる検査不良を低減できる。ここで、ｐ＋チャネル５２は、Ｐ型シリコン基板６の不純物濃度より高い濃度で不純物を打ち込んだものである。（ｐ＋チャネル５２を省いてコンタクトプラグ５のみで導通させてもよい。）
これまで説明してきたＴＥＧ構造では、いずれもＰ型シリコン基板を使用したが、Ｎ型半導体基板を用いることも可能である。但し、この場合はＰ型ウェル領域を設け、このＰ型ウェル領域内に適宜前記チャネル領域を配置させる必要がある。また、上記いずれの実施例において、ウエハ全面にＴＥＧのみを搭載してもいいし、ウエハ内にＴＥＧと製品チップとを混在させて搭載する方式のいずれでもよい。このとき、ＴＥＧの配置は均一なピッチでウエハ内に配置してもよいし、半径を変えた同心円上に配置させてもよいし、スクライブラインに配置しても良い。さらに、上記いずれの実施例を適宜組み合わせた方式についても、有効であることは言うまでもない。
【００４２】
また、ｎチャネルを形成しなくともダイオード効果が得られ、電子の流れを制御できるのであれば、ｎチャネルを形成する必要はない。
【００４３】
また、様々な断線検知用配線のパターンや短絡検知用配線のパターンを開示してきたが、配線パターンはこれらに限るものでなく、短絡検知用配線が何らかの配線と短絡した場合にコンタクトプラグ５を介して配線から基板、もしくは基板から配線へ電流が一定方向に流れるような構成であれば良い。
【００４４】
また、電位コントラスト法ではなく、外観検査や電流吸収法を用いて短絡位置を検出するのであれば、ダイオード機能を作り込む必要はなく、単に導通していればよい。これによっても１つのモジュールで簡単に短絡と断線とを判断できるので、検査効率、製造歩留まりが改善される。
【００４５】
図１６は、外観検査装置により短絡箇所や断線箇所を特定する方式を示す。この方式は、外観検査装置（図示せず）によりＴＥＧの表面を光、もしくは電子などの荷電粒子ビームを照射して、得られる反射光（明視野光、あるいは暗視野光）、もしくは２次電子あるいは反射電子を検出してＴＥＧの表面構造の観察画像（原画像１４）を取得して、別の領域の観察結果（比較画像１５）を一枚あるいは二枚取得して、これらの差画像１６の異常を判定し、欠陥の有無を確認するものである。図では、断線を検出する例を示している。
【００４６】
図１７は、吸収電流法を用いた不良個所の特定方法を示す図である。
【００４７】
まず、断線検知用配線１に接続した触針用電極３の片側にプローブ１０を接触させておく。ＴＥＧの表面に電子線等の荷電粒子線２０を照射すると、この２次電子２１の放出量の差、すなわち電流の収支をプローブにて検出することが可能となる。検出器３０で検出した電流変化を、信号処理部３２にて所望の処理を行い、走査画像として表示部３３に出力する。吸収電流法は、以上の原理を用いたものである。短絡欠陥の位置を特定する場合、正常な短絡検知用配線では、プローブへは電流が流れないが、短絡箇所では、電流が流れるため、短絡欠陥を検出できる。前述の電位コントラスト法と同様に、荷電粒子線の照射をラインスキャンして不連続点を検出したり、吸収電流画像を走査と同期した２次元画像として、正常部との比較検査を行うことで、不良個所を特定することが可能となる。また、この荷電粒子線２０を用いて、短絡箇所の拡大画像を取得することも有効である。また、断線位置特定の場合、断線箇所で、吸収電流量の変化が確認でき、電位コントラスト法の場合と同様な処理により，この座標を記憶しておくか、照射に用いた荷電粒子線２０を使って、そのまま断線箇所の拡大画像を取得することができる。
【００４８】
図２０は、発光顕微鏡を用いた短絡個所の特定方法を示す図である。
【００４９】
まず、触針用電極３及び３’’に、プローブ１０を接触させて、電源１０３を接続する。これまでの実施の形態で述べてきたとおり、このＴＥＧに短絡１３が存在するならば、この電源１０３により電流が流れる。このとき、Ｐ型シリコン基板６とｎチャネル７によって形成されるＰＮ接合を経由してこの電流が流れるため、このＰＮ接合部では発光現象が発生する（短絡による発光１０１）。上層に配線が形成されているが、一般に順方向電流による発光強度は高く、この配線の間隙から発光が漏れる。発光顕微鏡を用いて、この発光を捉えることにより、短絡１３の有無や、短絡１３の発生位置を検出することが可能となる。この後、ここで得られた座標に基づいて、ＳＥＭやＴＥＭなどの物理分析を行うことで、不良解析時間を短縮することができる。このとき、ｐ＋チャネル５１とＰ型シリコン基板６によって形成されるＰＮ接合によっても、発光現象が発生する可能性がある（電極下からの発光１０２）。パッドによって発光が遮蔽されない場合は、この部分からの発光は、短絡１３によるものではないため、欠陥として認識したり、この座標を記憶させる必要はない。
【００５０】
ここで説明した発光顕微鏡を用いた手法では、短絡箇所の位置特定だけでなく、電源１０３に流れる電流を測定することで、短絡の有無も確認することができる。
【００５１】
また、ここで説明したＰ型シリコン基板６とｎチャネル７によって形成されるＰＮ接合による発光を捉えるようなＴＥＧ構成以外の場合でも、発光現象を捉えることが可能である。例えば、ｎチャネルをｐチャネルとし、Ｐ型シリコン基盤をｎ型シリコン基盤とした場合、短絡検査時の触針にダイオードの降伏電圧以上の電圧を印加すれば、接合部の降伏による発光現象を検出することは可能である。
図１に示すＴＥＧの製造プロセスを図１８を用いて説明する。まず，Ｓｉウエハにエッチングして素子分離領域８のための溝を形成し（ｂ），ウエハ上面にＳｉＯ２などの酸化膜をＣＶＤ等で成膜する（ｃ）。この酸化膜の余分な部分をＣＭＰ（化学機械研磨）により除去し，平坦化させて，所望の素子分離領域８を形成する（ｄ）。次に，所望の領域にｎチャネル７を形成するためにイオン打ち込みを行う（ｅ）。この上に，ＳｉＯ２などの層間絶縁膜４を堆積し（ｆ），コンタクトプラグ５を埋め込むための穴をエッチングで形成し（ｇ），穴内部にＷなどの金属を埋め込んだ後（ｈ），ＣＭＰにより上面の余分な金属材料を除去してコンタクトプラグ（ｉ）を形成する。さらに，上面にＳｉＯ２などの層間絶縁膜４を形成し（ｊ），配線パターンのための配線溝を形成する（ｋ）。配線溝に，配線拡散防止のバリア膜（例えば、ＴｉＮ：窒化チタン、ＴａＮ：窒化タンタル、Ｔａ：タンタルなど）を介して（図示せず），Ｃｕなどの金属をメッキ，もしくはスパッタリングにより成膜し（ｌ），ＣＭＰにより余分な金属を除去・平坦化して，断線検知用配線１，短絡検知用配線２，触針用電極３，３’を形成する。なお，上記いずれのエッチング工程のためのパターン生成は，予めホトリソグラフィー工程によりレジストマスクを形成し，マスク以外の部分を除去するものである。一部プロセスを変えて，配線の材料をＡｌやＷにして形成させることも可能である。できるだけ製品に類似したプロセスで作りこむことで，製品と同じ問題点をＴＥＧにより抽出できることは言うまでもない。
【００５２】
本発明の製造ラインへフィードバック方法を図１９を用いて説明する。ＴＥＧの製造工程を設定して製造ラインにＳｉウエハをインプットし，製造を行う（ＳＴＥＰ１）。この製造プロセスにおける所望の工程間，工程後にウエハの外観検査（例えば，成膜後に異物検査，エッチ後やＣＭＰ後に外観検査，これら検査後のＳＥＭレビューなど）を行った後（ＳＴＥＰ２），テスタやプローバなどにより電気テストを行い，ＴＥＧの良，不良判定を行う（ＳＴＥＰ３）。電気テストの結果に基づいて，（必要に応じて外観検査の結果を参照しながら）解析すべきＴＥＧを選択し，そのＴＥＧについて不良位置を特定する（ＳＴＥＰ４）。この特定した不良の位置座標に基づいて，ＳＥＭやＴＥＭによる表面，断面の観察や材料分析を行って（ＳＴＥＰ５），不良メカニズムを推定し，対策案を策定する（ＳＴＥＰ６）。必要に応じて欠陥発生頻度が目標より多いかどうかを見極めて対策すべきかどうかを判断した後，所望の対策（プロセス改善，装置改善，装置内清掃など）を行い，以降のロットに結果を反映させ，効果確認を行う（ＳＴＥＰ７）。これによって，欠陥低減を推進し，歩留りの向上を実現することができる。
【００５３】
以上説明したように、短絡検知用配線２をシリコン基板６側と電気的に接続することで断線検知用配線１と短絡検知用配線２との間で短絡が生じたとしても、断線検知用配線１と接続する電極とシリコン基板６と接続する電極との間の配線抵抗を測定することで短絡したか否かを検出することができる。
【００５４】
また、Ｐ型シリコン基板６にｎチャネルを構成することでダイオード機能を作り込み、それによって電位コントラスト法における荷電粒子の照射によっても２次電子を放出しないように構成でき、短絡したか否かの位置をもコントラストの差として検出することができる。
【００５５】
これによって、複数のＴＥＧからなるウエハの全面を電気的に測定し、これにより不良となったＴＥＧを絞り込んだ後、この不良ＴＥＧに対してのみ、詳細な検査を行うことで欠陥の発生位置を特定することが可能となるので、効率よく欠陥の発生状況を捉えることが可能となり、短時間で欠陥の発生モデルを推定し、その発生源を対策することで製造ラインの清浄化、ひいては製造歩留りの向上を実現できることとなる。
【００５６】
【発明の効果】
本発明によれば、ＴＥＧを用いた検査効率を向上させ、それによって歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明のＴＥＧ構造を示す図
【図２】短絡不良の検出方法を説明する図
【図３】短絡不良の検出方法を説明する図
【図４】スキャン方式と検査アルゴリズムを示す図
【図５】断線不良の検出方法を説明する図
【図６】スキャン方式と検査アルゴリズムを示す図
【図７】断線不良と短絡不良の検出方法を説明する図
【図８】断線不良と短絡不良の検査フローを示す図
【図９】断線不良と短絡不良の検出方法を説明する図
【図１０】本発明のＴＥＧ構造を示す図
【図１１】本発明のＴＥＧ構造を示す図
【図１２】本発明のＴＥＧ構造を示す図
【図１３】本発明のＴＥＧ構造を示す図
【図１４】本発明のＴＥＧ構造を示す図
【図１５】本発明のＴＥＧ構造を示す図
【図１６】外観検査装置により断線箇所を検出する方式を示す図
【図１７】電流吸収法により短絡箇所を検出する方式を示す図
【図１８】本発明のＴＥＧの製造プロセスを示す図
【図１９】本発明の製造ラインへフィードバック方法
【図２０】発光顕微鏡により短絡箇所を検出する方式を示す図
【符号の説明】
１…断線検知用配線、２…短絡検知用配線、３…触針用電極、４…層間絶縁膜
５…コンタクトプラグ、６…Ｐ型シリコン基板、７…ｎチャネル、
８…素子分離領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a technique for inspecting and manufacturing electronic devices such as semiconductor devices, electric circuit boards, and CCD elements.
[0002]
[Prior art]
In recent years, shortening the product development period has become an essential requirement in order to enhance the market competitiveness of products. However, since it takes several tens of days from the start of the line until the electrical characteristic inspection at the time of completion of the product to determine whether the product is non-defective or defective, it is slow to take measures after waiting for the result of the electrical characteristic inspection.
[0003]
In order to solve this problem, in product development, common processes are divided into blocks, electrical inspections are performed in the blocks, and the results are fed back to the process to establish the process of the block early. There is a way. A sample for monitoring this block is called a TEG (Test Element Group), a short loop monitor, or a test structure. Hereinafter, these are collectively referred to as TEG. An example of a TEG is disclosed in "Integrated Circuit Manufacturability, IEEE PRESS, P26-P29".
[0004]
As a technique for specifying the position of a short circuit generated by TEG, a difference in the surface potential state of a wiring pattern is detected by irradiation of a charged particle beam such as an electron beam or a focused ion beam. There is technology to detect. An example of a TEG using this technology is “Microelectronic Test Structures for Rapid Automated Automated Contact Inline Detect Inspection, IEEE Transactions on Semi.
[0005]
[Problems to be solved by the invention]
However, in the above prior art, since it is necessary to irradiate all TEG patterns in the wafer with charged particle beams, a lot of inspection time is required. In particular, when the number of defects per wafer is small, the proportion of normal TEG patterns increases, and the time to inspect this normal TEG pattern is in spite of the inspection to detect abnormal points. It was a low-efficiency work that occupied the majority.
[0006]
That is, in the prior art, TEG for efficiently identifying the short-circuited position has not been sufficiently studied. Therefore, a great deal of time is spent on inspection and analysis, and the time until the result is fed back to the production line. Due to delay, the yield could not be improved effectively. In particular, a TEG for effectively using the potential contrast method has not been sufficiently studied.
[0007]
Also, with the conventional technology, it is not possible to efficiently separate the short circuit and the disconnection, and as described above, much time is spent on inspection and analysis, and the time until the result is fed back to the production line is delayed and effective. The yield could not be improved.
[0008]
An object of the present invention is to improve inspection efficiency using TEG, thereby improving yield.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, the present invention is configured as claimed, and for example, a first wiring provided on an insulating layer formed on a substrate is electrically connected to the substrate. And a second wiring provided on the insulating layer, and an electronic device manufacturing method for managing and manufacturing the electronic device using the inspection result, comprising: A step of inspecting whether or not the first wiring is disconnected by measuring an electric resistance at both ends; and an electric resistance between the first wiring and the substrate is measured. And a step of inspecting whether or not the wiring and the second wiring are short-circuited.
[0010]
The second wiring provided on the insulating layer is electrically connected to the first wiring provided on the insulating layer formed on the p-type silicon substrate via the n-channel formed on the p-type silicon substrate. And a method of manufacturing an electronic device that manages and manufactures an electronic device using the inspection result, the electrical resistance between the first wiring and the p-type silicon substrate being By measuring, it is inspected whether or not the first wiring and the second wiring are short-circuited.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described with reference to the drawings.
[0012]
FIG. 1 is a diagram showing a TEG structure that can detect not only a short circuit failure but also a disconnection failure. Although not shown, a plurality of TEG structures are arranged on the entire surface of the wafer or with a chip as a final product, and are generally arranged with different TEG structures for the purpose of other inspections such as contact failure.
[0013]
First, the disconnection detection wiring 1 having a desired wiring width and wiring length is arranged to meander in the first wiring layer. Contact electrodes 3 and 3 ′ are arranged at both ends of the disconnection detection wiring 1, and the wiring resistance is electrically measured by these to confirm the presence or absence of disconnection.
[0014]
A plurality of short-circuit detection wirings 2 are arranged in parallel with the gaps in the longitudinal direction (vertical direction in FIG. 1) of the disconnection detection wirings 1 so that the distance between adjacent wirings has a desired dimension. The disconnection detection wiring 1 and the short-circuit detection wiring 2 maintain electrical insulation via the interlayer insulating film 4. A plurality of short-circuiting detection wirings 2 are connected to an n-channel 7 that is n-doped (ion-implanted) on the upper surface of a P-type silicon substrate 6 via a contact plug 5. Each of the plurality of n-channels 7 has a structure that is electrically insulated via the element isolation region 8 (may be omitted if insulation is maintained), and insulation of the short-circuit detection wiring 2 is maintained. . The wiring interval and the wiring width are typical dimensions of the wiring process to be monitored, and are 0.1 to 1 micrometer. In order to monitor the occurrence frequency for each defect size, a plurality of TEGs may be provided with wirings having different wiring intervals. Hereinafter, this single TEG unit is referred to as a module.
[0015]
Next, a method for detecting a short circuit defect in wiring will be described with reference to FIG.
[0016]
First, as illustrated, one probe 10 is brought into contact with the stylus electrode 3 connected to the disconnection detection wiring 1. The other is connected to a substrate electrode (not shown) in contact with the P-type silicon substrate 6, and the resistance therebetween is measured by the measuring instrument 11. At this time, the substrate potential is set higher than the potential of the probe 10. That is, if the substrate electrode is at ground potential, a negative potential is applied to the probe 10, and if the probe 10 is at ground potential, a positive potential is applied to the substrate electrode. This is because a diode function is formed by the n-channel 7 provided on the P-type silicon substrate 6, and when a short circuit exists, the n-channel of the short-circuited portion 13 from the substrate electrode (not shown) through the P-type silicon substrate 6. This is so that a current (a forward current of the diode) can easily flow through. When a current flows, current leaks to the disconnection detection wiring 1 through the contact plug 5, the short detection wiring 2, and the short circuit 13, so this leakage current is detected by the probe 10 that touches the stylus electrode 3. By doing so, a short circuit failure is detected.
[0017]
Next, a description will be given of a method for identifying a TEG defect occurrence position determined as a short circuit defect by the electrical inspection, that is, a method for identifying the potential contrast method.
[0018]
A method for detecting a short-circuited portion by the potential contrast method will be described with reference to FIG.
[0019]
When the surface of the disconnection detection wiring 1 is irradiated with the charged particle beam 20, secondary electrons 21 are emitted from the disconnection detection wiring 1. Although the disconnection detection wiring 1 and the P-type silicon substrate 6 are electrically insulated, when the disconnection detection wiring 1 is grounded via the conductive probe 22, electrons can be supplied by grounding. Thus, a large amount of secondary electrons 21 are emitted. The emitted secondary electrons 21 are detected by the detector 23, subjected to desired processing in the signal processing unit 24, and can be displayed as a scanning image having a bright contrast of the charged particle beam 20 on the display unit 25. On the other hand, the short-circuit detection wiring 2 in which no short circuit has occurred is electrically connected to the P-type silicon substrate 6 via the contact plug 5 and the n-channel 7, but the n-channel 7 is connected to the P-type silicon substrate 6. By forming, it has a diode characteristic, and it is difficult for electrons to be supplied to the short-circuit detection wiring 2. Therefore, although the secondary electrons 21 are temporarily emitted from the surface of the short-circuit detection wiring 2, the consumed secondary electrons 21 are not supplied from the P-type silicon substrate 6, so that the short-circuit detection wiring 2 is charged. Resulting in dark contrast. On the other hand, when there is a defective short-circuit 13, the wiring in which the short-circuit 13 occurs is electrically connected to the disconnection detection wiring 1 so as to have substantially the same potential, so a large amount of secondary electrons are emitted and the disconnection detection wiring. Similar to 1, a large amount of secondary electrons are emitted, resulting in a bright contrast. As a result, the short-circuit detection wiring 2 in which the short circuit 13 has occurred can be made obvious. In FIG. 3, in order to obtain a potential contrast image, it is grounded via a probe, but in addition to this, it is connected to the substrate by an internal circuit of the TEG, or the charging voltage using the volume difference (capacitance difference) of the conductor 10. (The amount of secondary electron emission determined thereby) can be varied to detect a disconnection position or a short-circuit position as a potential contrast difference.
[0020]
As a basic inspection method using a contrast image, there are a line scanning method and a two-dimensional scanning image comparison method. The line scan method is a recognition method by signal processing of a one-dimensional line scan as shown in FIG. The short-circuit location is specified by capturing irregular changes in the signal cycle of the potential contrast of the short-circuit detection wiring 2. A signal caused by a short circuit can be obtained by extracting the part with a disordered period from the period of the main component in the normal part as a defect by Fourier transform or by obtaining the period and amplitude of the signal waveform of the normal part in advance. This coordinate is calculated and stored, or the number of short-circuit occurrences is counted by recognizing the period amplitude abnormality. It is possible to monitor the occurrence of defects based on the number of pieces, and to review short-circuit locations using an electron microscope or the like based on the coordinates of the defects.
[0021]
In addition, as shown in FIG. 4 (b), the two-dimensional scanned image comparison method makes it possible to reveal a defective portion by sequentially taking a two-dimensional image and comparing it using an image of another region. is there. Specifically, a two-dimensional image obtained by observing three TEG modules is used. A difference image 28 between the original image 26 of TEG (a) and the comparison image 27 of TEG (b) is acquired, and then a difference image 28 between the original image 26 of TEG (a) and the comparison image 29 of TEG (c). 'And confirm the presence / absence of a difference image exceeding the threshold value to determine which image has an abnormality, that is, which TEG has a defect (in this case, TEG (b) This is a method for calculating the coordinates. In order to improve the inspection sensitivity, a method of grounding one side of the disconnection detection wiring 1 with a probe to the stylus electrode 3 or 3 'with a probe or a method of grounding in advance with an internal circuit emphasizes contrast. Although effective above, if the volume difference (capacity difference) between the disconnection detection wiring 1 and the short-circuit detection wiring 2 is sufficient, it is necessary to contact the stylus electrode 3 or 3 'with a probe and ground it. There is no.
[0022]
When a disconnection failure is detected using this TEG structure, as shown in FIG. 5, the probe 10 is brought into contact with the stylus electrodes 3 and 3 ′ connected to both ends of the disconnection detection wiring 1, and the measuring instrument 11 is contacted. And measure the wiring resistance. If the disconnection 12 exists, the resistance of the wiring becomes higher than the wiring resistance of the target specification, thereby confirming whether there is a disconnection defect. As shown in FIG. 6, when the disconnection location is specified using the potential contrast method, as described above, when the charged particle beam 20 is irradiated to the module that is the object to be inspected, one of the disconnection detection wirings 1. The portion where the disconnection 12 occurs is dark contrast. By capturing the end of this dark contrast portion (the disconnection 12 exists at the rightmost and uppermost coordinates in FIG. 6), the position can be easily identified.
[0023]
Next, a detailed defect detection method when a disconnection and a short circuit occur in one module will be described with reference to FIG.
[0024]
First, although not shown in the drawing, as described above, the probe 10 is brought into contact with the stylus electrode 3 connected to both ends of the disconnection detection wiring 1 and resistance is measured by the measuring instrument 11 to confirm the presence of the disconnection 12. . Next, as shown in FIG. 7, the resistance between the substrate electrode (not shown) and the probe 10 brought into contact with the stylus electrode 3 connected to one end of the disconnection detection wiring 1 is measured. Check for presence. In the case of the example shown in FIG. 7A, since the disconnection 12 has occurred, the short circuit 13 cannot be confirmed. Therefore, as shown in FIG. 7B, the presence of the short circuit 13 can be confirmed by measuring the connection of the disconnection detection wiring 1 to the other stylus electrode 3 ′. Thereby, even when the disconnection 12 and the short circuit 13 occur simultaneously in one module, an accurate inspection can be performed.
[0025]
The above procedure is summarized in FIG.
[0026]
First, the resistance between the stylus electrodes 3 and 3 'connected to both ends of the disconnection detection wiring 1 is measured to check for the presence or absence of disconnection (step 1), and then one of these stylus electrodes. The resistance between the substrate and the substrate side electrode is measured to inspect for the presence of a short circuit (step 2). Here, when a disconnection is detected in step 1, the resistance between the other stylus electrode and the substrate side electrode is measured to inspect for the presence of a short circuit (step 3). By this series of procedures, it is possible to efficiently inspect each case of disconnection and short-circuiting, and even a mixture.
[0027]
Next, a method of identifying a short-circuit location when a disconnection failure and a short-circuit failure occur in the same module will be described with reference to FIG. In the case of the present TEG structure, not only a short circuit but also a contrast at the time of the disconnection can be obtained simultaneously by using the above-described potential contrast method, so that the disconnection position and the short circuit position can be detected simultaneously.
[0028]
First, as described above, when the charged particle beam 20 is irradiated to the module that is the object to be inspected, a part of the disconnection detection wiring 1, that is, the location where the disconnection 12 has occurred becomes dark contrast, and thus the disconnection position is specified. can do. Further, at the location where the short circuit 13 has occurred, it is in a state of being electrically connected to the disconnection detection wiring 1, so that a sufficient capacity can be obtained and a bright contrast can be obtained to specify the short circuit position.
[0029]
By the way, the disconnection detection wiring 1 divided by the disconnection is determined in contrast according to the divided wiring length, and if the wiring length is short, the charging voltage increases and dark contrast is caused. If there is a short-circuited portion in this portion, it is natural that the short-circuited portion is assimilated with the dark contrast of the disconnection detection wiring 1, and it may be difficult to make it apparent. In such a case, for example, as shown in FIG. 9B, a reference potential is applied by touching the stylus electrode 3 connected to the disconnection detection wiring 1 on the dark contrast side. Thus, the disconnection detection wiring 1 is changed to a bright contrast, whereby the short-circuited portion 13 as described above can be specified.
[0030]
FIG. 10 shows another TEG structure for detecting a short circuit failure.
[0031]
The TEG structure shown in the figure is a laminate of the above-described TEG structures. Since the upper-layer short-circuit detection wiring 2 is connected to the lower-layer short-circuit detection wiring 2 through the through hole 40, the upper-layer short-circuit detection wiring 2 is electrically connected to the p-type silicon substrate through the n-channel. The position can be specified. The disconnection detection wiring 1 can monitor each defect occurrence state by maintaining insulation in the upper and lower layers. Further, the upper and lower stylus electrodes 3 and 3 ′ may be connected via the through hole 40 so that the defect occurrence state of the lower layer can be measured even in a state where the upper layer is laminated. The present TEG structure is effective for monitoring changes in the defect occurrence status due to stacking. In this TEG structure, after inspecting the lower layer, the upper layer is formed and inspected. In that case, the influence by having formed the upper layer can be test | inspected by measuring the wiring resistance of a lower layer. Considering that the short-circuit inspection wiring 2 is conducted between the upper and lower sides through the through hole 40, although not shown in the drawing, the wiring width of the short-circuit inspection wiring 2 is widened to absorb misalignment when forming the through hole. It is preferable to make it possible. The same applies to the contact plug 5. Therefore, it is preferable that the short-circuit inspection wiring 2 is formed wider than the disconnection inspection wiring 1. This is also preferable because the short-circuit inspection wiring does not break. In this case, needless to say, the dimensions are determined in consideration of the capacitance difference between the disconnection inspection wiring 1 and the short-circuit inspection wiring 2 in the potential contrast method.
[0032]
FIG. 11 shows another TEG structure for detecting a short circuit failure.
[0033]
The TEG structure shown in the figure is limited only to the function of detecting only short-circuit defects, and the short-circuit detection wiring 2 is arranged in the gap between the comb-tooth wirings 41. If only a short circuit is detected in this way, it is only necessary to have a comb-tooth wiring having a common potential and a short-circuit detection wiring that is in a non-conductive state with the comb-tooth wiring.
[0034]
FIG. 12 shows another TEG structure for detecting a short circuit failure.
[0035]
In the TEG structure shown in the drawing, a plurality of short-circuit detection wirings that have been arranged so far are each formed by a single wiring like the short-circuit detection wiring 42. As a result, the number of scanning lines can be reduced when the defect position is identified by line scanning, and the identification time can be shortened. Although not shown, if a plurality of contact plugs 5 are formed for the single short-circuit detection wiring 42, it is possible to cope with a case where the short-circuit detection wiring 42 is disconnected.
[0036]
FIG. 13 shows another TEG structure for detecting a short-circuit failure.
[0037]
The TEG structure shown in the figure has a plurality of contact plugs 5 connected to each short-circuit detection wiring 2. If the contact plug 5 is non-conductive, even if the short-circuit detection wiring 2 is short-circuited, this short-circuit defect is missed by electrical inspection. In order to avoid this, a spare contact plug can be provided to accurately measure the presence or absence of a defect. Further, as described above, it is possible to cope with the case where the short circuit detection wiring 2 is disconnected.
[0038]
FIG. 14 shows another TEG structure for detecting a short circuit failure.
[0039]
In the TEG structure shown in the figure, a stylus electrode 3 ″ is provided and connected to a P-type silicon substrate 6 via a p + channel 51 and a contact plug 5 in order to give a substrate potential. This is effective when current cannot be taken from the substrate.
[0040]
FIG. 15 shows another TEG structure for detecting a short circuit failure.
[0041]
In the TEG structure shown in the figure, the stylus electrode 3 at one end of the disconnection detection wiring 1 is connected to a P-type silicon substrate 6 through a p + channel 52 and a contact plug 5. In the appearance inspection by the SEM, it is possible to reduce inspection defects due to image drift caused by the charging of the disconnection detection wiring 1. Here, the p + channel 52 is obtained by implanting impurities at a concentration higher than the impurity concentration of the P-type silicon substrate 6. (The p + channel 52 may be omitted and the contact plug 5 may be used for conduction.)
In all the TEG structures described so far, a P-type silicon substrate is used, but an N-type semiconductor substrate can also be used. However, in this case, it is necessary to provide a P-type well region and arrange the channel region in the P-type well region as appropriate. In any of the above embodiments, only the TEG may be mounted on the entire surface of the wafer, or any of the systems in which the TEG and product chips are mixedly mounted in the wafer may be used. At this time, the TEGs may be arranged in the wafer at a uniform pitch, may be arranged on concentric circles with different radii, or may be arranged on a scribe line. Furthermore, it goes without saying that a method in which any of the above embodiments is appropriately combined is also effective.
[0042]
If the diode effect can be obtained without forming the n channel and the flow of electrons can be controlled, it is not necessary to form the n channel.
[0043]
Moreover, although various disconnection detection wiring patterns and short circuit detection wiring patterns have been disclosed, the wiring pattern is not limited to these, and when the short detection wiring is short-circuited with any wiring, the contact plug 5 is used. Any structure may be used as long as current flows in a fixed direction from the wiring to the substrate or from the substrate to the wiring.
[0044]
In addition, if the short-circuit position is detected using an appearance inspection or a current absorption method instead of the potential contrast method, it is not necessary to create a diode function, and it is only necessary to conduct. This also makes it possible to easily determine whether a short circuit or disconnection is made with a single module, thereby improving inspection efficiency and manufacturing yield.
[0045]
FIG. 16 shows a method of identifying a short-circuited part or a broken part by an appearance inspection apparatus. In this method, reflected light (bright-field light or dark-field light) or secondary electrons obtained by irradiating the surface of the TEG with light or a charged particle beam such as electrons by an appearance inspection apparatus (not shown) or secondary electrons. Alternatively, reflected electrons are detected to obtain an observation image (original image 14) of the surface structure of the TEG, and one or two observation results (comparison image 15) of another region are obtained. Abnormality is determined, and the presence or absence of defects is confirmed. In the figure, an example of detecting disconnection is shown.
[0046]
FIG. 17 is a diagram illustrating a method for identifying a defective portion using the absorption current method.
[0047]
First, the probe 10 is brought into contact with one side of the stylus electrode 3 connected to the disconnection detection wiring 1. When the surface of the TEG is irradiated with a charged particle beam 20 such as an electron beam, the difference in the amount of secondary electrons 21 emitted, that is, the current balance can be detected with a probe. The current change detected by the detector 30 is subjected to desired processing by the signal processing unit 32 and is output to the display unit 33 as a scanned image. The absorption current method uses the above principle. When the position of the short-circuit defect is specified, the current does not flow to the probe in the normal short-circuit detection wiring, but since the current flows in the short-circuit portion, the short-circuit defect can be detected. Similar to the above-described potential contrast method, by performing line scanning of charged particle beam irradiation to detect discontinuous points, or by performing a comparison inspection with a normal part as a two-dimensional image in which an absorption current image is synchronized with scanning. It becomes possible to identify a defective part. It is also effective to acquire an enlarged image of the short-circuited portion using the charged particle beam 20. In the case of the disconnection position specification, the change in the amount of absorbed current can be confirmed at the disconnection point, and this coordinate is stored by the same processing as in the case of the potential contrast method, or the charged particle beam 20 used for the irradiation is stored. It is possible to obtain an enlarged image of the disconnection portion as it is.
[0048]
FIG. 20 is a diagram illustrating a method of identifying a short-circuit portion using a light emission microscope.
[0049]
First, the probe 10 is brought into contact with the stylus electrodes 3 and 3 ″, and the power source 103 is connected. As described in the above embodiments, if the short circuit 13 exists in the TEG, a current flows through the power source 103. At this time, since this current flows through a PN junction formed by the P-type silicon substrate 6 and the n-channel 7, a light emission phenomenon occurs at this PN junction (light emission 101 due to short circuit). Although wiring is formed in the upper layer, the emission intensity due to the forward current is generally high, and light emission leaks from the gap between the wirings. By capturing this light emission using a luminescence microscope, it is possible to detect the presence or absence of the short circuit 13 and the position where the short circuit 13 occurs. Thereafter, by performing physical analysis such as SEM or TEM based on the coordinates obtained here, the failure analysis time can be shortened. At this time, a light emission phenomenon may also occur due to the PN junction formed by the p + channel 51 and the P-type silicon substrate 6 (light emission 102 from below the electrode). If the light emission is not shielded by the pad, the light emission from this portion is not due to the short circuit 13, so it is not necessary to recognize it as a defect or to store this coordinate.
[0050]
In the method using the light emission microscope described here, not only the position of the short circuit location is specified, but also the presence or absence of the short circuit can be confirmed by measuring the current flowing through the power source 103.
[0051]
Further, even in a case other than the TEG configuration that captures light emission by the PN junction formed by the P-type silicon substrate 6 and the n-channel 7 described here, it is possible to capture the light emission phenomenon. For example, when the n channel is a p channel and the P type silicon substrate is an n type silicon substrate, the light emission phenomenon due to the breakdown of the junction is detected if a voltage higher than the breakdown voltage of the diode is applied to the stylus during short circuit inspection. It is possible to do.
A manufacturing process of the TEG shown in FIG. 1 will be described with reference to FIG. First, the Si wafer is etched to form a groove for the element isolation region 8 (b), and an oxide film such as SiO2 is formed on the upper surface of the wafer by CVD or the like (c). An excess portion of the oxide film is removed by CMP (chemical mechanical polishing) and planarized to form a desired element isolation region 8 (d). Next, ion implantation is performed to form the n channel 7 in a desired region (e). An interlayer insulating film 4 such as SiO2 is deposited thereon (f), a hole for embedding the contact plug 5 is formed by etching (g), and a metal such as W is embedded in the hole (h), Excess metal material on the upper surface is removed by CMP to form a contact plug (i). Further, an interlayer insulating film 4 such as SiO2 is formed on the upper surface (j), and a wiring groove for a wiring pattern is formed (k). A metal such as Cu is plated or sputtered on the wiring trench via a barrier film for preventing wiring diffusion (for example, TiN: titanium nitride, TaN: tantalum nitride, Ta: tantalum, etc.). (L) Excess metal is removed and flattened by CMP to form a disconnection detection wiring 1, a short-circuit detection wiring 2, a stylus electrode 3, 3 ′. Note that the pattern generation for any of the above-described etching processes involves forming a resist mask in advance by a photolithography process and removing portions other than the mask. It is also possible to change the process and change the wiring material to Al or W. It goes without saying that the same problems as products can be extracted by TEG by making the process as similar as possible to the product.
[0052]
A feedback method to the production line of the present invention will be described with reference to FIG. A TEG manufacturing process is set, a Si wafer is input to the manufacturing line, and manufacturing is performed (STEP 1). After a desired process in the manufacturing process, after a wafer appearance inspection (for example, foreign matter inspection after film formation, appearance inspection after etching or CMP, SEM review after these inspections, etc.) (STEP 2), a tester, An electrical test is performed with a prober to determine whether the TEG is good or bad (STEP 3). Based on the result of the electrical test, a TEG to be analyzed is selected (with reference to the result of the appearance inspection if necessary), and a defective position is specified for the TEG (STEP 4). Based on the position coordinates of the specified defect, the surface and cross section are observed by SEM or TEM and the material is analyzed (STEP 5), the defect mechanism is estimated, and a countermeasure plan is formulated (STEP 6). If necessary, determine whether the frequency of occurrence of defects is higher than the target and determine whether countermeasures should be taken, then take the desired measures (process improvement, equipment improvement, cleaning inside equipment, etc.) and reflect the results in subsequent lots The effect is confirmed (STEP 7). As a result, defect reduction can be promoted and yield can be improved.
[0053]
As described above, even if a short circuit occurs between the disconnection detection wiring 1 and the short detection wiring 2 by electrically connecting the short detection wiring 2 to the silicon substrate 6 side, the disconnection detection wiring It is possible to detect whether or not a short circuit has occurred by measuring the wiring resistance between the electrode connected to 1 and the electrode connected to the silicon substrate 6.
[0054]
Further, by forming an n channel in the P-type silicon substrate 6, a diode function can be built in, so that secondary electrons are not emitted even by irradiation of charged particles in the potential contrast method. The position can also be detected as a contrast difference.
[0055]
As a result, the entire surface of the wafer composed of a plurality of TEGs is electrically measured, and after narrowing down the defective TEGs, detailed inspection is performed only on the defective TEGs to determine the position where the defect occurs. This makes it possible to identify the occurrence of defects efficiently, estimate the defect occurrence model in a short time, and clean up the production line by taking countermeasures to the source of the defect. It will be possible to improve.
[0056]
【The invention's effect】
According to the present invention, the inspection efficiency using TEG can be improved, thereby improving the yield.
[Brief description of the drawings]
FIG. 1 is a diagram showing a TEG structure of the present invention.
FIG. 2 is a diagram for explaining a method of detecting a short circuit failure.
FIG. 3 is a diagram for explaining a detection method of a short circuit failure.
FIG. 4 is a diagram showing a scanning method and an inspection algorithm.
FIG. 5 is a diagram for explaining a detection method for a disconnection failure;
FIG. 6 is a diagram showing a scanning method and an inspection algorithm.
FIG. 7 is a diagram for explaining a method of detecting disconnection failure and short-circuit failure.
FIG. 8 is a diagram showing an inspection flow for disconnection failure and short circuit failure.
FIG. 9 is a diagram for explaining a detection method for disconnection failure and short-circuit failure.
FIG. 10 is a diagram showing a TEG structure of the present invention.
FIG. 11 is a diagram showing a TEG structure of the present invention.
FIG. 12 shows a TEG structure of the present invention.
FIG. 13 shows a TEG structure of the present invention.
FIG. 14 shows a TEG structure of the present invention.
FIG. 15 shows a TEG structure of the present invention.
FIG. 16 is a diagram showing a method of detecting a disconnection portion by an appearance inspection apparatus.
FIG. 17 is a diagram showing a method for detecting a short-circuit portion by a current absorption method
FIG. 18 is a diagram showing a manufacturing process of the TEG of the present invention.
FIG. 19 shows a feedback method to the production line of the present invention.
FIG. 20 is a diagram showing a method for detecting a short-circuit portion with a light emission microscope.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Wire for disconnection detection, 2 ... Wire for short circuit detection, 3 ... Electrode for stylus, 4 ... Interlayer insulation film
5 ... contact plug, 6 ... P-type silicon substrate, 7 ... n-channel,
8: Element isolation region

Claims (7)

ｐ型シリコン基板に積層した層間絶縁層上に設けた第一の配線と、前記ｐ型シリコン基板に埋め込み形成したｎチャネル領域を介して電気的に接続するように前記層間絶縁層上に設けた第二の配線とを用いて前記第一の配線と前記第二の配線との間の電気的短絡状態を検査し、その検査結果に基づいて電子デバイスを管理して製造する電子デバイスの製造方法であって、
前記電気的短絡状態の検査を、前記層間絶縁層上の前記第一の配線に接続した第一の触針用電極と前記ｐ型シリコン基板に埋め込まれたｐ＋チャネル領域を介して電気的に接続するように前記層間絶縁層上に形成した第二の触針用電極との間の電気抵抗を測定することで行なうようにしたことを特徴とする電子デバイスの製造方法。 Provided on the interlayer insulating layer so as to be electrically connected to the first wiring provided on the interlayer insulating layer laminated on the p-type silicon substrate via the n-channel region embedded in the p-type silicon substrate . An electronic device manufacturing method for inspecting an electrical short-circuit state between the first wiring and the second wiring using a second wiring and managing and manufacturing the electronic device based on the inspection result Because
The electrical short circuit state inspection is electrically connected via a first stylus electrode connected to the first wiring on the interlayer insulating layer and a p + channel region embedded in the p-type silicon substrate. A method of manufacturing an electronic device, wherein the electrical resistance between the second stylus electrode formed on the interlayer insulating layer is measured . 前記第一の配線が櫛歯形状もしくは蛇行形状であり、前記第一の配線の配線間に前記第二の配線を配置したことを特徴とする請求項１に記載の電子デバイスの製造方法。 2. The method of manufacturing an electronic device according to claim 1, wherein the first wiring has a comb-tooth shape or a meandering shape, and the second wiring is disposed between the wirings of the first wiring . 前記第一の配線と前記第二の配線との短絡箇所を、前記第一の配線および前記第二の配線を含む前記層間絶縁層の表面に荷電粒子線を照射し、前記第一の配線および前記第二の配線の表面から放出される二次電子を検出し、前記二次電子のコントラストイメージを用いて判別することを特徴とする請求項１に記載の電子デバイスの製造方法。 The surface of the interlayer insulating layer including the first wiring and the second wiring is irradiated with a charged particle beam at a short-circuited portion between the first wiring and the second wiring, and the first wiring and It said second detecting secondary electrons emitted from the surface of the wiring method of manufacturing an electronic device according to claim 1, characterized in that to determine using a contrast image of the secondary electrons. 前記第一の配線と前記第二の配線との短絡箇所を、前記第一の配線と前記第二の配線との間に電圧を印加し、前記短絡箇所を流れる電流によって発生する発光を用いて判別することを特徴とする請求項１に記載の電子デバイスの製造方法。 Applying a voltage between the first wiring and the second wiring at a short-circuited portion between the first wiring and the second wiring, and using light emission generated by a current flowing through the short-circuited portion The method of manufacturing an electronic device according to claim 1, wherein the determination is performed. 電子デバイスと前記電子デバイスの配線間短絡を検査するための検査用配線とをｐ型シリコン基板上に配置した電子デバイス用ウエハであって、前記検査用配線は、前記ｐ型シリコン基板に積層された層間絶縁層上に設けられた第一の配線と、前記ｐ型シリコン基板に埋め込み形成されたｎチャネル領域を介して電気的に接続されるように前記層間絶縁層上に設けられた第二の配線とを備えてなり、前記第一の配線に第一の触針用電極が電気的に接続され、前記ｐ型シリコン基板に埋め込まれたｐ＋チャネル領域を介して電気的に接続されるように第二の触針用電極が前記層間絶縁層上に形成されてなることを特徴とする電子デバイス用ウエハ。 An electronic device wafer in which an electronic device and an inspection wiring for inspecting a short circuit between wirings of the electronic device are arranged on a p-type silicon substrate, wherein the inspection wiring is laminated on the p-type silicon substrate. A second wiring provided on the interlayer insulating layer so as to be electrically connected to a first wiring provided on the interlayer insulating layer via an n-channel region embedded in the p-type silicon substrate. A first stylus electrode is electrically connected to the first wiring and is electrically connected via a p + channel region embedded in the p-type silicon substrate. And a second stylus electrode is formed on the interlayer insulating layer . 前記検査用配線が前記電子デバイスの形成された領域外に配置されてなることを特徴とする請求項５に記載の電子デバイス用ウエハ。 6. The electronic device wafer according to claim 5, wherein the inspection wiring is arranged outside a region where the electronic device is formed . 前記ｐ型シリコン基板上であって、隣接するｎチャネル領域の間に素子分離領域を配置したことを特徴とする請求項５に記載の電子デバイス用ウエハ。6. The electronic device wafer according to claim 5, wherein an element isolation region is disposed between adjacent n-channel regions on the p-type silicon substrate.

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