JP6095523B2

JP6095523B2 - Semiconductor wafer

Info

Publication number: JP6095523B2
Application number: JP2013176257A
Authority: JP
Inventors: 油谷　直毅; 直毅油谷; 充金田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2013-08-28
Filing date: 2013-08-28
Publication date: 2017-03-15
Anticipated expiration: 2033-08-28
Also published as: JP2015046455A

Description

本発明は、半導体ウエハの構造及び製造方法に関し、特に、半導体ウエハを個々のチップに分割するためのダイシング領域の構造と、当該半導体ウエハの製造方法に関する。 The present invention relates to a structure and a manufacturing method of a semiconductor wafer, and more particularly to a structure of a dicing region for dividing a semiconductor wafer into individual chips and a manufacturing method of the semiconductor wafer.

ＳｉＣ（炭化珪素）半導体素子を用いた半導体装置は、Ｓｉ（シリコン）半導体素子で形成したものと比較して、高電圧および大電流での動作、高温動作に優れている。そのため、ＳｉＣ半導体素子を用いた半導体装置は、次世代の電力用半導体装置として開発が進められている。ＳｉＣ半導体素子はＳｉ半導体素子よりも、大電流での動作、高温動作に優れているが、半導体ウエハを個々の半導体チップ（半導体装置）に分割するダイシング処理はＳｉ半導体素子に比べて困難になる。 A semiconductor device using a SiC (silicon carbide) semiconductor element is superior in operation at a high voltage and a large current and a high temperature operation as compared with a semiconductor device formed using a Si (silicon) semiconductor element. Therefore, development of semiconductor devices using SiC semiconductor elements is being promoted as next-generation power semiconductor devices. SiC semiconductor elements are superior to Si semiconductor elements in operation at high currents and high temperature operations, but dicing for dividing a semiconductor wafer into individual semiconductor chips (semiconductor devices) is more difficult than Si semiconductor elements. .

通常のブレードダイシングでは、ダイヤモンド粒を錬りこんだ円盤状のダイシングブレードを高速で回転させて、半導体ウエハを切断して個々の半導体チップに分割する。チップ分割領域であるダイシングライン内の一部は、ダイシングブレードの幅だけ削られる。本明細書において、ダイシングラインとは、半導体ウエハ上に形成された隣り合う２つの半導体装置（半導体チップ）を分離する領域である。 In normal blade dicing, a disk-shaped dicing blade kneaded with diamond grains is rotated at high speed to cut the semiconductor wafer and divide it into individual semiconductor chips. A part of the dicing line that is a chip dividing area is cut by the width of the dicing blade. In this specification, a dicing line is a region that separates two adjacent semiconductor devices (semiconductor chips) formed on a semiconductor wafer.

ダイシングライン上には、マスク合わせパターン、各種のモニタパターン、特性テストパターン等であるＴＥＧ（Test Element Group）などが配置されている。ダイシングでは、それらのパターンごと切断される。当該ＴＥＧは、複数のテスト素子、当該テスト素子に接続される電極等により構成される。 On the dicing line, a mask alignment pattern, various monitor patterns, a TEG (Test Element Group) that is a characteristic test pattern, and the like are arranged. In dicing, each pattern is cut. The TEG includes a plurality of test elements, electrodes connected to the test elements, and the like.

ダイシングブレードはダイヤモンド粒を練りこんだ数十μｍ厚の薄い刃で構成される。なお、ＳｉＣ半導体素子は、ダイヤモンドに次ぐ硬度を持つ。そのため、ＳｉＣ半導体素子は、Ｓｉ半導体素子に比べて切断は難しい。また、ＳｉＣ半導体素子は、ダイシングブレードの組成をＳｉＣ半導体素子用に調整する必要がある。さらに、ダイシングライン上のＴＥＧなどの各種パターンは、ＳｉＣ半導体素子とは機械的強度が異なる材料で構成されている。そのため、同じダイシングブレードにより、ＴＥＧなどの各種パターンを、ＳｉＣ半導体素子とともに同時に切断することは困難である。 The dicing blade is composed of a thin blade having a thickness of several tens of μm and kneaded with diamond grains. The SiC semiconductor element has hardness next to diamond. Therefore, the SiC semiconductor element is difficult to cut compared to the Si semiconductor element. Moreover, it is necessary for the SiC semiconductor element to adjust the composition of the dicing blade for the SiC semiconductor element. Further, various patterns such as TEG on the dicing line are made of a material having mechanical strength different from that of the SiC semiconductor element. Therefore, it is difficult to simultaneously cut various patterns such as TEG and the SiC semiconductor element with the same dicing blade.

さらに、電力用半導体装置に使用されるＳｉＣ半導体素子の電極の金属層は、大電流に対応するために、通常の半導体素子のものに比べて数μｍ以上の厚い膜が使用される。そのため、ＳｉＣ半導体素子の電極の金属層は、各種パターンの影響をより受けやすい構造になっている。 Furthermore, the metal layer of the electrode of the SiC semiconductor element used in the power semiconductor device is a thick film of several μm or more compared with that of a normal semiconductor element in order to cope with a large current. Therefore, the metal layer of the electrode of the SiC semiconductor element has a structure that is more susceptible to various patterns.

ダイシング方法には、レーザー光で半導体ウエハを溶融切断するレーザーダイシングがある。レーザーダイシングには、半導体ウエハの表面から当該半導体ウエハを溶融切断する方法がある。また、レーザーダイシングには、半導体ウエハ内部に溶融層を形成して、その溶融層を起点として、当該半導体ウエハをブレーク分離する方法がある。 The dicing method includes laser dicing in which a semiconductor wafer is melted and cut with laser light. Laser dicing includes a method of melting and cutting a semiconductor wafer from the surface of the semiconductor wafer. Laser dicing includes a method in which a molten layer is formed inside a semiconductor wafer, and the semiconductor wafer is subjected to break separation using the molten layer as a starting point.

レーザーダイシングにおいても、半導体ウエハの表面に設けられたＴＥＧなどを同時に切断するように条件を調整することは可能である。しかしながら、レーザーダイシングでは、パターン（ＴＥＧ）がない部分ではレーザー光の入り方が変わる。そのため、パターンの有無により切断の状況が変化する。これにより、チッピングなどの不良の原因となる。また、ＳｉＣ半導体素子はＳｉ半導体素子に比べて溶融しにくい。そのため、レーザーダイシングにおいて、半導体ウエハの表面のパターン（ＴＥＧ）の影響はさらに大きくなる。 In laser dicing, it is possible to adjust the conditions so that TEG and the like provided on the surface of the semiconductor wafer are simultaneously cut. However, in laser dicing, the manner in which laser light enters changes at portions where there is no pattern (TEG). Therefore, the cutting state changes depending on the presence or absence of the pattern. This causes defects such as chipping. Also, SiC semiconductor elements are less likely to melt than Si semiconductor elements. Therefore, in laser dicing, the influence of the pattern (TEG) on the surface of the semiconductor wafer is further increased.

ブレードダイシングで使用されるブレード（ダイシングブレード）に練りこまれたダイヤモンド粒で半導体ウエハは切断される。なお、半導体ウエハの切断時にブレードも適度に消耗する。そのため、絶えず新しいダイヤモンド粒がブレードの表面に出るように、ブレードの組成、ブレードの回転数、半導体ウエハの送り速度等は、半導体ウエハに含まれる半導体材料に合わせて調整される。 The semiconductor wafer is cut by diamond grains kneaded into a blade (dicing blade) used in blade dicing. It should be noted that the blade is also appropriately consumed when the semiconductor wafer is cut. Therefore, the composition of the blade, the rotational speed of the blade, the feed speed of the semiconductor wafer, and the like are adjusted according to the semiconductor material contained in the semiconductor wafer so that new diamond grains constantly appear on the surface of the blade.

しかしながら、半導体ウエハの切断される部分である切断部に、半導体ウエハに含まれる半導体材料とは異なる材料が存在する場合、ブレードの刃（切削部）に目詰まりが発生して、半導体ウエハが切断できなくなる。これにより、半導体ウエハに異常な圧力がかかり、クラック、チッピング等が発生しやすくなる。特に、ＴＥＧ内のテスト素子の電極が金属膜で構成される場合、ブレードの目詰まりの発生の原因になる。 However, if there is a material different from the semiconductor material contained in the semiconductor wafer in the cutting part, which is the part to be cut of the semiconductor wafer, the blade of the blade (cutting part) is clogged and the semiconductor wafer is cut. become unable. As a result, abnormal pressure is applied to the semiconductor wafer, and cracks, chipping, and the like are likely to occur. In particular, when the electrode of the test element in the TEG is formed of a metal film, it may cause blade clogging.

従来の半導体ウエハでは、ダイシングライン上のＴＥＧには、半導体装置に含まれる半導体素子の電気特性の測定のために、金属膜で構成される電極（パッド）が配置されている。ダイシングライン上に配置された、ＴＥＧ内のテスト素子の電極も同時に切断すると、ブレードの目詰まりにより、クラック、チッピングが発生して、半導体素子（デバイス）の電気特性不良、機械強度の低下の原因となり、歩留り、信頼性等が低下する。そのため、半導体装置のコストを上げる原因となっていた。 In a conventional semiconductor wafer, an electrode (pad) made of a metal film is disposed on a TEG on a dicing line in order to measure electrical characteristics of a semiconductor element included in a semiconductor device. If the electrodes of the test elements in the TEG placed on the dicing line are also cut at the same time, the blades are clogged, causing cracks and chipping, resulting in poor electrical characteristics of the semiconductor elements (devices) and reduced mechanical strength. Thus, the yield, reliability, etc. are reduced. For this reason, the cost of the semiconductor device is increased.

上記問題を解決するために、例えば、特許文献１では、テスト用のパッド（電極）をダイシングライン（切断領域）の片側に寄せて配置する技術（以下、関連技術Ａという）が開示されている。具体的には、関連技術Ａでは、ダイシングラインに含まれる、半導体ウエハを切断するための切断線に、テスト用のパッドを配置しないようにする。 In order to solve the above problem, for example, Patent Document 1 discloses a technique (hereinafter referred to as related technique A) in which a test pad (electrode) is arranged close to one side of a dicing line (cutting region). . Specifically, in Related Technology A, a test pad is not disposed on a cutting line included in the dicing line for cutting the semiconductor wafer.

また、特許文献２では、テスト用のパッドを、半導体装置間の領域（ダイシングライン）のうち、半導体ウエハを切断するための切断領域以外の領域に寄せて配置する技術（以下、関連技術Ｂという）が開示されている。 Further, in Patent Document 2, a test pad is arranged near a region other than a cutting region for cutting a semiconductor wafer in a region (dicing line) between semiconductor devices (hereinafter referred to as related technology B). ) Is disclosed.

国際公開第２００７／０５５０１０号パンフレットInternational Publication No. 2007/055010 Pamphlet 特開２００４−２２１２８６号公報（図１）Japanese Patent Laying-Open No. 2004-221286 (FIG. 1)

しかしながら、関連技術Ａ，Ｂでは、以下の問題がある。具体的には、テスト用のパッドを、ダイシングラインの片側に寄せて配置するため、ダイシングラインの幅を広くする構成としなければならない。この構成では、１枚の半導体ウエハから取得可能な半導体装置（半導体チップ）の数が減ってしまう。その結果、半導体装置のコストが上昇する。そのため、半導体装置のコストの上昇を抑えるためには、ダイシングラインの幅を広げる必要のない構成が必要となる。 However, the related technologies A and B have the following problems. Specifically, since the test pads are arranged close to one side of the dicing line, the width of the dicing line must be increased. With this configuration, the number of semiconductor devices (semiconductor chips) that can be obtained from one semiconductor wafer is reduced. As a result, the cost of the semiconductor device increases. Therefore, in order to suppress an increase in the cost of the semiconductor device, a configuration that does not require widening of the dicing line is required.

本発明は、このような問題を解決するためになされたものであり、ダイシングラインの幅を広げることなく、切断の容易度を高めた半導体ウエハ等を提供することを目的とする。 The present invention has been made to solve such a problem, and an object of the present invention is to provide a semiconductor wafer or the like having an increased degree of ease of cutting without increasing the width of a dicing line.

上記目的を達成するために、本発明の一態様に係る半導体ウエハは、複数の半導体装置と、該半導体装置の検査のために電気的特性が測定されるテスト素子とが形成された、前記複数の半導体装置を個片化するためのダイシングの対象となる半導体ウエハである。前記半導体ウエハには、前記複数の半導体装置に含まれる隣り合う２つの半導体装置を分離する領域であるダイシングラインが設けられており、前記ダイシングライン内には、前記半導体ウエハを切断するためのダイシング領域が設けられており、前記テスト素子には、前記電気的特性の測定のための電極が電気的に接続されており、前記電極は、前記ダイシングライン内において前記ダイシング領域を跨ぐように形成されており、前記電極は、第１導電部で構成されており、各前記半導体装置は、前記半導体ウエハの上方において上部が露出している第２導電部を含み、前記第１導電部の上部は、前記第２導電部の上部の材料と同じ材料で構成されており、前記ダイシング領域内の前記第１導電部の厚さは、前記第２導電部の厚さより小さく、平面視において、前記電極のうち、前記ダイシング領域と重なる部分である中央部の厚みは、平面視において、当該電極のうち、当該中央部の周辺の部分の厚みより小さい。
In order to achieve the above object, a semiconductor wafer according to an aspect of the present invention includes a plurality of semiconductor devices and a plurality of test elements that have electrical characteristics measured for inspection of the semiconductor devices. This is a semiconductor wafer to be diced for separating the semiconductor device. The semiconductor wafer is provided with a dicing line which is a region for separating two adjacent semiconductor devices included in the plurality of semiconductor devices, and the dicing for cutting the semiconductor wafer is provided in the dicing line. A region is provided, and an electrode for measuring the electrical characteristics is electrically connected to the test element, and the electrode is formed so as to straddle the dicing region in the dicing line. The electrode includes a first conductive portion, and each of the semiconductor devices includes a second conductive portion with an upper portion exposed above the semiconductor wafer, and the upper portion of the first conductive portion is the is composed of the same material as the upper part of the material of the second conductive portion, the thickness of the first conductive portion of the dicing region is smaller than the thickness of the second conductive portion In a plan view, of the electrode, the thickness of the central portion is a portion overlapping the dicing region, in a plan view, among the electrodes, a smaller thickness of a portion of the periphery of the central portion.

本発明によれば、前記半導体ウエハには、隣り合う２つの半導体装置を分離するダイシングラインが設けられている。前記ダイシングライン内には、ダイシング領域が設けられている。前記テスト素子には、第１導電部で構成されている電極が電気的に接続されている。前記電極は、前記ダイシングライン内において前記ダイシング領域を跨ぐように形成されている。前記ダイシング領域内の前記第１導電部の厚さは、前記半導体装置に含まれる前記第２導電部の厚さより小さい。 According to the present invention, the semiconductor wafer is provided with a dicing line for separating two adjacent semiconductor devices. A dicing area is provided in the dicing line. The test element is electrically connected to an electrode composed of a first conductive portion. The electrode is formed so as to straddle the dicing region in the dicing line. The thickness of the first conductive part in the dicing region is smaller than the thickness of the second conductive part included in the semiconductor device.

これにより、従来のように、電極をダイシングラインの片側に寄せて配置する必要がない。したがって、ダイシングラインの幅を広げることなく、切断の容易度を高めた半導体ウエハを実現することができる。 This eliminates the need to place the electrode close to one side of the dicing line as in the prior art. Therefore, it is possible to realize a semiconductor wafer with an increased degree of ease of cutting without increasing the width of the dicing line.

本発明の実施の形態１に係る半導体ウエハの平面図である。1 is a plan view of a semiconductor wafer according to a first embodiment of the present invention. 本発明の実施の形態１に係る半導体ウエハの製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the semiconductor wafer which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体ウエハの一部の拡大図である。1 is an enlarged view of a part of a semiconductor wafer according to a first embodiment of the present invention. テスト素子の断面図である。It is sectional drawing of a test element. 電極形成領域に形成されたレジストパターンの平面図である。It is a top view of the resist pattern formed in the electrode formation area. 異方性エッチング加工がおこなわれた場合の半導体ウエハの概略断面図を示す図である。It is a figure which shows the schematic sectional drawing of a semiconductor wafer when anisotropic etching is performed. 本発明の実施の形態３に係る、半導体ウエハの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor wafer based on Embodiment 3 of this invention. 本発明の実施の形態３の変形構成に係る半導体ウエハの断面図である。It is sectional drawing of the semiconductor wafer which concerns on the deformation | transformation structure of Embodiment 3 of this invention. 本発明の実施の形態４に係る、半導体ウエハの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor wafer based on Embodiment 4 of this invention. 本発明の実施の形態４の変形構成に係る半導体ウエハの断面図である。It is sectional drawing of the semiconductor wafer which concerns on the deformation | transformation structure of Embodiment 4 of this invention. 本発明の実施の形態５に係る半導体ウエハの構成を示す図である。It is a figure which shows the structure of the semiconductor wafer which concerns on Embodiment 5 of this invention. 本発明の実施の形態６に係る、半導体ウエハの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor wafer based on Embodiment 6 of this invention. 本発明の実施の形態７に係る半導体ウエハの構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor wafer which concerns on Embodiment 7 of this invention.

以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の構成要素には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明を省略する場合がある。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following description, the same components are denoted by the same reference numerals. Their names and functions are also the same. Therefore, detailed description thereof may be omitted.

なお、実施の形態において例示される各構成要素の寸法、材質、形状、それらの相対配置などは、本発明が適用される装置の構成や各種条件により適宜変更されるものであり、本発明はそれらの例示に限定されるものではない。また、各図における各構成要素の寸法は、実際の寸法と異なる場合がある。 It should be noted that the dimensions, materials, shapes, relative arrangements, and the like of the constituent elements exemplified in the embodiments are appropriately changed depending on the configuration of the apparatus to which the present invention is applied and various conditions. It is not limited to those examples. Moreover, the dimension of each component in each figure may differ from an actual dimension.

＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体ウエハ１００の平面図である。具体的には、図１は、円盤状の半導体ウエハ１００の一部の拡大図である。半導体ウエハ１００は、ダイシングの対象となる半導体ウエハである。なお、図１では、簡略化のため、細い構成の一部は示していない。 <Embodiment 1>
FIG. 1 is a plan view of a semiconductor wafer 100 according to Embodiment 1 of the present invention. Specifically, FIG. 1 is an enlarged view of a part of a disk-shaped semiconductor wafer 100. The semiconductor wafer 100 is a semiconductor wafer to be diced. In FIG. 1, a part of the thin configuration is not shown for simplification.

図１において、Ｘ，Ｙ，Ｚ方向の各々は、互いに直交する。以下の図に示されるＸ，Ｙ，Ｚ方向の各々も、互いに直交する。以下においては、Ｘ方向と、当該Ｘ方向の反対の方向（−Ｘ方向）とを含む方向をＸ軸方向ともいう。また、以下においては、Ｙ方向と、当該Ｙ方向の反対の方向（−Ｙ方向）とを含む方向をＹ軸方向ともいう。また、以下においては、Ｚ方向と、当該Ｚ方向の反対の方向（−Ｚ方向）とを含む方向をＺ軸方向ともいう。 In FIG. 1, the X, Y, and Z directions are orthogonal to each other. The X, Y, and Z directions shown in the following figures are also orthogonal to each other. Hereinafter, a direction including the X direction and the direction opposite to the X direction (−X direction) is also referred to as an X-axis direction. In the following, the direction including the Y direction and the direction opposite to the Y direction (−Y direction) is also referred to as a Y-axis direction. In the following, a direction including the Z direction and a direction opposite to the Z direction (−Z direction) is also referred to as a Z-axis direction.

図２は、本発明の実施の形態１に係る半導体ウエハ１００の製造工程を説明するための断面図である。具体的には、図２は、図１のＡ１−Ａ２線に沿った、半導体ウエハ１００の一部の製造工程を示す断面図である。図２（ａ）および図２（ｂ）は、半導体ウエハ１００の製造工程の途中を示す断面図である。図２（ｃ）は、製造された半導体ウエハ１００の断面図である。 FIG. 2 is a cross-sectional view for explaining a manufacturing process of the semiconductor wafer 100 according to the first embodiment of the present invention. Specifically, FIG. 2 is a cross-sectional view showing a part of the manufacturing process of the semiconductor wafer 100 along the line A1-A2 of FIG. FIG. 2A and FIG. 2B are cross-sectional views showing the middle of the manufacturing process of the semiconductor wafer 100. FIG. 2C is a cross-sectional view of the manufactured semiconductor wafer 100.

図１および図２（ｃ）を参照して、半導体ウエハ１００は、ウエハ基板１Ｎと、複数の半導体装置２１を含む。複数の半導体装置２１は、半導体ウエハ１００に形成される。半導体ウエハ１００に対し、当該半導体ウエハ１００に形成された複数の半導体装置２１を個片化（分割）するためのダイシングが行われる。すなわち、複数の半導体装置２１の各々は、半導体ウエハ１００がダイシングされることにより、互いに分割（分離）される半導体チップである。複数の半導体装置２１は、行列状に配置される。 Referring to FIGS. 1 and 2C, a semiconductor wafer 100 includes a wafer substrate 1N and a plurality of semiconductor devices 21. The plurality of semiconductor devices 21 are formed on the semiconductor wafer 100. Dicing for dividing (dividing) the plurality of semiconductor devices 21 formed on the semiconductor wafer 100 into pieces is performed on the semiconductor wafer 100. That is, each of the plurality of semiconductor devices 21 is a semiconductor chip that is divided (separated) from each other when the semiconductor wafer 100 is diced. The plurality of semiconductor devices 21 are arranged in a matrix.

図１は、一例として、半導体ウエハ１００に含まれる複数の半導体装置２１のうちの４個の半導体装置２１を示す。以下においては、４個の半導体装置２１を、それぞれ、半導体装置２１ａ，２１ｂ，２１ｃ，２１ｄともいう。 FIG. 1 shows four semiconductor devices 21 among a plurality of semiconductor devices 21 included in a semiconductor wafer 100 as an example. Hereinafter, the four semiconductor devices 21 are also referred to as semiconductor devices 21a, 21b, 21c, and 21d, respectively.

なお、各半導体装置２１は、電極１２を含む。図１では、図の簡略化のために、半導体装置２１ａ内のみ電極１２を示している。電極１２は、半導体ウエハ１００の上方において当該電極１２の上部が露出している。電極１２は、金属膜で構成される。電極１２は、一例として、アルミニウム膜７で構成されている。すなわち、電極１２を構成する金属膜（アルミニウム膜７）は、半導体ウエハ１００の上方において当該金属膜の上部が露出している。 Each semiconductor device 21 includes an electrode 12. In FIG. 1, the electrode 12 is shown only in the semiconductor device 21a for simplification of the drawing. The upper portion of the electrode 12 is exposed above the semiconductor wafer 100. The electrode 12 is composed of a metal film. The electrode 12 is composed of an aluminum film 7 as an example. That is, the upper part of the metal film (aluminum film 7) constituting the electrode 12 is exposed above the semiconductor wafer 100.

再び、図１および図２（ｃ）を参照して、ウエハ基板１Ｎは、半導体装置、電極等が形成されていないシリコンウエハである。ウエハ基板１Ｎは、一例として、ＳｉＣで構成されるＳｉＣウエハ基板である。 Referring to FIGS. 1 and 2C again, wafer substrate 1N is a silicon wafer on which no semiconductor device, electrodes, or the like are formed. Wafer substrate 1N is, for example, a SiC wafer substrate made of SiC.

ウエハ基板１Ｎ上には、絶縁膜６が形成されている。絶縁膜６は、例えば、酸化珪素膜からなる。絶縁膜６の厚さは、例えば、１μｍである。絶縁膜６上には、アルミニウム膜７が形成されている。 An insulating film 6 is formed on the wafer substrate 1N. The insulating film 6 is made of, for example, a silicon oxide film. The thickness of the insulating film 6 is, for example, 1 μm. An aluminum film 7 is formed on the insulating film 6.

ウエハ基板１Ｎには、複数のダイシングライン２が設けられている。すなわち、半導体ウエハ１００には、複数のダイシングライン２が設けられている。ダイシングライン２は、半導体ウエハ１００に含まれる複数の半導体装置２１に含まれる各隣り合う２つの半導体装置２１を分離する領域である。 A plurality of dicing lines 2 are provided on the wafer substrate 1N. That is, the semiconductor wafer 100 is provided with a plurality of dicing lines 2. The dicing line 2 is a region that separates two adjacent semiconductor devices 21 included in the plurality of semiconductor devices 21 included in the semiconductor wafer 100.

具体的には、複数のダイシングライン２の一部は、Ｘ軸方向に沿って設けられる。例えば、ダイシングライン２は、半導体装置２１ａと半導体装置２１ｄとを分離するように、半導体装置２１ａと半導体装置２１ｄとの間の領域に設けられている。また、複数のダイシングライン２の他の一部は、Ｙ軸方向に沿って設けられる。例えば、ダイシングライン２は、半導体装置２１ｃと半導体装置２１ｄとを分離するように、半導体装置２１ｃと半導体装置２１ｄとの間の領域に設けられている。 Specifically, some of the plurality of dicing lines 2 are provided along the X-axis direction. For example, the dicing line 2 is provided in a region between the semiconductor device 21a and the semiconductor device 21d so as to separate the semiconductor device 21a and the semiconductor device 21d. The other part of the plurality of dicing lines 2 is provided along the Y-axis direction. For example, the dicing line 2 is provided in a region between the semiconductor device 21c and the semiconductor device 21d so as to separate the semiconductor device 21c and the semiconductor device 21d.

各ダイシングライン２内には、ダイシング領域１０が設けられている。ダイシング領域１０とは、ダイシングにより、半導体ウエハ１００を切断するための領域である。例えば、ブレードダイシングにおいて、厚さが５０μｍのブレードで、半導体ウエハ１００を切断した場合、ダイシング領域１０の幅は５０μｍ程度になる。 A dicing area 10 is provided in each dicing line 2. The dicing area 10 is an area for cutting the semiconductor wafer 100 by dicing. For example, in blade dicing, when the semiconductor wafer 100 is cut with a blade having a thickness of 50 μm, the width of the dicing region 10 is about 50 μm.

なお、レーザーダイシングでは、レーザー光で溶融するので、レーザー光の直径よりも切断される部分は大きな領域になる。しかしながら、ブレードダイシングよりはダイシング領域１０の幅を狭くできる。特に、ステルスダイシングでは、ダイシング領域１０の幅は数μｍ以下にすることができる。ステルスダイシングとは、半導体内に溶融改質層を形成してチップを分割するダイシングである。なお、ステルスダイシングについては、例えば、特開２００４−２２１２８６号公報に記載がある。 Since laser dicing melts with laser light, the portion to be cut is larger than the diameter of the laser light. However, the width of the dicing area 10 can be made narrower than blade dicing. In particular, in stealth dicing, the width of the dicing region 10 can be several μm or less. Stealth dicing is dicing in which a chip is divided by forming a melt-modified layer in a semiconductor. Note that stealth dicing is described in, for example, Japanese Patent Application Laid-Open No. 2004-221286.

ダイシングライン２には、ＴＥＧ領域３と、プロセスモニターパターン４と、マスク合わせマーク５と、複数の電極１１と、複数の後述するテスト素子１６とが形成される。なお、図１では、図の簡略化のために、３つの電極１１のみを示している。 In the dicing line 2, a TEG region 3, a process monitor pattern 4, a mask alignment mark 5, a plurality of electrodes 11, and a plurality of test elements 16 described later are formed. In FIG. 1, only three electrodes 11 are shown for simplification of the drawing.

ＴＥＧ領域３は、ＴＥＧが配置されている領域である。ＴＥＧは、一例として、複数の後述するテスト素子１６から構成される。図１では、ＴＥＧ領域３は、複数の電極１１を含む領域に形成されていることを示すが、これに限定されない。ＴＥＧ領域３は、例えば、隣接する２つの電極１１の間に配置されてもよい。 The TEG area 3 is an area where the TEG is arranged. As an example, the TEG includes a plurality of test elements 16 described later. Although FIG. 1 shows that the TEG region 3 is formed in a region including a plurality of electrodes 11, it is not limited to this. For example, the TEG region 3 may be disposed between two adjacent electrodes 11.

図３は、本発明の実施の形態１に係る半導体ウエハ１００の一部の拡大図である。具体的には、図３は、図１に示される３つの電極１１のうちの２つの電極１１を拡大して示す図である。以下においては、図３に示される２つの電極１１を、それぞれ、電極１１ａ，１１ｂとも表記する。 FIG. 3 is an enlarged view of a part of the semiconductor wafer 100 according to the first embodiment of the present invention. Specifically, FIG. 3 is an enlarged view showing two of the three electrodes 11 shown in FIG. In the following, the two electrodes 11 shown in FIG. 3 are also referred to as electrodes 11a and 11b, respectively.

なお、図３に示される構成は、ＴＥＧ領域３内に設けられる。詳細は後述するが、本実施の形態の電極１１は、アルミニウム膜７で構成されている。アルミニウム膜７は、導電性を有する導電部である。 The configuration shown in FIG. 3 is provided in the TEG region 3. Although details will be described later, the electrode 11 of the present embodiment is formed of an aluminum film 7. The aluminum film 7 is a conductive part having conductivity.

図３を参照して、半導体ウエハ１００は、さらに、テスト素子１６を含む。テスト素子１６は、半導体ウエハ１００に形成される。テスト素子１６は、例えば、半導体装置２１の異常の有無を検出するため、すなわち、半導体装置２１の検査のために、電気的特性が測定される素子である。ここで、テスト素子１６は、一例として、抵抗を測定するための抵抗測定パターンである。当該抵抗測定パターンは、一例として、Ｐ形不純物層の抵抗を測定するパターンである。 Referring to FIG. 3, semiconductor wafer 100 further includes test element 16. The test element 16 is formed on the semiconductor wafer 100. The test element 16 is an element whose electrical characteristics are measured, for example, for detecting whether or not the semiconductor device 21 is abnormal, that is, for testing the semiconductor device 21. Here, the test element 16 is, for example, a resistance measurement pattern for measuring resistance. For example, the resistance measurement pattern is a pattern for measuring the resistance of the P-type impurity layer.

図４は、テスト素子１６の断面図である。具体的には、図４は、Ｂ１−Ｂ２線に沿ったテスト素子１６および当該テスト素子１６の近傍の断面図である。なお、テスト素子１６の詳細については後述する。 FIG. 4 is a cross-sectional view of the test element 16. Specifically, FIG. 4 is a cross-sectional view of the test element 16 and the vicinity of the test element 16 taken along line B1-B2. Details of the test element 16 will be described later.

再び、図１および図２（ｃ）を参照して、プロセスモニターパターン４は、テスト素子１６、仕上がり寸法などを測定するためのパターンである。以下においては、ＴＥＧ領域３に含まれるＴＥＧ，プロセスモニターパターン４およびマスク合わせマーク５を総括してパターン群ともいう。 Referring to FIGS. 1 and 2C again, the process monitor pattern 4 is a pattern for measuring the test element 16, finished dimensions, and the like. Hereinafter, the TEG, the process monitor pattern 4 and the mask alignment mark 5 included in the TEG region 3 are collectively referred to as a pattern group.

通常のメモリ、ＣＰＵ（Central Processing Unit）などの半導体装置では、当該半導体装置で使用されるパターン群を、当該半導体装置内のパッドの間などのスペースに配置することも可能である。しかしながら、電力用半導体装置では、電力用半導体装置で使用される電力用半導体素子の周辺部に耐圧構造を形成して、高い耐圧性能を確保する必要がある。そのため、電力用半導体装置で使用されるパターン群はダイシングライン２に配置せざるをえない。 In a semiconductor device such as a normal memory or a CPU (Central Processing Unit), a pattern group used in the semiconductor device can be arranged in a space such as between pads in the semiconductor device. However, in a power semiconductor device, it is necessary to ensure a high breakdown voltage performance by forming a breakdown voltage structure in the periphery of the power semiconductor element used in the power semiconductor device. Therefore, the pattern group used in the power semiconductor device must be arranged on the dicing line 2.

テスト素子１６の電気的特性を測定することにより、半導体ウエハ１００の製造過程において異常がないことを確認するとともに、特性値の変動を管理してテスト素子１６の特性を一定の変動幅内に管理する。 By measuring the electrical characteristics of the test element 16, it is confirmed that there is no abnormality in the manufacturing process of the semiconductor wafer 100, and the fluctuation of the characteristic value is managed to manage the characteristic of the test element 16 within a certain fluctuation range. To do.

ダイシングライン２内のダイシング領域１０を切断することにより、半導体装置２１ａ，２１ｂ，２１ｃ，２１ｄは、個々のチップ（半導体装置）に分割される。 By cutting the dicing region 10 in the dicing line 2, the semiconductor devices 21a, 21b, 21c, and 21d are divided into individual chips (semiconductor devices).

電極１１は、テスト素子１６の電気的特性の測定のための測定電極である。本実施の形態において、電極１１は、各半導体装置２１内の電極１２を構成する材料（アルミニウム）と同じ材料で構成される。 The electrode 11 is a measurement electrode for measuring the electrical characteristics of the test element 16. In the present embodiment, the electrode 11 is made of the same material as the material (aluminum) constituting the electrode 12 in each semiconductor device 21.

具体的には、電極１１は、アルミニウム膜７で構成されている。すなわち、電極１１を構成するアルミニウム膜７（導電部）の上部を含む全ては、電極１２を構成するアルミニウム膜７（導電部）の上部を含む全ての材料と同じ材料で構成されている。電極１１を構成するアルミニウム膜７は、大電流に対応するために、例えば、５μｍの厚みで形成されている。 Specifically, the electrode 11 is composed of an aluminum film 7. That is, everything including the upper part of the aluminum film 7 (conductive part) constituting the electrode 11 is made of the same material as all the material including the upper part of the aluminum film 7 (conductive part) constituting the electrode 12. The aluminum film 7 constituting the electrode 11 is formed with a thickness of 5 μm, for example, in order to cope with a large current.

また、電極１１は、ダイシングライン２内においてダイシング領域１０を跨ぐように形成されている。 The electrode 11 is formed so as to straddle the dicing region 10 in the dicing line 2.

一方、ダイシング領域１０に配置されている、電極１１を構成するアルミニウム膜７は、電極１２を構成するアルミニウム膜７よりも薄い。例えば、電極１１を構成するアルミニウム膜７の厚さは、例えば、１μｍ以下である。すなわち、ダイシング領域１０内のアルミニウム膜７の厚さは、電極１２を構成するアルミニウム膜７の厚さより小さい。 On the other hand, the aluminum film 7 constituting the electrode 11 disposed in the dicing region 10 is thinner than the aluminum film 7 constituting the electrode 12. For example, the thickness of the aluminum film 7 constituting the electrode 11 is, for example, 1 μm or less. That is, the thickness of the aluminum film 7 in the dicing region 10 is smaller than the thickness of the aluminum film 7 constituting the electrode 12.

次に、半導体ウエハ１００の製造方法（以下、製造方法Ｎともいう）の一例について説明する。すなわち、電極１１の形成方法の一例について説明する。以下においては、電極１１が形成される領域を、電極形成領域Ｒ１ともいう。また、以下においては、半導体装置２１の電極１２が形成される領域を、電極形成領域Ｒ２ともいう。 Next, an example of a method for manufacturing the semiconductor wafer 100 (hereinafter also referred to as manufacturing method N) will be described. That is, an example of a method for forming the electrode 11 will be described. Hereinafter, the region where the electrode 11 is formed is also referred to as an electrode formation region R1. In the following, a region where the electrode 12 of the semiconductor device 21 is formed is also referred to as an electrode formation region R2.

製造方法Ｎでは、まず、膜形成工程Ｎ１が行われる。図２（ａ）を参照して、膜形成工程Ｎ１では、ウエハ基板１Ｎ上に絶縁膜６が形成される。次に、膜形成工程Ｎ２が行われる。 In the manufacturing method N, first, the film forming step N1 is performed. Referring to FIG. 2A, in the film forming process N1, an insulating film 6 is formed on the wafer substrate 1N. Next, a film forming process N2 is performed.

膜形成工程Ｎ２は、電極形成領域Ｒ１と、電極形成領域Ｒ２とに金属膜（アルミニウム膜７）を形成する工程である。具体的には、膜形成工程Ｎ２では、例えば、スパッタ法により、絶縁膜６上にアルミニウム膜７が形成される。アルミニウム膜７の厚さは、例えば、５μｍである。これにより、同時に、電極形成領域Ｒ１および電極形成領域Ｒ２にアルミニウム膜７が成膜される。 The film forming step N2 is a step of forming a metal film (aluminum film 7) in the electrode forming region R1 and the electrode forming region R2. Specifically, in the film formation step N2, the aluminum film 7 is formed on the insulating film 6 by, for example, sputtering. The thickness of the aluminum film 7 is, for example, 5 μm. Thereby, the aluminum film 7 is simultaneously formed in the electrode formation region R1 and the electrode formation region R2.

以下においては、電極形成領域Ｒ１に形成されたアルミニウム膜７を、アルミニウム膜７ａともいう。また、以下においては、電極形成領域Ｒ２に形成されたアルミニウム膜７を、アルミニウム膜７ｂともいう。 Hereinafter, the aluminum film 7 formed in the electrode formation region R1 is also referred to as an aluminum film 7a. Hereinafter, the aluminum film 7 formed in the electrode formation region R2 is also referred to as an aluminum film 7b.

次に、レジスト形成工程Ｎが行われる。レジスト形成工程Ｎでは、アルミニウム膜７（金属膜）上にレジストパターンＲＧ１を形成する。具体的には、レジスト形成工程Ｎでは、アルミニウム膜７のうち、電極形成領域Ｒ１，Ｒ２の各々に対応する領域上にレジストパターンＲＧ１を形成する。レジストパターンＲＧ１の形成は、例えば、写真製版法により行われる。 Next, a resist formation process N is performed. In the resist formation step N, a resist pattern RG1 is formed on the aluminum film 7 (metal film). Specifically, in the resist formation step N, a resist pattern RG1 is formed on regions of the aluminum film 7 corresponding to the electrode formation regions R1 and R2. The formation of the resist pattern RG1 is performed by, for example, a photolithography method.

以下においては、電極形成領域Ｒ１上に形成されたレジストパターンＲＧ１を、レジストパターンＲＧ１ａともいう。また、以下においては、電極形成領域Ｒ２上に形成されたレジストパターンＲＧ１を、レジストパターンＲＧ１ｂともいう。 Hereinafter, the resist pattern RG1 formed on the electrode formation region R1 is also referred to as a resist pattern RG1a. Hereinafter, the resist pattern RG1 formed on the electrode formation region R2 is also referred to as a resist pattern RG1b.

図５は、電極形成領域Ｒ１に形成されたレジストパターンＲＧ１ａの平面図である。図５に示すように、レジスト形成工程Ｎで形成されるレジストパターンＲＧ１ａは、複数の開口部Ｈ１を有する。各開口部Ｈ１は、ダイシング領域１０内のアルミニウム膜７（導電部）を露出させるための開口部である。開口部Ｈ１の幅は、例えば、数μｍである。なお、各開口部Ｈ１は、ダイシング領域１０を含む電極形成領域Ｒ１の中央部に形成されている。開口部Ｈ１の幅Ｓ１は、例えば、２μｍに設定される。また、隣り合う２つの開口部Ｈ１の間隔は、５μｍ程度に設定される。 FIG. 5 is a plan view of a resist pattern RG1a formed in the electrode formation region R1. As shown in FIG. 5, the resist pattern RG1a formed in the resist forming step N has a plurality of openings H1. Each opening H1 is an opening for exposing the aluminum film 7 (conductive portion) in the dicing region 10. The width of the opening H1 is, for example, several μm. Each opening H1 is formed in the center of the electrode formation region R1 including the dicing region 10. The width S1 of the opening H1 is set to 2 μm, for example. The interval between two adjacent openings H1 is set to about 5 μm.

再び、図２を参照して、次に、エッチング工程Ｎが行われる。エッチング工程Ｎは、アルミニウム膜７ａと、アルミニウム膜７ｂとが形成され、かつ、ダイシング領域１０内のアルミニウム膜７ａの厚さがアルミニウム膜７ｂの厚さより小さくなるように、レジストパターンＲＧ１ａを使用して、膜形成工程Ｎ２で形成されたアルミニウム膜７をエッチングする工程である。また、エッチング工程Ｎは、電極１１を構成するアルミニウム膜７の上部を含む全てが、電極１２を構成するアルミニウム膜７の上部を含む全ての材料と同じ材料で構成されるようにアルミニウム膜７をエッチングする工程でもある。 Referring to FIG. 2 again, next, an etching step N is performed. Etching step N uses resist pattern RG1a so that aluminum film 7a and aluminum film 7b are formed, and the thickness of aluminum film 7a in dicing region 10 is smaller than the thickness of aluminum film 7b. In this step, the aluminum film 7 formed in the film forming step N2 is etched. In addition, the etching step N is performed so that the entire upper portion of the aluminum film 7 constituting the electrode 11 is made of the same material as the entire material including the upper portion of the aluminum film 7 constituting the electrode 12. It is also an etching process.

なお、エッチング工程Ｎでは、ダイシング領域１０内のアルミニウム膜７ａの厚さが、例えば、アルミニウム膜７ｂの厚さの０．１〜０．５倍程度になるようにエッチングが行われる。 In the etching process N, the etching is performed so that the thickness of the aluminum film 7a in the dicing region 10 is, for example, about 0.1 to 0.5 times the thickness of the aluminum film 7b.

具体的には、エッチング工程Ｎでは、図２（ｂ）に示すように、レジストパターンＲＧ１ａを使用して、アルミニウム膜７をエッチングする。アルミニウム膜７のエッチングは、例えば、燐酸を主成分とするエッチング液を用いて行われる。この時、電極形成領域Ｒ２にもレジストパターンＲＧ１ｂが形成されている。しかしながら、電極形成領域Ｒ２に形成されたレジストパターンＲＧ１ｂには開口部がない。そのため、電極形成領域Ｒ２には、例えば、厚さ５μｍのアルミニウム膜７ｂから構成される電極１２が形成される。 Specifically, in the etching process N, as shown in FIG. 2B, the aluminum film 7 is etched using the resist pattern RG1a. Etching of the aluminum film 7 is performed using, for example, an etchant containing phosphoric acid as a main component. At this time, the resist pattern RG1b is also formed in the electrode formation region R2. However, the resist pattern RG1b formed in the electrode formation region R2 has no opening. Therefore, for example, an electrode 12 made of an aluminum film 7b having a thickness of 5 μm is formed in the electrode formation region R2.

一方で、電極形成領域Ｒ１に設けられたレジストパターンＲＧ１ａのうちダイシング領域１０に対応する領域には、複数の開口部Ｈ１が設けられている。これにより、エッチング液を使用したエッチングは等方的に進む。そのため、厚さ５μｍのアルミニウム膜７を、開口部Ｈ１を有するレジストパターンＲＧ１ａを使用してエッチングすると、アルミニウム膜７において、開口部Ｈ１に対応する位置に、開口部Ｈ２が形成される。すなわち、電極１１を構成するアルミニウム膜７ａ（導電部）には、複数の開口部Ｈ２が形成されている。 On the other hand, a plurality of openings H1 are provided in a region corresponding to the dicing region 10 in the resist pattern RG1a provided in the electrode formation region R1. Thereby, the etching using the etching solution proceeds isotropically. Therefore, when the aluminum film 7 having a thickness of 5 μm is etched using the resist pattern RG1a having the opening H1, an opening H2 is formed in the aluminum film 7 at a position corresponding to the opening H1. That is, a plurality of openings H2 are formed in the aluminum film 7a (conductive portion) constituting the electrode 11.

なお、エッチング工程Ｎにより、ダイシング領域１０内のアルミニウム膜７ａの厚さは、１μｍ以下になる。そして、エッチング工程Ｎが終了する。 By the etching process N, the thickness of the aluminum film 7a in the dicing region 10 becomes 1 μm or less. And the etching process N is complete | finished.

次に、レジスト除去工程が行われる。レジスト除去工程では、図２（ｃ）に示すように、レジストパターンＲＧ１を除去する。以上の工程により、電極１１を有する半導体ウエハ１００が製造される。 Next, a resist removal process is performed. In the resist removing step, the resist pattern RG1 is removed as shown in FIG. Through the above steps, the semiconductor wafer 100 having the electrode 11 is manufactured.

以上の製造方法Ｎにより形成された電極１１には、ダイシング領域１０において複数の開口部Ｈ２が設けられる。また、ダイシング領域１０内の電極１１（アルミニウム膜７ａ）の厚さは、１μｍ以下である。 In the electrode 11 formed by the manufacturing method N described above, a plurality of openings H2 are provided in the dicing region 10. The thickness of the electrode 11 (aluminum film 7a) in the dicing region 10 is 1 μm or less.

なお、この製造方法Ｎにおけるエッチング工程Ｎで使用されるレジストパターンＲＧ１ａにおいて、ダイシンング領域１０を含む領域に複数の開口部Ｈ１が設けられるが、ダイシンング領域１０の外側には開口部Ｈ１は設けない。そのため、ダイシンング領域１０の外側には厚いアルミニウム膜７が残る。 In the resist pattern RG1a used in the etching process N in the manufacturing method N, a plurality of openings H1 are provided in a region including the dicing region 10, but the openings H1 are not provided outside the dicing region 10. Therefore, the thick aluminum film 7 remains outside the die-sinking region 10.

しかしながら、図２（ｂ）の状態で、レジストパターンＲＧ１ａを剥がさずに保持するためには、開口部Ｈ１がない領域が必要である。この厚いアルミニウム膜７は、ダイシンング領域１０の外側にあるので、ダイシンングには影響しない。 However, in order to hold the resist pattern RG1a without peeling in the state of FIG. 2B, a region without the opening H1 is necessary. Since this thick aluminum film 7 is outside the die-singing region 10, it does not affect the die-thinning.

なお、図５では開口部Ｈ１がダイシンング領域１０を含む領域に等間隔に配列した例を示したがこの構成に限定されない。例えば、レジストパターンＲＧ１ａに配列される複数の開口部Ｈ１の一部を、開口しないパターンにする構成としてもよい。 5 shows an example in which the openings H1 are arranged in the region including the dicing region 10 at equal intervals, the present invention is not limited to this configuration. For example, a part of the plurality of openings H1 arranged in the resist pattern RG1a may be a pattern that does not open.

この構成の場合、レジスト形成工程Ｎにおいて、ダイシンング領域１０の外側の領域だけでなく、ダイシンング領域１０の中でもアンカー的にレジストパターンＲＧ１ａを保持することができる。これにより、レジストパターンＲＧ１ａは剥がれにくくなり、加工不良を減らすことができる。 In the case of this configuration, in the resist forming step N, the resist pattern RG1a can be held as an anchor not only in the region outside the dicing region 10 but also in the dicing region 10. Thereby, the resist pattern RG1a is hardly peeled off, and processing defects can be reduced.

次に、テスト素子１６について説明する。図３および図４を参照して、テスト素子１６は、Ｐ形不純物層１７と、コンタクトホールＨ３と、配線１９で構成される。 Next, the test element 16 will be described. Referring to FIGS. 3 and 4, test element 16 includes a P-type impurity layer 17, contact hole H 3, and wiring 19.

Ｐ形不純物層１７は、Ｎ形エピ基板に形成されている。Ｐ形不純物層１７の形状は、矩形状である。コンタクトホールＨ３は、電極形成領域Ｒ１の絶縁膜６のうち、Ｐ形不純物層１７の両端部にそれぞれ対応する２つの領域に設けられた開口部である。 The P-type impurity layer 17 is formed on the N-type epi substrate. The shape of the P-type impurity layer 17 is rectangular. The contact hole H3 is an opening provided in two regions respectively corresponding to both ends of the P-type impurity layer 17 in the insulating film 6 in the electrode formation region R1.

配線１９は、電気的特性の測定のために使用される配線である。配線１９は、ダイシングライン２のうち、ダイシング領域１０以外の領域に形成されている。 The wiring 19 is a wiring used for measuring electrical characteristics. The wiring 19 is formed in a region other than the dicing region 10 in the dicing line 2.

また、配線１９は、電極１１を構成する材料（アルミニウム）と同じ材料で構成される。具体的には、配線１９は、アルミニウム膜７で構成されている。配線１９は、コンタクトホールＨ３を介して、Ｐ形不純物層１７と電気的に接続されている。図３に示すように、一方の配線１９は、電極１１ａと電気的に接続されている。他方の配線１９は、電極１１ｂと電気的に接続されている。すなわち、テスト素子１６には、電極１１が電気的に接続されている。 The wiring 19 is made of the same material as the material (aluminum) constituting the electrode 11. Specifically, the wiring 19 is composed of the aluminum film 7. The wiring 19 is electrically connected to the P-type impurity layer 17 through the contact hole H3. As shown in FIG. 3, one wiring 19 is electrically connected to the electrode 11a. The other wiring 19 is electrically connected to the electrode 11b. That is, the electrode 11 is electrically connected to the test element 16.

以上の構成により、電極１１ａと、電極１１ｂとの間の抵抗（電気的特性）を測定することにより、Ｐ形不純物層１７の抵抗を測定することができる。当該抵抗の測定は、例えば、プローブを、切断前の半導体ウエハ１００の電極１１ａ，１１ｂに電気的にコンタクトさせることにより、行われる。 With the above configuration, the resistance of the P-type impurity layer 17 can be measured by measuring the resistance (electrical characteristic) between the electrode 11a and the electrode 11b. The measurement of the resistance is performed, for example, by bringing the probe into electrical contact with the electrodes 11a and 11b of the semiconductor wafer 100 before cutting.

電極１１のうちのダイシンング領域１０には、アルミニウム膜がない複数の開口部Ｈ２が形成されている。しかしながら、測定時のプローブの針先のサイズは１０μｍ以上なので、開口部Ｈ２の径を１０μｍ以下にすれば、問題なく、プローブを電極１１ａ，１１ｂにコンタクトできる。 A plurality of openings H2 having no aluminum film are formed in the dicing region 10 of the electrode 11. However, since the probe tip size at the time of measurement is 10 μm or more, if the diameter of the opening H2 is 10 μm or less, the probe can be contacted to the electrodes 11a and 11b without any problem.

以上説明したように、本実施の形態によれば、半導体ウエハ１００には、隣り合う２つの半導体装置２１を分離するダイシングライン２が設けられている。ダイシングライン２内には、ダイシング領域１０が設けられている。テスト素子１６には、第１導電部としてのアルミニウム膜７ａで構成されている電極１１が電気的に接続されている。電極１１は、ダイシングライン２内においてダイシング領域１０を跨ぐように形成されている。ダイシング領域１０内のアルミニウム膜７ａの厚さは、半導体装置２１に含まれるアルミニウム膜７ｂの厚さより小さい。 As described above, according to the present embodiment, the semiconductor wafer 100 is provided with the dicing line 2 that separates two adjacent semiconductor devices 21. A dicing area 10 is provided in the dicing line 2. The test element 16 is electrically connected to an electrode 11 made of an aluminum film 7a as a first conductive portion. The electrode 11 is formed so as to straddle the dicing region 10 in the dicing line 2. The thickness of the aluminum film 7 a in the dicing region 10 is smaller than the thickness of the aluminum film 7 b included in the semiconductor device 21.

これにより、従来のように、電極１１をダイシングラインの片側に寄せて配置する必要がない。したがって、ダイシングラインの幅を広げることなく、切断の容易度を高めた半導体ウエハを実現することができる。 This eliminates the need to place the electrode 11 close to one side of the dicing line as in the prior art. Therefore, it is possible to realize a semiconductor wafer with an increased degree of ease of cutting without increasing the width of the dicing line.

また、テスト素子１６の配線１９は厚いアルミニウム膜で形成されている。しかしながら、本実施の形態によれば、配線１９を、ダイシンング領域１０よりも外側に配置することによりダンシングへの影響を無くすことができる。 Further, the wiring 19 of the test element 16 is formed of a thick aluminum film. However, according to the present embodiment, it is possible to eliminate the influence on the dancing by arranging the wiring 19 outside the dicing region 10.

また、製造方法Ｎのエッチング工程Ｎでは、電極１１を構成するアルミニウム膜７を、ダイシンング領域１０に複数の開口部Ｈ１が設けられたレジストパターンＲＧ１ａをマスクとして、等方性エッチング加工する。これにより、ダイシンング領域１０内のアルミニウム膜７の厚さを１μｍ以下に削減している。 Further, in the etching process N of the manufacturing method N, the aluminum film 7 constituting the electrode 11 is isotropically etched using the resist pattern RG1a having a plurality of openings H1 in the dicing region 10 as a mask. As a result, the thickness of the aluminum film 7 in the die-sinking region 10 is reduced to 1 μm or less.

言い換えれば、エッチング工程Ｎでは、ダイシング領域１０のレジストパターンＲＧ１ａに設けられた複数の開口部Ｈ１により、開口部Ｈ１の周辺のアルミニウム膜７ａの膜厚が減少する。その結果、ダイシング領域１０内の金属膜の厚さを薄くすることができる。 In other words, in the etching process N, the thickness of the aluminum film 7a around the opening H1 is reduced by the plurality of openings H1 provided in the resist pattern RG1a in the dicing region 10. As a result, the thickness of the metal film in the dicing region 10 can be reduced.

また、本実施の形態によれば、半導体ウエハ１００をブレードダイシングする場合、ダイシングのブレードが切削する、ＴＥＧ領域３の電極１１のうち、ダイシンング領域１０のアルミニウム膜７ａの厚さは１μｍ以下である。そのため、ブレードダイシングにおいて、ブレードの目詰まりの発生が抑えられる。したがって、クラック、チッピング等が起こりにくくなる。その結果、半導体装置２１の歩留りおよび信頼性が向上する効果がある。 In addition, according to the present embodiment, when the semiconductor wafer 100 is blade-diced, the thickness of the aluminum film 7a in the dicing region 10 of the electrode 11 in the TEG region 3 cut by the dicing blade is 1 μm or less. . Therefore, occurrence of blade clogging is suppressed in blade dicing. Therefore, cracks, chipping and the like are less likely to occur. As a result, the yield and reliability of the semiconductor device 21 are improved.

また、本実施の形態によれば、半導体ウエハ１００をレーザーダイシングする場合においても、電極１１のうち、レーザーが照射される、ダイシンング領域１０内のアルミニウム膜７ａの厚さは１μｍ以下である。そのため、電極１１がない領域との切削量の差が少なくなり、クラック、チッピング等が起こりにくくなる。これにより、半導体装置２１の歩留りおよび信頼性が向上する効果がある。 Further, according to the present embodiment, even when laser dicing the semiconductor wafer 100, the thickness of the aluminum film 7a in the dicing region 10 to which the laser is irradiated is 1 μm or less. Therefore, the difference in the amount of cutting from the region without the electrode 11 is reduced, and cracks, chipping, and the like are less likely to occur. Thereby, the yield and reliability of the semiconductor device 21 are improved.

なお、従来において、レーザーダイシングにおいては、ダイシングライン上のパターンを切断するように条件を調整すると、パターンが無い場所に照射されるレーザー光の強度が強すぎる。これにより、電気特性不良の原因となったり、加工深さが変わる。そのため、クラック、チッピング等が発生しやすくなる。 Conventionally, in laser dicing, if the conditions are adjusted so as to cut the pattern on the dicing line, the intensity of the laser beam irradiated to a place where there is no pattern is too strong. Thereby, it becomes a cause of an electrical property defect and a processing depth changes. Therefore, cracks, chipping and the like are likely to occur.

一方、本実施の形態では、上記のように構成されるので、従来の上記問題を解決することができる。 On the other hand, since the present embodiment is configured as described above, the above-described conventional problems can be solved.

＜実施の形態２＞
実施の形態１では、ＴＥＧ領域３の電極１１を構成する厚いアルミニウム膜を、レジストパターンＲＧ１ａをマスクとして等方性エッチング加工する。なお、レジストパターンＲＧ１ａのうちのダイシンング領域１０は、複数の開口部Ｈ１を有する。これにより、開口部Ｈ１近傍のアルミニウム膜７ａのエッチング量が多くなり、ダイシンング領域１０内のアルミニウム膜７ａの厚さを１μｍ以下にすることができる。 <Embodiment 2>
In the first embodiment, the thick aluminum film constituting the electrode 11 in the TEG region 3 is isotropically etched using the resist pattern RG1a as a mask. Note that the dicing region 10 in the resist pattern RG1a has a plurality of openings H1. Thereby, the etching amount of the aluminum film 7a in the vicinity of the opening H1 is increased, and the thickness of the aluminum film 7a in the dicing region 10 can be reduced to 1 μm or less.

本実施の形態では、前述の製造方法Ｎのエッチング工程Ｎにおいて、アルミニウム膜に対し異方性エッチング加工を行う場合について説明する。異方性エッチング加工は、プラズマを用いたエッチング加工装置を用いて行われる。 In the present embodiment, a case where an anisotropic etching process is performed on an aluminum film in the etching process N of the manufacturing method N described above will be described. The anisotropic etching process is performed using an etching apparatus using plasma.

図６は、異方性エッチング加工がおこなわれた場合の半導体ウエハ１００の概略断面図を示す図である。なお、図６が示す構成の位置は、図２（ｃ）が示す構成の位置と同じである。すなわち、図６は、図１のＡ１−Ａ２線に沿った半導体ウエハ１００の一部の断面図である。 FIG. 6 is a diagram showing a schematic cross-sectional view of the semiconductor wafer 100 when anisotropic etching is performed. Note that the position of the configuration shown in FIG. 6 is the same as the position of the configuration shown in FIG. That is, FIG. 6 is a partial cross-sectional view of the semiconductor wafer 100 taken along the line A1-A2 of FIG.

図６に示されるように、異方性エッチング加工により、アルミニウム膜７ａに形成される開口部Ｈ２の形状は、直線状（垂直状）である。 As shown in FIG. 6, the shape of the opening H2 formed in the aluminum film 7a by anisotropic etching is linear (vertical).

実施の形態１の等方性エッチング加工の場合は、レジストパターンＲＧ１ａにおける開口部Ｈ１の幅と間隔を調整する。これにより、開口部Ｈ１下のアルミニウム膜７ａの厚さを薄くすることが可能である。しかしながら、異方性エッチングの場合は、等方性エッチング加工のように、アルミニウム膜７ａの厚さを薄くすることができない。 In the case of the isotropic etching process of the first embodiment, the width and interval of the opening H1 in the resist pattern RG1a are adjusted. Thereby, the thickness of the aluminum film 7a under the opening H1 can be reduced. However, in the case of anisotropic etching, the thickness of the aluminum film 7a cannot be reduced as in the isotropic etching process.

しかしながら、異方性エッチング加工は微細な加工が可能である。例えば、開口幅８μｍ、開口部の間隔が２μｍという条件で、複数の開口部Ｈ１（開口配列）を形成するとする。この場合、１０μｍ平方の領域に８μｍ平方の開口が存在することになる。そのため、開口配列下のアルミニウム膜７ａの体積は、開口部Ｈ１がない場合と比較して、（１００−６４）／１００の式より３６％になる。 However, the anisotropic etching process can be finely processed. For example, it is assumed that a plurality of openings H1 (opening arrangement) are formed under the condition that the opening width is 8 μm and the interval between the openings is 2 μm. In this case, an opening of 8 μm square exists in a 10 μm square region. Therefore, the volume of the aluminum film 7a under the opening arrangement is 36% from the expression (100−64) / 100, compared with the case where there is no opening H1.

なお、この場合の、アルミニウム膜７ａで構成される電極１１の平面図は、図３と同様である。 In this case, the plan view of the electrode 11 composed of the aluminum film 7a is the same as FIG.

以上のように、本実施の形態では、製造方法Ｎのエッチング工程Ｎにおいて、異方性エッチング加工を行うことにより、ダイシング領域１０内のアルミニウム膜７ａの体積、つまり、ダイシングで切削するアルミニウム膜の総量を削減することができる。 As described above, in the present embodiment, by performing anisotropic etching in the etching process N of the manufacturing method N, the volume of the aluminum film 7a in the dicing region 10, that is, the aluminum film to be cut by dicing is The total amount can be reduced.

なお、本実施の形態では、実施の形態１と同じ構成を有する。例えば、ダイシングライン２に配置されているテスト素子１６の配線１９は、ダイシンング領域１０の外側に配置されている。 Note that the present embodiment has the same configuration as that of the first embodiment. For example, the wiring 19 of the test element 16 disposed on the dicing line 2 is disposed outside the dicing area 10.

また、製造方法Ｎのエッチング工程Ｎでは、電極１１を構成するアルミニウム膜７を、ダイシンング領域１０に複数の開口部Ｈ１があるレジストパターンＲＧ１ａをマスクとして、異方性エッチング加工する。これにより、ダイシンング領域１０内のアルミニウム膜７ａに開口部Ｈ２が形成される。 In the etching process N of the manufacturing method N, the aluminum film 7 constituting the electrode 11 is anisotropically etched using a resist pattern RG1a having a plurality of openings H1 in the dicing region 10 as a mask. As a result, an opening H2 is formed in the aluminum film 7a in the dicing region 10.

また、本実施の形態において、半導体ウエハ１００をブレードダイシングする場合、ＴＥＧ領域３の電極１１を構成する、ダイシンング領域１０内のアルミニウム膜７ａは、開口部Ｈ２の分だけ、ダイシングのブレードにより切削されるアルミニウム膜７ａの総量が削減される。そのため、ブレードダイシングにおいて、ブレードの目詰まりの発生が抑えられる。したがって、クラック、チッピング等が起こりにくくなる。その結果、半導体装置２１の歩留りおよび信頼性が向上する効果がある。 In the present embodiment, when the semiconductor wafer 100 is subjected to blade dicing, the aluminum film 7a in the dicing region 10 constituting the electrode 11 in the TEG region 3 is cut by the dicing blade by an amount corresponding to the opening H2. The total amount of the aluminum film 7a is reduced. Therefore, occurrence of blade clogging is suppressed in blade dicing. Therefore, cracks, chipping and the like are less likely to occur. As a result, the yield and reliability of the semiconductor device 21 are improved.

また、本実施の形態において、半導体ウエハ１００をレーザーダイシングする場合においても、電極１１のうち、レーザーが照射される、ダイシンング領域１０内のアルミニウム膜７ａには、開口部Ｈ２が形成されている。そのため、電極１１がない領域との切削量の差が少なくなり、クラック、チッピング等が起こりにくくなる。これにより、半導体装置２１の歩留りおよび信頼性が向上する効果がある。 In the present embodiment, when the semiconductor wafer 100 is subjected to laser dicing, an opening H2 is formed in the aluminum film 7a in the dicing region 10 to which the laser is irradiated, of the electrode 11. Therefore, the difference in the amount of cutting from the region without the electrode 11 is reduced, and cracks, chipping, and the like are less likely to occur. Thereby, the yield and reliability of the semiconductor device 21 are improved.

＜実施の形態３＞
実施の形態１，２では、ＴＥＧ領域３の電極１１と、各半導体装置２１内の電極１２が、同じアルミニウム膜で形成される構成としたがこれに限定されず、別の金属膜であってもよい。 <Embodiment 3>
In the first and second embodiments, the electrode 11 in the TEG region 3 and the electrode 12 in each semiconductor device 21 are formed of the same aluminum film. However, the present invention is not limited to this. Also good.

本実施の形態では、電極１１と、電極１２とが異なる金属膜で形成される構成について説明する。例えば、各半導体装置２１内の電極１２は、厚さ５μｍのアルミニウム膜を用いて形成し、ＴＥＧ領域３の電極１１は、厚さ１μｍ以下のアルミニウム膜またはＴｉ膜などの別の層の金属膜を用いて形成する。 In this embodiment, a structure in which the electrode 11 and the electrode 12 are formed using different metal films will be described. For example, the electrode 12 in each semiconductor device 21 is formed using an aluminum film having a thickness of 5 μm, and the electrode 11 in the TEG region 3 is a metal film of another layer such as an aluminum film or a Ti film having a thickness of 1 μm or less. It forms using.

この場合、製造方法において、当該別の層の金属膜を形成するプロセスを追加する必要がある。そのため、製造方法の工程が増加してコストアップとなる。しかしながら、半導体装置２１の電極１２が２層構造である場合は工程の増加はない。 In this case, it is necessary to add a process for forming the metal film of the other layer in the manufacturing method. For this reason, the number of steps of the manufacturing method increases and the cost increases. However, when the electrode 12 of the semiconductor device 21 has a two-layer structure, the number of processes does not increase.

当該２層構造は、例えば、厚さ５μｍのアルミニウム膜の下に、バリアメタルとして厚さ数十ｎｍのＴｉ（チタン）、ＴｉＮ等を形成する構造である。また、２層構造は、例えば、厚さ１μｍ以下の２層目のアルミニウム膜を半導体装置２１内の配線、抵抗体として使用する構造である。これらの構造では、ＴＥＧ領域３の電極１１は、半導体装置２１内の電極１２とは別の層の薄い金属膜で形成することができる。 The two-layer structure is, for example, a structure in which Ti (titanium), TiN or the like having a thickness of several tens of nm is formed as a barrier metal under an aluminum film having a thickness of 5 μm. The two-layer structure is a structure in which, for example, a second-layer aluminum film having a thickness of 1 μm or less is used as a wiring and a resistor in the semiconductor device 21. In these structures, the electrode 11 in the TEG region 3 can be formed of a thin metal film that is a different layer from the electrode 12 in the semiconductor device 21.

次に、本実施の形態における半導体ウエハ１００の製造方法（以下、製造方法Ａ１ともいう）を説明する。図７は、本発明の実施の形態３に係る、半導体ウエハ１００の製造方法を説明するための断面図である。なお、図７が示す構成の位置は、図２（ｃ）が示す構成の位置と同じである。 Next, a method for manufacturing the semiconductor wafer 100 in the present embodiment (hereinafter also referred to as manufacturing method A1) will be described. FIG. 7 is a cross-sectional view for explaining the method for manufacturing the semiconductor wafer 100 according to the third embodiment of the present invention. Note that the position of the configuration shown in FIG. 7 is the same as the position of the configuration shown in FIG.

製造方法Ａ１では、まず、実施の形態１と同様に、膜形成工程Ｎ１が行われる。これにより、ウエハ基板１Ｎ上に絶縁膜６が形成される。次に、膜形成工程Ａ１が行われる。膜形成工程Ａ１では、図７（ａ）に示すように、絶縁膜６上に金属膜９を形成する。金属膜９は、導電性を有する導電部である。また、金属膜９は、Ｔｉで構成されるＴｉ層である。金属膜９の厚さは、例えば１０ｎｍである。これにより、各半導体装置２１内の電極形成領域Ｒ２に、バリアメタル層として金属膜９が形成される。 In the manufacturing method A1, first, the film forming step N1 is performed as in the first embodiment. Thereby, the insulating film 6 is formed on the wafer substrate 1N. Next, film formation process A1 is performed. In the film formation step A1, a metal film 9 is formed on the insulating film 6 as shown in FIG. The metal film 9 is a conductive part having conductivity. The metal film 9 is a Ti layer made of Ti. The thickness of the metal film 9 is, for example, 10 nm. Thereby, the metal film 9 is formed as a barrier metal layer in the electrode formation region R2 in each semiconductor device 21.

次に、実施の形態１と同様に、膜形成工程Ｎ２が行われる。膜形成工程Ｎ２により、図７（ｂ）に示すように、金属膜９上と、絶縁膜６のうち金属膜９が形成されてない領域上とにアルミニウム膜７が形成される。アルミニウム膜７の厚さは、例えば、５μｍである。 Next, as in the first embodiment, a film forming process N2 is performed. By the film formation step N2, as shown in FIG. 7B, the aluminum film 7 is formed on the metal film 9 and on the region of the insulating film 6 where the metal film 9 is not formed. The thickness of the aluminum film 7 is, for example, 5 μm.

次に、レジスト形成工程Ａが行われる。レジスト形成工程Ａでは、電極形成領域Ｒ２内のアルミニウム膜７上のみにレジストパターンＲＧ１を形成し、電極形成領域Ｒ１のアルミニウム膜７上にはレジストパターンＲＧ１を形成しない。 Next, resist formation process A is performed. In the resist formation step A, the resist pattern RG1 is formed only on the aluminum film 7 in the electrode formation region R2, and the resist pattern RG1 is not formed on the aluminum film 7 in the electrode formation region R1.

次に、エッチング工程Ａが行われる。エッチング工程Ａでは、燐酸を主成分とするアルミニウムエッチング液でアルミニウム膜７をエッチングする。これにより、図７（ｃ）に示すように、電極形成領域Ｒ１内のアルミニウム膜７は、アルミニウムエッチング液により、全て除去される。なお、Ｔｉは燐酸ではエッチングされないので、電極形成領域Ｒ２には、薄い金属膜９（電極層）が残ることになる。金属膜９の厚さは、例えば、１０ｎｍである。 Next, the etching process A is performed. In the etching step A, the aluminum film 7 is etched with an aluminum etchant containing phosphoric acid as a main component. Thereby, as shown in FIG. 7C, the aluminum film 7 in the electrode formation region R1 is completely removed by the aluminum etching solution. Since Ti is not etched with phosphoric acid, a thin metal film 9 (electrode layer) remains in the electrode formation region R2. The thickness of the metal film 9 is, for example, 10 nm.

なお、エッチング工程Ａにより、アルミニウム膜７と、金属膜９とから構成される電極１２が形成される。電極１２において、金属膜９は、アルミニウム膜７上に形成される。以上の工程により、半導体ウエハ１００が製造される。 Note that an electrode 12 composed of the aluminum film 7 and the metal film 9 is formed by the etching step A. In the electrode 12, the metal film 9 is formed on the aluminum film 7. The semiconductor wafer 100 is manufactured through the above steps.

以上説明したように、本実施の形態では、電極１１と電極１２とが異なる構成を有する。また、ダイシングライン２に配置されている、ＴＥＧ領域３の電極１１の金属膜は、薄い金属膜９で形成されている。そのため、半導体ウエハ１００をブレードダイシングする場合、ブレードの目詰まりの発生が抑えられる。したがって、クラック、チッピング等が起こりにくくなる。その結果、半導体装置２１の歩留りおよび信頼性が向上する効果がある。 As described above, in the present embodiment, the electrode 11 and the electrode 12 have different configurations. Further, the metal film of the electrode 11 in the TEG region 3 disposed in the dicing line 2 is formed of a thin metal film 9. Therefore, when blade dicing the semiconductor wafer 100, occurrence of blade clogging can be suppressed. Therefore, cracks, chipping and the like are less likely to occur. As a result, the yield and reliability of the semiconductor device 21 are improved.

また、本実施の形態において、半導体ウエハ１００をレーザーダイシングする場合においても、電極１１を構成する、ダイシンング領域１０内の金属膜９の厚さは、１０ｎｍであり、非常に薄い。そのため、電極１１がない領域との切削量の差が少なくなり、クラック、チッピング等が起こりにくくなる。これにより、半導体装置２１の歩留りおよび信頼性が向上する効果がある。 In the present embodiment, even when laser dicing the semiconductor wafer 100, the thickness of the metal film 9 in the dicing region 10 constituting the electrode 11 is 10 nm, which is very thin. Therefore, the difference in the amount of cutting from the region without the electrode 11 is reduced, and cracks, chipping, and the like are less likely to occur. Thereby, the yield and reliability of the semiconductor device 21 are improved.

また、金属膜９はダイシングに影響しない厚さで、実施の形態１よりも均一に形成できるので、半導体装置２１の信頼性が向上する。 In addition, since the metal film 9 has a thickness that does not affect dicing and can be formed more uniformly than in the first embodiment, the reliability of the semiconductor device 21 is improved.

また、半導体装置２１の電極１２が２層構造である場合、ダイシンング領域１０内の金属膜９を、当該２層構造で使用される薄い金属膜９と同時に形成する。これにより、製造方法Ａ１において工程を増加させることなく、再現性よく電極を作製することができる効果がある。 When the electrode 12 of the semiconductor device 21 has a two-layer structure, the metal film 9 in the dicing region 10 is formed simultaneously with the thin metal film 9 used in the two-layer structure. Thereby, there is an effect that an electrode can be manufactured with high reproducibility without increasing the number of steps in the manufacturing method A1.

なお、図７では、電極１１は、厚いアルミニウム膜７を含まない構成としたがこれに限定されない。厚いアルミニウム膜７は、少なくともダイシング領域１０を含む領域で除去する構成（以下、変形構成Ｋ１という）としてもよい。 In FIG. 7, the electrode 11 does not include the thick aluminum film 7, but is not limited thereto. The thick aluminum film 7 may be removed at least in a region including the dicing region 10 (hereinafter referred to as a modified configuration K1).

図８は、本発明の実施の形態３の変形構成Ｋ１に係る半導体ウエハ１００の断面図である。なお、図８が示す構成の位置は、図２（ｃ）が示す構成の位置と同じである。 FIG. 8 is a cross-sectional view of the semiconductor wafer 100 according to the modified configuration K1 of the third embodiment of the present invention. Note that the position of the configuration shown in FIG. 8 is the same as the position of the configuration shown in FIG.

図８を参照して、電極１２を構成する金属膜（導電部）は、２層構造を有する。具体的には、電極１２を構成する金属膜（導電部）は、上部金属膜としてのアルミニウム膜７ｂと、下部金属膜としての金属膜９とで構成されている。電極１２に含まれる金属膜９は、アルミニウム膜７ｂの下に形成される。また、電極１２に含まれる金属膜９の厚さは、アルミニウム膜７ｂの厚さより小さい。 Referring to FIG. 8, the metal film (conductive portion) constituting electrode 12 has a two-layer structure. Specifically, the metal film (conductive portion) constituting the electrode 12 is composed of an aluminum film 7b as an upper metal film and a metal film 9 as a lower metal film. The metal film 9 included in the electrode 12 is formed under the aluminum film 7b. Further, the thickness of the metal film 9 included in the electrode 12 is smaller than the thickness of the aluminum film 7b.

また、変形構成Ｋ１では、電極１１のうち、ダイシンング領域１０以外の領域は、アルミニウム膜７ａと、金属膜９とで構成される２層構造を有する。すなわち、電極１１を構成する２層構造の金属膜（導電部）の上部は、電極１２を構成する２層構造の金属膜（導電部）の上部の材料と同じ材料で構成されている。また、電極１１を構成する、ダイシング領域１０内の金属膜（導電部）は、金属膜９で構成されている。 Further, in the modified configuration K <b> 1, a region other than the dicing region 10 in the electrode 11 has a two-layer structure including the aluminum film 7 a and the metal film 9. That is, the upper part of the two-layered metal film (conductive part) constituting the electrode 11 is made of the same material as the upper part of the two-layered metal film (conductive part) constituting the electrode 12. The metal film (conductive portion) in the dicing region 10 that constitutes the electrode 11 is composed of the metal film 9.

また、ダイシングライン２のうち、ダイシンング領域１０の外側の領域には、実施の形態１の図２と同様に、厚いアルミニウム膜７ａが存在する。これらの厚いアルミニウム膜７ａは、実施の形態１の図３で説明したテスト素子１６の配線１９と電気的に接続される。これにより配線抵抗を下げる効果がある。 Further, in the dicing line 2, a thick aluminum film 7 a is present in a region outside the dicing region 10 as in FIG. 2 of the first embodiment. These thick aluminum films 7a are electrically connected to the wiring 19 of the test element 16 described with reference to FIG. This has the effect of reducing the wiring resistance.

なお、電極１１の両端部を構成する厚いアルミニウム膜７ａと、配線１９とは、ダイシンング領域１０の外側に配置される。そのため、当該厚いアルミニウム膜７ａと、配線１９とは、ダイシンングには影響しない。 Note that the thick aluminum film 7 a constituting both ends of the electrode 11 and the wiring 19 are arranged outside the die-sinking region 10. Therefore, the thick aluminum film 7a and the wiring 19 do not affect dicing.

＜実施の形態４＞
実施の形態３では半導体装置２１の電極１２が２層構造を有する構成とし、２層構造の上部層は、厚い金属膜を使用する構成としたがこれに限定されない。 <Embodiment 4>
In the third embodiment, the electrode 12 of the semiconductor device 21 is configured to have a two-layer structure, and the upper layer of the two-layer structure is configured to use a thick metal film, but the present invention is not limited to this.

本実施の形態では、電極１２の２層構造の上部層を薄い金属膜で形成し、電極１１が１層構造で形成される構成について説明する。例えば、各半導体装置２１内の電極１２は、薄い金属膜と厚さ５μｍのアルミニウム膜とを用いて形成し、ＴＥＧ領域３の電極１１は、厚さ１μｍ以下のアルミニウム膜またはＴｉ膜などの別の層の金属膜を用いて形成する。 In the present embodiment, a structure in which the upper layer of the two-layer structure of the electrode 12 is formed with a thin metal film and the electrode 11 is formed with a one-layer structure will be described. For example, the electrode 12 in each semiconductor device 21 is formed by using a thin metal film and an aluminum film having a thickness of 5 μm, and the electrode 11 in the TEG region 3 is an aluminum film or a Ti film having a thickness of 1 μm or less. These layers are used to form a metal film.

具体的には、電極１２の２層構造の上部層は、薄い金属膜で形成し、電極１２の２層構造の下部層は、厚い金属膜で形成する。また、電極１１は、当該薄い金属膜で形成する。 Specifically, the upper layer of the two-layer structure of the electrode 12 is formed of a thin metal film, and the lower layer of the two-layer structure of the electrode 12 is formed of a thick metal film. The electrode 11 is formed of the thin metal film.

次に、本実施の形態における半導体ウエハ１００の製造方法（以下、製造方法Ａ２ともいう）を説明する。図９は、本発明の実施の形態４に係る、半導体ウエハ１００の製造方法を説明するための断面図である。なお、図９が示す構成の位置は、図２（ｃ）が示す構成の位置と同じである。 Next, a method for manufacturing the semiconductor wafer 100 in the present embodiment (hereinafter also referred to as manufacturing method A2) will be described. FIG. 9 is a cross-sectional view for explaining the method for manufacturing the semiconductor wafer 100 according to the fourth embodiment of the present invention. Note that the position of the configuration illustrated in FIG. 9 is the same as the position of the configuration illustrated in FIG.

製造方法Ａ２では、まず、実施の形態１と同様に、膜形成工程Ｎ１が行われる。これにより、ウエハ基板１Ｎ上に絶縁膜６が形成される。次に、実施の形態１と同様に、膜形成工程Ｎ２が行われる。これにより、絶縁膜６上にアルミニウム膜７が形成される。 In the manufacturing method A2, first, the film forming step N1 is performed as in the first embodiment. Thereby, the insulating film 6 is formed on the wafer substrate 1N. Next, as in the first embodiment, a film forming process N2 is performed. Thereby, an aluminum film 7 is formed on the insulating film 6.

次に、実施の形態３と同様に、レジスト形成工程Ａおよびエッチング工程Ａが行われる。これにより、図９（ａ）に示すように、電極形成領域Ｒ２には、レジストパターンＲＧ１により、厚さ５μｍのアルミニウム膜７が形成される。なお、電極形成領域Ｒ１の絶縁膜６上にはアルミニウム膜７は形成されない。そして、レジストパターンＲＧ１は除去される。 Next, similarly to the third embodiment, a resist formation step A and an etching step A are performed. As a result, as shown in FIG. 9A, an aluminum film 7 having a thickness of 5 μm is formed in the electrode formation region R2 by the resist pattern RG1. Note that the aluminum film 7 is not formed on the insulating film 6 in the electrode formation region R1. Then, resist pattern RG1 is removed.

次に、膜形成工程Ａ２が行われる。膜形成工程Ａ２では、絶縁膜６およびアルミニウム膜７上に、薄い金属膜１３を形成する。金属膜１３は、導電性を有する導電部である。金属膜１３は、例えば、アルミニウム膜である。金属膜１３の厚さは、例えば、１μｍである。そして、図９（ｂ）に示すように、電極形成領域Ｒ１および電極形成領域Ｒ２のみに設けたレジストパターンＲＧ２を形成する。次に、当該レジストパターンＲＧ２を使用して、金属膜１３をエッチングする。これにより、図９（ｂ）に示す金属膜１３が形成される。 Next, film formation process A2 is performed. In the film forming step A2, a thin metal film 13 is formed on the insulating film 6 and the aluminum film 7. The metal film 13 is a conductive part having conductivity. The metal film 13 is, for example, an aluminum film. The thickness of the metal film 13 is 1 μm, for example. Then, as shown in FIG. 9B, a resist pattern RG2 provided only in the electrode formation region R1 and the electrode formation region R2 is formed. Next, the metal film 13 is etched using the resist pattern RG2. Thereby, the metal film 13 shown in FIG. 9B is formed.

次に、レジストパターンＲＧ２が除去される。これにより、図９（ｃ）に示すように、ＴＥＧ領域３の電極１１は、厚さ１μｍの薄い金属膜１３（アルミニウム膜）で構成される。以上の工程により、半導体ウエハ１００が製造される。 Next, the resist pattern RG2 is removed. As a result, as shown in FIG. 9C, the electrode 11 in the TEG region 3 is composed of a thin metal film 13 (aluminum film) having a thickness of 1 μm. The semiconductor wafer 100 is manufactured through the above steps.

なお、本実施の形態に係る半導体ウエハ１００において、電極１１を構成する金属膜１３（導電部）の上部は、電極１２を構成する２層構造の金属膜（導電部）の上部（金属膜１３）の材料と同じ材料で構成されている。 In the semiconductor wafer 100 according to the present embodiment, the upper part of the metal film 13 (conductive part) constituting the electrode 11 is the upper part of the metal film (conductive part) having a two-layer structure constituting the electrode 12 (metal film 13). ) Is the same material.

以上、本実施の形態によれば、半導体装置２１内の電極１２が、厚い金属膜の上に薄い金属膜を設けた２層構造を有する構成であっても、製造方法Ａ２を、工程を増加させることなく、実現することができる。 As described above, according to the present embodiment, even if the electrode 12 in the semiconductor device 21 has a two-layer structure in which a thin metal film is provided on a thick metal film, the manufacturing method A2 is increased in number of steps. It can be realized without doing.

また、電極１１を構成する、ダイシンング領域１０内の金属膜１３の厚さは、１μｍ以下であり、非常に薄い。そのため、半導体ウエハ１００をブレードダイシングする場合、ブレードの目詰まりの発生が抑えられる。したがって、クラック、チッピング等が起こりにくくなる。その結果、半導体装置２１の歩留りおよび信頼性が向上する効果がある。 Further, the thickness of the metal film 13 in the die-sinking region 10 constituting the electrode 11 is 1 μm or less and is very thin. Therefore, when blade dicing the semiconductor wafer 100, occurrence of blade clogging can be suppressed. Therefore, cracks, chipping and the like are less likely to occur. As a result, the yield and reliability of the semiconductor device 21 are improved.

また、本実施の形態において、半導体ウエハ１００をレーザーダイシングする場合においても、電極１１を構成する、ダイシンング領域１０内の金属膜１３の厚さは、１μｍ以下であり、非常に薄い。そのため、電極１１がない領域との切削量の差が少なくなり、クラック、チッピング等が起こりにくくなる。これにより、半導体装置２１の歩留りおよび信頼性が向上する効果がある。 In the present embodiment, even when laser dicing of the semiconductor wafer 100 is performed, the thickness of the metal film 13 in the dicing region 10 constituting the electrode 11 is 1 μm or less and is very thin. Therefore, the difference in the amount of cutting from the region without the electrode 11 is reduced, and cracks, chipping, and the like are less likely to occur. Thereby, the yield and reliability of the semiconductor device 21 are improved.

また、薄い金属膜１３はダイシングに影響しない厚さで、実施の形態１よりも均一に形成できるので、半導体装置２１の信頼性が向上する。また、半導体装置２１の電極１２が２層構造である場合、ダイシンング領域１０内の金属膜１３を、当該２層構造で使用される薄い金属膜１３と同時に形成する。これにより、製造方法Ａ２において工程を増加させることなく、再現性よく電極を作製することができる効果がある。 Further, since the thin metal film 13 has a thickness that does not affect dicing and can be formed more uniformly than in the first embodiment, the reliability of the semiconductor device 21 is improved. When the electrode 12 of the semiconductor device 21 has a two-layer structure, the metal film 13 in the dicing region 10 is formed simultaneously with the thin metal film 13 used in the two-layer structure. Thereby, there is an effect that an electrode can be manufactured with high reproducibility without increasing the number of steps in the manufacturing method A2.

なお、図９では、電極１１は、厚いアルミニウム膜７を含まない構成としたがこれに限定されない。厚いアルミニウム膜７は、少なくともダイシング領域１０を含む領域で除去する構成（以下、変形構成Ｋ２という）としてもよい。 In FIG. 9, the electrode 11 does not include the thick aluminum film 7, but is not limited thereto. The thick aluminum film 7 may be removed at least in a region including the dicing region 10 (hereinafter referred to as a modified configuration K2).

図１０は、本発明の実施の形態４の変形構成Ｋ２に係る半導体ウエハ１００の断面図である。なお、図１０が示す構成の位置は、図２（ｃ）が示す構成の位置と同じである。 FIG. 10 is a cross-sectional view of semiconductor wafer 100 according to modified configuration K2 of the fourth embodiment of the present invention. Note that the position of the configuration illustrated in FIG. 10 is the same as the position of the configuration illustrated in FIG.

図１０を参照して、電極１２を構成する金属膜は、２層構造を有する。具体的には、電極１２を構成する金属膜（導電部）は、上部金属膜としての金属膜１３と、下部金属膜としてのアルミニウム膜７とで構成されている。電極１２を構成するアルミニウム膜７は、金属膜１３の下に形成される。また、アルミニウム膜７（下部金属膜）の厚さは、金属膜１３の厚さより大きい。 Referring to FIG. 10, the metal film constituting electrode 12 has a two-layer structure. Specifically, the metal film (conductive part) constituting the electrode 12 is composed of a metal film 13 as an upper metal film and an aluminum film 7 as a lower metal film. The aluminum film 7 constituting the electrode 12 is formed under the metal film 13. Further, the thickness of the aluminum film 7 (lower metal film) is larger than the thickness of the metal film 13.

また、変形構成Ｋ２では、電極１１のうち、ダイシンング領域１０以外の領域は、アルミニウム膜７ａと、金属膜１３とで構成される２層構造を有する。すなわち、電極１１を構成する２層構造の金属膜（導電部）の上部は、電極１２を構成する２層構造の金属膜（導電部）の上部の材料と同じ材料で構成されている。また、電極１１を構成する、ダイシング領域１０内の金属膜（導電部）は、金属膜１３で構成されている。 Further, in the modified configuration K 2, a region other than the dicing region 10 in the electrode 11 has a two-layer structure including the aluminum film 7 a and the metal film 13. That is, the upper part of the two-layered metal film (conductive part) constituting the electrode 11 is made of the same material as the upper part of the two-layered metal film (conductive part) constituting the electrode 12. Further, the metal film (conductive portion) in the dicing region 10 that constitutes the electrode 11 is constituted by the metal film 13.

＜実施の形態５＞
実施の形態３，４では、ＴＥＧ領域３の電極１１と、半導体装置２１内の電極１２とが異なる金属膜で構成され、電極１１のうち、ダイシンング領域１０内の金属膜は薄い構成としたがこれに限定されない。 <Embodiment 5>
In the third and fourth embodiments, the electrode 11 in the TEG region 3 and the electrode 12 in the semiconductor device 21 are formed of different metal films, and the metal film in the dicing region 10 of the electrodes 11 is thin. It is not limited to this.

本実施の形態では、ダイシンング領域１０内に金属膜が存在しない構成について説明する。 In the present embodiment, a configuration in which a metal film does not exist in the dicing region 10 will be described.

図１１は、本発明の実施の形態５に係る半導体ウエハ１００の構成を示す図である。図１１（ａ）は、図１のＡ１−Ａ２線付近を拡大した図である。なお、図１１（ａ）は、ＴＥＧ領域３内の部分も示す。図１１（ｂ）は、図１１（ａ）のＣ１−Ｃ２線に沿った半導体ウエハ１００の一部の断面図である。すなわち、図１１（ｂ）は、電極１１の断面の構成も示す。 FIG. 11 is a diagram showing a configuration of the semiconductor wafer 100 according to the fifth embodiment of the present invention. Fig.11 (a) is the figure which expanded the A1-A2 line vicinity of FIG. FIG. 11A also shows a portion in the TEG region 3. FIG. 11B is a cross-sectional view of a part of the semiconductor wafer 100 taken along line C1-C2 of FIG. That is, FIG. 11B also shows a cross-sectional configuration of the electrode 11.

図１１（ａ）および図１１（ｂ）を参照して、ウエハ基板１Ｎ上には、絶縁膜６が形成されている。絶縁膜６は、例えば、酸化珪素膜からなる。絶縁膜６の厚さは、例えば、１μｍである。絶縁膜６上には、ポリシリコン膜４１が形成されている。ポリシリコン膜４１は、導電性の半導体膜である。ポリシリコン膜４１の厚さは、例えば、５００ｎｍである。 Referring to FIGS. 11A and 11B, an insulating film 6 is formed on wafer substrate 1N. The insulating film 6 is made of, for example, a silicon oxide film. The thickness of the insulating film 6 is, for example, 1 μm. A polysilicon film 41 is formed on the insulating film 6. The polysilicon film 41 is a conductive semiconductor film. The thickness of the polysilicon film 41 is, for example, 500 nm.

絶縁膜６上には、絶縁膜４４が形成されている。絶縁膜４４の厚さは、例えば、１μｍである。絶縁膜４４上には、アルミニウム膜７が形成されている。アルミニウム膜７の厚さは、例えば、５μｍである。前述したように、電極１１が形成される領域である電極形成領域Ｒ１に形成されたアルミニウム膜７を、アルミニウム膜７ａともいう。 An insulating film 44 is formed on the insulating film 6. The thickness of the insulating film 44 is 1 μm, for example. An aluminum film 7 is formed on the insulating film 44. The thickness of the aluminum film 7 is, for example, 5 μm. As described above, the aluminum film 7 formed in the electrode formation region R1, which is a region where the electrode 11 is formed, is also referred to as an aluminum film 7a.

ポリシリコン膜４１は、コンタクトホールＨ４によって、アルミニウム膜７ａと電気的に接続されている。また、絶縁膜４４をエッチング加工してコンタクトホールＨ４を形成する際に、同時に開口部Ｈ５も形成される。開口部Ｈ５は、ポリシリコン膜４１の一部を外部に露出させる。 The polysilicon film 41 is electrically connected to the aluminum film 7a through the contact hole H4. Further, when the insulating film 44 is etched to form the contact hole H4, an opening H5 is also formed at the same time. The opening H5 exposes a part of the polysilicon film 41 to the outside.

なお、ポリシリコン膜４１は、各半導体装置２１内のトランジスタを構成するポリシリコンゲート電極と同じものである。ポリシリコン膜４１は、例えば、Ｓｉ半導体のＮ形不純物であるリン原子、Ｐ形不純物であるボロン原子等を高濃度に含むことにより導電性を有し、かつ、低抵抗である。 The polysilicon film 41 is the same as the polysilicon gate electrode constituting the transistor in each semiconductor device 21. The polysilicon film 41 has conductivity and low resistance by containing, for example, phosphorus atoms, which are N-type impurities, boron atoms, which are P-type impurities, and the like in a high concentration.

なお、本実施の形態において、半導体装置２１に含まれる電極１２は、実施の形態１と同様、アルミニウム膜７ｂで構成される。 In the present embodiment, the electrode 12 included in the semiconductor device 21 is composed of the aluminum film 7b as in the first embodiment.

本実施の形態において、電極１１は、アルミニウム膜７ａと、ポリシリコン膜４１とにより構成される。電極１１のうち、ダイシング領域１０内の導電部は、ポリシリコン膜４１（導電性の半導体膜）で構成されている。 In the present embodiment, the electrode 11 is composed of an aluminum film 7 a and a polysilicon film 41. Of the electrode 11, the conductive portion in the dicing region 10 is composed of a polysilicon film 41 (conductive semiconductor film).

なお、本実施の形態に係る半導体ウエハ１００において、電極１１を構成する導電部の上部（アルミニウム膜７ａ）は、電極１２を構成する導電部の上部（アルミニウム膜７ｂ）の材料と同じ材料で構成されている。 In the semiconductor wafer 100 according to the present embodiment, the upper portion (aluminum film 7a) of the conductive portion constituting the electrode 11 is made of the same material as the material of the upper portion of the conductive portion (aluminum film 7b) constituting the electrode 12. Has been.

電極１１の中央部は、ダイシングのブレード幅以上の範囲において、アルミニウム膜７ａが形成されていない。すなわち、開口部Ｈ５により、ポリシリコン膜４１の一部が、外部に露出している。プローブにより、テスト素子１６の電気的特性を測定する場合、プローブは、ポリシリコン膜４１にコンタクトされる。 The aluminum film 7a is not formed in the center portion of the electrode 11 in a range equal to or larger than the dicing blade width. That is, a part of the polysilicon film 41 is exposed to the outside through the opening H5. When measuring the electrical characteristics of the test element 16 with a probe, the probe is brought into contact with the polysilicon film 41.

なお、本実施の形態では、実施の形態１と同じ構成を有する。例えば、ダイシングライン２に配置されているテスト素子１６の配線１９は、図３のように、ダイシンング領域１０の外側に配置されている。具体的には、配線１９は、ダイシングライン２のうち、ダイシング領域１０以外の領域に形成されている。 Note that the present embodiment has the same configuration as that of the first embodiment. For example, the wiring 19 of the test element 16 arranged in the dicing line 2 is arranged outside the dicing area 10 as shown in FIG. Specifically, the wiring 19 is formed in a region other than the dicing region 10 in the dicing line 2.

以上説明したように、本実施の形態によれば、ダイシングライン２に配置されているＴＥＧ領域３の電極１１のダイシングされる中央部には金属膜を設けない。そのため、半導体ウエハ１００をブレードダイシングする場合、ブレードの目詰まりの発生が抑えられる。したがって、クラック、チッピング等が起こりにくくなる。その結果、半導体装置２１の歩留りおよび信頼性が向上する効果がある。 As described above, according to the present embodiment, a metal film is not provided in the central portion where the electrode 11 in the TEG region 3 arranged in the dicing line 2 is diced. Therefore, when blade dicing the semiconductor wafer 100, occurrence of blade clogging can be suppressed. Therefore, cracks, chipping and the like are less likely to occur. As a result, the yield and reliability of the semiconductor device 21 are improved.

また、本実施の形態において、半導体ウエハ１００をレーザーダイシングする場合においても、ポリシリコン膜４１と、電極１１がない領域との切削量の差が少なくなり、クラック、チッピング等が起こりにくくなる。これにより、半導体装置２１の歩留りおよび信頼性が向上する効果がある。 In the present embodiment, even when laser dicing of the semiconductor wafer 100 is performed, the difference in the amount of cutting between the polysilicon film 41 and the region without the electrode 11 is reduced, and cracks, chipping, and the like are less likely to occur. Thereby, the yield and reliability of the semiconductor device 21 are improved.

＜実施の形態６＞
実施の形態５では、ダイシングライン２に配置されているＴＥＧ領域３の電極１１のうちダイシングされる中央部に厚い金属膜を設けない構成と、電極１１の中央部がポリシリコンで形成されている構成とを示した。 <Embodiment 6>
In the fifth embodiment, a configuration in which a thick metal film is not provided in the central portion to be diced among the electrodes 11 in the TEG region 3 arranged in the dicing line 2, and the central portion of the electrode 11 is formed of polysilicon. The configuration was shown.

本実施の形態では、電気的なコンタクトを、より容易にするために、ポリシリコン膜４１上に、例えば、シリサイド層などの薄い合金層を形成した構成について説明する。 In the present embodiment, a configuration will be described in which a thin alloy layer such as a silicide layer is formed on the polysilicon film 41 in order to make electrical contact easier.

次に、本実施の形態における半導体ウエハ１００の製造方法（以下、製造方法Ａ３ともいう）を説明する。図１２は、本発明の実施の形態６に係る、半導体ウエハ１００の製造方法を説明するための断面図である。なお、図１２が示す構成の位置は、図２（ｃ）が示す構成の位置と同じである。 Next, a method for manufacturing the semiconductor wafer 100 in the present embodiment (hereinafter also referred to as manufacturing method A3) will be described. FIG. 12 is a cross-sectional view for explaining the method for manufacturing the semiconductor wafer 100 according to the sixth embodiment of the present invention. Note that the position of the configuration shown in FIG. 12 is the same as the position of the configuration shown in FIG.

製造方法Ａ３では、まず、実施の形態１と同様に、膜形成工程Ｎ１が行われる。これにより、ウエハ基板１Ｎ上に絶縁膜６が形成される。 In the manufacturing method A3, first, as in the first embodiment, the film forming step N1 is performed. Thereby, the insulating film 6 is formed on the wafer substrate 1N.

次に、膜形成工程Ａ３が行われる。膜形成工程Ａ３では、図１２（ａ）に示すように、電極形成領域Ｒ１内の絶縁膜６上にポリシリコン膜４１を形成する。ポリシリコン膜４１の構成は、実施の形態５と同様である。なお、ポリシリコン膜４１は、各半導体装置２１内のトランジスタを構成するポリシリコンゲート電極を形成する時に同時に形成される。 Next, film formation process A3 is performed. In the film formation step A3, as shown in FIG. 12A, a polysilicon film 41 is formed on the insulating film 6 in the electrode formation region R1. The configuration of the polysilicon film 41 is the same as that of the fifth embodiment. The polysilicon film 41 is formed at the same time as the polysilicon gate electrode constituting the transistor in each semiconductor device 21 is formed.

次に、膜形成工程Ａ３ａが行われる。膜形成工程Ａ３ａでは、図１２（ｂ）に示すように、ポリシリコン膜４１上に低抵抗の合金層５１を形成する。合金層５１は、半導体（シリコン）と金属とが合成された層である合金層である。合金層５１は、例えば、シリコンと、タングステンとが合成されたシリサイド層である。 Next, film formation process A3a is performed. In the film formation step A3a, a low resistance alloy layer 51 is formed on the polysilicon film 41 as shown in FIG. The alloy layer 51 is an alloy layer that is a layer in which a semiconductor (silicon) and a metal are synthesized. The alloy layer 51 is, for example, a silicide layer in which silicon and tungsten are synthesized.

合金層５１は、例えば、次のようにして形成される。まず、ポリシリコン膜４１を形成した後に、タングステン膜を、例えば、スパッタ法で成膜する。そして、タングステン膜を、窒素雰囲気中で３００〜９００℃程度の熱処理をおこなう。これにより、ポリシリコン膜４１の表面のシリコンとタングステンとが反応して、合金層５１としてのタングステンシリサイド層が形成される。 The alloy layer 51 is formed as follows, for example. First, after forming the polysilicon film 41, a tungsten film is formed by sputtering, for example. Then, the tungsten film is heat-treated at about 300 to 900 ° C. in a nitrogen atmosphere. Thereby, silicon and tungsten on the surface of the polysilicon film 41 react to form a tungsten silicide layer as the alloy layer 51.

合金層５１により、ポリシリコン膜４１の抵抗が下がるとともに、電気的なコンタクトも容易にとれるようになる。 The alloy layer 51 reduces the resistance of the polysilicon film 41 and facilitates electrical contact.

次に、膜形成工程Ａ３ｂが行われる。膜形成工程Ａ３ｂでは、図１２（ｃ）に示すように、例えば、酸化珪素膜である絶縁膜４４を、絶縁膜６および合金層５１上に形成する。 Next, film formation process A3b is performed. In the film forming step A3b, as shown in FIG. 12C, for example, an insulating film 44 that is a silicon oxide film is formed on the insulating film 6 and the alloy layer 51.

次に、エッチング工程Ａ３が行われる。エッチング工程Ａ３では、絶縁膜４４の形状が、図１２（ｄ）に示す形状になるように、絶縁膜４４をエッチングする。すなわち、エッチング工程Ａ３では、電極形成領域Ｒ１の端部にコンタクトホールＨ４を形成し、電極形成領域Ｒ１の中央部分に開口部Ｈ５を形成する。 Next, etching process A3 is performed. In the etching step A3, the insulating film 44 is etched so that the shape of the insulating film 44 becomes the shape shown in FIG. That is, in the etching step A3, the contact hole H4 is formed at the end of the electrode formation region R1, and the opening H5 is formed at the central portion of the electrode formation region R1.

次に、膜形成工程Ａ３ｃが行われる。膜形成工程Ａ３ｃでは、図１２（ｄ）に示すように、電極形成領域Ｒ１の両端部と、電極形成領域Ｒ２内の絶縁膜４４上にアルミニウム膜７を形成する。具体的には、膜形成工程Ａ３ｃでは、コンタクトホールＨ４を介して、合金層５１と電気的に接続されるアルミニウム膜７ａと、電極１２を構成するアルミニウム膜７ｂとが形成される。以上の工程により、半導体ウエハ１００が製造される。 Next, a film formation step A3c is performed. In the film formation step A3c, as shown in FIG. 12D, the aluminum film 7 is formed on both ends of the electrode formation region R1 and on the insulating film 44 in the electrode formation region R2. Specifically, in the film formation step A3c, an aluminum film 7a that is electrically connected to the alloy layer 51 and an aluminum film 7b that constitutes the electrode 12 are formed through the contact hole H4. The semiconductor wafer 100 is manufactured through the above steps.

本実施の形態において、電極１１は、ポリシリコン膜４１と、合金層５１と、アルミニウム膜７ａとから構成される。なお、電極１１を構成する、ダイシング領域１０内の導電部は、２層構造を有する。ダイシング領域１０内の２層構造の当該導電部の上部は、合金層５１で構成されている。 In the present embodiment, the electrode 11 includes a polysilicon film 41, an alloy layer 51, and an aluminum film 7a. Note that the conductive portion in the dicing region 10 constituting the electrode 11 has a two-layer structure. The upper part of the conductive part of the two-layer structure in the dicing region 10 is composed of an alloy layer 51.

なお、ダイシング領域１０内の２層構造の当該導電部の下部は、ポリシリコン膜４１で構成されている。すなわち、ダイシング領域１０内の２層構造の当該導電部の少なくとも一部は、ポリシリコン膜４１で構成されている。 Note that the lower part of the conductive portion of the two-layer structure in the dicing region 10 is composed of a polysilicon film 41. That is, at least a part of the conductive portion of the two-layer structure in the dicing region 10 is constituted by the polysilicon film 41.

以上説明したように、本実施の形態によれば、ＴＥＧ領域３の電極１１のダイシングされる中央部には、厚い金属膜を設けない。そのため、半導体ウエハ１００をブレードダイシングする場合、ブレードの目詰まりの発生が抑えられる。したがって、クラック、チッピング等が起こりにくくなる。その結果、半導体装置２１の歩留りおよび信頼性が向上する効果がある。 As described above, according to the present embodiment, a thick metal film is not provided in the central portion where the electrode 11 in the TEG region 3 is diced. Therefore, when blade dicing the semiconductor wafer 100, occurrence of blade clogging can be suppressed. Therefore, cracks, chipping and the like are less likely to occur. As a result, the yield and reliability of the semiconductor device 21 are improved.

また、本実施の形態において、半導体ウエハ１００をレーザーダイシングする場合においても、電極１１を構成する、ダイシング領域１０内の導電部と、電極１１がない領域との切削量の差が少なくなり、クラック、チッピング等が起こりにくくなる。これにより、半導体装置２１の歩留りおよび信頼性が向上する効果がある。 Further, in the present embodiment, even when laser dicing the semiconductor wafer 100, the difference in cutting amount between the conductive portion in the dicing region 10 and the region without the electrode 11 constituting the electrode 11 is reduced, and cracks are generated. Chipping is less likely to occur. Thereby, the yield and reliability of the semiconductor device 21 are improved.

また、本実施の形態では、さらに、ポリシリコン膜４１上にシリサイド層（合金層５１）を形成する。これにより、半導体装置の電極の電気抵抗を下げるとともに、ＴＥＧ領域３の電極１１の電気抵抗を下げることができる。その結果、電気的特性の測定の再現性を向上させることができる。 In the present embodiment, a silicide layer (alloy layer 51) is further formed on the polysilicon film 41. Thereby, the electrical resistance of the electrode of the semiconductor device can be lowered and the electrical resistance of the electrode 11 in the TEG region 3 can be lowered. As a result, the reproducibility of measurement of electrical characteristics can be improved.

＜実施の形態７＞
実施の形態６では、ポリシリコン膜４１を形成した後、タングステンシリサイド層などの薄い合金層５１を形成することにより、ＴＥＧ領域３の電極１１を形成する構成とした。 <Embodiment 7>
In the sixth embodiment, after the polysilicon film 41 is formed, the thin alloy layer 51 such as a tungsten silicide layer is formed to form the electrode 11 in the TEG region 3.

本実施の形態では、薄い合金層５１の代わりに、実施の形態３の薄い金属膜９、または、実施の形態４の薄い金属膜１３を形成する構成としてもよい。 In the present embodiment, instead of the thin alloy layer 51, the thin metal film 9 of the third embodiment or the thin metal film 13 of the fourth embodiment may be formed.

本実施の形態では、実施の形態６の構成において、合金層５１の代わりに金属膜９を形成する構成とする。すなわち、金属膜９は、ポリシリコン膜４１上に形成される。 In the present embodiment, the metal film 9 is formed instead of the alloy layer 51 in the configuration of the sixth embodiment. That is, the metal film 9 is formed on the polysilicon film 41.

図１３は、本発明の実施の形態７に係る半導体ウエハ１００の構成を示す断面図である。なお、図１３が示す構成の位置は、図２（ｃ）が示す構成の位置と同じである。 FIG. 13 is a cross-sectional view showing the configuration of the semiconductor wafer 100 according to the seventh embodiment of the present invention. Note that the position of the configuration illustrated in FIG. 13 is the same as the position of the configuration illustrated in FIG.

図１３に示される金属膜９は、実施の形態３の膜形成工程Ａ１と同様な工程により形成される。すなわち、本実施の形態では、実施の形態６の製造方法Ａ３において、膜形成工程Ａ３ａを膜形成工程Ａ１に置き換えた処理により半導体ウエハ１００が生成される。 The metal film 9 shown in FIG. 13 is formed by a process similar to the film formation process A1 of the third embodiment. That is, in the present embodiment, in the manufacturing method A3 of the sixth embodiment, the semiconductor wafer 100 is generated by the process in which the film formation step A3a is replaced with the film formation step A1.

本実施の形態では、膜形成工程Ａ１により、コンタクトホールＨ４および開口部Ｈ５に、薄い金属膜９が形成される。本実施の形態において、電極１２を構成する導電部は、上部金属膜としてのアルミニウム膜７ｂと、下部金属膜としての金属膜９とで構成されている。電極１２に含まれる金属膜９は、アルミニウム膜７ｂ下に形成される。電極１２に含まれる金属膜９の厚さは、アルミニウム膜７ｂの厚さより小さい。 In the present embodiment, a thin metal film 9 is formed in the contact hole H4 and the opening H5 by the film formation step A1. In the present embodiment, the conductive portion constituting the electrode 12 includes an aluminum film 7b as an upper metal film and a metal film 9 as a lower metal film. The metal film 9 included in the electrode 12 is formed under the aluminum film 7b. The thickness of the metal film 9 included in the electrode 12 is smaller than the thickness of the aluminum film 7b.

また、本実施の形態において、電極１１は、ポリシリコン膜４１と、金属膜９と、アルミニウム膜７ａとから構成される。なお、電極１１を構成する、ダイシング領域１０内の導電部は、２層構造を有する。電極１１を構成する、ダイシング領域１０内の２層構造の当該導電部の上部は、金属膜９で構成されている。 In the present embodiment, the electrode 11 includes a polysilicon film 41, a metal film 9, and an aluminum film 7a. Note that the conductive portion in the dicing region 10 constituting the electrode 11 has a two-layer structure. The upper part of the conductive portion of the two-layer structure in the dicing region 10 that constitutes the electrode 11 is constituted by a metal film 9.

ＴＥＧ領域３の電気的特性を測定する場合、電極１１にプローブを押し当てる。本実施の形態では、電極１１を構成する、ダイシング領域１０内の導電部を２層構造にする。これにより、当該導電部の機械的な強度が上がり、ウエハ基板１Ｎは、クラックなどのダメージが発生しにくくなる。そのため、ダイシング領域１０内の導電部にプローブを強く押し当てることが可能になり、測定の信頼度を向上させることができる。 When measuring the electrical characteristics of the TEG region 3, a probe is pressed against the electrode 11. In the present embodiment, the conductive portion in the dicing region 10 constituting the electrode 11 has a two-layer structure. As a result, the mechanical strength of the conductive portion is increased, and the wafer substrate 1N is less susceptible to damage such as cracks. Therefore, the probe can be strongly pressed against the conductive portion in the dicing region 10 and the measurement reliability can be improved.

また、電極１１を構成する、ダイシング領域１０内の導電部は、ポリシリコン膜４１と金属膜９とから構成される２層構造を有する。これにより、ダイシング領域１０内の導電部の機械的な強度を向上させることができる。その結果、測定時のウエハ基板１Ｎへのダメージが少なくなり、信頼性が向上する効果がある。 In addition, the conductive part in the dicing region 10 that constitutes the electrode 11 has a two-layer structure constituted by the polysilicon film 41 and the metal film 9. Thereby, the mechanical strength of the conductive portion in the dicing region 10 can be improved. As a result, the damage to the wafer substrate 1N during measurement is reduced, and the reliability is improved.

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。 It should be noted that the present invention can be freely combined with each other within the scope of the invention, and each embodiment can be appropriately modified or omitted.

１Ｎウエハ基板、７，７ａ，７ｂアルミニウム膜、１１，１１ａ，１１ｂ，１２電極、１６テスト素子、１９配線、２１，２１ａ，２１ｂ，２１ｃ，２１ｄ半導体装置、１００半導体ウエハ。 1N wafer substrate, 7, 7a, 7b aluminum film, 11, 11a, 11b, 12 electrode, 16 test element, 19 wiring, 21, 21a, 21b, 21c, 21d semiconductor device, 100 semiconductor wafer.

Claims

複数の半導体装置と、該半導体装置の検査のために電気的特性が測定されるテスト素子とが形成された、前記複数の半導体装置を個片化するためのダイシングの対象となる半導体ウエハであって、
前記半導体ウエハには、前記複数の半導体装置に含まれる隣り合う２つの半導体装置を分離する領域であるダイシングラインが設けられており、
前記ダイシングライン内には、前記半導体ウエハを切断するためのダイシング領域が設けられており、
前記テスト素子には、前記電気的特性の測定のための電極が電気的に接続されており、
前記電極は、前記ダイシングライン内において前記ダイシング領域を跨ぐように形成されており、
前記電極は、第１導電部で構成されており、
各前記半導体装置は、前記半導体ウエハの上方において上部が露出している第２導電部を含み、
前記第１導電部の上部は、前記第２導電部の上部の材料と同じ材料で構成されており、
前記ダイシング領域内の前記第１導電部の厚さは、前記第２導電部の厚さより小さく、
平面視において、前記電極のうち、前記ダイシング領域と重なる部分である中央部の厚みは、平面視において、当該電極のうち、当該中央部の周辺の部分の厚みより小さい
半導体ウエハ。 A semiconductor wafer to be diced to separate the plurality of semiconductor devices, wherein a plurality of semiconductor devices and test elements whose electrical characteristics are measured for inspection of the semiconductor devices are formed. And
The semiconductor wafer is provided with a dicing line which is a region separating two adjacent semiconductor devices included in the plurality of semiconductor devices,
A dicing area for cutting the semiconductor wafer is provided in the dicing line,
An electrode for measuring the electrical characteristics is electrically connected to the test element,
The electrode is formed so as to straddle the dicing region in the dicing line,
The electrode is composed of a first conductive part,
Each of the semiconductor devices includes a second conductive portion with an upper portion exposed above the semiconductor wafer,
The upper part of the first conductive part is made of the same material as the material of the upper part of the second conductive part,
The thickness of the first conductive portion of the dicing region is rather less than the thickness of the second conductive portion,
In plan view, the thickness of the central portion of the electrode that overlaps the dicing region is smaller than the thickness of the peripheral portion of the center portion of the electrode in plan view .

前記第１導電部には、複数の開口部が形成されている
請求項１に記載の半導体ウエハ。 The semiconductor wafer according to claim 1, wherein a plurality of openings are formed in the first conductive portion.

前記テスト素子は、前記電気的特性の測定のために使用される配線を含み、
前記配線は、前記ダイシングラインのうち、前記ダイシング領域以外の領域に形成されている
請求項１または２に記載の半導体ウエハ。 The test element includes a wiring used for measuring the electrical characteristics,
The semiconductor wafer according to claim 1, wherein the wiring is formed in a region other than the dicing region in the dicing line.

前記第２導電部は、上部金属膜と、該上部金属膜の下に形成され、かつ、該上部金属膜より厚さが小さい下部金属膜とで構成されており、
前記ダイシング領域内の前記第１導電部は、前記下部金属膜で構成されている
請求項１〜３のいずれか１項に記載の半導体ウエハ。 The second conductive portion is composed of an upper metal film and a lower metal film formed under the upper metal film and having a thickness smaller than the upper metal film,
The semiconductor wafer according to claim 1, wherein the first conductive portion in the dicing region is configured by the lower metal film.

前記第２導電部は、上部金属膜と、該上部金属膜の下に形成され、かつ、該上部金属膜より厚さが大きい下部金属膜とで構成されており、
前記ダイシング領域内の前記第１導電部は、前記上部金属膜で構成されている
請求項１〜３のいずれか１項に記載の半導体ウエハ。 The second conductive portion is composed of an upper metal film and a lower metal film formed below the upper metal film and having a thickness larger than the upper metal film,
The semiconductor wafer according to claim 1, wherein the first conductive portion in the dicing region is configured by the upper metal film.

前記ダイシング領域内の前記第１導電部の少なくとも一部は、導電性の半導体膜で構成されている
請求項１または２に記載の半導体ウエハ。 The semiconductor wafer according to claim 1, wherein at least a part of the first conductive portion in the dicing region is formed of a conductive semiconductor film.

前記テスト素子は、前記電気的特性の測定のために使用される配線を含み、
前記配線は、前記ダイシングラインのうち、前記ダイシング領域以外の領域に形成されている
請求項６に記載の半導体ウエハ。 The test element includes a wiring used for measuring the electrical characteristics,
The semiconductor wafer according to claim 6, wherein the wiring is formed in a region other than the dicing region in the dicing line.

前記ダイシング領域内の前記第１導電部の上部は、半導体と金属とが合成された層である合金層で構成されている
請求項６または７に記載の半導体ウエハ。 The semiconductor wafer according to claim 6, wherein an upper portion of the first conductive portion in the dicing region is configured by an alloy layer that is a layer in which a semiconductor and a metal are combined.

前記第２導電部は、上部金属膜と、該上部金属膜の下に形成され、かつ、該上部金属膜より厚さが小さい下部金属膜とで構成されており、
前記ダイシング領域内の前記第１導電部の上部は、前記下部金属膜で構成されている
請求項６または７に記載の半導体ウエハ。 The second conductive portion is composed of an upper metal film and a lower metal film formed under the upper metal film and having a thickness smaller than the upper metal film,
The semiconductor wafer according to claim 6, wherein an upper portion of the first conductive portion in the dicing region is configured by the lower metal film.