JP5544859B2 - シリコンエピタキシャルウェーハの製造方法 - Google Patents

シリコンエピタキシャルウェーハの製造方法 Download PDF

Info

Publication number
JP5544859B2
JP5544859B2 JP2009284029A JP2009284029A JP5544859B2 JP 5544859 B2 JP5544859 B2 JP 5544859B2 JP 2009284029 A JP2009284029 A JP 2009284029A JP 2009284029 A JP2009284029 A JP 2009284029A JP 5544859 B2 JP5544859 B2 JP 5544859B2
Authority
JP
Japan
Prior art keywords
epitaxial wafer
single crystal
silicon
thin film
silicon epitaxial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009284029A
Other languages
English (en)
Other versions
JP2011129572A (ja
Inventor
知佐 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to JP2009284029A priority Critical patent/JP5544859B2/ja
Priority to US13/510,336 priority patent/US8697547B2/en
Priority to PCT/JP2010/006616 priority patent/WO2011074176A1/ja
Priority to DE112010004811.8T priority patent/DE112010004811B4/de
Priority to CN201080052898.7A priority patent/CN102640261B/zh
Priority to TW099139389A priority patent/TWI445057B/zh
Publication of JP2011129572A publication Critical patent/JP2011129572A/ja
Application granted granted Critical
Publication of JP5544859B2 publication Critical patent/JP5544859B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02Epitaxial-layer growth
    • C30B25/18Epitaxial-layer growth characterised by the substrate
    • C30B25/20Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02Epitaxial-layer growth
    • C30B25/10Heating of the reaction chamber or the substrate
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02Elements
    • C30B29/06Silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metallurgy (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Organic Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical Vapour Deposition (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

本発明はシリコンエピタキシャルウェーハの製造方法に関し、具体的には、シリコン単結晶薄膜の表層部の不純物濃度が従来に比べて低いシリコンエピタキシャルウェーハの製造方法に関する。
シリコンエピタキシャルウェーハは、例えば以下の通りにして製造される。
すなわち、シリコン単結晶基板を気相成長装置の反応容器内に載置し、水素ガスを流した状態で、1100℃〜1200℃まで反応容器内を昇温する(昇温工程)。
そして、反応容器内の温度が1100℃以上になると、基板表面に形成されている自然酸化膜(SiO:Silicon Dioxide)が除去される。
この状態で、トリクロロシラン(SiHCl:Trichlorosilane)等のシリコン原料ガス、ジボラン(B:Diborane)あるいはホスフィン(PH:Phosphine)等のドーパントガスを水素ガスとともに反応容器内に供給する。こうして基板の主表面にシリコン単結晶薄膜を気相成長させる(成膜工程)。
このようにして薄膜を気相成長させた後に、原料ガスおよびドーパントガスの供給を停止し、水素雰囲気に保持したまま反応容器内の温度を降温させる(冷却工程)。
ところで、上述の通りにシリコンエピタキシャルウェーハを製造する過程で、重金属不純物がエピタキシャル層(シリコン単結晶薄膜)内に混入すると、その基板を用いて作製したデバイスの特性が異常となってしまうことがある。
特に、デバイスが作りこまれるデバイス活性層となるエピタキシャル層の表層側に不純物汚染があると、デバイスへの悪影響が大きくなる。
従来のエピタキシャルシリコンウェーハ中の重金属不純物濃度の低減方法としては、例えばシリコンエピタキシャルウェーハ製造の冷却工程において、400℃以下で雰囲気ガスを水素雰囲気から窒素雰囲気に切り替えることでCuをウェーハの表面に析出させ、そののち表層を除去する方法や、400℃より高温で雰囲気ガスを水素雰囲気から窒素雰囲気に切り替えることで、Cuを表面ではなくバルク部に析出させることで、表層部には析出させないようにする製造方法が開示されている(特許文献1参照)。
特許第3664101号公報
シリコン単結晶薄膜の成膜プロセス中でのシリコンエピタキシャルウェーハの重金属汚染は、半導体デバイスに様々な悪影響を及ぼすため、その低減が重要である。
従来、Cuについては上述のようなシリコン単結晶薄膜の成膜プロセスにおける冷却工程で、降温時の水素ガスを窒素ガスに置換する際の切り替え温度を高温にするというプロセスシーケンスを用いることで、表面へのCuの析出を抑え、表層Cu汚染を低減する方法が提案されている。
しかし、Cu以外の不純物については、プロセスシーケンスでの効果的な不純物低減策が無く、有効な方法がなかった。
本発明は、前述のような問題に鑑みてなされたものであって、シリコンエピタキシャルウェーハに含まれる重金属不純物、特にデバイス活性層であるシリコン単結晶薄膜の表層領域の不純物濃度が従来に比べて低く、優れたデバイス特性をもつシリコンエピタキシャルウェーハを得ることができるシリコンエピタキシャルウェーハの製造方法を提供することを目的とする。
上記課題を解決するため、本発明では、シリコンエピタキシャルウェーハの製造方法であって、原料ガスを供給しながらシリコン単結晶基板上にシリコン単結晶薄膜を水素雰囲気中で気相成長させる成膜工程と、該成膜工程により前記シリコン単結晶薄膜が形成されたシリコンエピタキシャルウェーハを、前記シリコン単結晶薄膜中に存在する評価対象不純物の濃度の規格値又は工程平均値と前記評価対象不純物の固溶限界濃度が一致する温度を算出し、該算出温度の少なくとも上下50℃の温度範囲において、前記シリコンエピタキシャルウェーハの成膜後の冷却速度を20℃/sec未満として冷却する冷却工程とを行うことを特徴とするシリコンエピタキシャルウェーハの製造方法を提供する。
シリコンエピタキシャルウェーハ中のほとんどの不純物は、シリコン単結晶薄膜形成のためのエピタキシャル反応直後の高温域では固溶した状態で存在する。そして、それが冷却工程で固溶限界となる温度に達した時点で析出が始まる。そこで、評価対象不純物の濃度の規格値や工程平均値(過去のシリコンエピタキシャルウェーハの製造実績から算出できる)と、評価対象不純物の固溶限界濃度が一致する温度を算出する。そして、その算出温度の少なくとも上下50℃の温度範囲において冷却速度を20℃/sec未満に制御して冷却すると、評価対象の不純物はウェーハのバルク中に析出し、結果としてデバイス活性層であるシリコン単結晶薄膜の表層領域には析出させないようにできる。よって、表層部の不純物濃度を低減させたシリコン単結晶薄膜を有するエピタキシャルウェーハを得ることができ、デバイス特性の良好なシリコンエピタキシャルウェーハを製造することができる。
ここで、前記冷却速度を、5℃/sec以上とすることが好ましい。
少なくとも先に求めた温度範囲内における成膜後のシリコンエピタキシャルウェーハの冷却速度を下げると、シリコン単結晶薄膜の表層部の評価対象不純物濃度を低減することができるが、冷却速度を下げるほど冷却に時間がかかり、生産性が落ちてしまう。しかし、冷却速度が5℃/sec以上であれば生産性をほとんど落とさずにデバイス活性層の不純物濃度の低いシリコンエピタキシャルウェーハを製造することができる。
また、前記評価対象不純物を、Niとすることが好ましい。
一般的なシリコンエピタキシャルウェーハのシリコン単結晶薄膜中のNiの含有量は1×10atoms/cm台から1×1011atoms/cm台と想定される。
そこで、図2を参照すると、この濃度範囲がNiの固溶限界となる温度帯は、300℃〜400℃となる。このため評価対象不純物をNiとした場合、冷却工程において、少なくとも400℃から300℃までの範囲内の冷却速度を20℃/sec未満に制御することで、デバイス活性領域であるシリコン単結晶薄膜の表層部へのNi析出を低減することができ、デバイス特性に優れたエピタキシャルウェーハを効率良く製造することができる。
以上説明したように、シリコン単結晶薄膜の成膜反応後の冷却工程において、評価対象不純物の規格値や工程平均値とその汚染元素の固溶限界濃度が一致する温度、すなわち汚染元素が過飽和になり始める温度帯の近傍(±50℃程度)において、シリコンエピタキシャルウェーハを20℃/sec未満で徐冷する。
これによって、シリコンエピタキシャルウェーハ中の不純物(汚染元素)がシリコン単結晶薄膜の表層部へ凝集することを抑え、バルク内での析出を促進することができる。その結果、デバイス活性領域であるシリコン単結晶薄膜表層部の不純物濃度が低いシリコンエピタキシャルウェーハを得ることができる。
本発明のシリコンエピタキシャルウェーハの製造方法の概略の一例を示したフローチャートである。 シリコン中のNiの固溶度の温度依存性を示した図である。 シリコン単結晶薄膜の成膜反応後の冷却工程における350℃付近の冷却速度とシリコン単結晶薄膜表層部に集まったNiの濃度の関係を示した図である。
以下、本発明についてより具体的に説明する。
従来、シリコンエピタキシャルウェーハのデバイス活性領域となるシリコン単結晶薄膜の表層部に含まれる重金属不純物の量を効果的に低減させる製造方法は、ほとんど知られていなかった。
そのため、従来の製造方法で製造されたシリコンエピタキシャルウェーハを用いて半導体デバイスを製造する場合に、不純物濃度評価がよいウェーハを用いても、デバイス特性の低いものが製造されてしまう場合があるという問題点があった。
そこで、本発明者はこのような問題点を解決すべく鋭意検討、実験を重ねた。
その結果、シリコンエピタキシャルウェーハの表層の不純物濃度に影響を与える条件として、エピタキシャル層(シリコン単結晶薄膜)成長後の冷却条件に着目した。特に、含まれる重金属不純物が過飽和になる温度帯での冷却速度に着目し、この冷却速度を変えることを発想した。
そして更なる鋭意検討・実験を重ねた結果、シリコン単結晶薄膜中に存在する評価対象不純物の濃度の規格値又は工程平均値と、固溶限界濃度が一致する温度を算出して、その算出温度の少なくとも上下50℃の温度範囲で、成膜後のシリコンエピタキシャルウェーハの冷却速度を20℃/sec未満とすることによって、評価対象不純物をシリコンエピタキシャルウェーハのバルク中に析出させることができること、これによってシリコン単結晶薄膜の表層部は不純物濃度の低いシリコンエピタキシャルウェーハを得ることができることを知見し、本発明に到達した。
以下、本発明について図を参照して詳細に説明するが、本発明はこれらに限定されるものではない。図1は、本発明のシリコンエピタキシャルウェーハの製造方法の概略の一例を示したフローチャートである。
先ず、図1に示すように、気相成長装置の反応容器内に備えられたサセプタに、搬送装置を用いてシリコン単結晶基板を載置する(図1(a)、仕込み)。
次いで、反応容器内に水素ガスを流した状態で、反応容器内の温度をシリコン単結晶薄膜を気相成長するための成膜温度まで昇温する(図1(b)、昇温)。この成膜温度は、基板表面の自然酸化膜を水素で除去できる1000℃以上に設定する。
次いで、反応容器内を成膜温度に保持したままで、水素ガスとともに原料ガスおよびドーパントガスをそれぞれ所定流量で供給して、水素雰囲気にてシリコン単結晶薄膜が所定膜厚となるまでシリコン単結晶基板上にシリコン単結晶薄膜を成長させる(図1(c)、成膜工程)。
この後に原料ガスおよびドーパントガスの供給を停止し、キャリアガスである水素を流しながら反応容器内の温度を下降させてシリコンエピタキシャルウェーハを冷却する(図1(d)、冷却工程)。
この冷却工程では、シリコン単結晶薄膜中に存在する評価対象不純物の濃度の規格値又は工程平均値と評価対象不純物の固溶限界濃度が一致する温度を算出し、算出温度の少なくとも上下50℃の温度範囲において、シリコンエピタキシャルウェーハの成膜後の冷却速度を20℃/sec未満として冷却する。
また、800℃から400℃程度までの間で、水素雰囲気から窒素雰囲気へと切り換えることができる。
シリコンウェーハ中のほとんどの不純物は、シリコン単結晶薄膜形成のためのエピタキシャル反応直後の高温域では固溶した状態で存在しており、冷却工程で固溶限界となる温度に達した時点から析出が始まる。
そこで、評価対象不純物の濃度の規格値又は工程平均値と、評価対象不純物の固溶限界濃度が一致する温度を算出して、この算出温度の少なくとも上下50℃の温度範囲において、シリコン単結晶薄膜の成膜工程後の冷却工程での冷却速度を20℃/sec未満に制御すると、シリコンエピタキシャルウェーハ中の評価対象の不純物をデバイス活性層であるシリコン単結晶薄膜の表層領域ではなくバルク部に析出させることができる。
従って、シリコン単結晶薄膜の表層部の不純物濃度が従来に比べて低い、デバイス特性の良好なシリコンエピタキシャルウェーハとすることができる。
冷却速度は20℃/sec未満で低ければ低いほど望ましい。
ここで、評価対象不純物を、Niとすることができる。
一般的なシリコンエピタキシャルウェーハのシリコン単結晶薄膜中のNiの含有量は、1×10〜1×1011atoms/cmの水準と想定される。
そして、図2に示すように、Niの汚染量を上記範囲内である5×1010atoms/cm程度と想定する場合、その含有量と固溶度が一致する温度は、350℃前後になる。
従って、評価対象不純物がNiの場合は、冷却中のシリコンエピタキシャルウェーハの温度が少なくとも400℃から300℃までの温度帯を通過する時には、冷却速度を20℃/sec未満に制御することになる。
なお、図2は、シリコン中のNiの固溶度の温度依存性を示した図である。
また、図3に示すように、冷却速度が高いほど、シリコン単結晶薄膜の表層部付近にNiが集まり、冷却速度が低い(徐冷)ほど、表層付近のNi濃度が低く、バルク中に析出させることができると考えられる。すなわち、シリコン単結晶薄膜中に存在する評価対象不純物の濃度の規格値又は工程平均値と、固溶限界濃度が一致する温度帯を徐冷することによって、シリコン単結晶薄膜の表層部にNi濃度の低い領域を有するシリコンエピタキシャルウェーハを得ることができる。
なお、図3は、シリコン単結晶薄膜の成膜反応後の冷却工程における350℃付近の冷却速度とシリコン単結晶薄膜表層部に集まったNiの濃度の関係を示した図である。
デバイス特性に悪影響を及ぼすNiを評価対象不純物に選び、シリコンエピタキシャルウェーハの温度が少なくとも400℃から300℃までの温度域での冷却速度を20℃/sec未満に制御することで、Niをシリコン単結晶薄膜の表層部ではなくバルク部に析出させることができ、表層部のNi濃度の低いシリコンエピタキシャルウェーハとすることができる。これによって、デバイス特性に悪影響を与えるNiの濃度を低く抑えた高品質シリコンエピタキシャルウェーハを製造することができる。
また、冷却速度を、5℃/sec以上とすることができる。
前述のように、シリコン単結晶薄膜中に存在する評価対象不純物の濃度の規格値又は工程平均値と、固溶限界濃度が一致する温度の少なくとも上下50℃の範囲での成膜後のシリコンエピタキシャルウェーハの冷却速度を下げることによって、シリコン単結晶薄膜の表層部の評価対象不純物濃度を低減することができるが、あまりにも低速(徐冷)にすると生産性が落ちてしまう。
しかし、冷却速度を5℃/sec以上とすることによって、生産性をほとんど落とさずにデバイス活性層の不純物濃度の低いシリコンエピタキシャルウェーハを製造することができる。
そして、窒素雰囲気のままで取出温度に至ったら、気相成長装置からシリコンエピタキシャルウェーハを取り出す(図1(e)、取出し)。
その後、任意で洗浄、梱包、出荷工程等を行うことによって、評価対象不純物濃度が規格値や工程平均値以下であるデバイス特性が良好な高品質シリコンエピタキシャルウェーハを製造することができる。
このようにして製造されたシリコンエピタキシャルウェーハは、シリコン単結晶薄膜の表層領域は不純物含有量が少なく、半導体デバイス特性に優れたものである。
以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
(実施例1−3、比較例1)
あらかじめ同一バッチのシリコン単結晶基板が全溶解化学分析法を用いて1×1010atoms/cm以下(検出下限)のNi濃度であることを確かめた面方位(100)、P型(0.015Ωcm)のシリコン単結晶基板を5枚準備し、その主表面上に、成膜温度1130℃でP型(10Ωcm)のシリコン単結晶薄膜5μmを気相成長させた。
そして、成膜後のシリコンエピタキシャルウェーハを冷却する際に、400℃から300℃の間の冷却速度を、0.5℃/sec(実施例1)、5℃/sec(実施例2)、18℃/sec(実施例3)、20℃/sec(比較例1)、25℃/sec(比較例2)と変えて、シリコンエピタキシャルウェーハを製造した。
これらのシリコンエピタキシャルウェーハ計5枚を、ステップエッチング法(特開2005−265718号公報、特許3755586号公報等参照)によって、シリコン単結晶薄膜の表層1.5μmを抽出し、ICP−MS装置によってNiを含む重金属の濃度を測定した。その結果を表1に示す。
Figure 0005544859
この結果、表1に示すように、比較例1、2の冷却条件では、シリコン単結晶薄膜の表層中のNi濃度は8×1010atoms/cm、2×1011atoms/cm検出された。すなわち、Niがこの濃度だけ表層中に存在することを意味する。
一方、実施例2及び3の冷却条件ではシリコン単結晶薄膜の表層中のNi濃度は、それぞれICP−MS装置の検出下限(1×1010atoms/cm)以下となり、比較例1、2よりも低濃度であること、すなわち、比較例1、2の条件で冷却したウェーハに比べて、シリコン単結晶薄膜の表層部のNi不純物量が少ないことが判った。
また、実施例1の冷却条件で冷却したシリコンエピタキシャルウェーハも、Ni濃度はICP−MS装置の検出下限(1×1010atoms/cm)以下の濃度であったが、この実施例1では冷却速度が遅いため、その分プロセス時間が長くなる。よって、生産性の問題を考えると冷却速度は5℃/sec以上にすることが良いことも判った。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
例えば、本発明で薄膜を気相成長させる気相成長装置は限定されず、縦型(パンケーキ型)、バレル型(シリンダ型)、枚葉式等の各種気相成長装置に適用可能である。

Claims (2)

  1. シリコンエピタキシャルウェーハの製造方法であって、
    原料ガスを供給しながらシリコン単結晶基板上にシリコン単結晶薄膜を水素雰囲気中で気相成長させる成膜工程と、
    該成膜工程により前記シリコン単結晶薄膜が形成されたシリコンエピタキシャルウェーハを、前記シリコン単結晶薄膜中に存在する評価対象不純物の濃度の規格値又は工程平均値と前記評価対象不純物の固溶限界濃度が一致する温度を算出し、該算出温度の少なくとも上下50℃の温度範囲において、前記シリコンエピタキシャルウェーハの成膜後の冷却速度を20℃/sec未満として冷却する冷却工程とを行い、
    前記評価対象不純物を、Niとすることを特徴とするシリコンエピタキシャルウェーハの製造方法。
  2. 前記冷却速度を、5℃/sec以上とすることを特徴とする請求項1に記載のシリコンエピタキシャルウェーハの製造方法。
JP2009284029A 2009-12-15 2009-12-15 シリコンエピタキシャルウェーハの製造方法 Active JP5544859B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2009284029A JP5544859B2 (ja) 2009-12-15 2009-12-15 シリコンエピタキシャルウェーハの製造方法
US13/510,336 US8697547B2 (en) 2009-12-15 2010-11-11 Method for manufacturing silicon epitaxial wafer
PCT/JP2010/006616 WO2011074176A1 (ja) 2009-12-15 2010-11-11 シリコンエピタキシャルウェーハの製造方法
DE112010004811.8T DE112010004811B4 (de) 2009-12-15 2010-11-11 Verfahren zur Herstellung eines Silizium-Epitaxiewafers
CN201080052898.7A CN102640261B (zh) 2009-12-15 2010-11-11 外延硅芯片的制造方法
TW099139389A TWI445057B (zh) 2009-12-15 2010-11-16 Method for manufacturing epitaxial silicon wafers

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009284029A JP5544859B2 (ja) 2009-12-15 2009-12-15 シリコンエピタキシャルウェーハの製造方法

Publications (2)

Publication Number Publication Date
JP2011129572A JP2011129572A (ja) 2011-06-30
JP5544859B2 true JP5544859B2 (ja) 2014-07-09

Family

ID=44166950

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009284029A Active JP5544859B2 (ja) 2009-12-15 2009-12-15 シリコンエピタキシャルウェーハの製造方法

Country Status (6)

Country Link
US (1) US8697547B2 (ja)
JP (1) JP5544859B2 (ja)
CN (1) CN102640261B (ja)
DE (1) DE112010004811B4 (ja)
TW (1) TWI445057B (ja)
WO (1) WO2011074176A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011119397A (ja) * 2009-12-02 2011-06-16 Canon Inc 半導体装置及びその製造方法
JP6260485B2 (ja) * 2014-07-29 2018-01-17 株式会社Sumco エピタキシャルシリコンウェーハの製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4035886B2 (ja) * 1998-03-27 2008-01-23 株式会社Sumco シリコンエピタキシャルウェーハとその製造方法
US6284384B1 (en) * 1998-12-09 2001-09-04 Memc Electronic Materials, Inc. Epitaxial silicon wafer with intrinsic gettering
CN1312326C (zh) * 2000-05-08 2007-04-25 Memc电子材料有限公司 消除自动掺杂和背面晕圈的外延硅晶片
US6444027B1 (en) * 2000-05-08 2002-09-03 Memc Electronic Materials, Inc. Modified susceptor for use in chemical vapor deposition process
JP2002110688A (ja) * 2000-09-29 2002-04-12 Canon Inc Soiの熱処理方法及び製造方法
JP2002176058A (ja) * 2000-12-11 2002-06-21 Sumitomo Metal Ind Ltd シリコン半導体基板の製造方法
TW541581B (en) 2001-04-20 2003-07-11 Memc Electronic Materials Method for the preparation of a semiconductor substrate with a non-uniform distribution of stabilized oxygen precipitates
JP3664101B2 (ja) 2001-05-31 2005-06-22 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法および評価方法
JP3755586B2 (ja) 2001-06-05 2006-03-15 信越半導体株式会社 珪素脱離方法及びシリコンウェーハの不純物分析方法
EP1542269B1 (en) * 2002-07-17 2016-10-05 Sumco Corporation A method of manufacturing a high-resistance silicon wafer
JP2005265718A (ja) 2004-03-19 2005-09-29 Sumitomo Mitsubishi Silicon Corp 不純物の分析方法
US7084048B2 (en) * 2004-05-07 2006-08-01 Memc Electronic Materials, Inc. Process for metallic contamination reduction in silicon wafers
JP2006073580A (ja) 2004-08-31 2006-03-16 Sumco Corp シリコンエピタキシャルウェーハ及びその製造方法
US7763095B2 (en) * 2005-06-07 2010-07-27 The Regents Of The University Of California Internal gettering by metal alloy clusters
CN101238588A (zh) * 2005-06-07 2008-08-06 加利福尼亚大学董事会 通过金属合金团簇进行的内部吸除
US7485928B2 (en) * 2005-11-09 2009-02-03 Memc Electronic Materials, Inc. Arsenic and phosphorus doped silicon wafer substrates having intrinsic gettering
JP4805681B2 (ja) * 2006-01-12 2011-11-02 ジルトロニック アクチエンゲゼルシャフト エピタキシャルウェーハおよびエピタキシャルウェーハの製造方法
DE102008023054B4 (de) 2008-05-09 2011-12-22 Siltronic Ag Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe

Also Published As

Publication number Publication date
US8697547B2 (en) 2014-04-15
CN102640261A (zh) 2012-08-15
US20120231612A1 (en) 2012-09-13
JP2011129572A (ja) 2011-06-30
CN102640261B (zh) 2015-12-16
DE112010004811T5 (de) 2012-09-20
WO2011074176A1 (ja) 2011-06-23
TW201126574A (en) 2011-08-01
DE112010004811B4 (de) 2021-07-01
TWI445057B (zh) 2014-07-11

Similar Documents

Publication Publication Date Title
JP5506954B2 (ja) 炭化珪素単結晶基板
KR101333337B1 (ko) 에피텍셜 탄화규소 단결정 기판 및 그 제조 방법
TWI429797B (zh) 第 iii 族氮化物半導體結晶基板及半導體元件
KR101989255B1 (ko) 에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판의 제조 방법
TWI537438B (zh) 單晶3C(立方晶系)-SiC基板之製造方法及由其所得之單晶3C-SiC基板
KR20120125315A (ko) 에피택셜 탄화규소 단결정 기판의 제조 방법 및 이 방법에 의하여 얻은 에피택셜 탄화규소 단결정 기판
JP2006111478A (ja) 炭化珪素単結晶インゴット、炭化珪素単結晶ウェハ及びその製造方法
WO2015012403A1 (ja) ベース基板の前処理方法、および該前処理を行ったベース基板を用いた積層体の製造方法
JP5544859B2 (ja) シリコンエピタキシャルウェーハの製造方法
JP6052465B2 (ja) エピタキシャル炭化珪素ウエハの製造方法
JP6432879B2 (ja) エピタキシャルウェーハの製造方法
JP5316487B2 (ja) シリコンエピタキシャルウェーハの製造方法
JP5533428B2 (ja) シリコンエピタキシャルウエーハの製造方法
JP7501595B2 (ja) Iii族窒化物半導体素子の製造方法およびiii族窒化物半導体単結晶の製造方法
JP2011134830A (ja) エピタキシャルウェーハ
JP2010087327A (ja) シリコンウエーハとエピタキシャルウエーハ並びにそれらの製造方法
JP2018080063A (ja) SiC単結晶の製造方法
JP6347330B2 (ja) エピタキシャルウェーハの製造方法
JP2011129570A (ja) シリコンエピタキシャルウェーハの不純物評価方法
CN109075039A (zh) 外延晶片的制造方法
JP2010024124A (ja) Iii族窒化物結晶の成長方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131015

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131211

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140415

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140428

R150 Certificate of patent or registration of utility model

Ref document number: 5544859

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250