KR101034407B1 - 불휘발성 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 저항을 낮추기 위해 금속 실리사이드막을 도입하더라도 게이트 패턴의 모양 및 소자의 특성을 균일화할 수 있는 불휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
본 발명은 반도체 기판상에 형성된 게이트 절연막, 게이트 절연막 상에 형성된 게이트 패턴들, 심(seam)을 포함하여 게이트 패턴들 사이의 공간에서 연결되며 게이트 패턴들의 측벽에 게이트 패턴들보다 낮은 높이로 형성된 스페이서들, 및 스페이서와 동일한 물질로 형성되며, 상기 심 내부를 채우도록 형성된 보조막을 포함하는 불휘발성 메모리 소자 그 제조방법을 제공한다.
금속 실리사이드, 코발트 실리사이드, 심(seam), 간섭

Description

불휘발성 메모리 소자 및 그 제조방법{Nonvolatile memory device and manufacturing method of the same}
본 발명은 불휘발성 메모리 소자 및 그 제조방법에 관한 것으로, 특히 게이트 패턴 모양 및 특성을 균일화할 있는 불휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
최근 불휘발성 메모리 소자 중 고용량화 및 고집적화가 용이한 낸드 플래시 메모리 소자에 대한 개발이 활발히 진행되고 있다. 낸드 플래시 메모리 소자의 메모리 셀 어레이는 매트릭스 형태로 배열된 스트링 구조를 포함한다. 각각의 스트링 구조는 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터, 및 소스 셀렉트 트랜지스터와 드레인 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀들을 포함한다. 각각의 메모리 셀들은 플로팅 게이트, 유전체막 및 컨트롤 게이트가 적층된 스택형 게이트 패턴을 포함한다.
한편, 소자의 고집적화가 진행됨에 따라 소자를 구성하는 패턴이 미세화되고 있으며, 패턴의 미세화에 따라 패턴의 저항 및 소자의 특성을 확보하기 위한 방안이 요구되고 있다. 패턴의 저항 및 소자의 특성을 확보하기 위한 방안 중 게이트 패턴의 최상층에 저항이 낮은 금속 실리사이드막을 도입하는 방안이 있다.
이하, 최상층에 금속 실리사이드막을 포함하는 게이트 패턴의 종래 형성방법에 대해 설명한다.
먼저, 반도체 기판상에 플로팅 게이트, 유전체막 및 폴리 실리콘막을 포함한 적층막을 형성한 후, 폴리 실리콘막의 상부에 게이트 하드 마스크 패턴을 형성한다. 반도체 기판은 제1 영역 및 제2 영역을 포함한다. 제1 영역은 메모리 셀들이 형성되는 영역이고, 제2 영역은 소스 셀렉트 트랜지스터 및 드레인 셀렉트 트랜지스터가 형성될 영역일 수 있다. 이 후, 게이트 하드 마스크 패턴을 식각 마스크로 적층막을 식각하여 적층 패턴을 형성한다. 일반적으로 적층 패턴은 제2 영역에서보다 제1 영역에서 더 조밀하게 형성된다.
이어서, 적층 패턴들의 측벽에 스페이서들을 형성한다. 이 때, 적층 패턴들이 제2 영역에서보다 제1 영역에서 더 조밀하게 형성되기 때문에 제1 영역에서 적층 패턴들 사이의 공간은 스페이서들에 의해 매립된다. 반면, 제2 영역에서 적층 패턴들 사이의 공간은 제1 영역에 비해 넓으므로 제2 영역에서 적층 패턴들 사이의 공간은 스페이서들에 의해 매립되지 않고 적층 패턴들 사이의 공간에서 서로 인접한 스페이서들은 서로 격리되어 형성될 수 있다. 한편, 제1 영역에 형성된 적층 패턴들 사이의 공간이 스페이서들에 의해 매립될 때, 제1 영역에 형성된 적층 패턴들 사이의 공간에 불균일한 심(seam)들이 발생한다.
이 후 제2 영역에 형성된 적층 패턴들 사이의 공간이 완전히 매립될 수 있도록 층간 절연막을 형성한다. 이어서, 적층 패턴에 포함된 폴리 실리콘막이 노출될 수 있도록 평탄화 공정 및 식각 공정을 실시한다. 이 때, 폴리 실리콘막의 측벽이 노출될 수 있도록 스페이서 및 층간 절연막의 높이가 폴리 실리콘막의 높이에 비해 낮아진다. 이와 같이 스페이서 및 층간 절연막의 높이를 폴리 실리콘막의 높이보다 낮아질 수 있도록 식각 공정을 실시하는 과정에서 상술한 심들이 노출되어 그 크기가 더욱 커진다. 또한, 심들의 크기 및 형태가 더욱 불균일해진다.
이어서 폴리 실리콘막의 노출된 표면을 포함한 층간 절연막과 스페이서의 표면에 금속막을 형성한 후 어닐링(annealing)을 실시하여 금속막과 폴리 실리콘을 반응시켜 금속 실리사이드막을 형성한다. 이 후, 반응하지 않고 잔여하는 금속막을 제거함으로써 폴리 실리콘막 및 금속 실리사이드막의 적층 구조인 컨트롤 게이트가 형성된다.
코발트 실리사이드막(CoSix)등과 같은 금속 실리사이드막은 상술한 바와 같이 노출된 폴리 실리콘막의 표면에 코발트막을 증착한 후, 어닐링 공정을 통해 코발트를 폴리 실리콘막으로 확산시킴으로써 형성된다. 따라서, 코발트막을 증착하기 전, 게이트 패턴 중 폴리 실리콘막을 노출시키기 위한 평탄화 공정 및 식각 공정이 먼저 실시되어야 한다.
도 1은 상술한 종래 형성방법의 문제점을 설명하기 위한 도면이다. 특히 도 1은 제1 영역의 게이트 패턴을 나타내는 도면이다.
도 1을 참조하면, 플로팅 게이트(5), 유전체막(7), 및 컨트롤 게이트(13)가 적층된 게이트 패턴이 게이트 절연막(3)을 사이에 두고 반도체 기판(1)의 상부에 형성된다. 여기서 컨트롤 게이트(13)는 폴리 실리콘막(9)과 금속 실리사이드막(11)이 적층되어 형성된다. 한편, 폴리 실리콘막(9) 상부에 형성되는 금속 실리사이드막(11)은 상술한 게이트 패턴의 형성방법에 의해 형성된 것이다. 상술한 게이트 패턴의 형성방법에 의하면, 금속 실리사이드막(11)의 형성을 위하여 제2 영역에 형성된 스페이서(15)의 높이를 낮추기 위한 식각 공정이 실시되는 과정에서 심(17)들이 노출되어 그 크기가 더욱 커진다. 또한 심(17)들의 크기 및 형태가 더욱 불균일해진다. 그 결과 심(17)의 크기가 커짐에 따라 금속 실리사이드막(11)이 기울어지거나 붕괴되어 금속 실리사이드막(11)의 토폴로지(topology)가 손상된다. 또한, 심(17)의 불균일도가 커짐에 따라 금속 실리사이드막(11)의 토폴로지 손상 정도가 불균일해져서 금속 실리사이드막(11)의 토폴로지가 불균일해진다. 그리고, 심(17)의 불균일도가 커짐에 따라 금속 실리사이드막(11)의 형태가 불균일해지게 된다. 게이트 패턴들 사이의 캐패시턴스값이 불균일해져서 게이트 패턴간 간섭현상이 불균일하게 나타나게 된다. 이로 인하여 불휘발성 메모리 소자의 특성이 불균일해지는 문제가 발생한다.
본 발명은 저항을 낮추기 위해 금속 실리사이드막을 도입하더라도 게이트 패턴의 모양 및 소자의 특성을 균일화할 수 있는 불휘발성 메모리 소자 및 그 제조방법을 제공한다.
본 발명에 따른 불휘발성 메모리 소자는 반도체 기판상에 형성된 게이트 절연막, 게이트 절연막 상에 형성된 게이트 패턴들, 심(seam)을 포함하여 게이트 패턴들 사이의 공간에서 연결되며 게이트 패턴들의 측벽에 게이트 패턴들보다 낮은 높이로 형성된 스페이서들, 및 스페이서와 동일한 물질로 형성되며, 상기 심 내부를 채우도록 형성된 보조막을 포함한다.
게이트 패턴은 플로팅 게이트, 유전체막 및 폴리 실리콘막의 적층 구조로 형성된 적층 패턴 및 상기 폴리 실리콘막의 상부에 형성된 코발트 실리사이드막을 포함한다.
스페이서 및 상기 보조막은 산화막을 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 소자의 제조방법은 반도체 기판상에 게이트 절연막을 형성하는 단계, 게이트 절연막 상에 폴리 실리콘막을 포함하는 적층 패턴들을 형성하는 단계, 적층 패턴들의 측벽에, 심(seam)을 포함하여 적층 패턴들 사이의 공간에서 연결되는 스페이서들을 형성하는 단계, 폴리 실리콘막 의 측벽이 노출됨과 동시에 심의 개구부가 넓어지도록 스페이서들의 높이를 낮추는 단계, 및 심이 매립될 수 있도록, 스페이서와 동일한 물질을 이용하여 폴리 실리콘막의 표면 및 스페이서의 표면에 보조막을 형성하는 단계를 포함한다.
또한 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 제조방법은 폴리 실리콘막의 표면이 노출될 수 있도록 보조막을 식각하는 단계, 폴리 실리콘막을 금속과 반응시켜 폴리 실리콘막의 상부에 금속 실리사이드막을 형성하는 단계를 더 포함한다.
금속 실리사이드막은 코발트 실리사이드막을 포함한다.
폴리 실리콘막의 표면이 노출될 수 있도록 보조막을 식각하는 단계는 BOE(buffer oxide etchant) 또는 불산(HF)을 이용한 습식 식각 공정으로 실시하는 것이 바람직하다.
스페이서 및 보조막은 산화막을 이용하여 형성한다.
산화막은 LP-CVD(Low Pressure - Chemical Vapor Deposition) 방법을 이용하여 형성되는 것이 바람직하다.
적층 패턴은 폴리 실리콘막 및 폴리 실리콘막의 하부에 적층된 플로팅 게이트, 및 유전체막을 포함한다.
본 발명은 스페이서에 형성된 심의 개구부를 넓힌 후 보조막을 형성함으로써, 보조막을 이용한 심의 매립도를 개선할 수 있다.
또한 본 발명은 스페이서와 동일한 물질인 보조막을 이용하여 심을 매립함으로써 게이트 패턴들 간의 커패시턴스의 값을 균일화할 수 있으며, 이로 인하여 게이트 패턴들간 간섭 현상을 균일화할 수 있다.
그리고 본 발명은 보조막을 이용하여 심을 매립함으로써 심에 의해 게이트 패턴의 형태가 불균일하게 형성되는 등의 결함을 개선할 수 있다.
상술한 바와 같이 본 발명은 게이트 패턴들간의 커패시턴스의 값을 균일화하고, 게이트 패턴의 형태를 균일화할 수 있으므로 불휘발성 메모리 소자의 특성을 균일화하여 신뢰성을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2f는 본 발명에 따른 불휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면 웰(well; 미도시)이 형성되고 문턱전압 조절용 이온주입 공정이 실시된 반도체 기판(201)의 상부에 게이트 절연막(203)을 형성한다. 이 후, 게이트 절연막(203)의 상부에 플로팅 게이트(205), 유전체막(207), 캡핑막용 제1 폴리 실리콘막(209), 및 컨트롤 게이트용 제2 폴리 실리콘막(213)이 적층된 적층 패턴(216)을 형성한다.
반도체 기판(201)은 제1 영역 및 제2 영역을 포함한다. 제1 영역은 메모리 셀들이 형성될 메모리 셀 영역이며, 제2 영역은 드레인 셀렉트 트랜지스터가 형성될 DST영역 또는 소스 셀렉트 트랜지스터가 형성될 SST영역일 수 있다.
게이트 절연막(203)은 산화막으로 형성되며, 산화 공정을 통해 형성될 수 있다. 산화 공정을 통해 형성된 게이트 절연막(203)은 실리콘 산화막(SiO2)으로 형성될 수 있다.
적층 패턴(216)은 제2 영역(DST영역, SST영역)에 비해 제1 영역(메모리 셀 영역)에서 조밀하게 형성된다. 즉, 적층 패턴(216)들 사이의 간격은 제2 영역에 비해 제1 영역에서 좁게 형성된다.
이하, 적층 패턴(216)의 형성 공정의 일례를 보다 구체적으로 설명한다. 먼저, 게이트 절연막(203)의 상부에 플로팅 게이트(205)를 형성하기 위한 도전막을 형성한다. 플로팅 게이트(205)를 형성하기 위한 도전막은 언도프트(undoped) 폴리실리콘막(205a) 및 도프트(doped) 폴리실리콘막(205b)이 적층된 막이거나, 도프트 폴리 실리콘막의 단일막일 수 있다.
상술한 도전막(205a, 205b)의 상부에 소자 분리 하드 마스크 패턴(미도시)을 형성한다. 이 후, 소자 분리 하드 마스크 패턴을 식각 베리어로 이용하여 도전막(205a, 205b), 게이트 절연막(203) 및 반도체 기판(201)을 식각하여 반도체 기 판(201)에 트렌치(미도시)를 형성한다.
트렌치 형성 후, 트렌치 내부를 절연물로 매립하여 소자 분리막(미도시)을 형성한다. 소자 분리막이 형성되지 않은 반도체 기판(201)의 영역은 활성 영역으로 정의된다. 이로써, 게이트 절연막(203) 및 도전막(205a, 205b)은 활성 영역의 상부에만 잔여한다.
소자 분리막 형성 후, 소자 분리 하드 마스크 패턴은 제거된다. 이 후, 잔여하는 도전막(205a, 205b)의 표면에 유전체막(207)을 형성한다. 이 때, 제2 영역(DST영역, SST영역)에 형성된 유전체막(207)에는 하부의 도전막(205b)을 노출시키는 콘택홀(211)이 형성된다. 유전체막(207)은 산화막/질화막/산화막이 적층된 ONO구조로 형성될 수 있다.
콘택홀(211)을 형성할 때, 제1 영역(메모리 셀 영역)에 형성된 유전체막(207)이 손상되는 것을 방지하기 위해 제1 폴리 실리콘막(209)을 식각 베리어로 이용할 수 있다. 즉, 콘택홀(211)을 형성하기 위해 도전막(205a, 205b)의 표면에 유전체막(207) 및 제1 폴리 실리콘막(209)을 적층한다. 이 후 제1 폴리 실리콘막(209)을 패터닝하고, 패터닝 된 제1 폴리 실리콘막(209)을 식각 베리어로 이용한 식각 공정으로 유전체막(207)을 식각하여 콘택홀(211)을 형성한다. 잔여하는 제1 폴리 실리콘막(209)은 컨트롤 게이트의 하부 도전막으로 이용될 수 있다.
콘택홀(211) 형성 후 제1 폴리 실리콘막(209)의 상부에 제2 폴리 실리콘막(213)을 형성한다. 제2 폴리 실리콘막(213)은 콘택홀(211)을 통해 하부의 도전막(205b)에 전기적으로 연결된다.
이어서, 제2 폴리 실리콘막(213)의 상부에 게이트 하드 마스크 패턴(215)을 형성한다. 게이트 하드 마스크 패턴(215)은 산화막으로 형성되거나, 질화막 및 산화막의 적층 구조로 형성될 수 있다.
상술한 게이트 하드 마스크 패턴(215)을 식각 베리어로 게이트 절연막(203)이 노출될 때까지 제2 폴리 실리콘막(213), 제1 폴리 실리콘막(209), 유전체막(207), 및 도전막(205a, 205b)을 식각한다. 이로써, 플로팅 게이트(205), 유전체막(207), 제1 폴리 실리콘막(209) 및 제2 폴리 실리콘막(213)이 적층된 적층 패턴(216)이 형성된다. 여기서 플로팅 게이트(205)는 활성 영역의 상부에 잔여하는 도전막(205a, 205b)이 게이트 하드 마스크 패턴(215)을 식각 베리어로 이용한 식각 공정을 통해 다수의 패턴으로 분리된 것이다.
상술한 바와 같이 적층 패턴(216)을 형성한 후, 적층 패턴(216)을 마스크로 이용하여 불순물 이온을 주입함으로써 적층 패턴(216)들 사이의 반도체 기판(201)에 접합 영역(201a)이 형성된다.
접합 영역(201a) 형성 후, 적층 패턴(216)의 표면 및 게이트 절연막(203)의 상부에 스페이서막(217)를 형성한다. 스페이서막(217)은 스텝 커버리지(step coverage) 특성이 우수한 LP-CVD(Low Pressure - Chemical Vapor Deposition) 방식으로 형성되는 것이 바람직하다.
한편, 스페이서막(217)은 제2 영역(DST영역, SST영역)에 비해 제1 영역(메모리 셀 영역)에서 적층 패턴(216)이 상대적으로 조밀하게 형성되었으므로 제1 영역(메모리 셀 영역)에 형성된 적층 패턴(216)들 사이의 공간을 매립할 수 있다. 즉, 제1 영역(메모리 셀 영역)에서 적층 패턴(216)의 측벽에 형성되어 서로 인접한 스페이서막(217)은 서로 연결되어 형성된다. 이 때, 제1 영역(메모리 셀 영역)에서 적층 패턴(216)들 사이의 공간을 매립하는 스페이서막(217)에는 심(seam)(219)들이 불균일하게 형성된다.
반면, 제2 영역(DST영역, SST영역)에서 적층 패턴(216)들 사이의 공간은 제1 영역(메모리 셀 영역)에 비해 넓으므로 제2 영역(DST영역, SST영역)에서 적층 패턴(216)들 사이의 공간은 스페이서막(217)에 의해 매립되지 않는다. 즉, 제2 영역(DST영역, SST영역)에서 적층 패턴(216)의 측벽에 형성되어 서로 인접한 스페이서막(217)은 연결되지 않고 서로 격리되어 형성된다.
상술한 스페이서막(217)의 형성 후 에치-백(etch-back) 방식으로 스페이서막(217)을 식각한다.
도 2b를 참조하면, 게이트 하드 마스크 패턴(215)이 노출되는 시점까지 스페이서막을 에치-백 방식으로 식각함으로써 적층 패턴(216)들의 측벽에 스페이서(217a)들이 형성된다. 이 때, 제1 영역(메모리 셀 영역)에서 적층 패턴(216)들의 측벽에 형성되어 적층 패턴(216)들 사이의 공간에서 서로 인접한 스페이서(217a)들은 서로 연결되며 심(219)을 포함한다. 이에 따라 제1 영역(메모리 셀 영역)에서 서로 인접한 적층 패턴(216)들 사이의 접합 영역(201a)이 스페이서(217a)들에 의해 가려진다. 반면, 제2 영역(DST영역, SST영역)에서 적층 패턴(216)들의 측벽에 형성되어 적층 패턴(216)들 사이의 공간에서 서로 인접한 스페이서(217a)들은 서로 격리된다. 또한, 에치-백 공정을 통해 제2 영역(DST영역, SST영역)에서 스페이서(217a)에 의해 보호되지 않은 게이트 절연막(203)이 식각될 수 있다. 이에 따라 제2 영역(DST영역, SST영역)에서 서로 인접한 적층 패턴(216)들 사이의 접합 영역(201a)이 노출될 수 있다.
상술한 스페이서(217a)는 300Å 내지 1500Å의 두께로 형성될 수 있다.
스페이서(217a) 형성 후, 적층 패턴(216), 스페이서(217a) 및 접합 영역(201a)의 노출된 표면을 따라 식각 정지막(221)을 형성한다. 식각 정지막(221)은 후속 공정에서 접합 영역(201a)을 노출시키는 소스 콘택홀 또는 드레인 콘택홀을 형성하기 위한 식각 공정 시 게이트 패턴의 노출되는 것을 방지하기 위해서 형성한다. 이 때, 식각 정지막(221)은 질화막을 이용하여 형성할 수 있다.
이 후, 식각 정지막(221)의 상부에, 제2 영역(DST영역, SST영역)의 적층 패턴(216)들 사이의 공간을 완전히 매립할 수 있도록 충분한 두께로 층간 절연막(223)을 형성한다. 층간 절연막(223)은 산화막을 이용하여 형성할 수 있다.
도 2c를 참조하면, 후속 공정에서 증착되는 금속막이 제2 폴리 실리콘막(213)과 접촉될 수 있도록, 제2 폴리 실리콘막(213)의 표면을 노출시킨다. 이 때, 금속막과 제2 폴리 실리콘막(213)의 접촉 면적을 증대시키기 위해 층간 절연막(223), 식각 정지막(221), 스페이서(217a)의 높이를 제2 폴리 실리콘막(213)의 높이보다 낮아지도록 한다. 이로써 제2 폴리 실리콘막(213)의 상면, 및 측벽이 노출된다.
제2 폴리 실리콘막(213)의 상면, 및 측벽을 노출시키는 공정은 평탄화 공정 및 에치-백 공정을 포함한다. 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)공정으로 실시될 수 있다. 이 후, 에치-백 공정으로 층간 절연막(223), 식각 정지막(221), 스페이서(217a)의 높이를 낮춘다. 에치-백 공정으로 층간 절연막(223), 식각 정지막(221), 스페이서(217a)의 높이를 낮추게 되면, 제1 영역의 심(219)들이 노출되고, 심(219)의 개구부가 더욱 넓어지게 되며, 심(219)들의 균일도가 더욱 저하된다. 노출된 심(219)은 "V"자 형태일 수 있다. 이와 같이 스페이서(217a)의 높이를 낮추는 공정을 이용하여 심(219)의 개구부를 넓힘으로써 후속 공정에서 형성되는 보조막을 이용하여 심(219)의 매립도를 개선할 수 있다.
도 2d를 참조하면, 심(219)이 매립될 수 있도록 제2 폴리 실리콘막(213)의 노출된 표면 및 층간 절연막(223), 식각 정지막(221), 스페이서(217a)의 표면에 보조막(225)을 형성한다.
보조막(225)은 제2 폴리 실리콘막(213)의 노출된 표면 및 층간 절연막(223), 식각 정지막(221), 스페이서(217a)의 표면의 단차를 따라 형성되기 위해 스텝 커버리지 특성이 우수한 LP-CVD방식으로 형성되는 것이 바람직하다. 또한 보조막(225)은 심(219)을 매립하기 위해 50Å 내지 200Å의 두께로 형성될 수 있다.
그리고 보조막(225)은 후속 식각 공정에서 스페이서(217a)와 동시에 식각될 수 있도록 스페이서(217a)와 동일한 물질로 형성되는 것이 바람직하다. 또한, 보조막(225)과 스페이서(217a)를 동일한 물질로 형성하면, 제1 영역(메모리 셀 영역)에서 적층 패턴(216)들 사이의 공간에 형성된 물질이 동일해진다. 따라서, 제1 영역(메모리 셀 영역)의 적층 패턴(216)들 사이에서 심(219)들이 불균일하게 형성되 더라도 동일한 물질로 채워지므로 제1 영역(메모리 셀 영역)의 적층 패턴(216)들 사이에 형성된 절연막의 유전상수를 균일화할 수 있다.
한편, 스페이서(217a) 및 보조막(225)은 질화막을 이용하여 형성할 수 있으나, 산화막으로 형성되는 것이 바람직하다. 질화막은 산화막에 비하여 유전상수가 크므로 게이트 패턴들 간의 간섭 현상을 증대시킬 수 있기 때문이다.
도 2e를 참조하면, 제2 폴리 실리콘막(213)의 표면이 노출될 수 있도록 보조막(225)을 식각한다. 이때, 제2 폴리 실리콘막(213)의 상면 및 측벽이 노출될 수 있도록 보조막(225)을 식각하는 것이 바람직하다.
보조막(225)은 에치-백 방식으로 식각될 수 있다. 또한 보조막(225) 및 스페이서(217a)는 동일한 물질로 형성되었으므로 스페이서(217a)가 보조막(225)과 동일한 식각비로 식각된다. 따라서,보조막(225)과 스페이서(217a)가 동시에 될 수 있으나, 심(219)은 개구되지 않는다.
한편, 보조막(225)은 제2 폴리 실리콘(213)에 비해 빠르게 식각되는 물질을 이용하여 식각되는 것이 바람직하다. 이를 위하여, 산화막으로 형성된 보조막(225)은 BOE(buffer oxide etchant) 또는 불산(HF)을 이용한 습식 식각 공정으로 식각되는 것이 바람직하다. 또한, 보조막(225)은 제2 폴리 실리콘막(213)의 상면 및 측벽이 노출될 수 있도록 50Å 내지 250Å의 두께를 타겟으로 식가되는 것이 바람직하다.
도 2f를 참조하면, 노출된 제2 폴리 실리콘막(213)을 금속과 반응시켜 제2 폴리 실리콘막(213)의 상부에 금속 실리사이드막(213)을 형성한다. 이로써 플로팅 게이트(205), 유전체막(207), 폴리 실리콘막(209, 213) 및 금속 실리사이드막(227)이 적층된 구조의 게이트 패턴(228)이 형성된다.
이하, 금속 실리사이드막(227)을 포함하는 게이트 패턴(228)의 형성방법의 일례를 상세히 설명한다.
먼저, 노출된 제2 폴리 실리콘막(213)의 표면에 금속막(미도시) 및 산화 방지막(미도시)을 적층한다. 금속막은 후속 공정에서 제2 폴리 실리콘막(213)과 반응시켜 금속 실리사이드막(227)을 형성시키기 위해 증착되는 것으로서 코발트(Co)를 이용하여 형성할 수 있다. 산화 방지막은 후속 공정에서 금속막이 제2 폴리 실리콘막(213)과 반응할 수 있도록 어닐링(annealing) 공정을 실시하는 과정에서 금속막의 표면이 산화되는 것을 방지하기 위해 형성한 것이다. 이러한 산화 방지막으로는 티타늄(Ti) 및 티타늄 질화막(TiN)을 적층하여 형성할 수 있다.
이 후, 금속막과 제2 폴리 실리콘막(213)이 반응할 수 있도록 어닐링 공정을 실시한다. 어닐링 공정 후, 제2 폴리 실리콘막(213)의 상부가 금속막과 반응하여제2 폴리 실리콘막(213)의 상부에 금속 실리사이드막(227)이 형성된다. 금속막으로 코발트막이 적용된 경우 형성되는 금속 실리사이드막(227)은 코발트 실리사이드막이다. 금속 실리사이드막(227)을 형성하기 위한 어닐링 공정은 제1 어닐링 공정 및 제2 어닐링 공정으로 구분되어 형성될 수 있다. 코발트 실리사이드막을 형성하는 경우를 예로 들어 보다 상세히 설명하면, 제1 온도로 제1 어닐링 공정을 실시하여 CoSi상의 코발트 실리사이드막을 형성한다. 이 후, 제1 온도보다 높은 제2 온도로 제2 어닐링 공정을 실시하여 CoSi상의 코발트 실리사이드막을 CoSi2상의 코발트 실리사이드막으로 상변화시킨다. CoSi2상의 코발트 실리사이드막은 CoSi상의 코발트 실리사이드막에 비해 안정된 물질이며, 저항이 낮은 물질이다.
이러한 금속 실리사이드막(227) 형성 후, 반응하지 않고 잔여하는 금속막 및 산화 방지막을 스트립 공정으로 제거한다. 이로써 저저항 배선을 위한 금속 실리사이드막(227)을 포함하는 게이트 패턴(228)이 형성될 수 있다.
상술한 바와 같이 본 발명은 스페이서의 높이를 낮추는 공정을 이용하여 스페이서에 형성된 심의 개구부를 넓힌 후 보조막을 형성함으로써, 도포능력이 낮은 물질인 보조막을 이용하더라도 심의 매립도를 개선할 수 있다.
또한 본 발명은 스페이서와 동일한 물질인 보조막을 이용하여 심을 매립함으로써 게이트 패턴들 간의 커패시턴스의 값을 균일화 할 수 있으며, 이로 인하여 게이트 패턴들 간 간섭 현상을 균일화할 수 있다.
그리고 본 발명은 보조막을 이용하여 심을 매립함으로써 심에 의해 게이트 패턴의 형태가 불균일하게 형성되는 등의 결함을 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 불휘발성 메모리 소자의 게이트 패턴 형성방법의 문제점을 설명하기 위한 도면.
도 2a 내지 도 2f는 본 발명에 따른 불휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
201 : 반도체 기판 201a : 접합 영역
203 : 게이트 절연막 205 : 플로팅 게이트
207 : 유전체막 209 : 제1 폴리 실리콘막
211 : 콘택홀 213 : 제2 폴리 실리콘막
215 : 게이트 하드 마스크 패턴 216 : 적층 패턴
217 : 스페이서막 217a : 스페이서
219 : 심(seam) 221 : 식각 정지막
223 : 층간 절연막 225 : 보조막
227 : 금속 실리사이드막 228 : 게이트 패턴

Claims (12)

  1. 반도체 기판상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트 패턴들;
    심(seam)을 포함하여 게이트 패턴들 사이의 공간에서 연결되며 상기 게이트 패턴들의 측벽에 상기 게이트 패턴들보다 낮은 높이로 형성된 스페이서들;
    상기 스페이서와 동일한 물질로 형성되며, 상기 심 내부를 채우도록 형성된 보조막을 포함하며,
    상기 게이트 패턴들의 최상층에는 상기 스페이서 및 상기 보조막보다 돌출된 금속 실리사이드막이 형성되는 불휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 게이트 패턴은 상기 금속 실리사이드막인 코발트 실리사이드막 하부에 적층된 플로팅 게이트, 유전체막 및 폴리 실리콘막을 더 포함하는 불휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 스페이서 및 상기 보조막은 산화막을 포함하는 불휘발성 메모리 소자.
  4. 반도체 기판상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 폴리 실리콘막을 포함하는 적층 패턴들을 형성하는 단계;
    상기 적층 패턴들의 측벽에, 심(seam)을 포함하여 적층 패턴들 사이의 공간에서 연결되는 스페이서들을 형성하는 단계;
    상기 폴리 실리콘막의 측벽이 노출됨과 동시에 상기 심의 개구부가 넓어지도록 상기 스페이서들의 높이를 낮추는 단계;
    상기 심이 매립될 수 있도록 상기 폴리 실리콘막의 표면 및 상기 스페이서의 표면에 상기 스페이서와 동일한 물질로 보조막을 형성하는 단계;
    상기 보조막을 식각하면서 상기 스페이서를 식각하여 상기 폴리 실리콘막의 상면 및 상기 폴리 실리콘막의 측벽을 노출시키는 단계;
    상기 폴리 실리콘막의 노출된 상면 및 측벽 상부에 금속막을 형성하는 단계; 및
    상기 폴리 실리콘막과 상기 금속막을 반응시켜 금속 실리사이드막을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제 4 항에 있어서,
    상기 금속 실리사이드막은 코발트 실리사이드막을 포함하는 불휘발성 메모리 소자의 제조방법.
  9. 제 4 항에 있어서,
    상기 보조막은 BOE(buffer oxide etchant) 또는 불산(HF)을 이용한 습식 식각 공정을 통해 식각되는 불휘발성 메모리 소자의 제조방법.
  10. 제 4 항에 있어서,
    상기 스페이서 및 상기 보조막은 산화막을 이용하여 형성하는 불휘발성 메모리 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 산화막은 LP-CVD(Low Pressure - Chemical Vapor Deposition) 방법을 이용하여 형성되는 불휘발성 메모리 소자의 제조방법.
  12. 제 4 항에 있어서,
    상기 적층 패턴은 상기 폴리 실리콘막 및 상기 폴리 실리콘막의 하부에 적층된 플로팅 게이트, 및 유전체막을 포함하는 불휘발성 메모리 소자의 제조방법.
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