JP5512500B2 - Semiconductor device - Google Patents

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Description

本発明は半導体装置に関するものであり、特に高周波特性の変動を抑制することができる半導体装置に関するものである。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device capable of suppressing fluctuations in high-frequency characteristics.

携帯機器の小型化に伴い、携帯機器に搭載される半導体装置の小型化が要求されている。この要求にこたえるため、半導体チップの外形寸法とほぼ同じ外形寸法を有するチップサイズパッケージ（Chip Size Package）と称される半導体装置が出現している。チップサイズパッケージの１形態としては、ウエハレベルチップサイズパッケージ（Wafer Level Chip Size Package）もしくはウエハレベルチップスケールパッケージ（Wafer Level Chip Scale Package）と称される半導体装置が存在する。   With the miniaturization of portable devices, miniaturization of semiconductor devices mounted on portable devices is required. In order to meet this demand, a semiconductor device called a chip size package has appeared that has substantially the same external dimensions as semiconductor chips. As one form of the chip size package, there is a semiconductor device called a wafer level chip size package or a wafer level chip scale package.

このようなウエハレベルチップサイズパッケージ（以下、ＷＣＳＰと称す。）の構造を図１乃至図３を用いて説明する。図１は封止樹脂によって封止される前の従来のＷＣＳＰを示す平面図であり、図２は封止樹脂によって封止された後の従来のＷＣＳＰを示す平面図である。図３は図１及び図２の３−３についての概略断面図である。   The structure of such a wafer level chip size package (hereinafter referred to as WCSP) will be described with reference to FIGS. FIG. 1 is a plan view showing a conventional WCSP before being sealed with a sealing resin, and FIG. 2 is a plan view showing the conventional WCSP after being sealed with a sealing resin. FIG. 3 is a schematic sectional view taken along the line 3-3 in FIGS.

従来のＷＣＳＰは、半導体基板１０１を有している。半導体基板１０１の表面には、トランジスタ、抵抗、コンデンサ、インダクタ等により構成された電子回路が形成されている。半導体基板１０１の表面上には、電子回路と接続された複数の電極パッド１０３が形成されている。   A conventional WCSP has a semiconductor substrate 101. On the surface of the semiconductor substrate 101, an electronic circuit including transistors, resistors, capacitors, inductors, and the like is formed. A plurality of electrode pads 103 connected to an electronic circuit are formed on the surface of the semiconductor substrate 101.

電極パッド１０３の表面の一部を除く半導体基板１０１上には、酸化シリコン等からなる絶縁層３０１が形成されている。絶縁層３０１上にはポリイミド等からなる保護膜３０３が形成されている。この構造により、電極パッド１０３の表面の一部が絶縁層３０１及び保護膜３０３によって規定された開口部によって露出されている。   An insulating layer 301 made of silicon oxide or the like is formed on the semiconductor substrate 101 excluding a part of the surface of the electrode pad 103. A protective film 303 made of polyimide or the like is formed on the insulating layer 301. With this structure, a part of the surface of the electrode pad 103 is exposed through the opening defined by the insulating layer 301 and the protective film 303.

電極パッド１０３には絶縁層３０１の開口部を介して例えば銅で構成された配線層１０５の一端が接続されている。配線層１０５は電極パッド１０３から柱状電極３０５の下部に至るまで保護膜３０３上に延在している。配線層１０５の他端は柱状電極３０５及び外部端子２０１の下部に配置されるパット部１１１である。このパッド部１１１は、電極パッド１０３よりも半導体基板１０１の中央領域に近い位置に配置されている。   One end of a wiring layer 105 made of, for example, copper is connected to the electrode pad 103 through an opening of the insulating layer 301. The wiring layer 105 extends on the protective film 303 from the electrode pad 103 to the lower part of the columnar electrode 305. The other end of the wiring layer 105 is a pad portion 111 disposed below the columnar electrode 305 and the external terminal 201. The pad portion 111 is disposed at a position closer to the central region of the semiconductor substrate 101 than the electrode pad 103.

この配線層１０５は、外部端子２０１の位置を半導体基板１０１の周辺部から半導体基板１０１の中央領域に実質的にシフトさせる機能を果たす。一般的に、このようなシフトは再配置と称され、故にこのようなシフトを行う配線層は再配置配線もしくは再配線と称される。以下、配線層１０５を再配線１０５と称す。再配線１０５のパッド部１１１上には例えば銅で構成された柱状電極３０５が形成されている。   The wiring layer 105 functions to substantially shift the position of the external terminal 201 from the peripheral portion of the semiconductor substrate 101 to the central region of the semiconductor substrate 101. In general, such a shift is referred to as a rearrangement, and thus a wiring layer that performs such a shift is referred to as a rearrangement wiring or a rearrangement. Hereinafter, the wiring layer 105 is referred to as a rewiring 105. A columnar electrode 305 made of, for example, copper is formed on the pad portion 111 of the rewiring 105.

柱状電極３０５の上部表面を除く半導体基板１０１上には、エポキシ系樹脂からなる封止樹脂２０３が形成されている。柱状電極３０５の上部表面上には、例えば半田からなる外部端子２０１が形成されている。図２に示されているように、複数の外部端子２０１は、半導体基板１０１上方に間隔Ａで規則的に配置されている。図２に示されたＷＣＳＰでは、外部端子２０１が２列に配置されている。   A sealing resin 203 made of an epoxy resin is formed on the semiconductor substrate 101 excluding the upper surface of the columnar electrode 305. On the upper surface of the columnar electrode 305, an external terminal 201 made of, for example, solder is formed. As shown in FIG. 2, the plurality of external terminals 201 are regularly arranged at intervals A above the semiconductor substrate 101. In the WCSP shown in FIG. 2, the external terminals 201 are arranged in two rows.

電子回路を形成した後、絶縁層３０１を形成するまでの工程は、ＷＣＳＰとＱＦＰ（Quad Flat Package）とでは変わらない。つまり、ウエハプロセス、回路レイアウトは、パッケージの形態に左右されない。従って、ＷＣＳＰは、半導体装置の小型化を容易に実現することができるパッケージであると言える。   The process from the formation of the electronic circuit to the formation of the insulating layer 301 is the same between WCSP and QFP (Quad Flat Package). That is, the wafer process and circuit layout are not affected by the form of the package. Accordingly, it can be said that the WCSP is a package that can easily realize miniaturization of a semiconductor device.

特開２０００−２３５９７９号公報Japanese Unexamined Patent Publication No. 2000-235799 特開２００１−６０６４２号公報JP 2001-60642 A 特開２００１−１５６２０９号公報JP 2001-156209 A

しかしながら、図１乃至図３において斜線で示されている領域１０７に高周波回路が配置された場合には、以下のような問題が生じることを考慮する必要がある。高周波回路は、比較的高い周波数の信号を処理する回路もしくは比較的高い周波数の信号を発生させる回路である。高周波回路の一例としては、図４に示されているような、インダクタ素子（コイル）４０１，４０３及びキャパシタ素子４０５，４０７を有する電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillator）がある。インダクタ素子やキャパシタ素子は、電圧制御発振回路の発振周波数を決定する重要な素子であり、例えばこのインダクタ素子のインダクタンス値Ｌが変動した場合、電圧制御発振回路の発振周波数を変動させてしまう。   However, it is necessary to consider that the following problems occur when a high-frequency circuit is arranged in a region 107 indicated by hatching in FIGS. The high-frequency circuit is a circuit that processes a signal having a relatively high frequency or a circuit that generates a signal having a relatively high frequency. As an example of the high-frequency circuit, there is a voltage controlled oscillator (VCO) having inductor elements (coils) 401 and 403 and capacitor elements 405 and 407 as shown in FIG. The inductor element and the capacitor element are important elements that determine the oscillation frequency of the voltage controlled oscillation circuit. For example, when the inductance value L of the inductor element varies, the oscillation frequency of the voltage controlled oscillation circuit varies.

高周波回路の他の例としては、無線信号の処理を行うＲＦ回路がある。ＲＦ回路は、例えばＬＮＡ回路（Low Noise Amplifier）やＰＡ回路（Power Amplifier）を含む。ＲＦ回路には、外部線路とのインピーダンス整合をとるためのインダクタ素子が内蔵されている。このインダクタ素子もＲＦ回路の特性を決定する重要な素子であり、例えば不要な電磁気的な結合がこのインダクタ素子に与えられたり、寄生インダクタが生じた場合、ＲＦ回路と外部線路との間のインピーダンスマッチングがとれず、ＲＦ回路の特性、例えばアンテナ部の出力特性が変動してしまう。   Another example of the high-frequency circuit is an RF circuit that performs processing of a radio signal. The RF circuit includes, for example, an LNA circuit (Low Noise Amplifier) and a PA circuit (Power Amplifier). The RF circuit incorporates an inductor element for impedance matching with an external line. This inductor element is also an important element that determines the characteristics of the RF circuit. For example, when unnecessary electromagnetic coupling is given to this inductor element or a parasitic inductor is generated, the impedance between the RF circuit and the external line is reduced. Matching cannot be achieved, and the characteristics of the RF circuit, for example, the output characteristics of the antenna unit, vary.

領域１０７には、再配線１０５、柱状電極３０５及び外部端子２０１が存在する。再配線１０５、柱状電極３０５及び外部端子２０１が、領域１０７内に配置されると、例えば領域１０７内の半導体基板１０１表面に配置されたインダクタ素子と再配線１０５、柱状電極３０５及び外部端子２０１との距離が近接してしまい、このインダクタ素子と再配線１０５との間、インダクタ素子と柱状電極３０５との間、及びインダクタ素子と外部端子２０１との間で電磁気的な結合が生じ（もしくは寄生インダクタ、寄生キャパシタが発生し）、インダクタ素子の特性、例えばインダクタンス値ＬやＱ値（Quality Factor）が変動する、もしくはインピーダンスが変動することが想定される。その結果、電圧制御発振回路の発振周波数が変動してしまう、もしくはＲＦ回路の特性（例えば、アンテナ部の出力特性）が変動してしまうことが想定される。このようなケースは、外部端子（リード）が半導体基板上方に位置しないＱＦＰでは起こり得ないケースであり、外部端子が半導体基板上方に位置するＷＣＳＰのようなパッケージ特有のケースである。従って、高周波特性の変動を抑制することが可能な半導体装置が望まれていた。   In the region 107, the rewiring 105, the columnar electrode 305, and the external terminal 201 exist. When the rewiring 105, the columnar electrode 305, and the external terminal 201 are disposed in the region 107, for example, the inductor element disposed on the surface of the semiconductor substrate 101 in the region 107, the rewiring 105, the columnar electrode 305, and the external terminal 201 And the electromagnetic coupling occurs between the inductor element and the rewiring 105, between the inductor element and the columnar electrode 305, and between the inductor element and the external terminal 201 (or a parasitic inductor). , A parasitic capacitor is generated), and it is assumed that the characteristics of the inductor element, for example, the inductance value L and Q value (Quality Factor) fluctuate or the impedance fluctuates. As a result, it is assumed that the oscillation frequency of the voltage controlled oscillation circuit varies or the characteristics of the RF circuit (for example, the output characteristics of the antenna unit) vary. Such a case is a case that cannot occur in the QFP in which the external terminals (leads) are not located above the semiconductor substrate, and is a case specific to a package such as a WCSP in which the external terminals are located above the semiconductor substrate. Therefore, there has been a demand for a semiconductor device capable of suppressing fluctuations in high frequency characteristics.

本発明は、上記課題を克服するために考え出されたものである。本願において開示される発明のうち、代表的な半導体装置の概要は以下の通りである。すなわち、主表面上に形成された複数の回路素子を有する矩形の半導体基板と、前記主表面上に形成されたインダクタ素子と、前記主表面上に形成され、前記複数の回路素子と電気的に接続された複数の電極パッドと、前記電極パッドの表面の一部を露出するよう前記主表面上に形成された絶縁膜と、前記複数の電極パッドと電気的に接続され、且つ前記主表面上に前記半導体基板の一辺に沿って３つ以上配列されて形成された複数の外部端子と、を備え、前記複数の外部端子は、前記インダクタ素子の上方を避けて形成されており、前記インダクタ素子は、平面視において、前記複数の外部端子のうちのいずれか２つの外部端子との間に形成されていることを特徴としている。 The present invention has been devised to overcome the above problems. Among the inventions disclosed in the present application, outlines of typical semiconductor devices are as follows. That is, a rectangular semiconductor substrate having a plurality of circuit elements formed on the main surface, an inductor element formed on the main surface, and formed on the main surface and electrically connected to the plurality of circuit elements A plurality of connected electrode pads, an insulating film formed on the main surface to expose a part of the surface of the electrode pad, and electrically connected to the plurality of electrode pads, and on the main surface A plurality of external terminals formed by arranging three or more along one side of the semiconductor substrate , wherein the plurality of external terminals are formed avoiding the top of the inductor element, Is formed between any two of the plurality of external terminals in plan view .

本願において開示される発明のうち、代表的な半導体装置によって得られる効果を簡単に説明すると以下の通りである。すなわち、本発明の半導体装置によれば、前記複数の電極パッドと電気的に接続され、且つ前記主表面上に前記半導体基板の一辺に沿って３つ以上配列されて形成された複数の外部端子と、を備え、前記複数の外部端子は、前記インダクタ素子の上方を避けて形成されており、前記インダクタ素子は、平面視において、前記複数の外部端子のうちのいずれか２つの外部端子との間に形成されていることを特徴としたものである。 Among the inventions disclosed in this application, effects obtained by typical semiconductor devices will be briefly described as follows. That is, according to the semiconductor device of the present invention, a plurality of external terminals that are electrically connected to the plurality of electrode pads and are arranged on the main surface along one side of the semiconductor substrate. And the plurality of external terminals are formed so as to avoid the upper side of the inductor element, and the inductor element is connected to any two external terminals of the plurality of external terminals in a plan view. It is characterized by being formed between .

本発明の半導体装置によれば、半導体基板の一辺に沿って３つ以上配列されて形成された複数の外部端子が前記インダクタ素子の上方を避けて形成されており、前記インダクタ素子は、平面視において前記複数の外部端子のうちのいずれか２つの外部端子との間に形成されているので、インダクタ素子と外部端子との距離は従来よりも長い。よって、インダクタ素子と外部端子との間に生じる電磁結合を抑制することができる。 According to the semiconductor device of the present invention, the plurality of external terminals formed by arranging three or more along one side of the semiconductor substrate are formed so as to avoid the upper side of the inductor element. In this case , the distance between the inductor element and the external terminal is longer than that of the conventional one. Therefore, it is possible to suppress electromagnetic binding that occurs between the inductor element and an external terminal.

封止樹脂によって封止される前の従来のＷＣＳＰを示す平面図である。It is a top view which shows the conventional WCSP before sealing with sealing resin. 封止樹脂によって封止された後の従来のＷＣＳＰを示す平面図である。It is a top view which shows the conventional WCSP after sealing with sealing resin. 図１及び図２の線３−３についての概略断面図である。FIG. 3 is a schematic cross-sectional view taken along line 3-3 in FIGS. 1 and 2. 電圧制御発振回路を示す回路図である。It is a circuit diagram which shows a voltage control oscillation circuit. 封止樹脂によって封止される前の本発明の実施例１の半導体装置を示す平面図である。It is a top view which shows the semiconductor device of Example 1 of this invention before sealing with sealing resin. 封止樹脂によって封止された後の本発明の実施例１の半導体装置を示す平面図である。It is a top view which shows the semiconductor device of Example 1 of this invention after being sealed with sealing resin. 図５及び図６の７−７についての概略断面図である。It is a schematic sectional drawing about 7-7 of FIG.5 and FIG.6. 封止樹脂によって封止される前の本発明の実施例２の半導体装置を示す平面図である。It is a top view which shows the semiconductor device of Example 2 of this invention before sealing with sealing resin. 封止樹脂によって封止された後の本発明の実施例２の半導体装置を示す平面図である。It is a top view which shows the semiconductor device of Example 2 of this invention after sealing with sealing resin. 図８及び図９の１０−１０についての概略断面図である。It is a schematic sectional drawing about 10-10 of FIG.8 and FIG.9. 封止樹脂によって封止される前の本発明の実施例３の半導体装置を示す平面図である。It is a top view which shows the semiconductor device of Example 3 of this invention before being sealed with sealing resin. 封止樹脂によって封止された後の本発明の実施例３の半導体装置を示す平面図である。It is a top view which shows the semiconductor device of Example 3 of this invention after sealing with sealing resin. 図１１及び図１２の１３−１３についての概略断面図である。It is a schematic sectional drawing about 13-13 of FIG.11 and FIG.12. 本発明の実施例４の半導体装置を示す平面透視図である。It is a plane perspective view which shows the semiconductor device of Example 4 of this invention. 本発明の実施例４の半導体装置を示す平面透視図である。It is a plane perspective view which shows the semiconductor device of Example 4 of this invention. 本発明の実施例４の半導体装置を示す平面透視図である。It is a plane perspective view which shows the semiconductor device of Example 4 of this invention. 本発明の実施例５の半導体基板１０１を示す平面図である。It is a top view which shows the semiconductor substrate 101 of Example 5 of this invention. 図１７の線１８−１８についての概略断面図である。FIG. 18 is a schematic cross-sectional view taken along line 18-18 of FIG. 本発明の実施の形態のインターポーザー１９０１を示す平面図である。It is a top view which shows the interposer 1901 of embodiment of this invention. 本発明の第５の実施例５の半導体装置を示す概略断面図である。It is a schematic sectional drawing which shows the semiconductor device of the 5th Example 5 of this invention.

以下、本発明の実施例を図面を参照して詳細に説明する。なお、説明を容易にするため、同様の構成には同様の符号を付与する。また、重複した構成の説明は省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, in order to make explanation easy, the same code | symbol is provided to the same structure. Further, the description of the duplicate configuration is omitted.

図５及び図６は本発明の実施例１の半導体装置を示す平面図である。図５は、封止樹脂によって封止される前の状態を示す平面図であり、図６は封止樹脂によって封止された後の状態を示す平面図である。図７は図５及び図６の７−７についての概略断面図である。   5 and 6 are plan views showing the semiconductor device according to the first embodiment of the present invention. FIG. 5 is a plan view showing a state before being sealed with the sealing resin, and FIG. 6 is a plan view showing a state after being sealed with the sealing resin. FIG. 7 is a schematic cross-sectional view taken along the line 7-7 in FIGS. 5 and 6.

本発明の半導体装置は、半導体基板１０１を有している。半導体基板１０１には、主に高周波回路が形成される領域１０７（以下、高周波回路領域１０７と称す）と、主に低周波回路が形成される領域５０１（以下、低周波回路領域５０１と称す）とが存在する。高周波回路領域１０７は、半導体基板１０１の中央領域であり、低周波回路領域５０１は、中央領域を囲む半導体基板１０１の周辺領域である。高周波回路領域１０７には高周波回路が配置され、低周波回路領域５０１には低周波回路が配置されている。   The semiconductor device of the present invention has a semiconductor substrate 101. In the semiconductor substrate 101, a region 107 (hereinafter referred to as a high frequency circuit region 107) where a high frequency circuit is mainly formed and a region 501 (hereinafter referred to as a low frequency circuit region 501) where a low frequency circuit is mainly formed. And exist. The high frequency circuit region 107 is a central region of the semiconductor substrate 101, and the low frequency circuit region 501 is a peripheral region of the semiconductor substrate 101 surrounding the central region. A high frequency circuit is arranged in the high frequency circuit area 107, and a low frequency circuit is arranged in the low frequency circuit area 501.

高周波回路は、比較的高い周波数の信号を処理する回路もしくは比較的高い周波数の信号を発生させる回路であり、高周波回路の一例としては、先に説明したような電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillator）や、無線信号の処理を行うＲＦ回路等がある。低周波回路は、比較的低い周波数の信号を処理する回路もしくは比較的低い周波数の信号を発生させる回路である。   The high-frequency circuit is a circuit that processes a signal having a relatively high frequency or a circuit that generates a signal having a relatively high frequency. As an example of the high-frequency circuit, a voltage controlled oscillation circuit (VCO: Voltage Controlled) as described above is used. Oscillator) and RF circuits for processing radio signals. The low frequency circuit is a circuit that processes a signal having a relatively low frequency or a circuit that generates a signal having a relatively low frequency.

本明細書において高周波とは、低周波に対して相対的に高い周波数であることを指し、低周波とは高周波に対して相対的に低い周波数であることを指す。本明細書における高周波とは、先に説明したインダクタ素子を例に挙げると、電磁結合によって、もしくは寄生素子（寄生インダクタもしくは寄生キャパシタ）が生じることによってその特性が大きく変化してしまうような範囲の周波数を意味する。一方、本明細書における低周波とは、先に説明したインダクタ素子を例に挙げると、電磁結合が生じたとしても、もしくは寄生素子が生じたとしてもその特性がそれほど大きくは変化しないような範囲の周波数を意味する。具体的に高周波とは、３００ＭＨｚ以上の帯域もしくは無線周波数を想定しているが、上述の趣旨により、この数字等には特に限定されるものではない。一方、具体的に低周波とは、上記の高周波の帯域よりも低い帯域もしくはオーディオ周波数を想定しているが、上述の趣旨により、この数字等には特に限定されるものではない。   In this specification, the high frequency means a frequency relatively high with respect to the low frequency, and the low frequency means a frequency relatively low with respect to the high frequency. In the present specification, the high frequency is a range in which characteristics are greatly changed by electromagnetic coupling or by generation of a parasitic element (parasitic inductor or parasitic capacitor), taking the inductor element described above as an example. Means frequency. On the other hand, the low frequency in this specification is a range in which the characteristics do not change so much even if electromagnetic coupling occurs or parasitic elements occur, taking the inductor element described above as an example. Means the frequency. Specifically, the high frequency is assumed to be a band of 300 MHz or higher or a radio frequency, but for the purpose described above, it is not particularly limited to these numbers. On the other hand, specifically, the low frequency is assumed to be a band or audio frequency lower than the above high frequency band, but is not particularly limited to this number or the like for the purpose described above.

低周波回路領域５０１の半導体基板１０１の表面には、低周波数の信号を処理する電子回路もしくは低周波数で動作する電子回路が接続された複数の電極パッド１０３ａが形成されている。この電極パッド１０３ａは、アルミニウムを含む材料もしくは金を含む材料で構成されており、低周波回路領域５０１の半導体基板１０１の周辺領域に配置されている。   On the surface of the semiconductor substrate 101 in the low frequency circuit region 501, a plurality of electrode pads 103a to which an electronic circuit that processes a low frequency signal or an electronic circuit that operates at a low frequency is connected are formed. The electrode pad 103 a is made of a material containing aluminum or a material containing gold, and is arranged in the peripheral region of the semiconductor substrate 101 in the low-frequency circuit region 501.

電極パッド１０３ａの表面の一部及び後述する電極パッド１０３ｂの表面の一部を除く半導体基板１０１上には、酸化シリコン等からなる絶縁層３０１が形成されている。絶縁層３０１上にはポリイミド等からなる保護膜３０３が形成されている。この構造により、電極パッド１０３ａの一部及び電極パッド１０３ｂの一部が絶縁層３０１及び保護膜３０３によって規定された開口部によって露出されている。   An insulating layer 301 made of silicon oxide or the like is formed on the semiconductor substrate 101 excluding a part of the surface of the electrode pad 103a and a part of the surface of the electrode pad 103b described later. A protective film 303 made of polyimide or the like is formed on the insulating layer 301. With this structure, a part of the electrode pad 103 a and a part of the electrode pad 103 b are exposed through the opening defined by the insulating layer 301 and the protective film 303.

電極パッド１０３ａには絶縁層３０１の開口部を介して例えば銅で構成された配線層１０５ａの一端が接続されている。配線層１０５ａは電極パッド１０３ａから柱状電極３０５の下部に至るまで保護膜３０３上に延在している。配線層１０５ａの他端は柱状電極３０５及び外部端子２０１の下部に配置されるパット部１１１ａである。このパッド部１１１ａは、電極パッド１０３ａよりも半導体基板１０１の中央領域に近い位置に配置されている。すなわち、このパッド部１１１ａは、低周波回路領域５０１の上方に配置されている。この配線層１０５ａは、先に説明した再配線であり、以下、再配線１０５ａと称す。   One end of a wiring layer 105 a made of, for example, copper is connected to the electrode pad 103 a through an opening of the insulating layer 301. The wiring layer 105 a extends on the protective film 303 from the electrode pad 103 a to the lower part of the columnar electrode 305. The other end of the wiring layer 105 a is a pad portion 111 a disposed below the columnar electrode 305 and the external terminal 201. The pad portion 111a is disposed at a position closer to the central region of the semiconductor substrate 101 than the electrode pad 103a. That is, the pad portion 111a is disposed above the low frequency circuit region 501. This wiring layer 105a is the rewiring described above and is hereinafter referred to as rewiring 105a.

再配線１０５ａのパッド部１１１ａ上には例えば銅で構成された柱状電極３０５が形成されている。この柱状電極３０５はポストとも称される。高周波回路領域１０７の半導体基板１０１の表面上には、高周波数の信号を処理する電子回路もしくは高周波数で動作する電子回路が接続された複数の電極パッド１０３bが形成されている。この電極パッド１０３ｂは、アルミニウムを含む材料もしくは金を含む材料で構成されており、高周波回路領域１０７の周辺領域に配置されている。   A columnar electrode 305 made of, for example, copper is formed on the pad portion 111a of the rewiring 105a. This columnar electrode 305 is also referred to as a post. On the surface of the semiconductor substrate 101 in the high-frequency circuit region 107, a plurality of electrode pads 103b to which an electronic circuit that processes a high-frequency signal or an electronic circuit that operates at a high frequency is connected are formed. The electrode pad 103 b is made of a material containing aluminum or a material containing gold, and is arranged in a peripheral region of the high-frequency circuit region 107.

電極パッド１０３bの表面の一部は、絶縁層３０１及び保護膜３０３によって規定された開口部によって露出されている。電極パッド１０３bには絶縁層３０１の開口部を介して配線層１０５bの一端が接続されている。配線層１０５bは電極パッド１０３bから柱状電極３０５の下部に至るまで保護膜３０３上に延在している。配線層１０５bの他端は柱状電極３０５及び外部端子２０１の下部に配置されるパット部１１１bである。このパッド部１１１bは、電極パッド１０３bよりも半導体基板１０１のエッジに近い位置に配置されている。すなわち、このパッド部１１１bは、低周波回路領域５０１の上方に配置されている。この配線層１０５bは、先に説明した再配線であり、以下、再配線１０５bと称す。   A part of the surface of the electrode pad 103 b is exposed through an opening defined by the insulating layer 301 and the protective film 303. One end of a wiring layer 105b is connected to the electrode pad 103b through an opening of the insulating layer 301. The wiring layer 105 b extends on the protective film 303 from the electrode pad 103 b to the lower part of the columnar electrode 305. The other end of the wiring layer 105 b is a pad portion 111 b disposed below the columnar electrode 305 and the external terminal 201. The pad portion 111b is disposed at a position closer to the edge of the semiconductor substrate 101 than the electrode pad 103b. That is, the pad portion 111b is disposed above the low frequency circuit region 501. This wiring layer 105b is the rewiring described above and is hereinafter referred to as rewiring 105b.

再配線１０５bのパッド部１１１b上には柱状電極３０５が形成されている。柱状電極３０５上部表面上には、例えば半田からなる外部端子２０１が形成されている。図６に示されているように、外部端子２０１は、半導体基板１０１上方に間隔Ａで規則的に配置されている。図６における構造においては、外部端子２０１は２列に配置されている。柱状電極３０５の上部表面を除く半導体基板１０１上には、エポキシ系樹脂からなる封止樹脂２０３が形成されている。   A columnar electrode 305 is formed on the pad portion 111b of the rewiring 105b. On the upper surface of the columnar electrode 305, an external terminal 201 made of, for example, solder is formed. As shown in FIG. 6, the external terminals 201 are regularly arranged at intervals A above the semiconductor substrate 101. In the structure in FIG. 6, the external terminals 201 are arranged in two rows. A sealing resin 203 made of an epoxy resin is formed on the semiconductor substrate 101 excluding the upper surface of the columnar electrode 305.

本実施例１では、低周波回路に関する外部端子２０１は、この低周波回路領域５０１の上方に配置されている。つまり低周波回路に関しては、電極パッド１０３ａと外部端子２０１との間を結ぶ再配線１０５ａは、いわゆるFun-In構造になっている。一方、高周波回路に関する外部端子２０１は、高周波回路領域１０７の外側に配置された低周波回路領域５０１の上方に配置されている。つまり高周波回路に関しては、電極パッド１０３ｂと外部端子２０１との間を結ぶ再配線１０５ｂは、いわゆるFun-Out構造になっている。   In the first embodiment, the external terminal 201 related to the low frequency circuit is arranged above the low frequency circuit region 501. That is, for the low frequency circuit, the rewiring 105a connecting the electrode pad 103a and the external terminal 201 has a so-called Fun-In structure. On the other hand, the external terminal 201 related to the high frequency circuit is disposed above the low frequency circuit region 501 disposed outside the high frequency circuit region 107. That is, for the high frequency circuit, the rewiring 105b connecting the electrode pad 103b and the external terminal 201 has a so-called Fun-Out structure.

本実施例１では、高周波回路が半導体基板１０１の中央領域に配置され、低周波回路がこの中央領域を囲む周辺領域に配置されている。さらに、高周波回路に関する外部端子２０１が、この高周波回路領域１０７の外側に配置されている。また、高周波回路に関する再配線１０５ｂは、高周波回路に関する外部端子２０１が高周波回路領域１０７の外側に位置するように形成されている。（高周波回路に関する再配線１０５ｂが、Fun-Out構造になっている。）つまり、本実施の形態では、高周波回路領域１０７に形成された高周波回路真上（上方）には、再配線１０５ｂ、柱状電極３０５及び外部端子２０１が配置されないので、高周波回路と再配線１０５ｂ、柱状電極３０５及び外部端子２０１との距離は従来よりも長い。よって、高周波回路と再配線１０５ｂ等との間に生じる電磁結合、もしくは寄生素子に起因する高周波回路の特性変動を抑制することができる。   In the first embodiment, the high frequency circuit is disposed in the central region of the semiconductor substrate 101, and the low frequency circuit is disposed in the peripheral region surrounding the central region. Further, an external terminal 201 related to the high frequency circuit is disposed outside the high frequency circuit region 107. The rewiring 105 b related to the high frequency circuit is formed so that the external terminal 201 related to the high frequency circuit is located outside the high frequency circuit region 107. (The rewiring 105b related to the high-frequency circuit has a Fun-Out structure.) That is, in this embodiment, the rewiring 105b and the columnar shape are directly above (above) the high-frequency circuit formed in the high-frequency circuit region 107. Since the electrode 305 and the external terminal 201 are not disposed, the distance between the high-frequency circuit and the rewiring 105b, the columnar electrode 305, and the external terminal 201 is longer than that in the related art. Therefore, it is possible to suppress electromagnetic coupling generated between the high-frequency circuit and the rewiring 105b or the like, or fluctuations in the characteristics of the high-frequency circuit due to parasitic elements.

本明細書において、"高周波回路真上（上方）に外部端子２０１が配置されない"とは、平面的に見て外部端子２０１が高周波回路と重ならないということを意味する。言い換えると、半導体装置の上部から見て、外部端子２０１が高周波回路と重ならないということである。   In this specification, “the external terminal 201 is not disposed directly above (above) the high-frequency circuit” means that the external terminal 201 does not overlap the high-frequency circuit in plan view. In other words, when viewed from the top of the semiconductor device, the external terminal 201 does not overlap the high frequency circuit.

同様にして、"高周波回路真上（上方）に再配線１０５が配置されない"とは、平面的に見て再配線１０５が高周波回路と重ならないということを意味する。言い換えると、半導体装置の上部から見て、高周波回路がインダクタ素子１１０１と重ならないということである。   Similarly, “the rewiring 105 is not disposed immediately above (above) the high-frequency circuit” means that the rewiring 105 does not overlap the high-frequency circuit in plan view. In other words, the high frequency circuit does not overlap with the inductor element 1101 when viewed from above the semiconductor device.

さらに同様にして、"高周波回路真上（上方）に柱状電極３０５が配置されない"とは、平面的に見て柱状電極３０５が高周波回路と重ならないということを意味する。言い換えると、半導体装置の上部から見て、柱状電極３０５が高周波回路と重ならないということである。   Similarly, “the columnar electrode 305 is not disposed directly above (above) the high-frequency circuit” means that the columnar electrode 305 does not overlap the high-frequency circuit in plan view. In other words, the columnar electrode 305 does not overlap with the high-frequency circuit when viewed from above the semiconductor device.

なお、本実施例１では、低周波回路に関する再配線１０５ａがFun-In構造として説明されているが、再配線１０５ａはFun-Out構造であっても良い。すなわち、本実施の形態では、高周波回路領域１０７に形成された高周波回路真上（上方）に、再配線１０５、柱状電極３０５及び外部端子２０１が配置されない構造であれば良い。   In the first embodiment, the rewiring 105a related to the low-frequency circuit is described as a Fun-In structure, but the rewiring 105a may have a Fun-Out structure. That is, in the present embodiment, any structure may be used as long as the rewiring 105, the columnar electrode 305, and the external terminal 201 are not disposed directly above (above) the high-frequency circuit formed in the high-frequency circuit region 107.

次に本発明の半導体装置の実施例２について図面を参照して以下に説明する。図８及び図９は本発明の実施例２の半導体装置を示す平面図である。図８は、封止樹脂によって封止される前の状態を示す平面図であり、図９は封止樹脂によって封止された後の状態を示す平面図である。図１０は図８及び図９の１０−１０についての概略断面図である。   Next, a second embodiment of the semiconductor device of the present invention will be described below with reference to the drawings. 8 and 9 are plan views showing a semiconductor device according to Embodiment 2 of the present invention. FIG. 8 is a plan view showing a state before being sealed with the sealing resin, and FIG. 9 is a plan view showing a state after being sealed with the sealing resin. FIG. 10 is a schematic sectional view taken along the line 10-10 in FIGS.

実施例２と実施例１の形態との大きな差異は、高周波回路が形成される高周波回路領域１０７が複数に分割されている点である。   A major difference between the second embodiment and the first embodiment is that the high-frequency circuit region 107 in which the high-frequency circuit is formed is divided into a plurality of parts.

本発明の半導体装置は、半導体基板１０１を有している。半導体基板１０１には、主に高周波回路が形成される高周波回路領域１０７ａ、１０７ｂと、主に低周波回路が形成される低周波回路領域５０１及び外部端子配置領域８０１とが存在する。   The semiconductor device of the present invention has a semiconductor substrate 101. The semiconductor substrate 101 includes high-frequency circuit regions 107a and 107b in which mainly high-frequency circuits are formed, and a low-frequency circuit region 501 and an external terminal arrangement region 801 in which mainly low-frequency circuits are formed.

外部端子配置領域８０１は、半導体基板１０１の中央部であって、その上方に１列の外部端子２０１が配置される領域である。   The external terminal arrangement region 801 is a central portion of the semiconductor substrate 101 and is a region where a row of external terminals 201 are arranged above the semiconductor substrate 101.

高周波回路領域１０７ａと高周波回路領域１０７ｂは、外部端子配置領域８０１を挟んで半導体基板１０１の中央領域内に存在する。高周波回路領域１０７には高周波回路が配置され、低周波回路領域５０１には低周波回路が配置されている。外部端子配置領域８０１には、低周波回路が配置されている場合もあるが、本実施の形態では、外部端子配置領域８０１は、その上方に柱状電極３０５及び外部端子２０１を配置するための領域であるとして説明する。   The high frequency circuit region 107 a and the high frequency circuit region 107 b exist in the central region of the semiconductor substrate 101 with the external terminal arrangement region 801 interposed therebetween. A high frequency circuit is arranged in the high frequency circuit area 107, and a low frequency circuit is arranged in the low frequency circuit area 501. In the present embodiment, the external terminal arrangement area 801 is an area for arranging the columnar electrode 305 and the external terminal 201 in the external terminal arrangement area 801, although a low frequency circuit may be arranged. It explains as being.

低周波回路領域５０１の半導体基板１０１の表面上には、低周波数の信号を処理する電子回路もしくは低周波数で動作する電子回路が接続された複数の電極パッド１０３ａが形成されている。この電極パッド１０３ａは、アルミニウムを含む材料もしくは金を含む材料で構成されており、低周波回路領域５０１の半導体基板１０１の周辺領域に配置されている。   On the surface of the semiconductor substrate 101 in the low frequency circuit region 501, a plurality of electrode pads 103a to which an electronic circuit that processes a low frequency signal or an electronic circuit that operates at a low frequency is connected are formed. The electrode pad 103 a is made of a material containing aluminum or a material containing gold, and is arranged in the peripheral region of the semiconductor substrate 101 in the low-frequency circuit region 501.

電極パッド１０３ａの表面の一部及び後述する電極パッド１０３ｂの表面の一部を除く半導体基板１０１上には、酸化シリコン等からなる絶縁層３０１が形成されている。絶縁層３０１上にはポリイミド等からなる保護膜３０３が形成されている。この構造により、電極パッド１０３ａの一部及び電極パッド１０３ｂの一部が絶縁層３０１及び保護膜３０３によって規定された開口部によって露出されている。   An insulating layer 301 made of silicon oxide or the like is formed on the semiconductor substrate 101 excluding a part of the surface of the electrode pad 103a and a part of the surface of the electrode pad 103b described later. A protective film 303 made of polyimide or the like is formed on the insulating layer 301. With this structure, a part of the electrode pad 103 a and a part of the electrode pad 103 b are exposed through the opening defined by the insulating layer 301 and the protective film 303.

電極パッド１０３ａには絶縁層３０１の開口部を介して例えば銅で構成された再配線１０５ａの一端が接続されている。再配線１０５ａは電極パッド１０３ａから柱状電極３０５の下部に至るまで保護膜３０３上に延在している。再配線１０５ａの他端は柱状電極３０５及び外部端子２０１の下部に配置されるパット部１１１ａである。このパッド部１１１ａは、電極パッド１０３ａよりも半導体基板１０１の中央領域に近い位置に配置されている。すなわち、このパッド部１１１ａは、低周波回路領域５０１の上方に配置されている。   One end of a rewiring 105 a made of, for example, copper is connected to the electrode pad 103 a through an opening of the insulating layer 301. The rewiring 105 a extends on the protective film 303 from the electrode pad 103 a to the lower part of the columnar electrode 305. The other end of the rewiring 105 a is a pad portion 111 a disposed below the columnar electrode 305 and the external terminal 201. The pad portion 111a is disposed at a position closer to the central region of the semiconductor substrate 101 than the electrode pad 103a. That is, the pad portion 111a is disposed above the low frequency circuit region 501.

再配線１０５ａのパッド部１１１ａ上には例えば銅で構成された柱状電極３０５が形成されている。   A columnar electrode 305 made of, for example, copper is formed on the pad portion 111a of the rewiring 105a.

高周波回路領域１０７ａ及び１０７ｂの半導体基板１０１の表面上には、各々高周波数の信号を処理する電子回路もしくは高周波数で動作する電子回路が接続された電極パッド１０３bが形成されている。この電極パッド１０３ｂは、アルミニウムを含む材料もしくは金を含む材料で構成されており、各高周波回路領域１０７ａ及び１０７ｂの周辺領域に配置されている。   On the surface of the semiconductor substrate 101 in the high-frequency circuit regions 107a and 107b, electrode pads 103b to which electronic circuits that process high-frequency signals or electronic circuits that operate at high frequencies are connected are formed. The electrode pad 103b is made of a material containing aluminum or a material containing gold, and is arranged in a peripheral region of the high-frequency circuit regions 107a and 107b.

電極パッド１０３bの表面の一部は、絶縁層３０１及び保護膜３０３によって規定された開口部によって露出されている。電極パッド１０３bには絶縁層３０１の開口部を介して再配線１０５bの一端が接続されている。再配線１０５bは電極パッド１０３bから柱状電極３０５の下部に至るまで保護膜３０３上に延在している。再配線１０５bの他端は柱状電極３０５及び外部端子２０１の下部に配置されるパット部１１１bである。   A part of the surface of the electrode pad 103 b is exposed through an opening defined by the insulating layer 301 and the protective film 303. One end of a rewiring 105 b is connected to the electrode pad 103 b through an opening of the insulating layer 301. The rewiring 105 b extends on the protective film 303 from the electrode pad 103 b to the lower part of the columnar electrode 305. The other end of the rewiring 105 b is a pad portion 111 b disposed below the columnar electrode 305 and the external terminal 201.

図８及び図１０に示されているように、パッド部１１１ｂのうち外部端子配置領域８０１の上方に位置するパッド部１１１ｂは、高周波回路領域１０７ａと高周波回路領域１０７ｂとの間に配置されている。その他のパッド部１１１bは、第１の実施の形態と同様に、電極パッド１０３bよりも半導体基板１０１のエッジに近い位置に配置されている。しかしながら、本実施の形態の構成は、パッド部１１１が全て低周波回路領域５０１（外部端子配置領域８０１を含む）上に配置されているという点において、実施例１と共通している。   As shown in FIGS. 8 and 10, the pad portion 111b located above the external terminal arrangement region 801 in the pad portion 111b is disposed between the high-frequency circuit region 107a and the high-frequency circuit region 107b. . Other pad portions 111b are arranged at positions closer to the edge of the semiconductor substrate 101 than the electrode pads 103b, as in the first embodiment. However, the configuration of the present embodiment is common to Example 1 in that all the pad portions 111 are arranged on the low-frequency circuit region 501 (including the external terminal arrangement region 801).

再配線１０５bのパッド部１１１b上には柱状電極３０５が形成されている。柱状電極３０５上部表面上には、例えば半田からなる外部端子２０１が形成されている。柱状電極３０５の上部表面を除く半導体基板１０１上には、エポキシ系樹脂からなる封止樹脂２０３が形成されている。   A columnar electrode 305 is formed on the pad portion 111b of the rewiring 105b. On the upper surface of the columnar electrode 305, an external terminal 201 made of, for example, solder is formed. A sealing resin 203 made of an epoxy resin is formed on the semiconductor substrate 101 excluding the upper surface of the columnar electrode 305.

本実施例２では、低周波回路に関する外部端子２０１は、低周波回路領域５０１の上方に配置されている。つまり低周波回路に関しては、電極パッド１０３ａと外部端子２０１との間を結ぶ再配線１０５ａは、いわゆるFun-In構造になっている。一方、高周波回路に関する外部端子２０１は、高周波回路領域１０７の外側に配置された低周波回路領域５０１上方及び外部端子配置領域８０１上方に配置されている。つまり高周波回路に関しては、電極パッド１０３ｂと外部端子２０１との間を結ぶ再配線１０５ｂは、いわゆるFun-Out構造になっている。   In the second embodiment, the external terminal 201 related to the low frequency circuit is arranged above the low frequency circuit region 501. That is, for the low frequency circuit, the rewiring 105a connecting the electrode pad 103a and the external terminal 201 has a so-called Fun-In structure. On the other hand, the external terminals 201 related to the high frequency circuit are arranged above the low frequency circuit area 501 and the external terminal arrangement area 801 arranged outside the high frequency circuit area 107. That is, for the high frequency circuit, the rewiring 105b connecting the electrode pad 103b and the external terminal 201 has a so-called Fun-Out structure.

本実施例２では、高周波回路が半導体基板１０１の中央領域において分割されて配置され、低周波回路がこの中央領域を囲む周辺領域に配置されている。さらに、各高周波回路に関する外部端子２０１が、各高周波回路領域１０７ａ、１０７ｂの外側に配置されている。また、高周波回路に関する再配線１０５ｂは、高周波回路に関する外部端子２０１が高周波回路領域１０７の外側に位置するように形成されている。（高周波回路に関する再配線１０５ｂが、Fun-Out構造になっている。）つまり、本実施の形態では、高周波回路領域１０７ａ、１０７ｂに形成された高周波回路真上（上方）には、再配線１０５ｂ、柱状電極３０５及び外部端子２０１が配置されないので、高周波回路と再配線１０５ｂ、柱状電極３０５及び外部端子２０１との距離は従来よりも長くなる。よって、高周波回路と再配線１０５ｂ等との間に生じる電磁結合、寄生素子に起因する高周波回路の特性変動を抑制することができる。   In the second embodiment, the high frequency circuit is divided and disposed in the central region of the semiconductor substrate 101, and the low frequency circuit is disposed in a peripheral region surrounding the central region. Furthermore, the external terminal 201 regarding each high frequency circuit is arrange | positioned on the outer side of each high frequency circuit area | region 107a, 107b. The rewiring 105 b related to the high frequency circuit is formed so that the external terminal 201 related to the high frequency circuit is located outside the high frequency circuit region 107. (The rewiring 105b related to the high-frequency circuit has a Fun-Out structure.) That is, in this embodiment, the rewiring 105b is directly above (above) the high-frequency circuit formed in the high-frequency circuit regions 107a and 107b. Since the columnar electrode 305 and the external terminal 201 are not disposed, the distance between the high-frequency circuit and the rewiring 105b, the columnar electrode 305, and the external terminal 201 is longer than the conventional one. Therefore, it is possible to suppress fluctuations in characteristics of the high-frequency circuit caused by electromagnetic coupling and parasitic elements that occur between the high-frequency circuit and the rewiring 105b.

さらに、本実施例２では、高周波回路領域が複数に分割されて配置され、分割された高周波回路領域間に外部端子配置領域を設けたので、第１の実施の形態と比較して、より多くの外部端子を設けることができる。なお、本実施例２においても、低周波回路に関する再配線１０５ａがFun-In構造として説明されているが、再配線１０５ａはFun-Out構造であっても良い。すなわち、本実施の形態では、高周波回路領域１０７ａ、１０７ｂに形成された高周波回路真上（上方）に、再配線１０５ｂ、柱状電極３０５及び外部端子２０１が配置されない構造であれば良い。   Furthermore, in the second embodiment, the high-frequency circuit region is divided into a plurality of portions and the external terminal placement region is provided between the divided high-frequency circuit regions, so that more than the first embodiment. External terminals can be provided. In the second embodiment, the rewiring 105a related to the low frequency circuit is described as a Fun-In structure, but the rewiring 105a may have a Fun-Out structure. That is, in the present embodiment, any structure may be used as long as the rewiring 105b, the columnar electrode 305, and the external terminal 201 are not disposed directly above (above) the high-frequency circuits formed in the high-frequency circuit regions 107a and 107b.

次に本発明の半導体装置の実施例３について図面を参照して以下に説明する。図１１及び図１２は本発明の実施例３の半導体装置を示す平面図である。図１１は、封止樹脂によって封止される前の状態を示す平面図であり、図１２は封止樹脂によって封止された後の状態を示す平面図である。図１３は図１１及び図１２の１３−１３についての概略断面図である。   Next, a third embodiment of the semiconductor device of the present invention will be described below with reference to the drawings. 11 and 12 are plan views showing a semiconductor device according to Embodiment 3 of the present invention. FIG. 11 is a plan view showing a state before being sealed with the sealing resin, and FIG. 12 is a plan view showing a state after being sealed with the sealing resin. FIG. 13 is a schematic cross-sectional view taken along line 13-13 of FIGS.

実施例３と実施例２との大きな差異は、高周波回路領域１０７ａと高周波回路領域１０７ｂとの間、即ち外部端子配置領域８０１上方にスパイラルインダクタ１１０１が形成されている点である。上述したように、本明細書において、インダクタ素子も高周波回路を構成する素子の一部であるとして説明されている。従って、本実施の形態においては、外部端子配置領域８０１は実質的に高周波回路が配置される高周波領域として定義される。   The major difference between the third embodiment and the second embodiment is that a spiral inductor 1101 is formed between the high-frequency circuit region 107a and the high-frequency circuit region 107b, that is, above the external terminal arrangement region 801. As described above, in the present specification, the inductor element is also described as being a part of the element constituting the high frequency circuit. Therefore, in the present embodiment, the external terminal arrangement region 801 is defined as a high frequency region where a high frequency circuit is substantially arranged.

このスパイラルインダクタ１１０１は、高周波回路領域１０７ａの電極パッド１０３ｂと高周波回路領域１０７ｂの電極パッド１０３ｂとの間に電気的に接続されている。また、スパイラルインダクタ１１０１は、再配線１０５ａ、１０５ｂと同一の材料で構成され、外部端子配置領域８０１上の保護膜３０３上に、再配線１０５ａ、１０５ｂと実質的に同時に形成される。その他の構成に関しては、実質的に第２の実施の形態と同様であるので、詳細な説明は省略する。   The spiral inductor 1101 is electrically connected between the electrode pad 103b in the high-frequency circuit region 107a and the electrode pad 103b in the high-frequency circuit region 107b. The spiral inductor 1101 is made of the same material as the rewirings 105a and 105b, and is formed on the protective film 303 on the external terminal arrangement region 801 substantially simultaneously with the rewirings 105a and 105b. Since other configurations are substantially the same as those of the second embodiment, detailed description thereof is omitted.

本実施例３によれば、インダクタ素子として機能するスパイラルインダクタ１１０１は、半導体基板１０１表面に形成されず、半導体基板１０１表面を覆う保護膜３０３上に形成される。より詳細には、従来の構成においてインダクタ素子との間で電磁結合が生じる可能性のある再配線自身を利用してインダクタ素子（スパイラルインダクタ１１０１）が構成される。従って、本実施の形態によれば、実施例２の効果に加えて、電磁結合、寄生素子を生じさせる要因の１つである対象（再配線）とインダクタ素子との間の距離を考慮する必要がないという効果がある。   According to the third embodiment, the spiral inductor 1101 that functions as an inductor element is not formed on the surface of the semiconductor substrate 101 but is formed on the protective film 303 that covers the surface of the semiconductor substrate 101. More specifically, the inductor element (spiral inductor 1101) is configured using rewiring itself that may cause electromagnetic coupling with the inductor element in the conventional configuration. Therefore, according to the present embodiment, in addition to the effects of the second embodiment, it is necessary to consider the distance between the target (rewiring) and the inductor element, which is one of the factors that cause electromagnetic coupling and parasitic elements. There is an effect that there is no.

次に本発明の半導体装置の実施例４について図面を参照して以下に説明する。まず、本実施例４の構造を採用する理由を以下に説明する。   Next, a fourth embodiment of the semiconductor device of the present invention will be described below with reference to the drawings. First, the reason why the structure of the fourth embodiment is adopted will be described below.

インダクタ素子１１０１を半導体基板１０１表面に配置する場合、インダクタ素子１１０１と電極パッド１０３との間は、所定の長さを有する配線（この配線は再配線ではない。）で接続される。インダクタ素子が持つ所定のインダクタンスＬのみがインダクタ素子のインダクタンスＬとして利用されることが望ましい。従って、電極パッド１０３とインダクタ素子１１０１との間の距離、すなわちインダクタ素子１１０１と電極パッド１０３との間を結ぶ配線の長さはできるだけ短い方が良い。実施例１の例えば図５に示されるような構造を採用することによって、高周波特性の変動を抑制しつつ上記配線の長さを短くすることができる。しかしながら、このような構造を採用した場合、ＱＦＰを前提として設計された電極パッドの位置及び回路レイアウトを、ＷＣＳＰを前提とした回路レイアウトに大幅に設計変更する必要がある。従って、本実施の形態では、異なるパッケージの形態（例えばＱＦＰ及びＷＣＳＰ）に適合した半導体装置を提供するものである。   When the inductor element 1101 is arranged on the surface of the semiconductor substrate 101, the inductor element 1101 and the electrode pad 103 are connected by a wiring having a predetermined length (this wiring is not a rewiring). It is desirable that only a predetermined inductance L of the inductor element is used as the inductance L of the inductor element. Therefore, the distance between the electrode pad 103 and the inductor element 1101, that is, the length of the wiring connecting the inductor element 1101 and the electrode pad 103 is preferably as short as possible. By adopting the structure of the first embodiment as shown in FIG. 5, for example, the length of the wiring can be shortened while suppressing the fluctuation of the high frequency characteristics. However, when such a structure is employed, it is necessary to significantly change the design of the electrode pad position and circuit layout designed on the assumption of QFP to the circuit layout based on WCSP. Therefore, the present embodiment provides a semiconductor device adapted to different package forms (for example, QFP and WCSP).

図１４乃至図１６は本発明の実施例４の半導体装置を示す平面透視図である。図１４乃至図１６において、電極パッド１０３及び再配線１０５の図示は省略されている。また、外部端子２０１は、封止樹脂２０３よりも上層に位置するため点線で示されている。また、本実施の形態においては、パッケージの方向を示すインデックスマーク１４０１が配置されている。また、本実施の形態においては、インダクタ素子１１０１は、半導体基板１０１の表面上、即ち再配線１０５よりも下層に形成されている。   14 to 16 are perspective plan views showing the semiconductor device according to the fourth embodiment of the present invention. 14 to 16, the electrode pad 103 and the rewiring 105 are not shown. The external terminal 201 is indicated by a dotted line because it is located above the sealing resin 203. In the present embodiment, an index mark 1401 indicating the direction of the package is arranged. In the present embodiment, the inductor element 1101 is formed on the surface of the semiconductor substrate 101, that is, below the rewiring 105.

図１４に示された半導体装置は、半導体装置の周辺領域に配置された複数の外部端子２０１を有している。さらに、これら複数の外部端子２０１は２列状にかつ間隔Ａで実質的に規則的に配置されている。但し、インダクタ素子１１０１が形成されている領域の真上（上方）には、本来配置されるべき１つの外部端子２０１が配置されていない。この種の半導体装置においては、全ての外部端子２０１がマザーボード上の外部回路と電気的に接続される端子として利用されるわけではない。このような端子は、いわゆるノンコネクト端子（ＮＣピンとも称される。）と呼ばれている。一般的に、１つの半導体装置には、このようなノンコネクト端子が数個準備されている。一般的に、ノンコネクト端子の数は、全外部端子のうちの２０％以下である。   The semiconductor device shown in FIG. 14 has a plurality of external terminals 201 arranged in the peripheral region of the semiconductor device. Further, the plurality of external terminals 201 are substantially regularly arranged in two rows and at intervals A. However, one external terminal 201 that should originally be disposed is not disposed immediately above (above) the region where the inductor element 1101 is formed. In this type of semiconductor device, not all external terminals 201 are used as terminals that are electrically connected to external circuits on the motherboard. Such a terminal is called a so-called non-connect terminal (also referred to as NC pin). In general, several such non-connect terminals are prepared in one semiconductor device. Generally, the number of non-connect terminals is 20% or less of all external terminals.

本実施例４では、例えば、ノンコネクト端子に相当する外部端子が配置されるべき位置に、インダクタ素子１１０１が配置される。このような構造は、図１４乃至図１６において共通している。なお図示していないが、インダクタ素子１１０１が形成されている領域の真上（上方）には、再配線１０５及び柱状電極３０５も配置されていない。   In the fourth embodiment, for example, the inductor element 1101 is disposed at a position where an external terminal corresponding to a non-connect terminal is to be disposed. Such a structure is common in FIGS. Although not shown, the rewiring 105 and the columnar electrode 305 are not arranged directly above (above) the region where the inductor element 1101 is formed.

図１５に示された半導体装置は、半導体装置の周辺領域に配置された複数の外部端子２０１を有している。さらに、これら複数の外部端子２０１は２列状にかつ間隔Ａで実質的に規則的に配置されている。但し、インダクタ素子１１０１が形成されている領域の真上（上方）及びその近傍には、本来配置されるべき４つの外部端子２０１が配置されていない。なお図示していないが、インダクタ素子１１０１が形成されている領域の真上（上方）及びその近傍には、再配線１０５及び柱状電極３０５も配置されていない。   The semiconductor device shown in FIG. 15 has a plurality of external terminals 201 arranged in the peripheral region of the semiconductor device. Further, the plurality of external terminals 201 are substantially regularly arranged in two rows and at intervals A. However, the four external terminals 201 that should be originally arranged are not arranged immediately above (above) the region where the inductor element 1101 is formed and in the vicinity thereof. Although not shown, the rewiring 105 and the columnar electrode 305 are not arranged directly above (above) the region where the inductor element 1101 is formed and in the vicinity thereof.

図１６に示された半導体装置は、半導体装置の周辺領域に配置された複数の外部端子２０１を有している。さらに、これら複数の外部端子２０１は３列状にかつ間隔Ａで実質的に規則的に配置されている。但し、インダクタ素子１１０１が形成されている領域の真上（上方）及びその近傍には、本来配置される４つの外部端子２０１が配置されていない。なお図示していないが、インダクタ素子１１０１が形成されている領域の真上（上方）及びその近傍には、再配線１０５及び柱状電極３０５も配置されていない。本実施の形態において、"インダクタ素子１１０１真上（上方）に外部端子２０１が配置されない"とは、平面的に見て外部端子２０１がインダクタ素子１１０１と重ならないということを意味する。言い換えると、半導体装置の上部から見て、外部端子２０１がインダクタ素子１１０１と重ならないということである。   The semiconductor device shown in FIG. 16 has a plurality of external terminals 201 arranged in the peripheral region of the semiconductor device. Further, the plurality of external terminals 201 are substantially regularly arranged at intervals A in three rows. However, the four external terminals 201 that are originally arranged are not arranged directly above (above) the region where the inductor element 1101 is formed and in the vicinity thereof. Although not shown, the rewiring 105 and the columnar electrode 305 are not arranged directly above (above) the region where the inductor element 1101 is formed and in the vicinity thereof. In the present embodiment, “the external terminal 201 is not disposed directly above (above) the inductor element 1101” means that the external terminal 201 does not overlap the inductor element 1101 when seen in a plan view. In other words, the external terminal 201 does not overlap the inductor element 1101 when viewed from the top of the semiconductor device.

同様にして、"インダクタ素子１１０１真上（上方）に再配線１０５が配置されない"とは、平面的に見て再配線１０５がインダクタ素子１１０１と重ならないということを意味する。言い換えると、半導体装置の上部から見て、再配線１０５がインダクタ素子１１０１と重ならないということである。   Similarly, “no rewiring 105 is disposed directly above (above) the inductor element 1101” means that the rewiring 105 does not overlap the inductor element 1101 in plan view. In other words, the rewiring 105 does not overlap with the inductor element 1101 when viewed from above the semiconductor device.

さらに同様にして、"インダクタ素子１１０１真上（上方）に柱状電極３０５が配置されない"とは、平面的に見て柱状電極３０５がインダクタ素子１１０１と重ならないということを意味する。言い換えると、半導体装置の上部から見て、柱状電極３０５がインダクタ素子１１０１と重ならないということである。   Further, similarly, “the columnar electrode 305 is not disposed immediately above (in the upper part of) the inductor element 1101” means that the columnar electrode 305 does not overlap the inductor element 1101 in plan view. In other words, the columnar electrode 305 does not overlap with the inductor element 1101 when viewed from above the semiconductor device.

本実施例４によれば、インダクタ素子１１０１の真上（上方）に、再配線１０５、柱状電極３０５及び外部端子２０１を配置しないような構成を採用したので、インダクタ素子１１０１と再配線１０５、柱状電極３０５及び外部端子２０１との距離は従来よりも長い。よって、インダクタ素子と再配線１０５等との間に生じる電磁結合、もしくは寄生素子に起因する高周波回路の特性変動を抑制することができる。   According to the fourth embodiment, since the configuration in which the rewiring 105, the columnar electrode 305, and the external terminal 201 are not arranged directly above (above) the inductor element 1101, the inductor element 1101, the rewiring 105, the columnar shape is employed. The distance between the electrode 305 and the external terminal 201 is longer than before. Therefore, it is possible to suppress electromagnetic coupling generated between the inductor element and the rewiring 105 or the like, or fluctuations in the characteristics of the high-frequency circuit due to parasitic elements.

さらに本実施例４によれば、例えばＱＦＰを前提として設計された電極パッドの位置及び回路レイアウトを変更することなく、ＷＣＳＰを提供することができる。従って、本実施の形態では、異なるパッケージの形態（例えばＱＦＰ及びＷＣＳＰ）に適合した半導体装置を容易に提供することが可能である。   Furthermore, according to the fourth embodiment, for example, the WCSP can be provided without changing the position of the electrode pad and the circuit layout designed on the assumption of QFP. Therefore, in this embodiment, it is possible to easily provide a semiconductor device adapted to different package forms (for example, QFP and WCSP).

次に本発明の半導体装置の実施例５について図面を参照して以下に説明する。本実施例５は、前述した本発明の技術的思想をファインピッチ・ボールグリッドアレイパッケージ（ＦＰＢＧＡ）に適用したものである。   Next, a semiconductor device according to a fifth embodiment of the present invention will be described below with reference to the drawings. In the fifth embodiment, the technical idea of the present invention described above is applied to a fine pitch ball grid array package (FPBGA).

図１７は、本実施例５の半導体基板１０１を示す平面図であり、図１８は、図１７の１８−１８についての概略断面図である。図１９は、本実施の形態のインターポーザー１９０１（配線基板とも称される）を示す平面図であり、図２０は、本実施の形態の半導体装置を示す概略断面図である。   FIG. 17 is a plan view showing the semiconductor substrate 101 of the fifth embodiment, and FIG. 18 is a schematic cross-sectional view taken along 18-18 in FIG. FIG. 19 is a plan view showing an interposer 1901 (also referred to as a wiring board) of the present embodiment, and FIG. 20 is a schematic cross-sectional view showing the semiconductor device of the present embodiment.

図１７及び図１８に示されているように、実施例５の半導体基板１０１と、実施例１の半導体基板１０１との差異は、低周波回路用の電極パッド１０３ａ上及び高周波回路用の電極パッド１０３ｂ上に、各々バンプ電極１７０３ａ及び１７０３ｂが形成されている点である。これらバンプ電極１７０３ａ及び１７０３ｂは、例えば半田もしくは金で構成されている。   As shown in FIGS. 17 and 18, the difference between the semiconductor substrate 101 of the fifth embodiment and the semiconductor substrate 101 of the first embodiment is that the electrode pads 103a for the low frequency circuit and the electrode pads for the high frequency circuit are different. Bump electrodes 1703a and 1703b are respectively formed on 103b. These bump electrodes 1703a and 1703b are made of, for example, solder or gold.

バンプ電極１７０３ａは図１９に示されているインターポーザー１９０１の表面に形成されたパッド１９０３ａと接続され、バンプ電極１７０３ｂはインターポーザー１９０１の表面に形成されたパッド１９０３ｂと接続される。つまり、半導体基板１０１は、インターポーザー１９０１の表面上にフェイスダウンで搭載される。   The bump electrode 1703a is connected to a pad 1903a formed on the surface of the interposer 1901 shown in FIG. 19, and the bump electrode 1703b is connected to a pad 1903b formed on the surface of the interposer 1901. That is, the semiconductor substrate 101 is mounted face down on the surface of the interposer 1901.

インターポーザー１９０１は、例えば、セラミック、ガラスエポキシ、テープ状の材料で構成されており、その表面にパッド１９０３ａ、パッド１９０３ａ、スルーホール部１９０７、配線１９０５ａ及び配線１９０５ｂを有する。パッド１９０３ａは、配線１９０５ａを介してスルーホール部１９０７と接続されており、パッド１９０３ａは、配線１９０５ｂを介してスルーホール部１９０７と接続されている。   The interposer 1901 is made of, for example, ceramic, glass epoxy, or a tape-like material, and has a pad 1903a, a pad 1903a, a through-hole portion 1907, a wiring 1905a, and a wiring 1905b on the surface thereof. The pad 1903a is connected to the through hole portion 1907 via the wiring 1905a, and the pad 1903a is connected to the through hole portion 1907 via the wiring 1905b.

図２０に示されているように、インターポーザー１９０１の裏面には、スルーホール部１９０７と接続された複数のランドが形成されており、これらのランド上に外部端子２０１が配置されている。半導体基板１０１とインターポーザー１９０１との間の空間には、樹脂２００１が注入される。   As shown in FIG. 20, a plurality of lands connected to the through-hole portion 1907 are formed on the back surface of the interposer 1901, and the external terminals 201 are arranged on these lands. Resin 2001 is injected into the space between the semiconductor substrate 101 and the interposer 1901.

本実施例５では、低周波回路に関する外部端子２０１は、この低周波回路領域５０１上方に配置されている。つまり低周波回路に関しては、電極パッド１０３ａと外部端子２０１との間を結ぶインターポーザー１９０１上に形成された配線１９０５ａは、いわゆるFun-In構造になっている。   In the fifth embodiment, the external terminal 201 related to the low frequency circuit is arranged above the low frequency circuit region 501. That is, for the low frequency circuit, the wiring 1905a formed on the interposer 1901 connecting the electrode pad 103a and the external terminal 201 has a so-called Fun-In structure.

一方、高周波回路に関する外部端子２０１は、高周波回路領域１０７の外側に配置された低周波回路領域５０１上方に配置されている。つまり高周波回路に関しては、電極パッド１０３ｂと外部端子２０１との間を結ぶインターポーザー１９０１上に形成された配線１９０５ｂは、いわゆるFun-Out構造になっている。   On the other hand, the external terminal 201 related to the high frequency circuit is arranged above the low frequency circuit region 501 arranged outside the high frequency circuit region 107. That is, for the high frequency circuit, the wiring 1905b formed on the interposer 1901 connecting the electrode pad 103b and the external terminal 201 has a so-called Fun-Out structure.

つまり、本実施例５では、高周波回路領域１０７に形成された高周波回路真上（上方）には、配線１９０５ｂ及び外部端子２０１が配置されないので、高周波回路と配線１９０５ｂ及び外部端子２０１との距離をより長くすることが可能である。よって、高周波回路と配線１９０５ｂ等との間に生じる電磁結合、もしくは寄生素子に起因する高周波回路の特性変動を抑制することができる。   That is, in the fifth embodiment, since the wiring 1905b and the external terminal 201 are not disposed directly above (above) the high-frequency circuit formed in the high-frequency circuit region 107, the distance between the high-frequency circuit and the wiring 1905b and the external terminal 201 is set. It is possible to make it longer. Thus, electromagnetic coupling generated between the high frequency circuit and the wiring 1905b or the like, or fluctuations in the characteristics of the high frequency circuit due to parasitic elements can be suppressed.

１０１・・・半導体基板
１０３ａ・・・低周波回路用電極パッド
１０３ｂ・・・高周波回路用電極パッド
１０５ａ・・・再配線
１０５ｂ・・・再配線
１０７・・・高周波回路領域
１１１ａ・・・パッド部
１１１ｂ・・・パッド部
２０１・・・外部電極
５０１・・・低周波回路領域



DESCRIPTION OF SYMBOLS 101 ... Semiconductor substrate 103a ... Low frequency circuit electrode pad 103b ... High frequency circuit electrode pad 105a ... Rewiring 105b ... Rewiring 107 ... High frequency circuit region 111a ... Pad part 111b ... Pad part 201 ... External electrode 501 ... Low frequency circuit region



Claims (15)

主表面上に形成された複数の回路素子を有する矩形の半導体基板と、
前記主表面上に形成されたインダクタ素子と、
前記主表面上に形成され、前記複数の回路素子と電気的に接続された複数の電極パッドと、
前記電極パッドの表面の一部を露出するよう前記主表面上に形成された絶縁膜と、
前記複数の電極パッドと電気的に接続され、且つ前記主表面上に前記半導体基板の一辺に沿って３つ以上配列されて形成された複数の外部端子と、
を備え、
前記複数の外部端子は、前記インダクタ素子の上方を避けて形成されており、
前記インダクタ素子は、平面視において、前記複数の外部端子のうちのいずれか２つの外部端子との間に形成されていることを特徴とする半導体装置。 A rectangular semiconductor substrate having a plurality of circuit elements formed on the main surface ;
An inductor element formed on said main surface,
A plurality of electrode pads formed on the main surface and electrically connected to the plurality of circuit elements;
An insulating film formed on the main surface to expose a part of the surface of the electrode pad ;
A plurality of external terminals electrically connected to the plurality of electrode pads and formed on the main surface by arranging three or more along one side of the semiconductor substrate ;
With
The plurality of external terminals are formed avoiding the top of the inductor element,
The inductor element, in a plan view, and wherein a and this formed between any two external terminals of the plurality of external terminals. 前記複数の外部端子は、前記半導体基板の一辺に沿って３つ以上配列されて形成された外部端子列を前記半導体基板の一辺と垂直方向に複数列備えていることを特徴とする請求項１に記載の半導体装置。2. The plurality of external terminals are provided with a plurality of external terminal rows formed by arranging three or more along one side of the semiconductor substrate in a direction perpendicular to one side of the semiconductor substrate. A semiconductor device according to 1. 前記インダクタ素子は、前記複数の外部端子列のうち前記半導体基板の一辺に最も近い前記外部端子列が備える前記複数の外部端子のうちのいずれか２つの外部端子との間に形成されていることを特徴とする請求項２に記載の半導体装置。The inductor element is formed between any two external terminals of the plurality of external terminals provided in the external terminal row closest to one side of the semiconductor substrate among the plurality of external terminal rows. The semiconductor device according to claim 2. 前記複数の外部端子列は、少なくとも第１外部端子列及び前記第１外部端子列と隣接して形成された第２外部端子列とを備え、The plurality of external terminal rows include at least a first external terminal row and a second external terminal row formed adjacent to the first external terminal row,
前記インダクタ素子は、平面視において、前記第１外部端子列が備える複数の外部端子のうちの第１外部端子と第２外部端子との間に形成され、且つ前記第２外部端子列が備える複数の外部端子のうちの第３外部端子と第４外部端子との間に形成されていることを特徴とする請求項２に記載の半導体装置。The inductor element is formed between a first external terminal and a second external terminal among a plurality of external terminals provided in the first external terminal row in a plan view, and a plurality provided in the second external terminal row. The semiconductor device according to claim 2, wherein the semiconductor device is formed between a third external terminal and a fourth external terminal of the external terminals. 前記第１外部端子は前記第３外部端子と隣接して形成されており、The first external terminal is formed adjacent to the third external terminal;
前記第２外部端子は前記第４外部端子と隣接して形成されており、The second external terminal is formed adjacent to the fourth external terminal;
前記インダクタ素子は、前記第２外部端子と前記第３外部端子との間、及び前記第１外部端子と前記第４外部端子との間に形成されていることを特徴とする請求項４に記載の半導体装置。5. The inductor element according to claim 4, wherein the inductor element is formed between the second external terminal and the third external terminal and between the first external terminal and the fourth external terminal. Semiconductor device. 前記複数の外部端子の一部は、平面視において、隣接する前記外部端子間に前記インダクタ素子が形成されない隣接外部端子列を構成し、A part of the plurality of external terminals constitutes an adjacent external terminal row in which the inductor element is not formed between the adjacent external terminals in plan view,
前記インダクタ素子は、平面視において、前記複数の外部端子のうちの一の外部端子と前記隣接外部端子列との間に形成されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。6. The inductor element according to claim 1, wherein the inductor element is formed between one external terminal of the plurality of external terminals and the adjacent external terminal row in a plan view. A semiconductor device according to 1. 前記外部端子は、前記インダクタ素子上を除いて所定の間隔で連続的に配置されていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。The semiconductor device according to claim 1, wherein the external terminals are continuously arranged at a predetermined interval except on the inductor element. 主表面上に形成された複数の回路素子を有する矩形の半導体基板と、
前記主表面上に形成されたインダクタ素子と、
前記主表面上に形成され、前記複数の回路素子と電気的に接続された複数の電極パッドと、
前記電極パッドの表面の一部を露出するよう前記主表面上に形成された絶縁膜と、
前記電極パッドと電気的に接続されて形成された複数の外部端子であって、前記インダクタ素子の上方を除き所定の間隔で実質的に規則的に配列された前記複数の外部端子と、を有し、
前記複数の外部端子は、前記電極パッドと電気的に接続された第１の外部端子と、前記電極パッドには接続されない第２の外部端子とを有することを特徴とする半導体装置。 A rectangular semiconductor substrate having a plurality of circuit elements formed on the main surface;
An inductor element formed on the main surface;
A plurality of electrode pads formed on the main surface and electrically connected to the plurality of circuit elements;
An insulating film formed on the main surface to expose a part of the surface of the electrode pad;
A plurality of external terminals formed in electrical connection with the electrode pads, the plurality of external terminals being arranged substantially regularly at a predetermined interval except above the inductor element. And
The plurality of external terminals include a first external terminal electrically connected to the electrode pad and a second external terminal not connected to the electrode pad . 主表面上に形成された複数の回路素子を有する矩形の半導体基板と、
前記主表面上に形成されたインダクタ素子と、
前記主表面上に形成され、前記複数の回路素子と電気的に接続された複数の電極パッドと、
前記電極パッドの表面の一部を露出するよう前記主表面上に形成された絶縁膜と、
前記電極パッドと電気的に接続されて形成された複数の外部端子であって、前記インダクタ素子の上方を除き所定の間隔で実質的に規則的に配列された前記複数の外部端子と、を備え、
前記複数の外部端子は、前記半導体装置の外周に沿って定義された複数列に配置され、
前記インダクタ素子は、前記複数列にかかるように配置され、
前記複数の外部端子は、前記インダクタ素子の上方の位置では不規則となり且つ前記インダクタ素子の上方を除く位置では規則的となるように、前記インダクタ素子の上方を除いて配置されていることを特徴とする半導体装置。 A rectangular semiconductor substrate having a plurality of circuit elements formed on the main surface;
An inductor element formed on the main surface;
A plurality of electrode pads formed on the main surface and electrically connected to the plurality of circuit elements;
An insulating film formed on the main surface to expose a part of the surface of the electrode pad;
A plurality of external terminals formed by being electrically connected to the electrode pads, the plurality of external terminals being arranged substantially regularly at a predetermined interval except above the inductor element. ,
The plurality of external terminals are arranged in a plurality of rows defined along the outer periphery of the semiconductor device,
The inductor elements are arranged so as to cover the plurality of rows,
The plurality of external terminals are arranged except above the inductor element so as to be irregular at positions above the inductor element and to be regular at positions other than above the inductor element. A semiconductor device. 請求項９に記載の半導体装置において、前記複数の外部端子が不規則となる位置は、前記半導体素子の角部を除く位置であることを特徴とする半導体装置。 10. The semiconductor device according to claim 9 , wherein the positions at which the plurality of external terminals are irregular are positions excluding corners of the semiconductor element . 11. 請求項１０に記載の半導体装置において、前記複数列のうち最外側に位置する列では、前記外部端子は規則的に配列されていることを特徴とする半導体装置。The semiconductor device according to claim 10, wherein the external terminals are regularly arranged in the outermost row of the plurality of rows. 主表面上に形成された複数の回路素子を有する半導体基板と、
前記主表面上に形成されたインダクタ素子と、
前記主表面上に形成され、前記回路素子と電気的に接続された複数の電極パッドと、
前記電極パッドの表面の一部を露出するように前記主表面上に形成された絶縁膜と、
前記電極パッドと電気的に接続されて形成された複数の外部端子と、を有し、
前記複数の外部端子は、平面視において、前記半導体基板の四隅近傍を含み実質的に規則的に配列された複数の外部端子形成予定領域であって、外部端子が形成される第１の領域と外部端子が形成されない第２の領域とを含む該複数の外部端子形成予定領域の該第１の領域上に形成され、
前記インダクタ素子は、隣接する前記四隅を結ぶ方向に対して前記第１の領域に挟まれて配置される前記第２の領域に位置することを特徴とする半導体装置。 A semiconductor substrate having a plurality of circuit elements formed on the main surface;
An inductor element formed on the main surface;
A plurality of electrode pads formed on the main surface and electrically connected to the circuit element;
An insulating film formed on the main surface so as to expose a part of the surface of the electrode pad;
A plurality of external terminals formed in electrical connection with the electrode pads;
The plurality of external terminals are a plurality of external terminal formation scheduled areas including the vicinity of the four corners of the semiconductor substrate in a plan view and arranged substantially regularly, and a first area where the external terminals are formed; Formed on the first region of the plurality of external terminal formation planned regions including a second region where the external terminals are not formed,
The semiconductor device according to claim 1, wherein the inductor element is located in the second region disposed between the first regions with respect to a direction connecting the adjacent four corners. 前記第１の領域に形成される前記外部端子は前記電極パッドと電気的に接続される第１の外部端子と、該電極パッドと電気的に接続されない第２の外部端子とを有することを特徴とする請求項１２に記載の半導体装置。The external terminal formed in the first region has a first external terminal electrically connected to the electrode pad and a second external terminal not electrically connected to the electrode pad. The semiconductor device according to claim 12. 前記第２の外部端子の数は、前記第１の外部端子の数と該第２の外部端子の数との総和に対して２０％以下であることを特徴とする請求項１３に記載の半導体装置。14. The semiconductor according to claim 13, wherein the number of the second external terminals is 20% or less with respect to the sum of the number of the first external terminals and the number of the second external terminals. apparatus. 前記第１の外部端子は少なくとも前記四隅近傍に形成されることを特徴とする請求項１２乃至１４のいずれか１項に記載の半導体装置。15. The semiconductor device according to claim 12, wherein the first external terminal is formed at least near the four corners.
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