JP3377786B2 - Semiconductor chip - Google Patents

Semiconductor chip

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JP3377786B2
JP3377786B2 JP2001167022A JP2001167022A JP3377786B2 JP 3377786 B2 JP3377786 B2 JP 3377786B2 JP 2001167022 A JP2001167022 A JP 2001167022A JP 2001167022 A JP2001167022 A JP 2001167022A JP 3377786 B2 JP3377786 B2 JP 3377786B2
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semiconductor chip
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wiring
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和成 中川
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Hitachi Maxell Energy Ltd
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、絶縁層を介して回
路形成面上に再配線層が一体に形成された半導体チップ
と、当該半導体チップを搭載した半導体装置とに係り、
特に、前記再配線層の配列に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor chip in which a rewiring layer is integrally formed on a circuit formation surface via an insulating layer, and a semiconductor device having the semiconductor chip mounted thereon.
In particular, it relates to the arrangement of the redistribution layers.

【０００２】[0002]

【従来の技術】半導体チップが搭載されたカード形、タ
グ形又はコイン形などの半導体装置は、豊富な情報量と
高いセキュリティ性能を備えていることから、交通、流
通及び情報通信等の分野で普及が進んでいる。中でも、
近年開発された非接触通信式の半導体装置は、基体に外
部端子を設けず、リーダライタからの電力の受給とリー
ダライタとの間の信号の送受信とを無線によって行うの
で、接触式の半導体装置のように外部端子の損壊という
ことが本質的になく、保存等の取り扱いが容易で長期間
の使用に耐え、かつ、データの改ざんが行われにくくよ
り一層セキュリティ性能に優れるという特徴を有してお
り、今後より広範囲な分野への普及が予想されている。2. Description of the Related Art Card-type, tag-type, or coin-type semiconductor devices having semiconductor chips mounted therein have abundant information amount and high security performance, and are therefore used in fields such as traffic, distribution, and information communication. It is becoming more popular. Above all,
A non-contact communication type semiconductor device developed in recent years does not have an external terminal on a base body and receives power from a reader / writer and transmits / receives a signal to / from the reader / writer wirelessly. There is essentially no damage to external terminals like in the above, it is easy to handle such as storage and can withstand long-term use, and it is hard to tamper with data and has further excellent security performance. Therefore, it is expected to spread to a wider range of fields in the future.

【０００３】従来より、この種の非接触式半導体装置に
搭載される半導体チップとしては、外部装置からの電源
の受給及び外部装置との間の信号の送受信を非接触で行
うための非接触通信用のアンテナコイルを有しないもの
が用いられていたが、近年、図１６及び図１７に示すよ
うに、絶縁層２を介して回路形成面上に再配線層３が形
成され、当該再配線層３をもってアンテナコイル４が一
体に形成されたコイルオンチップタイプの半導体チップ
１が提案されている。Conventionally, as a semiconductor chip mounted on a non-contact type semiconductor device of this type, a non-contact communication for receiving power from an external device and transmitting / receiving a signal to / from the external device in a non-contact manner. Although the antenna coil having no antenna coil for use has been used in recent years, as shown in FIGS. 16 and 17, in recent years, the rewiring layer 3 is formed on the circuit formation surface via the insulating layer 2 and the rewiring layer 3 is formed. A coil-on-chip type semiconductor chip 1 in which an antenna coil 4 is integrally formed is proposed.

【０００４】コイルオンチップタイプの半導体チップ１
を用いると、アンテナコイルを別途用意する必要がな
く、アンテナコイルと半導体チップとの接続や当該接続
部の保護処理等が不要になるので、非接触式半導体装置
の製造を容易化でき、その低コスト化を図ることができ
る。Coil-on-chip type semiconductor chip 1
When using, the antenna coil does not need to be separately prepared, and the connection between the antenna coil and the semiconductor chip and the protection process of the connection portion are not required, so that the manufacturing of the non-contact type semiconductor device can be facilitated and its low Cost can be reduced.

【０００５】また、近年においては、非接触式又は接触
式を問わず、半導体装置に搭載される半導体チップとし
て、図１８及び図１９に示すように、外周に沿って複数
個の入出力端子（パッド）５が形成された半導体チップ
の回路形成面に絶縁層２を介して再配線層３が形成さ
れ、当該再配線層３をもって、一端が前記入出力端子５
に接続され、他端にバンプ７が形成され、半導体チップ
の全面にレイアウトされたバンプ設定用配線６が形成さ
れたチップスケールパッケージ（以下、「ＣＳＰ」と略
称する。）タイプの半導体チップ８が提案されている。In recent years, as a semiconductor chip mounted on a semiconductor device regardless of whether it is a non-contact type or a contact type, a plurality of input / output terminals ( The rewiring layer 3 is formed on the circuit forming surface of the semiconductor chip on which the pad 5 is formed, with the insulating layer 2 interposed therebetween. One end of the rewiring layer 3 is the input / output terminal 5
A semiconductor chip 8 of a chip scale package (hereinafter abbreviated as “CSP”) type, which is connected to, and has bumps 7 formed at the other end and bump setting wirings 6 laid out on the entire surface of the semiconductor chip. Proposed.

【０００６】当該ＣＳＰタイプの半導体チップ８を用い
ると、バンプ７を半導体チップ８上の全面に自由にレイ
アウトすることができるので、外周に沿って形成された
入出力端子５にバンプ７を形成する場合に比べてバンプ
７の配列ピッチ及びバンプサイズを大きくすることがで
き、入出力端子５の多端子化と半導体チップのフリップ
チップ実装の容易化等を図ることができる。When the CSP type semiconductor chip 8 is used, the bumps 7 can be freely laid out on the entire surface of the semiconductor chip 8. Therefore, the bumps 7 are formed on the input / output terminals 5 formed along the outer circumference. As compared with the case, the arrangement pitch of the bumps 7 and the bump size can be increased, and the number of input / output terminals 5 can be increased and the flip chip mounting of the semiconductor chip can be facilitated.

【０００７】[0007]

【発明が解決しようとする課題】ところで、半導体装置
に適用される半導体チップの回路形成面には、図１６及
び図１８に示すように、電源回路１１と、演算増幅器
（オペアンプ）１２と、比較増幅器（コンパレータ）１
３と、ＲＦ受信部１４と、ＲＦ送信部１５と、ＲＦシン
セサイザ部１６と、論理部１７と、メモリ部１８などが
ブロック分けして形成されており、より高いセキュリテ
ィ性能が要求される場合には、マイクロプロセッサが内
蔵される場合もある。前記電源回路１１、演算増幅器１
２、比較増幅器１３、ＲＦ受信部１４、ＲＦ送信部１５
及びＲＦシンセサイザ部１６は、ほとんどがアナログ回
路で構成され、メモリ部１８もメモリ素子としてＥＥＰ
ＲＯＭなどを用いる場合には、一部に電圧昇圧回路や増
幅回路等のアナログ回路が存在する。これに対して、論
理部１７は、ほとんどがデジタル回路で構成される。な
お、従来より知られている半導体装置搭載用の半導体チ
ップには、前記アナログ回路の一部にコイル部を備えた
ものもある。On the circuit formation surface of a semiconductor chip applied to a semiconductor device, as shown in FIGS. 16 and 18, a power supply circuit 11, an operational amplifier (op-amp) 12 and a comparison circuit are provided. Amplifier (comparator) 1
3, an RF receiving unit 14, an RF transmitting unit 15, an RF synthesizer unit 16, a logic unit 17, a memory unit 18, etc. are formed in blocks, and when higher security performance is required. May have a built-in microprocessor. The power supply circuit 11 and the operational amplifier 1
2, comparison amplifier 13, RF receiver 14, RF transmitter 15
Most of the RF synthesizer unit 16 and the RF synthesizer unit 16 are analog circuits, and the memory unit 18 is also a memory element.
When a ROM or the like is used, there are some analog circuits such as a voltage boosting circuit and an amplifying circuit. On the other hand, most of the logic unit 17 is composed of digital circuits. Incidentally, there is a conventionally known semiconductor chip for mounting a semiconductor device in which a coil portion is provided in a part of the analog circuit.

【０００８】再配線層３が一体に形成されたコイルオン
チップタイプの半導体チップ１及びＣＳＰタイプの半導
体チップ８においては、比較的高い誘電率を有する絶縁
層２を介して半導体チップ１，８の回路形成面と再配線
層３とが近接して配置されるので、図２０に模式的に示
すように、回路形成面に形成された回路と再配線層３と
の間に寄生容量Ｃが形成される。In the coil-on-chip type semiconductor chip 1 and the CSP type semiconductor chip 8 in which the rewiring layer 3 is integrally formed, the semiconductor chips 1 and 8 are separated by the insulating layer 2 having a relatively high dielectric constant. Since the circuit formation surface and the redistribution layer 3 are arranged close to each other, a parasitic capacitance C is formed between the circuit formed on the circuit formation surface and the redistribution layer 3 as schematically shown in FIG. To be done.

【０００９】然るに、従来のコイルオンチップタイプの
半導体チップ１及びＣＳＰタイプの半導体チップ８にお
いては、アナログ回路の形成部に寄生容量Ｃが生成され
た場合の悪影響について、何らの考慮もされておらず、
図１６乃至図１９に示すように、アンテナコイル４又は
バンプ設定用配線５がアナログ回路の形成部と対向する
位置にも形成されている。However, in the conventional coil-on-chip type semiconductor chip 1 and CSP type semiconductor chip 8, no consideration has been given to the adverse effects when the parasitic capacitance C is generated in the analog circuit formation portion. No
As shown in FIGS. 16 to 19, the antenna coil 4 or the bump setting wiring 5 is also formed at a position facing the formation portion of the analog circuit.

【００１０】このため、従来のコイルオンチップタイプ
の半導体チップ１及びＣＳＰタイプの半導体チップ８
は、回路形成面に形成されたアナログ回路と再配線層３
との間に寄生容量Ｃが形成され、再配線層３に発生した
起電力（交流）と寄生容量Ｃとが結合して静電誘導ノイ
ズを生じ、さらには、当該静電誘導ノイズに起因してク
ロストークノイズ、リンギング（ＬＣ共振ずれ）及び電
源ノイズ等が発生することから、誤作動や通信特性の劣
化を生じやすいという問題がある。Therefore, the conventional coil-on-chip type semiconductor chip 1 and CSP type semiconductor chip 8 are used.
Is an analog circuit formed on the circuit formation surface and the redistribution layer 3
And a parasitic capacitance C is formed between them and the electromotive force (alternating current) generated in the rewiring layer 3 and the parasitic capacitance C are combined to generate electrostatic induction noise. As a result, crosstalk noise, ringing (LC resonance shift), power supply noise, and the like are generated, which causes a problem that malfunction and deterioration of communication characteristics are likely to occur.

【００１１】また、従来のコイルオンチップタイプの半
導体チップ１及びＣＳＰタイプの半導体チップ８は、回
路形成面と再配線層３とが絶縁層２を介して対向に配置
されているので、回路形成面に形成された各回路に電磁
誘導ノイズも発生しやすく、これに起因する誤作動や通
信特性の劣化も生じやすい。Further, in the conventional coil-on-chip type semiconductor chip 1 and CSP type semiconductor chip 8, the circuit forming surface and the rewiring layer 3 are arranged opposite to each other with the insulating layer 2 interposed therebetween, so that the circuit forming is performed. Electromagnetic induction noise is likely to occur in each circuit formed on the surface, and malfunctions and deterioration of communication characteristics due to this are also likely to occur.

【００１２】前記静電誘導ノイズ又は電磁誘導ノイズに
起因するクロストークノイズ、リンギング及び電源ノイ
ズ等のノイズは、前記電源回路１１、演算増幅器１２、
比較増幅器１３、ＲＦ受信部１４、ＲＦ送信部１５及び
ＲＦシンセサイザ部１６などのアナログ回路、特に、微
小な電圧波形を取り扱う演算増幅器１２及び比較増幅器
１３や、微小な信号を取り扱うメモリ部１８に備えられ
た電圧昇圧回路及び増幅回路、それにコイル等に大きな
影響を与える。また、これらのノイズは、取り扱う電圧
波形や信号の周波数が高い回路ほど大きな悪影響を及ぼ
すので、例えば携帯電話等に適用される高周波対応の半
導体チップにおいては、特に前記ノイズの発生を抑制す
る必要がある。Noise such as crosstalk noise, ringing, and power supply noise caused by the electrostatic induction noise or electromagnetic induction noise is generated by the power supply circuit 11, the operational amplifier 12,
It is provided for analog circuits such as the comparison amplifier 13, the RF reception unit 14, the RF transmission unit 15, and the RF synthesizer unit 16, especially for the operational amplifier 12 and the comparison amplifier 13 that handle minute voltage waveforms, and the memory unit 18 that handles minute signals. The voltage boosting circuit, the amplifying circuit, the coil, and the like are greatly affected. Further, since these noises have a greater adverse effect on a circuit having a higher voltage waveform or signal frequency to be handled, it is particularly necessary to suppress the occurrence of the noise in a high frequency semiconductor chip applied to a mobile phone or the like. is there.

【００１３】本発明は、かかる課題を解決するためにな
されたものであって、その課題とするところは、ノイズ
による誤作動や通信特性の劣化を生じにくい再配線層一
体形の半導体チップを提供すること、及び、通信特性が
良好な半導体装置を提供することにある。The present invention has been made in order to solve the above problems, and it is an object of the present invention to provide a semiconductor chip integrated with a rewiring layer in which malfunction due to noise and deterioration of communication characteristics are less likely to occur. And to provide a semiconductor device having favorable communication characteristics.

【００１４】[0014]

【課題を解決するための手段】本発明は、前記課題を解
決するため、絶縁層を介して、ディジタル回路とアナロ
グ回路を有する回路形成領域に再配線層を重ねて一体形
成してなる半導体チップにおいて、前記再配線層に形成
された配線をもって両端が前記回路形成領域に形成され
た入出力端子に接続された非接触通信用のアンテナコイ
ルを形成すると共に、前記回路形成領域に形成されたノ
イズの影響を受けやすいアナログ回路の全部又は一部と
前記再配線層に形成された配線とを前記絶縁層を介して
重なり合わないように配列するという構成にした。SUMMARY OF THE INVENTION The present invention for solving the aforementioned problems, through the insulation layer, digital circuits and analog
In the semiconductor chip formed by integrally formed overlapping a redistribution layer on the circuit formation region having a grayed circuit, formed on the redistribution layer
Both ends are formed in the circuit formation area with the wiring
Antenna coil for contactless communication connected to the input / output terminals
Thereby forming a Le, formed on the circuit formation region Roh
All or part of the analog circuit susceptible to noise and the wiring formed in the rewiring layer are arranged so as not to overlap with each other via the insulating layer.

【００１５】このように、半導体チップの回路形成面に
形成されたアナログ回路と再配線層とを絶縁層を介して
重なり合わないように配列すると、アナログ回路と再配
線層との間に寄生容量が形成されないので、アナログ回
路に作用する静電容量ノイズの発生を防止することがで
きる。また、アナログ回路と再配線層とが対向に配置さ
れないので、アナログ回路に作用する電磁誘導ノイズの
発生を防止することができる。よって、これら静電誘導
ノイズ又は電磁誘導ノイズに起因するクロストークノイ
ズ、リンギング及び電源ノイズ等の発生が防止され、高
周波対応の再配線層一体形半導体チップについても、ノ
イズに起因する誤作動や通信特性の劣化を解消すること
ができる。なお、回路形成面に形成された全てのアナロ
グ回路について再配線層を重なり合わないように配列し
なくとも、ノイズの影響を特に受けやすいアナログ回路
について再配線層を重なり合わないように配列すれば、
実用上ノイズに起因する誤作動や通信特性の劣化が問題
になることはない。また、デジタル回路はアナログ回路
に比べてノイズの影響を受けにくいので、回路形成面に
形成されたデジタル回路上に絶縁層を介して再配線層を
重なり合わせても、再配線層一体形の半導体チップに誤
作動を生じたり通信特性の劣化を生じることはない。加
えて、再配線層をもって非接触通信用のアンテナコイル
を形成すると、耐ノイズ性に優れたコイルオンチップを
得ることができるので、低コストにして耐ノイズ性に優
れた非接触式半導体装置を製造することができる。 As described above, when the analog circuit formed on the circuit formation surface of the semiconductor chip and the rewiring layer are arranged so as not to overlap with each other with the insulating layer interposed therebetween, parasitic capacitance is provided between the analog circuit and the rewiring layer. Is not formed, it is possible to prevent generation of capacitance noise that acts on the analog circuit. Further, since the analog circuit and the rewiring layer are not arranged to face each other, it is possible to prevent generation of electromagnetic induction noise that acts on the analog circuit. Therefore, generation of crosstalk noise, ringing, power source noise, etc. due to these electrostatic induction noise or electromagnetic induction noise is prevented, and the high-frequency compatible rewiring layer integrated semiconductor chip also malfunctions due to noise and communication. It is possible to eliminate deterioration of characteristics. Even if all the analog circuits formed on the circuit formation surface are not arranged so that the rewiring layers do not overlap, if the analog circuits that are particularly susceptible to noise are arranged so that the rewiring layers do not overlap. ,
In practice, malfunctions due to noise and deterioration of communication characteristics do not pose a problem. In addition, since the digital circuit is less susceptible to noise than the analog circuit, even if the rewiring layers are overlapped with the insulating layer on the digital circuit formed on the circuit formation surface, the rewiring layer integrated semiconductor is used. There is no malfunction of the chip or deterioration of communication characteristics. Addition
Also, with a rewiring layer, an antenna coil for non-contact communication
Form a coil-on-chip with excellent noise resistance.
It is possible to obtain low cost and excellent noise resistance.
Of the contactless semiconductor device can be manufactured.

【００１６】また、本発明は、絶縁層を介して、ディジ
タル回路とアナログ回路を有する回路形成領域に再配線
層を重ねて一体形成してなる半導体チップにおいて、前
記再配線層に形成された配線をもって両端が前記回路形
成領域に形成された入出力端子に接続された非接触通信
用のアンテナコイルを形成すると共に、前記回路形成領
域に形成されたノイズの影響を受けやすい電源回路、演
算増幅器、比較増幅器、ＲＦ受信部、ＲＦ送信部及びＲ
Ｆシンセサイザ部のうちの少なくともいずれか１つと前
記再配線層に形成された配線とを前記絶縁層を介して重
なり合わないように配列するという構成にした。 Further, the present invention through the insulation layer, Digi
In the semiconductor chip formed by integrally formed overlapping a redistribution layer on the circuit formation region having a barrel and analog circuitry, prior to
Both ends have the same circuit shape as the wiring formed on the rewiring layer.
Contactless communication connected to the input / output terminals formed in the domain
To form the antenna coil of use, the circuit formed territory
Sensitive power circuit the influence of the noise formed in the band, operational amplifier, comparator amplifier, RF receiver, RF transmitter unit and R
At least one of the F synthesizer portions and the wiring formed in the rewiring layer are arranged so as not to overlap with each other via the insulating layer.

【００１７】前記したように、回路形成面に形成された
電源回路、演算増幅器、比較増幅器、ＲＦ受信部、ＲＦ
送信部及びＲＦシンセサイザ部は、ほとんどがノイズの
影響を受けやすいアナログ回路をもって構成される。し
たがって、これらの各回路ブロックと再配線層とを絶縁
層を介して重なり合わないように配列すれば、各回路ブ
ロックについて、静電誘導ノイズ又は電磁誘導ノイズに
起因するクロストークノイズ、リンギング及び電源ノイ
ズ等の発生を防止することができ、ノイズに起因する誤
作動や通信特性の劣化を解消することができる。加え
て、再配線層をもって非接触通信用のアンテナコイルを
形成すると、耐ノイズ性に優れたコイルオンチップを得
ることができるので、低コストにして耐ノイズ性に優れ
た非接触式半導体装置を製造することができる。 As described above, the power supply circuit formed on the circuit forming surface, the operational amplifier, the comparison amplifier, the RF receiver, and the RF.
Most of the transmitter and the RF synthesizer are composed of analog circuits that are easily affected by noise. Therefore, if these circuit blocks and the rewiring layer are arranged so as not to overlap each other through the insulating layer, crosstalk noise, ringing, and power supply due to electrostatic induction noise or electromagnetic induction noise will be generated for each circuit block. Generation of noise and the like can be prevented, and malfunctions and deterioration of communication characteristics due to noise can be eliminated. In addition
And have a rewiring layer to provide an antenna coil for contactless communication.
Once formed, a coil-on-chip with excellent noise resistance is obtained.
Low cost and excellent noise resistance
It is possible to manufacture a non-contact type semiconductor device.

【００１８】また、本発明は、絶縁層を介して、ディジ
タル回路とアナログ回路を有する回路形成領域に再配線
層を重ねて一体形成してなる半導体チップにおいて、前
記再配線層に形成された配線をもって両端が前記回路形
成領域に形成された入出力端子に接続された非接触通信
用のアンテナコイルを形成すると共に、前記回路形成領
域に形成されたノイズの影響を受けやすいコイルと前記
再配線層に形成された配線とを前記絶縁層を介して重な
り合わないように配列するという構成にした。 Further, the present invention is, through the insulation layer, Digi
In the semiconductor chip formed by integrally formed overlapping a redistribution layer on the circuit formation region having a barrel and analog circuitry, prior to
Both ends have the same circuit shape as the wiring formed on the rewiring layer.
Contactless communication connected to the input / output terminals formed in the domain
To form the antenna coil of use, the circuit formed territory
The coil formed in the region and susceptible to noise and the wiring formed in the rewiring layer are arranged so as not to overlap with each other via the insulating layer.

【００１９】かように、回路形成領域にコイルが形成さ
れた半導体チップについて、当該コイルと再配線層とを
絶縁層を介して重なり合わないように配列すると、コイ
ルに静電誘導ノイズや電磁誘導ノイズが作用しにくく、
リンギング等の発生を防止することができるので、ノイ
ズに起因する誤作動や通信特性の劣化を解消することが
できる。加えて、再配線層をもって非接触通信用のアン
テナコイルを形成すると、耐ノイズ性に優れたコイルオ
ンチップを得ることができるので、低コストにして耐ノ
イズ性に優れた非接触式半導体装置を製造することがで
きる。 As described above, in a semiconductor chip in which a coil is formed in the circuit forming region , if the coil and the rewiring layer are arranged so as not to overlap with each other through the insulating layer, electrostatic induction noise or electromagnetic induction may be applied to the coil. Noise is hard to act,
Since it is possible to prevent the occurrence of ringing or the like, it is possible to eliminate malfunction due to noise and deterioration of communication characteristics. In addition, it has a rewiring layer for contactless communication.
When the tenor coil is formed, it has excellent noise resistance.
Since it is possible to obtain a chip, low cost and
It is possible to manufacture non-contact type semiconductor devices with excellent noise resistance.
Wear.

【００２０】[0020]

【００２１】[0021]

【００２２】[0022]

【００２３】[0023]

【００２４】また、本発明は、前記回路形成領域に形成
された回路が、ＣＭＯＳ技術により形成された無線通信
回路であるという構成にした。 Further, the present invention is the formed in the circuit formation region circuit has a configuration that is a wireless communication circuit formed by CMOS technology.

【００２５】本願出願人は、実験により、ＣＭＯＳ技術
で製造された無線チップは、Ｓｉバイポーラ技術で製造
されたトランジスタに比べて個々のトランジスタ特性の
ばらつきが大きく、浮遊容量などの影響によってダイナ
ミックレンジなどの特性が劣化しやすいことから、アナ
ログ回路上に再配線層が形成された場合の影響が大きい
という事実を知得した。シュミレーションによると、ア
ナログ回路上の再配線による無線通信特性への影響は、
Ｓｉバイポーラ技術を用いた場合と比較して、２〜８倍
にもなることが確認された。したがって、ＣＭＯＳ技術
により回路形成面に無線通信回路が形成された半導体チ
ップについて、アナログ回路上に再配線層が形成されな
いように再配線層を配列することにより、再配線層の影
響を特に受けやすいこの種の半導体チップの通信特性の
劣化を防止することができる。The applicant of the present application has experimentally found that the wireless chip manufactured by the CMOS technology has a large variation in characteristics of individual transistors as compared with the transistor manufactured by the Si bipolar technology, and the dynamic range due to the influence of the stray capacitance and the like. We have learned that the characteristics of (1) tend to deteriorate, and that the influence of a rewiring layer formed on an analog circuit is large. According to the simulation, the effect of rewiring on the analog circuit on the wireless communication characteristics is
It was confirmed to be 2 to 8 times as large as that in the case of using the Si bipolar technology. Therefore, regarding the semiconductor chip having the wireless communication circuit formed on the circuit formation surface by the CMOS technology, by arranging the rewiring layers so that the rewiring layers are not formed on the analog circuit, the rewiring layers are particularly susceptible to the influence. It is possible to prevent deterioration of communication characteristics of this type of semiconductor chip.

【００２６】また、本発明は、前記回路形成領域に形成
された回路が、外部装置との間で８００ＭＨｚ以上の周
波数の信号を送信、受信又は送受信する無線通信回路で
あるという構成にした。 Further, the present invention, the circuit formed in the formation region circuit, sending a signal over a frequency 800MHz with an external device, and the configuration of a wireless communication circuit for receiving or transmitting and receiving.

【００２７】本願出願人は、実験により、アナログ回路
上の再配線による無線通信特性への影響は、無線通信の
ための周波数に依存し、周波数が８００ＭＨｚ以上にな
ると急激に通信特性が劣化するという事実を知得した。
これは、再配線内を流れる電流が、数ＭＨｚ程度の低周
波数を送受信する場合には再配線の中心付近を流れるの
に対して、８００ＭＨｚ以上の高周波数になると再配線
の表層を流れる表皮効果によるためと考えられる。表皮
効果による回路への影響は、ノイズによるエラーレート
の上昇や通信距離の急激な減少、ひいては通信不能に原
因にもなる。したがって、８００ＭＨｚ以上の周波数の
信号を送信、受信又は送受信する無線通信回路が形成さ
れた半導体チップについて、アナログ回路上に再配線層
が形成されないように再配線層を配列することにより、
再配線層の影響を特に受けやすいこの種の半導体チップ
の通信特性の劣化を防止することができる。The applicant of the present application has experimentally determined that the effect of rewiring on the analog circuit on the wireless communication characteristics depends on the frequency for wireless communication, and that the communication characteristics deteriorate rapidly when the frequency is 800 MHz or higher. I got the facts.
This is because the current flowing in the rewiring flows near the center of the rewiring when transmitting and receiving a low frequency of about several MHz, while the skin effect that flows in the surface layer of the rewiring when the frequency becomes high above 800 MHz. It is thought to be due to. The influence of the skin effect on the circuit causes an increase in error rate due to noise, a sharp decrease in communication distance, and eventually a communication failure. Therefore, by arranging the rewiring layer so that the rewiring layer is not formed on the analog circuit in the semiconductor chip on which the wireless communication circuit for transmitting, receiving, or transmitting / receiving a signal having a frequency of 800 MHz or higher is formed,
It is possible to prevent deterioration of communication characteristics of this type of semiconductor chip that is particularly susceptible to the influence of the redistribution layer.

【００２８】[0028]

【００２９】[0029]

【００３０】[0030]

【００３１】[0031]

【００３２】[0032]

【００３３】[0033]

【００３４】[0034]

【発明の実施の形態】〈半導体チップの第１例〉本発明
に係る半導体チップの第１例を、図１及び図２に基づい
て説明する。図１は第１実施形態例に係る半導体チップ
１Ａの平面図であり、図２は図１のＡ−Ａ断面図であ
る。BEST MODE FOR CARRYING OUT THE INVENTION <First Example of Semiconductor Chip> A first example of a semiconductor chip according to the present invention will be described with reference to FIGS. 1 is a plan view of a semiconductor chip 1A according to the first embodiment, and FIG. 2 is a sectional view taken along line AA of FIG.

【００３５】本例の半導体チップ１Ａは、コイルオンチ
ップタイプの半導体チップであって、図１及び図２に示
すように、絶縁層２を介して回路形成面１ａ上に再配線
層３が形成され、当該再配線層３をもってアンテナコイ
ル４が一体に形成されている。そして、本例の半導体チ
ップ１Ａにおいては、回路形成面１ａの中央部分に形成
されたアナログ回路２１を避けて、その周辺部分に角形
スパイラル状のアンテナコイル４が形成されている。The semiconductor chip 1A of this example is a coil-on-chip type semiconductor chip, and as shown in FIGS. 1 and 2, a rewiring layer 3 is formed on a circuit forming surface 1a with an insulating layer 2 interposed therebetween. The antenna coil 4 is integrally formed with the rewiring layer 3. In the semiconductor chip 1A of this example, the rectangular spiral antenna coil 4 is formed in the peripheral portion of the circuit forming surface 1a, avoiding the analog circuit 21 formed in the central portion.

【００３６】前記アナログ回路２１は、半導体チップ１
Ａに形成されるべき全てのアナログ回路を集約化したも
のであっても良いし、例えば前記電源回路１１、演算増
幅器１２、比較増幅器１３、ＲＦ受信部１４、ＲＦ送信
部１５及びＲＦシンセサイザ部１６、それに前記メモリ
部１８の一部を構成する電圧昇圧回路や増幅回路などの
ようにノイズの影響を特に受けやすいアナログ回路の１
つであっても良い。さらには、半導体チップ１Ａに形成
されるアナログ回路の一部に備えられたコイルであって
も良い。The analog circuit 21 is the semiconductor chip 1
All the analog circuits to be formed in A may be integrated, and for example, the power supply circuit 11, the operational amplifier 12, the comparison amplifier 13, the RF receiver 14, the RF transmitter 15, and the RF synthesizer 16 are integrated. , And an analog circuit that is particularly susceptible to noise, such as a voltage booster circuit and an amplifier circuit that form a part of the memory unit 18.
It may be one. Further, it may be a coil provided in a part of the analog circuit formed in the semiconductor chip 1A.

【００３７】本例の半導体チップ１Ａは、基になる半導
体チップ（より実際的には、個々の半導体チップに切り
出される前の完成ウエハ）の回路形成面１ａ上に、絶縁
層２を介して再配線層３を形成することによって作製さ
れる。本例の半導体チップ１Ａの基になる半導体チップ
としては、公知に属する任意の半導体チップを用いるこ
とができるが、最終製品である非接触式半導体装置の薄
形化を図るため、回路の非形成面１ｂが化学研磨又は機
械研磨若しくはこれらの手段の組み合わせによって薄形
化されたベアチップを用いることが特に好ましい。その
厚さは、３００μｍ以下が好ましく、特に薄形のカード
に適用されるものについては、５０μｍ〜１５０μｍ程
度にすることが好ましい。また、ＣＭＯＳ技術により回
路形成面に無線通信回路が形成されたものや、外部装置
との間で８００ＭＨｚ以上の周波数の信号を送信、受信
又は送受信する無線通信回路が回路形成面に形成された
ものを用いることもできる。The semiconductor chip 1A of this example is re-formed via the insulating layer 2 on the circuit forming surface 1a of the base semiconductor chip (more practically, a completed wafer before being cut into individual semiconductor chips). It is manufactured by forming the wiring layer 3. Although any known semiconductor chip can be used as a semiconductor chip which is a base of the semiconductor chip 1A of this example, a circuit is not formed in order to reduce the thickness of a non-contact type semiconductor device which is a final product. It is particularly preferable to use a bare chip whose surface 1b is thinned by chemical polishing, mechanical polishing, or a combination of these means. The thickness is preferably 300 μm or less, and particularly for thin cards, it is preferably about 50 μm to 150 μm. In addition, a wireless communication circuit is formed on the circuit formation surface by CMOS technology, or a wireless communication circuit that transmits, receives, or transmits / receives a signal having a frequency of 800 MHz or higher to / from an external device is formed on the circuit formation surface. Can also be used.

【００３８】なお、図１の例では、アンテナコイル４が
複数ターン巻回されているが、当該アンテナコイル４の
ターン数についてはこれに限定されるものではなく、１
ターン以上の任意のターン数とすることができる。さら
に、アンテナコイル４の平面形状に関しても、図１及び
図２の例に限定されるものではなく、例えば角部に面取
りを施して、形状効果による通信特性の劣化が少ない形
状とすることもできる。また、絶縁層２と再配線層３と
を多段に積層して、アンテナコイル４のターン数を多く
することもできる。In the example of FIG. 1, the antenna coil 4 is wound a plurality of turns, but the number of turns of the antenna coil 4 is not limited to this, and
The number of turns can be any number of turns or more. Further, the planar shape of the antenna coil 4 is not limited to the examples shown in FIGS. 1 and 2, and it is also possible to chamfer the corners so that the communication characteristics are less deteriorated due to the shape effect. . The number of turns of the antenna coil 4 can be increased by stacking the insulating layer 2 and the redistribution layer 3 in multiple stages.

【００３９】本例の半導体チップ１Ａは、回路形成面１
ａの中央部分に形成されたアナログ回路２１を避けてア
ンテナコイル４を形成し、アナログ回路２１とアンテナ
コイル４とが互いに重なり合わないように配列したの
で、アナログ回路２１とアンテナコイル４との間に寄生
容量が形成されず、アナログ回路２１に作用する静電容
量ノイズの発生を防止することができる。また、アナロ
グ回路２１とアンテナコイル４とが対向に配置されない
ので、アナログ回路２１に作用する電磁誘導ノイズの発
生を防止することができる。よって、これら静電誘導ノ
イズ又は電磁誘導ノイズに起因するクロストークノイ
ズ、リンギング及び電源ノイズ等の発生が防止され、高
周波対応のコイルオンチップについても、ノイズに起因
する誤作動や通信特性の劣化を解消することができる。The semiconductor chip 1A of this example has a circuit forming surface 1
Since the antenna coil 4 is formed avoiding the analog circuit 21 formed in the central portion of a, and the analog circuit 21 and the antenna coil 4 are arranged so as not to overlap each other, a space between the analog circuit 21 and the antenna coil 4 is formed. Since no parasitic capacitance is formed in the circuit, it is possible to prevent electrostatic capacitance noise that acts on the analog circuit 21 from occurring. Further, since the analog circuit 21 and the antenna coil 4 are not arranged to face each other, it is possible to prevent generation of electromagnetic induction noise that acts on the analog circuit 21. Therefore, the occurrence of crosstalk noise, ringing, power source noise, etc. due to these electrostatic induction noise or electromagnetic induction noise is prevented, and the coil-on-chip compatible with high frequency is also prevented from malfunctioning due to noise and deterioration of communication characteristics. It can be resolved.

【００４０】特に、半導体チップ１Ａの基になる半導体
チップとして、ＣＭＯＳ技術により回路形成面に無線通
信回路が形成されたものを用いた場合には、再配線層３
（アンテナコイル４）の影響を特に受けやすいこの種の
半導体チップの通信特性の劣化を防止することができ
る。また、半導体チップ１Ａの基になる半導体チップと
して、外部装置との間で８００ＭＨｚ以上の周波数の信
号を送信、受信又は送受信する無線通信回路が回路形成
面に形成されたものを用いた場合には、再配線層３（ア
ンテナコイル４）の影響を特に受けやすいこの種の半導
体チップの通信特性の劣化を防止することができる。In particular, when the semiconductor chip on which the wireless communication circuit is formed by the CMOS technology is used as the semiconductor chip on which the semiconductor chip 1A is based, the rewiring layer 3 is used.
It is possible to prevent the deterioration of the communication characteristics of this type of semiconductor chip, which is particularly susceptible to the influence of (antenna coil 4). Further, when a semiconductor chip on which a circuit for forming a wireless communication circuit for transmitting, receiving, or transmitting / receiving a signal having a frequency of 800 MHz or more is transmitted / received to / from an external device is used as a semiconductor chip which is a base of the semiconductor chip 1A, It is possible to prevent the deterioration of the communication characteristics of this type of semiconductor chip, which is particularly susceptible to the influence of the rewiring layer 3 (antenna coil 4).

【００４１】〈半導体チップの第２例〉本発明に係る半
導体チップの第２例を、図３に基づいて説明する。図３
は第２実施形態例に係る半導体チップ１Ｂの平面図であ
る。<Second Example of Semiconductor Chip> A second example of the semiconductor chip according to the present invention will be described with reference to FIG. Figure 3
[FIG. 6] is a plan view of a semiconductor chip 1B according to a second embodiment example.

【００４２】本例の半導体チップ１Ｂも、コイルオンチ
ップタイプの半導体チップであって、図３に示すよう
に、絶縁層２を介して回路形成面１ａ上に再配線層３が
形成され、当該再配線層３をもってアンテナコイル４が
一体に形成されている。そして、本例の半導体チップ１
Ｂにおいては、回路形成面１ａの一隅部に形成されたア
ナログ回路２１を避けて、その周辺部分に異形スパイラ
ル状のアンテナコイル４が形成されている。その他につ
いては、前記第１実施形態例に係る半導体チップ１Ａと
同じであるので、説明を省略する。The semiconductor chip 1B of this example is also a coil-on-chip type semiconductor chip, and as shown in FIG. 3, the rewiring layer 3 is formed on the circuit forming surface 1a with the insulating layer 2 interposed therebetween. The antenna coil 4 is integrally formed with the rewiring layer 3. Then, the semiconductor chip 1 of this example
In B, the deformed spiral antenna coil 4 is formed in the peripheral portion of the circuit forming surface 1a, avoiding the analog circuit 21 formed in one corner. Others are the same as those of the semiconductor chip 1A according to the first embodiment, and therefore the description thereof will be omitted.

【００４３】本例の半導体チップ１Ｂも、回路形成面１
ａの一隅部に形成されたアナログ回路２１を避けてアン
テナコイル４を形成し、アナログ回路２１とアンテナコ
イル４とが互いに重なり合わないように配列したので、
アナログ回路２１に作用するノイズの影響を解消するこ
とができ、前記第１実施形態例に係る半導体チップ１Ａ
と同様の効果を得ることができる。The semiconductor chip 1B of this example also has a circuit forming surface 1
Since the antenna coil 4 is formed avoiding the analog circuit 21 formed at one corner of a, and the analog circuit 21 and the antenna coil 4 are arranged so as not to overlap each other,
The influence of noise acting on the analog circuit 21 can be eliminated, and the semiconductor chip 1A according to the first embodiment described above.
The same effect as can be obtained.

【００４４】〈半導体チップの第３例〉本発明に係る半
導体チップの第３例を、図４及び図５に基づいて説明す
る。図４は第３実施形態例に係る半導体チップ１Ｃの平
面図であり、図５は図４のＢ−Ｂ断面図である。<Third Example of Semiconductor Chip> A third example of the semiconductor chip according to the present invention will be described with reference to FIGS. 4 and 5. 4 is a plan view of the semiconductor chip 1C according to the third embodiment, and FIG. 5 is a sectional view taken along line BB of FIG.

【００４５】本例の半導体チップ１Ｃは、ＣＳＰタイプ
の半導体チップであって、図４及び図５に示すように、
絶縁層２を介して回路形成面１ａ上に再配線層３が形成
され、当該再配線層３をもって、一端が入出力端子５に
接続されかつ他端が半導体チップ１Ｃの全面にレイアウ
トされたバンプ設定用配線６が形成され、当該バンプ設
定用配線６の他端にバンプ７が形成されている。そし
て、本例の半導体チップ１Ｃにおいては、回路形成面１
ａの一部に形成されたアナログ回路２１を避けてその周
辺部分にバンプ設定用配線６が引き回され、アナログ回
路２１の形成部分を境として、その側方にのみバンプ７
が配列されている。その他については、前記第１実施形
態例に係る半導体チップ１Ａと同じであるので、説明を
省略する。The semiconductor chip 1C of this example is a CSP type semiconductor chip, and as shown in FIGS.
A rewiring layer 3 is formed on the circuit formation surface 1a via the insulating layer 2, and one end of the rewiring layer 3 is connected to the input / output terminal 5 and the other end is laid out on the entire surface of the semiconductor chip 1C. The setting wiring 6 is formed, and the bump 7 is formed at the other end of the bump setting wiring 6. In the semiconductor chip 1C of this example, the circuit forming surface 1
The bump setting wiring 6 is routed around the analog circuit 21 formed in a part of a, avoiding the analog circuit 21, and the bump 7 is formed only on the side of the analog circuit 21 forming part.
Are arranged. Others are the same as those of the semiconductor chip 1A according to the first embodiment, and therefore the description thereof will be omitted.

【００４６】本例の半導体チップ１Ｃも、回路形成面１
ａの一部に形成されたアナログ回路２１を避けてバンプ
設定用配線６及びバンプ７を形成し、アナログ回路２１
とこれらバンプ設定用配線６及びバンプ７とが互いに重
なり合わないように配列したので、アナログ回路２１に
作用するノイズの影響を解消することができ、前記第１
実施形態例に係る半導体チップ１Ａと同様の効果を得る
ことができる。The semiconductor chip 1C of this example also has a circuit forming surface 1
The bump setting wiring 6 and the bumps 7 are formed while avoiding the analog circuit 21 formed in a part of a.
Since the bump setting wiring 6 and the bump 7 are arranged so as not to overlap each other, it is possible to eliminate the influence of noise acting on the analog circuit 21, and
The same effect as that of the semiconductor chip 1A according to the embodiment can be obtained.

【００４７】〈半導体チップの第４例〉本発明に係る半
導体チップの第４例を、図６に基づいて説明する。図６
は第４実施形態例に係る半導体チップ１Ｄの平面図であ
る。<Fourth Example of Semiconductor Chip> A fourth example of the semiconductor chip according to the present invention will be described with reference to FIG. Figure 6
[FIG. 9] is a plan view of a semiconductor chip 1D according to a fourth embodiment.

【００４８】本例の半導体チップ１Ｄも、ＣＳＰタイプ
の半導体チップであって、図６に示すように、絶縁層２
を介して回路形成面１ａ上に再配線層３が形成され、当
該再配線層３をもって、一端が入出力端子５に接続され
かつ他端が半導体チップ１Ｄの全面にレイアウトされた
バンプ設定用配線６が形成され、当該バンプ設定用配線
６の他端にバンプ７が形成されている。そして、本例の
半導体チップ１Ｄにおいては、回路形成面１ａの一部に
形成されたアナログ回路２１を避けてその周辺部分にバ
ンプ設定用配線６が引き回され、アナログ回路２１の形
成部分を境として、その上方及び側方にバンプ７が配列
されている。その他については、前記第３実施形態例に
係る半導体チップ１Ｃと同じであるので、説明を省略す
る。The semiconductor chip 1D of this example is also a CSP type semiconductor chip, and as shown in FIG.
A rewiring layer 3 is formed on the circuit formation surface 1a via the wirings, and one end of the rewiring layer 3 is connected to the input / output terminal 5 and the other end is laid out on the entire surface of the semiconductor chip 1D. 6 is formed, and the bump 7 is formed at the other end of the bump setting wiring 6. Then, in the semiconductor chip 1D of this example, the bump setting wiring 6 is routed around the analog circuit 21 formed on a part of the circuit formation surface 1a so that the analog circuit 21 is separated from the analog circuit 21. As a result, the bumps 7 are arranged above and at the sides thereof. Others are the same as those of the semiconductor chip 1C according to the third embodiment, and therefore the description thereof will be omitted.

【００４９】本例の半導体チップ１Ｃも、回路形成面１
ａの一部に形成されたアナログ回路２１を避けてバンプ
設定用配線６及びバンプ７を形成し、アナログ回路２１
とこれらバンプ設定用配線６及びバンプ７とが互いに重
なり合わないように配列したので、前記第３実施形態例
に係る半導体チップ１Ｃと同様の効果を得ることができ
る。The semiconductor chip 1C of this example also has a circuit forming surface 1
The bump setting wiring 6 and the bumps 7 are formed while avoiding the analog circuit 21 formed in a part of a.
Since the bump setting wiring 6 and the bump 7 are arranged so as not to overlap each other, the same effect as that of the semiconductor chip 1C according to the third embodiment can be obtained.

【００５０】〈半導体チップの第５例〉本発明に係る半
導体チップの第５例を、図７に基づいて説明する。図７
は第５実施形態例に係る半導体チップ１Ｅの平面図であ
る。<Fifth Example of Semiconductor Chip> A fifth example of the semiconductor chip according to the present invention will be described with reference to FIG. Figure 7
[FIG. 9] is a plan view of a semiconductor chip 1E according to a fifth exemplary embodiment.

【００５１】本例の半導体チップ１Ｅも、ＣＳＰタイプ
の半導体チップであって、図７に示すように、絶縁層２
を介して回路形成面１ａ上に再配線層３が形成され、当
該再配線層３をもって、一端が入出力端子５に接続され
かつ他端が半導体チップ１Ｅの全面にレイアウトされた
バンプ設定用配線６が形成され、当該バンプ設定用配線
６の他端にバンプ７が形成されている。そして、本例の
半導体チップ１Ｅにおいては、回路形成面１ａの２箇所
に形成されたアナログ回路２１を避けてその周辺部分に
バンプ設定用配線６が引き回され、アナログ回路２１の
形成部分の前後左右にバンプ７が配列されている。その
他については、前記第３実施形態例に係る半導体チップ
１Ｃと同じであるので、説明を省略する。The semiconductor chip 1E of this example is also a CSP type semiconductor chip, and as shown in FIG.
A rewiring layer 3 is formed on the circuit formation surface 1a via the bump rewiring layer 3, and one end of the rewiring layer 3 is connected to the input / output terminal 5 and the other end is laid out on the entire surface of the semiconductor chip 1E. 6 is formed, and the bump 7 is formed at the other end of the bump setting wiring 6. Then, in the semiconductor chip 1E of the present example, the bump setting wiring 6 is routed around the analog circuit 21 formed at two positions on the circuit formation surface 1a, and the bump setting wiring 6 is arranged around the analog circuit 21. The bumps 7 are arranged on the left and right. Others are the same as those of the semiconductor chip 1C according to the third embodiment, and therefore the description thereof will be omitted.

【００５２】本例の半導体チップ１Ｅも、回路形成面１
ａの一部に形成されたアナログ回路２１を避けてバンプ
設定用配線６及びバンプ７を形成し、アナログ回路２１
とこれらバンプ設定用配線６及びバンプ７とが互いに重
なり合わないように配列したので、前記第３実施形態例
に係る半導体チップ１Ｃと同様の効果を得ることができ
る。The semiconductor chip 1E of this example also has a circuit forming surface 1
The bump setting wiring 6 and the bumps 7 are formed while avoiding the analog circuit 21 formed in a part of a.
Since the bump setting wiring 6 and the bump 7 are arranged so as not to overlap each other, the same effect as that of the semiconductor chip 1C according to the third embodiment can be obtained.

【００５３】〈再配線層の形成方法の第１例〉以下、前
記アンテナコイル４又はバンプ設定用配線６を構成する
再配線層３の形成方法の第１例を、図８乃至図１０に基
づいて説明する。図８は所定のプロセス処理を経て完成
されたいわゆる完成ウエハの平面図、図９は再配線層３
の形成方法の第１例を示す工程図、図１０は再配線層３
が形成された完成ウエハの平面図である。<First Example of Rewiring Layer Forming Method> Hereinafter, a first example of a forming method of the rewiring layer 3 constituting the antenna coil 4 or the bump setting wiring 6 will be described with reference to FIGS. 8 to 10. Explain. FIG. 8 is a plan view of a so-called completed wafer completed through a predetermined process treatment, and FIG. 9 is a rewiring layer 3
10 is a process diagram showing a first example of a method for forming a wiring, FIG.
It is a top view of the completed wafer in which was formed.

【００５４】図８に示すように、完成ウエハ３１には、
最外周部を除く内周部分に多数個の半導体チップ用の回
路３２が等間隔に形成されており、その回路形成面側に
は、所要の表面保護膜３３（図９参照）が形成されてい
る。As shown in FIG. 8, the completed wafer 31 has
A large number of circuits 32 for semiconductor chips are formed at equal intervals on the inner peripheral portion excluding the outermost peripheral portion, and a required surface protective film 33 (see FIG. 9) is formed on the circuit formation surface side. There is.

【００５５】図９に示す再配線層の形成方法の第１例で
は、まず図９（ａ）に示すように、完成ウエハ３１の回
路形成面に形成された表面保護膜３３上に、アルミニウ
ム又はアルミニウム合金若しくは銅又は銅合金を用い
て、金属スパッタ層又は金属蒸着層３４を均一に形成す
る。次いで、図９（ｂ）に示すように、当該金属スパッ
タ層又は金属蒸着層３４上にフォトレジスト層３５を均
一に形成し、形成されたフォトレジスト層３５にアンテ
ナコイル４又はバンプ設定用配線６を含む所要のパター
ンが形成されたマスク３６を被せ、マスク３６の外側か
ら所定波長の光３７を照射してフォトレジスト層３５を
露光する。しかる後に露光されたフォトレジスト層３５
の現像処理を行い、図９（ｃ）に示すように、フォトレ
ジスト層３５の露光部分を除去して、前記金属スパッタ
層又は金属蒸着層３４の前記露光パターンと対応する部
分を露出させる。金属スパッタ層又は金属蒸着層３４の
露出パターンには、図１０に示すように、リング状の電
極部３７と、前記アナログ回路２１を除く部分に形成さ
れたアンテナコイル４又はバンプ設定用配線６と、これ
ら電極部３７と各アンテナコイル４又は各バンプ設定用
配線６とを連結するリード部３８とが含まれる。次い
で、前記電極部３７を一方の電極として、金属スパッタ
層又は金属蒸着層３４の露出部分に電気めっき又は精密
電鋳を施し、図９（ｄ）に示すように、金属スパッタ層
又は金属蒸着層３４の露出部分に金属めっき層３９を積
層する。次いで、完成ウエハ３１の表面に付着したフォ
トレジスト層３５をアッシング処理等によって除去し、
図９（ｅ）に示すように、均一な金属スパッタ層又は金
属蒸着層３４上に電極部３７とアンテナコイル４又はバ
ンプ設定用配線６とリード部３８とを有する金属めっき
層３９が形成された完成ウエハ３１を得る。次いで、金
属めっき層３９より露出した金属スパッタ層又は金属蒸
着層３４を選択的にエッチングし、図９（ｆ）に示すよ
うに、金属めっき層３９より露出した金属スパッタ層又
は金属蒸着層３４を除去する。これによって、金属スパ
ッタ層又は金属蒸着層３４と金属めっき層３９とが形成
された完成ウエハ３１が得られる。最後に、前記完成ウ
エハ３１をスクライビングして、図１乃至図７に示す所
要の半導体チップＩＣ素子１Ａ〜１Ｅを得る。In the first example of the method for forming the redistribution layer shown in FIG. 9, first, as shown in FIG. 9A, aluminum or aluminum is formed on the surface protective film 33 formed on the circuit forming surface of the completed wafer 31. The metal sputter layer or the metal vapor deposition layer 34 is uniformly formed using an aluminum alloy, copper, or a copper alloy. Next, as shown in FIG. 9B, a photoresist layer 35 is uniformly formed on the metal sputter layer or metal vapor deposition layer 34, and the antenna coil 4 or the bump setting wiring 6 is formed on the formed photoresist layer 35. Is covered with a mask 36 having a required pattern formed thereon, and light 37 having a predetermined wavelength is irradiated from the outside of the mask 36 to expose the photoresist layer 35. Thereafter, the photoresist layer 35 exposed to light
9C, the exposed portion of the photoresist layer 35 is removed to expose a portion of the metal sputtered layer or the metal deposition layer 34 corresponding to the exposed pattern, as shown in FIG. 9C. As shown in FIG. 10, the exposed pattern of the metal sputter layer or the metal vapor deposition layer 34 includes a ring-shaped electrode portion 37 and an antenna coil 4 or a bump setting wiring 6 formed in a portion excluding the analog circuit 21. , And a lead portion 38 that connects the electrode portion 37 and each antenna coil 4 or each bump setting wiring 6 to each other. Next, using the electrode portion 37 as one electrode, electroplating or precision electroforming is performed on the exposed portion of the metal sputter layer or the metal vapor deposition layer 34, and as shown in FIG. 9D, the metal sputter layer or the metal vapor deposition layer. A metal plating layer 39 is laminated on the exposed portion of 34. Next, the photoresist layer 35 attached to the surface of the completed wafer 31 is removed by ashing treatment or the like,
As shown in FIG. 9E, a metal plating layer 39 having the electrode portion 37, the antenna coil 4, the bump setting wiring 6, and the lead portion 38 was formed on the uniform metal sputter layer or metal vapor deposition layer 34. The finished wafer 31 is obtained. Next, the metal sputter layer or the metal vapor deposition layer 34 exposed from the metal plating layer 39 is selectively etched to remove the metal sputter layer or the metal vapor deposition layer 34 exposed from the metal plating layer 39, as shown in FIG. 9F. Remove. As a result, the completed wafer 31 on which the metal sputtered layer or the metal deposition layer 34 and the metal plated layer 39 are formed is obtained. Finally, the completed wafer 31 is scribed to obtain the required semiconductor chip IC elements 1A to 1E shown in FIGS.

【００５６】なお、本例においては、金属めっき層３９
の形成手段として電気めっき法又は精密電鋳法を用いた
が、かかる構成に代えて、無電解めっき法を用いて前記
金属めっき層３９を形成することもできる。この場合に
は、金属めっき層３９の形成に電極を必要としないの
で、フォトレジスト層３５の露光に際して、電極部３７
の形成とリード部３８の形成が不要になる。In this example, the metal plating layer 39
Although the electroplating method or the precision electroforming method is used as the forming means, the metal plating layer 39 may be formed by using an electroless plating method instead of such a configuration. In this case, since an electrode is not required to form the metal plating layer 39, the electrode portion 37 is not required when exposing the photoresist layer 35.
And the lead portion 38 are unnecessary.

【００５７】無電解めっきは、化学めっきとも呼ばれ、
素地金属をめっき金属の金属塩溶液中に浸して金属イオ
ンを素地表面に析出させるもので、比較的簡単な設備で
密着力が強く均一で十分な厚みを有するめっき層が得ら
れるという特徴がある。前記金属塩は、めっきする金属
イオンの供給源となるものであり、銅をめっきする場合
には、硫酸銅、塩化第二銅、硝酸銅等の溶液がめっき液
として用いられる。銅などの金属イオンは、素地となる
金属スパッタ層又は金属蒸着層３４上にのみに析出し、
絶縁性の表面保護層３３上には析出しない。素地材は、
めっき金属イオンに対してイオン化傾向が小さく、か
つ、めっき金属イオンの析出に対する触媒作用をもつ必
要がある。このため、アルミニウムからなる金属スパッ
タ層又は金属蒸着層６上に銅をめっきする場合には、ア
ルミニウム層の表面にニッケルを数μｍ以下の厚さに形
成し、硝酸亜鉛液に数秒間浸して亜鉛に置換する前処理
を施すことが好ましい。Electroless plating is also called chemical plating,
It is a method of precipitating metal ions on the surface of the base material by immersing the base metal in a metal salt solution of the plating metal, and is characterized by the fact that a plating layer having a strong adhesion and a uniform and sufficient thickness can be obtained with relatively simple equipment. . The metal salt serves as a supply source of metal ions to be plated, and when plating copper, a solution of copper sulfate, cupric chloride, copper nitrate or the like is used as a plating solution. Metal ions such as copper are deposited only on the metal sputter layer or metal vapor deposition layer 34, which is the base,
It does not deposit on the insulating surface protection layer 33. The base material is
It must have a low ionization tendency with respect to the plating metal ions and have a catalytic action for the deposition of the plating metal ions. For this reason, when copper is plated on the metal sputter layer or the metal vapor deposition layer 6 made of aluminum, nickel is formed on the surface of the aluminum layer to a thickness of several μm or less, and immersed in a zinc nitrate solution for several seconds to form zinc. It is preferable to perform a pretreatment for replacing

【００５８】一方、電気めっき法及び精密電鋳法は、め
っき金属のイオンを含むめっき浴中に金属スパッタ層又
は金属蒸着層３４が形成された完成ウエハ３１とめっき
金属からなる電極とを浸漬し、完成ウエハ３１に形成さ
れた金属スパッタ層又は金属蒸着層３４を陰極、めっき
浴中に浸漬された電極を陽極として電圧を印加し、めっ
き浴中の金属イオンを金属スパッタ層又は金属蒸着層３
４の表面に析出させる方法である。電気めっき法及び精
密電鋳法も、銅をめっきする場合には、硫酸銅、塩化第
二銅、硝酸銅等の溶液がめっき液として用いられる。On the other hand, in the electroplating method and the precision electroforming method, the completed wafer 31 having the metal sputter layer or the metal vapor deposition layer 34 formed thereon and the electrode made of the plating metal are immersed in the plating bath containing the ions of the plating metal. A voltage is applied by using the metal sputtered layer or the metal vapor deposition layer 34 formed on the completed wafer 31 as a cathode, and the electrode immersed in the plating bath as an anode to apply metal ions in the plating bath to the metal sputter layer or the metal vapor deposition layer 3
It is a method of depositing on the surface of No. 4. Also in the electroplating method and the precision electroforming method, when copper is plated, a solution of copper sulfate, cupric chloride, copper nitrate or the like is used as a plating solution.

【００５９】本例の再配線層３の形成方法は、完成ウエ
ハ３１に所要のアンテナコイル４又はバンプ設定用配線
６を含む所要の導電パターンを形成し、しかる後に完成
ウエハ３１をスクライビングして所要の半導体チップ１
Ａ〜１Ｅを得るという構成にしたので、個々の半導体チ
ップにアンテナコイル４又はバンプ設定用配線６を形成
する場合に比べてコイルオンチップ又はＣＳＰタイプの
半導体チップを高能率に製造でき、その製造コストを低
減することができる。また、ウエハ３１に形成された全
ての半導体チップに対して均一な厚みのアンテナコイル
４又はバンプ設定用配線６を高精度に形成することがで
きるので、通信特性のばらつきを小さくすることができ
る。さらに、個々の半導体チップ１Ａ〜１Ｅについてス
パッタ法又は真空蒸着法及びメッキ法を用いてアンテナ
コイル４又はバンプ設定用配線６を形成すると、半導体
チップ１Ａ〜１Ｅの外周部に不要の導体が付着して半導
体チップの絶縁性が問題になるが、完成ウエハ３１にア
ンテナコイル４又はバンプ設定用配線６を含む所要の導
電パターンを形成した場合には、スパッタ時等において
完成ウエハ３１の外周部に不要の導体が付着しても、該
部は不要部分としてもともと処分されるべき部分である
ので、個々の半導体チップ１Ａ〜１Ｅの絶縁性に悪影響
を与えることもない。加えて、本例の再配線層３の形成
方法は、フォトレジスト層３５がある状態で金属めっき
層３９の形成を行い、しかる後に金属スパッタ層又は金
属蒸着層３４の金属めっき層３９が積層されていない部
分をエッチングによって除去するようにしたので、図８
（ｅ）に示すように、金属めっき層３９が金属スパッタ
層又は金属蒸着層３４の上面にのみ積層され、幅方向に
広がらないので、精密なアンテナコイル４又はバンプ設
定用配線６を形成することができ、狭い面積内に巻数の
多いアンテナコイル４又は多数のバンプ設定用配線６を
形成することができる。The method of forming the rewiring layer 3 of this example is performed by forming a required conductive pattern including the required antenna coil 4 or bump setting wiring 6 on the completed wafer 31, and then scribing the completed wafer 31. Semiconductor chip 1
Since it is configured to obtain A to 1E, the coil-on-chip or CSP type semiconductor chip can be manufactured with high efficiency as compared with the case where the antenna coil 4 or the bump setting wiring 6 is formed on each semiconductor chip. The cost can be reduced. Further, since the antenna coil 4 or the bump setting wiring 6 having a uniform thickness can be formed with high accuracy on all the semiconductor chips formed on the wafer 31, it is possible to reduce variations in communication characteristics. Further, when the antenna coil 4 or the bump setting wiring 6 is formed on each of the semiconductor chips 1A to 1E by using the sputtering method or the vacuum deposition method and the plating method, unnecessary conductors are attached to the outer peripheral portions of the semiconductor chips 1A to 1E. However, when the required conductive pattern including the antenna coil 4 or the bump setting wiring 6 is formed on the completed wafer 31, it is unnecessary on the outer peripheral portion of the completed wafer 31 during sputtering or the like. Even if the conductor of (1) is attached, since this portion is a portion that should be originally disposed of as an unnecessary portion, it does not adversely affect the insulating properties of the individual semiconductor chips 1A to 1E. In addition, in the method of forming the redistribution layer 3 of this example, the metal plating layer 39 is formed in the state where the photoresist layer 35 is present, and then the metal plating layer 39 of the metal sputter layer or the metal deposition layer 34 is laminated. Since the unetched portion is removed by etching, as shown in FIG.
As shown in (e), since the metal plating layer 39 is laminated only on the upper surface of the metal sputter layer or the metal vapor deposition layer 34 and does not spread in the width direction, the precise antenna coil 4 or the bump setting wiring 6 should be formed. Therefore, the antenna coil 4 having a large number of turns or the large number of bump setting wirings 6 can be formed in a small area.

【００６０】〈再配線層の形成方法の第２例〉次いで、
再配線層３の形成方法の第２例を、図１１に基づいて説
明する。図１１は再配線層３の形成方法の第２例を示す
工程図である。<Second Example of Rewiring Layer Forming Method> Next,
A second example of the method of forming the redistribution layer 3 will be described based on FIG. FIG. 11 is a process diagram showing a second example of the method of forming the redistribution layer 3.

【００６１】本例の再配線層３の形成方法では、図１１
（ａ）に示すように、完成ウエハ３１に形成された表面
保護膜３３上にフォトレジスト層３５を均一に形成し、
形成されたフォトレジスト層３５にアンテナコイル４又
はバンプ設定用配線６を含む所要のパターンが形成され
たマスク３５を被せ、マスク３６の外側から所定波長の
光３７を照射してフォトレジスト層３５を露光する。し
かる後に、露光されたフォトレジスト層３５の現像処理
を行い、図１１（ｂ）に示すように、フォトレジスト層
３５の露光部分を除去して、表面保護膜３３の前記露光
パターンと対応する部分を露出させる。フォトレジスト
層３５の露光パターンは、図１０に示すように、電極部
３７と前記アナログ回路２１を除く部分に形成されたア
ンテナコイル４又はバンプ設定用配線６とリード部３８
とを含む形状にすることができる。次いで、現像処理後
の完成ウエハ３１をスパッタ装置又は真空蒸着装置に装
着し、図１１（ｃ）に示すように、前記表面保護膜３３
の露出部分に金属スパッタ層又は金属蒸着層３４を形成
する。次いで、図１１（ｄ）に示すように、完成ウエハ
３１に付着したフォトレジスト層３５をアッシング処理
等によって除去した後、電極部３７を一方の電極とし
て、金属スパッタ層又は金属蒸着層３４に電気めっきを
施し、図１１（ｅ）に示すように、金属スパッタ層又は
金属蒸着層３４の露出部分に金属めっき層３９を積層す
る。最後に、前記完成ウエハ３１をスクライビングし
て、図１乃至図７に示す所要の半導体チップＩＣ素子１
Ａ〜１Ｅを得る。In the method of forming the redistribution layer 3 of this example, the process shown in FIG.
As shown in (a), a photoresist layer 35 is uniformly formed on the surface protection film 33 formed on the completed wafer 31,
The formed photoresist layer 35 is covered with a mask 35 on which a required pattern including the antenna coil 4 or the bump setting wiring 6 is formed, and light 37 having a predetermined wavelength is irradiated from the outside of the mask 36 to expose the photoresist layer 35. Expose. Then, the exposed photoresist layer 35 is developed to remove the exposed portion of the photoresist layer 35 as shown in FIG. 11B, and the portion of the surface protective film 33 corresponding to the exposed pattern. Expose. As shown in FIG. 10, the exposure pattern of the photoresist layer 35 is such that the antenna coil 4 or the bump setting wiring 6 and the lead portion 38 formed in the portion excluding the electrode portion 37 and the analog circuit 21.
The shape may include and. Next, the completed wafer 31 after the development processing is mounted on a sputtering apparatus or a vacuum vapor deposition apparatus, and as shown in FIG.
A metal sputter layer or a metal vapor deposition layer 34 is formed on the exposed portion of. Next, as shown in FIG. 11D, the photoresist layer 35 attached to the completed wafer 31 is removed by ashing treatment or the like, and then the electrode portion 37 is used as one electrode to electrically connect the metal sputter layer or the metal vapor deposition layer 34 with electricity. Plating is performed, and as shown in FIG. 11E, the metal plating layer 39 is laminated on the exposed portion of the metal sputter layer or the metal vapor deposition layer 34. Finally, the completed wafer 31 is scribed to obtain the required semiconductor chip IC element 1 shown in FIGS.
A to 1E are obtained.

【００６２】なお、本例の再配線層３の形成方法におい
ても、金属めっき層３９の形成手段として電気めっき法
を用いたが、かかる構成に代えて、無電解めっき法を用
いて前記金属めっき層３９を形成することもできる。こ
の場合には、金属めっき層３９の形成に電極を必要とし
ないので、フォトレジスト層３５の露光に際して、電極
部３７の形成とリード部３８の形成が不要になる。In the method of forming the redistribution layer 3 of this embodiment, the electroplating method was used as the means for forming the metal plating layer 39. However, instead of this structure, the electroless plating method is used to perform the metal plating. The layer 39 can also be formed. In this case, since the electrode is not required to form the metal plating layer 39, it is not necessary to form the electrode portion 37 and the lead portion 38 when the photoresist layer 35 is exposed.

【００６３】本例の再配線層３の形成方法は、前記第１
例に係る再配線層３の形成方法と同様の効果を有するほ
か、完成ウエハ３１に導電パターンを形成するための工
程数を少なくできるので、コイルオンチップ又はＣＳＰ
タイプの半導体チップをより高能率に製造することがで
きる。The method of forming the redistribution layer 3 of this example is the same as the first method described above.
In addition to having the same effect as the method for forming the redistribution layer 3 according to the example, the number of steps for forming the conductive pattern on the completed wafer 31 can be reduced, so that the coil-on-chip or CSP
The type of semiconductor chip can be manufactured with higher efficiency.

【００６４】〈半導体装置の第１例〉次に、本発明に係
る半導体装置の第１例を、図１２に基づいて説明する。
図１２は第１実施形態例に係る半導体装置４０の断面図
である。<First Example of Semiconductor Device> Next, a first example of the semiconductor device according to the present invention will be described with reference to FIG.
FIG. 12 is a sectional view of the semiconductor device 40 according to the first embodiment.

【００６５】第１実施形態例に係る半導体装置４０は、
図１２に示すように、前記コイルオンチップタイプの半
導体チップ１Ａ又は１Ｂを、接着剤層４１と２枚のカバ
ーシート４２とからなる基体内にケーシングしたことを
特徴とする。接着剤層４１を構成する接着剤としては、
所要の接着強度を有するものであれば公知に属する任意
の接着剤を用いることができるが、量産性に優れること
から、ホットメルト接着剤を用いることが特に好まし
い。また、カバーシート４２としては、所要の強度と印
刷性を有するものであれば公知に属する任意のシート材
料を用いることができるが、例えばポリエチレンテレフ
タレートのように焼却しても有害物質の発生が少ない高
分子シートや紙を用いることが特に好ましい。本例の半
導体装置４０は、片面に接着剤層４１が形成された第１
のカバーシート４２の接着剤層４１上に半導体チップ１
Ａ又は１Ｂを固定し、次いで、前記第１のカバーシート
４２の半導体チップ接着面に、片面に接着剤層４１が形
成された第２のカバーシート４２の接着剤層４１を接着
することによって形成できる。The semiconductor device 40 according to the first embodiment is
As shown in FIG. 12, the coil-on-chip type semiconductor chip 1A or 1B is casing in a base body composed of an adhesive layer 41 and two cover sheets 42. As the adhesive forming the adhesive layer 41,
Any publicly known adhesive can be used as long as it has a required adhesive strength, but it is particularly preferable to use a hot melt adhesive because it is excellent in mass productivity. Further, as the cover sheet 42, any sheet material known in the art can be used as long as it has required strength and printability. However, for example, polyethylene terephthalate does not generate a harmful substance even when incinerated. It is particularly preferable to use a polymer sheet or paper. The semiconductor device 40 of this example has the first adhesive layer 41 formed on one side.
Of the semiconductor chip 1 on the adhesive layer 41 of the cover sheet 42 of
Formed by fixing A or 1B and then adhering the adhesive layer 41 of the second cover sheet 42 having the adhesive layer 41 formed on one side to the semiconductor chip adhering surface of the first cover sheet 42. it can.

【００６６】本例の半導体装置４０は、アナログ回路２
１とアンテナコイル４とが絶縁層２を介して重なり合わ
ないように配列された半導体チップ１Ａ又は１Ｂを搭載
したので、アナログ回路２１とアンテナコイル４との間
に寄生容量が形成されず、アナログ回路２１に作用する
静電容量ノイズの発生を防止することができる。また、
アナログ回路２１とアンテナコイル４とが対向に配置さ
れないので、アナログ回路２１に作用する電磁誘導ノイ
ズの発生を防止することができる。よって、これら静電
誘導ノイズ又は電磁誘導ノイズに起因するクロストーク
ノイズ、リンギング及び電源ノイズ等の発生が防止さ
れ、コイルオンチップタイプの半導体チップ１Ａ又は１
Ｂを搭載した非接触半導体装置の通信特性を改善でき
る。また、所要の半導体チップ１Ａ又は１Ｂを２枚のカ
バーシート４２にてケーシングするだけで製造できるの
で、安価かつ超小型に製造できる。The semiconductor device 40 of this example is equivalent to the analog circuit 2
Since the semiconductor chip 1A or 1B in which 1 and the antenna coil 4 are arranged so as not to overlap with each other via the insulating layer 2 is mounted, parasitic capacitance is not formed between the analog circuit 21 and the antenna coil 4, and It is possible to prevent generation of capacitance noise that acts on the circuit 21. Also,
Since the analog circuit 21 and the antenna coil 4 are not arranged to face each other, it is possible to prevent generation of electromagnetic induction noise acting on the analog circuit 21. Therefore, generation of crosstalk noise, ringing, power source noise, and the like due to these electrostatic induction noise or electromagnetic induction noise is prevented, and the coil-on-chip type semiconductor chip 1A or 1
The communication characteristics of the non-contact semiconductor device equipped with B can be improved. Further, since the required semiconductor chip 1A or 1B can be manufactured only by casing the two cover sheets 42, it can be manufactured at a low cost and in a very small size.

【００６７】〈半導体装置の第２例〉次に、本発明に係
る半導体装置の第２例を、図１３及び図１４に基づいて
説明する。図１３は第２実施形態例に係る半導体装置の
断面図、図１４は第２実施形態例に係る半導体装置に備
えられるブースタコイルの平面図である。<Second Example of Semiconductor Device> Next, a second example of the semiconductor device according to the present invention will be described with reference to FIGS. 13 and 14. 13 is a cross-sectional view of the semiconductor device according to the second embodiment, and FIG. 14 is a plan view of a booster coil included in the semiconductor device according to the second embodiment.

【００６８】第２実施形態例に係る半導体装置５０は、
図１３に示すように、前記コイルオンチップタイプの半
導体チップ１Ａ又は１Ｂと、これらの半導体チップ１Ａ
又は１Ｂに一体形成されたアンテナコイル４と図示しな
いリーダライタに備えられたアンテナコイルとの電磁結
合を強化するためのブースタコイル５１が形成された絶
縁基板５２とを、接着剤層４１とカバーシート４２とか
らなる基体内にケーシングしたことを特徴とする。The semiconductor device 50 according to the second embodiment is
As shown in FIG. 13, the coil-on-chip type semiconductor chip 1A or 1B, and these semiconductor chips 1A
Alternatively, the adhesive layer 41 and the cover sheet include the adhesive layer 41 and the insulating substrate 52 in which the booster coil 51 for strengthening the electromagnetic coupling between the antenna coil 4 integrally formed in 1B and the antenna coil provided in the reader / writer (not shown) is formed. And a casing formed in a base body composed of 42.

【００６９】ブースタコイル５１は、図１４に示すよう
に、巻径が小さな第１コイル５１ａと巻径が大きな第２
コイル５１ｂとからなり、互いに電気的に接続されてい
る。第１コイル５１ａは、半導体チップ１Ａ又は１Ｂに
一体形成されたアンテナコイル４と主に電磁結合される
コイルであり、その平面形状及び寸法が、半導体チップ
１Ａ又は１Ｂに一体形成されたアンテナコイル４と同一
又は相似形に形成される。一方、第２コイル５１ｂは、
リーダライタに備えられたアンテナコイルと主に電磁結
合するコイルであり、その平面形状及び寸法は、接着剤
層４１とカバーシート４２とによって構成される基体内
に収まる範囲でなるべく大きく形成される。なお、図１
４の例では、第１コイル５１ａ及び第２コイル５１ｂが
共に複数のターン数を有する矩形スパイラル状に形成さ
れているが、各コイル５１ａ，５１ｂのターン数や平面
形状はこれに限定されるものではなく、任意に形成する
ことができる。このブースタコイル５１は、絶縁基板５
２の片面に形成された均一厚さの導電性金属層にエッチ
ングを施して所要のコイルパターンを形成するエッチン
グ法や、絶縁基板５２の片面に導電性インクを用いて所
要のコイルパターンを印刷形成する印刷法をもって形成
することができる。As shown in FIG. 14, the booster coil 51 includes a first coil 51a having a small winding diameter and a second coil 51a having a large winding diameter.
It is composed of a coil 51b and is electrically connected to each other. The first coil 51a is a coil that is mainly electromagnetically coupled to the antenna coil 4 integrally formed on the semiconductor chip 1A or 1B, and the planar shape and dimensions of the first coil 51a are integrally formed on the semiconductor chip 1A or 1B. Is formed in the same or similar shape. On the other hand, the second coil 51b is
It is a coil mainly electromagnetically coupled to the antenna coil provided in the reader / writer, and its planar shape and dimensions are formed as large as possible within a range that can be accommodated in the base body constituted by the adhesive layer 41 and the cover sheet 42. Note that FIG.
In the example of 4, the first coil 51a and the second coil 51b are both formed in a rectangular spiral shape having a plurality of turns, but the number of turns and the planar shape of each coil 51a, 51b are not limited to this. Instead, it can be formed arbitrarily. This booster coil 51 has an insulating substrate 5
2. An etching method of etching a conductive metal layer having a uniform thickness formed on one surface of No. 2 to form a required coil pattern, or a desired coil pattern is printed and formed on one surface of the insulating substrate 52 using a conductive ink. It can be formed by the printing method.

【００７０】なお、接着剤層４１を構成する接着剤の種
類やカバーシート４２を構成するシート材料の種類につ
いては、第１実施形態例に係る半導体装置４０と同じで
あるので、重複を避けるために説明を省略する。Since the kind of the adhesive forming the adhesive layer 41 and the kind of the sheet material forming the cover sheet 42 are the same as those of the semiconductor device 40 according to the first embodiment, in order to avoid duplication. The description is omitted.

【００７１】本例の半導体装置５０は、第１実施形態例
に係る半導体装置４０と同様の効果を有するほか、ブー
スタコイルを備えたので、半導体チップ１Ａ又は１Ｂに
一体形成されたアンテナコイル４と図示しないリーダラ
イタに備えられたアンテナコイルとの電磁結合を強化で
きるという効果がある。The semiconductor device 50 of this example has the same effects as the semiconductor device 40 according to the first embodiment, and also has the booster coil, so that the antenna coil 4 formed integrally with the semiconductor chip 1A or 1B is used. There is an effect that electromagnetic coupling with an antenna coil provided in a reader / writer (not shown) can be strengthened.

【００７２】〈半導体装置の第３例〉次に、本発明に係
る半導体装置の第２例を、図１５に基づいて説明する。
図１５は第３実施形態例に係る半導体装置の要部断面図
である。<Third Example of Semiconductor Device> Next, a second example of the semiconductor device according to the present invention will be described with reference to FIG.
FIG. 15 is a cross-sectional view of essential parts of a semiconductor device according to the third embodiment.

【００７３】第３実施形態例に係る半導体装置６０は、
図１５に示すように、第１配線層６１、第１絶縁層６
２、第２配線層６３、第１配線層６１と第２配線層６３
とを接続する接続部６３ａ、第２絶縁層６４、半導体チ
ップ１Ｃ、他の搭載部品６６、第２配線層６３と半導体
チップ１Ｃとを接続する導体６７、第２配線層６３と他
の搭載部品６６とを接続する導体６８、半導体チップ１
Ｃと他の搭載部品６６と導体６７，６８を一体に封止す
るモールド樹脂６９、第１配線層６１の外面に局部的に
形成されたニッケル層（金属膜）７０、第１配線層６１
の外面を覆う保護樹脂層７１、ニッケル層７０に形成さ
れた外部端子７２から構成されている。The semiconductor device 60 according to the third embodiment is
As shown in FIG. 15, the first wiring layer 61, the first insulating layer 6
2, second wiring layer 63, first wiring layer 61 and second wiring layer 63
A connecting portion 63a for connecting to the second insulating layer 64, the semiconductor chip 1C, another mounting component 66, a conductor 67 connecting the second wiring layer 63 and the semiconductor chip 1C, a second wiring layer 63 and another mounting component Conductor 68 for connecting to 66, semiconductor chip 1
Mold resin 69 that integrally seals C and other mounting components 66 and conductors 67 and 68, nickel layer (metal film) 70 locally formed on the outer surface of first wiring layer 61, first wiring layer 61
And a protective resin layer 71 that covers the outer surface of the nickel layer 70 and external terminals 72 formed on the nickel layer 70.

【００７４】第１配線層６１、第２配線層６３及び接続
部６３ａは、銅又は銅合金を電気めっき（電鋳）するこ
とによって形成される。銅合金としては、耐腐食性や密
着性に優れることなどから、銅−ニッケル合金又は銅−
ニッケル−銀合金が特に適する。接続部６３ａは、第１
絶縁層６２に開設された第１開口部６２ａ内に形成さ
れ、第１配線層６１と第２配線層６３とを電気的に接続
する。The first wiring layer 61, the second wiring layer 63 and the connecting portion 63a are formed by electroplating (electroforming) copper or a copper alloy. As a copper alloy, since it has excellent corrosion resistance and adhesion, copper-nickel alloy or copper-
Nickel-silver alloys are particularly suitable. The connecting portion 63a has a first
It is formed in the first opening 62a formed in the insulating layer 62 and electrically connects the first wiring layer 61 and the second wiring layer 63.

【００７５】第１絶縁層６２、第２絶縁層６４及び保護
樹脂層７１は、絶縁性樹脂によって形成される。なお、
絶縁性樹脂としては、これら第１絶縁層６２、第２絶縁
層６４及び保護樹脂層７１の形成を容易にするため、感
光性樹脂を用いることもできる。第１絶縁層６２には、
接続部６３ａを形成するための第１開口部６２ａが所要
の配列で形成され、第２絶縁層６４には、導体６７，６
８を貫通するための第２開口部６４ａが所要の配列で形
成される。The first insulating layer 62, the second insulating layer 64 and the protective resin layer 71 are made of an insulating resin. In addition,
As the insulating resin, a photosensitive resin may be used in order to facilitate the formation of the first insulating layer 62, the second insulating layer 64, and the protective resin layer 71. The first insulating layer 62 includes
The first openings 62a for forming the connecting portions 63a are formed in a required arrangement, and the conductors 67, 6 are provided in the second insulating layer 64.
Second openings 64a for penetrating 8 are formed in a required arrangement.

【００７６】他の搭載部品６６としては、トランジス
タ、ダイオード、抵抗、インダクタ、コンデンサ、水晶
発振子、フィルタ、バラン、アンテナ、機能モジュール
などのチップ部品や外部接続コネクタなどを搭載するこ
とができる。なお、前記機能モジュールには、ＶＣＯ、
ＰＬＬ又は電源レギュレータなどが含まれる。As other mounting components 66, chip components such as transistors, diodes, resistors, inductors, capacitors, crystal oscillators, filters, baluns, antennas, functional modules, and external connection connectors can be mounted. The functional module includes a VCO,
A PLL or power supply regulator is included.

【００７７】他の搭載部品６６と第２配線層６３とを接
続する導体６８としては、導電ペーストや異方性導電接
着剤などを用いることもできるが、安価にして信頼性の
高い接続が可能であることから、はんだが特に適する。A conductive paste, an anisotropic conductive adhesive, or the like can be used as the conductor 68 that connects the other mounting component 66 and the second wiring layer 63, but the connection is inexpensive and highly reliable. Therefore, solder is particularly suitable.

【００７８】モールド樹脂６９は、前記半導体チップ１
Ｃと、他の搭載部品６６と、これら各搭載部品１Ｃ，６
６と第２配線層６３との接続部とを一体に樹脂封止する
ものであって、従来より半導体チップの樹脂封止に適用
されている各種の樹脂材料を用いて形成することができ
る。The mold resin 69 is used for the semiconductor chip 1
C, other mounting parts 66, and these mounting parts 1C, 6
6 and the connection portion of the second wiring layer 63 are integrally resin-sealed, and can be formed by using various resin materials conventionally used for resin-sealing semiconductor chips.

【００７９】ニッケル層７０は、外部端子７２の形成を
容易にするものであって、外部端子７２を形成しようと
する第１配線層６１の端子部に形成される。The nickel layer 70 facilitates formation of the external terminal 72, and is formed on the terminal portion of the first wiring layer 61 where the external terminal 72 is to be formed.

【００８０】外部端子７２は、本実施形態例に係る半導
体装置６０を外部装置、例えばプリント配線基板に接続
するために使用されるものであって、安価にして信頼性
の高い接続が容易に行えることから、はんだで形成する
ことが特に好ましい。The external terminal 72 is used to connect the semiconductor device 60 according to the present embodiment to an external device, for example, a printed wiring board, and can be inexpensively and easily connected with high reliability. Therefore, it is particularly preferable to use solder.

【００８１】本例の半導体装置６０は、第１実施例に係
る半導体装置４０と同様の効果を有するほか、搭載部品
１Ｃ，６６の配線手段を配線層６１，６３と保護樹脂層
６２，６４とから構成したので、従来の多層基板のコア
材に相当する部分を省略することができ、薄形にして安
価な半導体装置を得ることができる。また、配線層６
１，６３を用いたので、リードフレームや金属箔エッチ
ング又は導電ペースト印刷により形成された配線層を備
えた基板を用いる場合に比べて配線パターンの高密度
化、高精度化、微小化及び均質化を図ることができ、小
型にして高周波対応性の高い半導体モジュールを得るこ
とができる。さらに、第１配線層６１及びこれと電気的
に接続された第２配線層６３とを２層に形成したので、
配線層６１，６３の形成面積を減少することができ、半
導体装置の小型化を図ることができる。The semiconductor device 60 of this example has the same effects as the semiconductor device 40 of the first embodiment, and the wiring means for the mounting components 1C and 66 are the wiring layers 61 and 63 and the protective resin layers 62 and 64. Since it is composed of, it is possible to omit the portion corresponding to the core material of the conventional multilayer substrate, and it is possible to obtain a thin and inexpensive semiconductor device. In addition, the wiring layer 6
Since 1, 63 are used, the wiring pattern has a higher density, higher accuracy, smaller size and homogenization than the case where a substrate provided with a lead frame or a wiring layer formed by metal foil etching or conductive paste printing is used. Therefore, it is possible to obtain a semiconductor module that is compact and has high frequency compatibility. Further, since the first wiring layer 61 and the second wiring layer 63 electrically connected to the first wiring layer 61 are formed in two layers,
The formation area of the wiring layers 61 and 63 can be reduced, and the semiconductor device can be downsized.

【００８２】なお、前記実施形態例では、配線層を２層
に形成したが３層以上に形成することももちろん可能で
ある。また、前記実施形態例では、半導体チップとして
ＣＳＰタイプの半導体チップ１Ｃを用いたが、他のＣＳ
Ｐタイプの半導体チップ１Ｄ，１Ｅを用いることもでき
る。Although the wiring layers are formed in two layers in the above embodiment, it is of course possible to form the wiring layers in three or more layers. Further, in the above-described embodiment, the CSP type semiconductor chip 1C is used as the semiconductor chip.
P type semiconductor chips 1D and 1E can also be used.

【００８３】[0083]

【発明の効果】請求項１に記載の発明は、半導体チップ
の回路形成領域に形成されたアナログ回路と再配線層と
を絶縁層を介して重なり合わないように配列するので、
アナログ回路と再配線層との間に寄生容量が形成され
ず、アナログ回路に作用する静電容量ノイズの発生を防
止することができる。また、アナログ回路と再配線層と
が対向に配置されないので、アナログ回路に作用する電
磁誘導ノイズの発生を防止することができる。よって、
これら静電誘導ノイズ又は電磁誘導ノイズに起因するク
ロストークノイズ、リンギング及び電源ノイズ等の発生
が防止され、高周波対応の再配線層一体形半導体チップ
についても、ノイズに起因する誤作動や通信特性の劣化
を解消することができる。加えて、再配線層をもって非
接触通信用のアンテナコイルを形成したので、耐ノイズ
性に優れたコイルオンチップを得ることができ、低コス
トにして耐ノイズ性に優れた非接触式半導体装置を製造
することができる。 According to the first aspect of the present invention, since the analog circuit formed in the circuit forming region of the semiconductor chip and the rewiring layer are arranged so as not to overlap with each other via the insulating layer,
Parasitic capacitance is not formed between the analog circuit and the redistribution layer, and it is possible to prevent generation of capacitance noise that acts on the analog circuit. Further, since the analog circuit and the rewiring layer are not arranged to face each other, it is possible to prevent generation of electromagnetic induction noise that acts on the analog circuit. Therefore,
Generation of crosstalk noise, ringing, power supply noise, etc. due to these electrostatic induction noise or electromagnetic induction noise is prevented, and the high frequency compatible rewiring layer integrated semiconductor chip also causes malfunction due to noise and communication characteristics. Deterioration can be eliminated. In addition, with the rewiring layer
Noise resistance because the antenna coil for contact communication is formed
It is possible to obtain a coil-on-chip with excellent performance and
Manufactures non-contact type semiconductor devices with excellent noise resistance
can do.

【００８４】請求項２に記載の発明は、回路形成領域に
形成されたアナログ回路のうち、特にノイズの影響を受
けやすい電源回路、演算増幅器、比較増幅器、ＲＦ受信
部、ＲＦ送信部及びＲＦシンセサイザ部のうちの少なく
ともいずれか１つと再配線層とを絶縁層を介して重なり
合わないように配列するので、各回路ブロックについ
て、静電誘導ノイズ又は電磁誘導ノイズに起因するクロ
ストークノイズ、リンギング及び電源ノイズ等の発生を
防止することができ、ノイズに起因する誤作動や通信特
性の劣化を解消することができる。加えて、再配線層を
もって非接触通信用のアンテナコイルを形成したので、
耐ノイズ性に優れたコイルオンチップを得ることがで
き、低コストにして耐ノイズ性に優れた非接触式半導体
装置を製造することができる。 According to a second aspect of the present invention, among the analog circuits formed in the circuit formation area , a power supply circuit, an operational amplifier, a comparison amplifier, an RF receiving section, an RF transmitting section and an RF synthesizer which are particularly susceptible to noise. Since at least any one of the parts and the redistribution layer are arranged so as not to overlap with each other via the insulating layer, crosstalk noise, ringing, and ringing caused by electrostatic induction noise or electromagnetic induction noise are generated in each circuit block. Generation of power supply noise and the like can be prevented, and malfunctions and deterioration of communication characteristics due to noise can be eliminated. In addition, the rewiring layer
Therefore, since the antenna coil for non-contact communication was formed,
It is possible to obtain a coil-on-chip with excellent noise resistance.
Non-contact type semiconductor with low cost and excellent noise resistance
The device can be manufactured.

【００８５】請求項３に記載の発明は、回路形成領域に
形成されたアナログ回路のうち、特にノイズの影響を受
けやすいコイルと再配線層とを絶縁層を介して重なり合
わないように配列するので、当該コイルに静電誘導ノイ
ズや電磁誘導ノイズが作用しにくく、ノイズに起因する
誤作動や通信特性の劣化を解消することができる。加え
て、再配線層をもって非接触通信用のアンテナコイルを
形成したので、耐ノイズ性に優れたコイルオンチップを
得ることができ、低コストにして耐ノイズ性に優れた非
接触式半導体装置を製造することができる。 According to a third aspect of the present invention, among the analog circuits formed in the circuit formation region , the coil particularly susceptible to noise and the rewiring layer are arranged so as not to overlap with each other via the insulating layer. Therefore, electrostatic induction noise and electromagnetic induction noise hardly act on the coil, and malfunctions and deterioration of communication characteristics due to noise can be eliminated. In addition
And have a rewiring layer to provide an antenna coil for contactless communication.
Since it is formed, a coil-on-chip with excellent noise resistance
It can be obtained at low cost and has excellent noise resistance.
A contact type semiconductor device can be manufactured.

【００８６】[0086]

【００８７】[0087]

【００８８】請求項４に記載の発明は、ＣＭＯＳ技術に
より回路形成面に無線通信回路が形成された半導体チッ
プについて、アナログ回路上に再配線層が形成されない
ように再配線層を配列するので、再配線層の影響を特に
受けやすいこの種の半導体チップの通信特性の劣化を防
止することができる。According to the fourth aspect of the present invention, in the semiconductor chip having the wireless communication circuit formed on the circuit forming surface by the CMOS technology, the rewiring layers are arranged so that the rewiring layer is not formed on the analog circuit. It is possible to prevent deterioration of communication characteristics of this type of semiconductor chip that is particularly susceptible to the influence of the redistribution layer.

【００８９】請求項５に記載の発明は、８００ＭＨｚ以
上の周波数の信号を送信、受信又は送受信する無線通信
回路が形成された半導体チップについて、アナログ回路
上に再配線層が形成されないように再配線層を配列する
ので、再配線層の影響を特に受けやすいこの種の半導体
チップの通信特性の劣化を防止することができる。According to a fifth aspect of the present invention, in a semiconductor chip having a wireless communication circuit for transmitting, receiving or transmitting / receiving a signal having a frequency of 800 MHz or higher, rewiring is performed so that a rewiring layer is not formed on an analog circuit. Since the layers are arranged, it is possible to prevent the deterioration of the communication characteristics of this type of semiconductor chip that is particularly susceptible to the rewiring layer.

【００９０】[0090]

【００９１】[0091]

【００９２】[0092]

【図面の簡単な説明】[Brief description of drawings]

【図１】第１実施形態例に係る半導体チップ１Ａの平面
図である。FIG. 1 is a plan view of a semiconductor chip 1A according to a first embodiment example.

【図２】図１のＡ−Ａ断面図である。FIG. 2 is a sectional view taken along line AA of FIG.

【図３】第２実施形態例に係る半導体チップ１Ｂの平面
図である。FIG. 3 is a plan view of a semiconductor chip 1B according to a second embodiment example.

【図４】第３実施形態例に係る半導体チップ１Ｃの平面
図である。FIG. 4 is a plan view of a semiconductor chip 1C according to a third embodiment example.

【図５】図４のＢ−Ｂ断面図である。5 is a sectional view taken along line BB of FIG.

【図６】第４実施形態例に係る半導体チップ１Ｄの平面
図である。FIG. 6 is a plan view of a semiconductor chip 1D according to a fourth exemplary embodiment.

【図７】第５実施形態例に係る半導体チップ１Ｅの平面
図である。FIG. 7 is a plan view of a semiconductor chip 1E according to a fifth exemplary embodiment.

【図８】所定のプロセス処理を経て完成されたいわゆる
完成ウエハの平面図である。FIG. 8 is a plan view of a so-called completed wafer completed through a predetermined process treatment.

【図９】再配線層の形成方法の第１例を示す工程図であ
る。FIG. 9 is a process chart showing a first example of a method of forming a redistribution layer.

【図１０】再配線層３が形成された完成ウエハの平面図
である。FIG. 10 is a plan view of a completed wafer on which a redistribution layer 3 is formed.

【図１１】再配線層の形成方法の第２例を示す工程図で
ある。FIG. 11 is a process drawing showing a second example of the method of forming the redistribution layer.

【図１２】第１実施形態例に係る半導体装置の断面図で
ある。FIG. 12 is a cross-sectional view of a semiconductor device according to a first embodiment example.

【図１３】第２実施形態例に係る半導体装置の断面図で
ある。FIG. 13 is a cross-sectional view of a semiconductor device according to a second embodiment example.

【図１４】第２実施形態例に係る半導体装置に備えられ
るブースタコイルの平面図である。FIG. 14 is a plan view of a booster coil included in the semiconductor device according to the second embodiment.

【図１５】第３実施形態例に係る半導体装置の要部断面
図である。FIG. 15 is a fragmentary cross-sectional view of a semiconductor device according to a third embodiment.

【図１６】従来のコイルオンチップタイプの半導体チッ
プの平面図である。FIG. 16 is a plan view of a conventional coil-on-chip type semiconductor chip.

【図１７】従来のコイルオンチップタイプの半導体チッ
プの断面図である。FIG. 17 is a cross-sectional view of a conventional coil-on-chip type semiconductor chip.

【図１８】従来のＣＳＰタイプの半導体チップの平面図
である。FIG. 18 is a plan view of a conventional CSP type semiconductor chip.

【図１９】従来のＣＳＰタイプの半導体チップの断面図
である。FIG. 19 is a cross-sectional view of a conventional CSP type semiconductor chip.

【図２０】半導体チップの回路部とアンテナコイルとの
間に形成される寄生容量の説明図である。FIG. 20 is an explanatory diagram of parasitic capacitance formed between a circuit portion of a semiconductor chip and an antenna coil.

【符号の説明】[Explanation of symbols]

１Ａ〜１Ｅ 半導体チップ ２ 絶縁層 ３ 再配線層 ４ アンテナコイル ６ バンプ形成用配線 １１ 電源回路 １２ 演算増幅器 １３ 比較増幅器 １４ ＲＦ受信部 １５ ＲＦ送信部 １６ ＲＦシンセサイザ部 ２１ アナログ回路 ４０，５０，６０ 半導体装置 1A to 1E semiconductor chip 2 insulating layers 3 Rewiring layer 4 antenna coil 6 Bump forming wiring 11 power supply circuit 12 Operational amplifier 13 Comparison amplifier 14 RF receiver 15 RF transmitter 16 RF synthesizer section 21 analog circuit 40, 50, 60 semiconductor devices

フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 23/12 ５０１ Ｇ０６Ｋ 19/00 Ｋ Ｈ 27/04 (72)発明者 日野 吉晴 大阪府茨木市丑寅一丁目１番88号 日立 マクセル株式会社内 (56)参考文献 特開 平10−162112（ＪＰ，Ａ) 特開2000−137779（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/82 H01L 23/12 H01L 23/12 301 H01L 23/12 501 H01L 21/60 H01L 25/00 G06K 19/07 G06K 19/077 Continuation of front page (51) Int.Cl. 7 Identification symbol FI H01L 23/12 501 G06K 19/00 K H 27/04 (72) Inventor Yoshiharu Hino 1-88, Tora-Tora, Ibaraki-shi, Osaka Hitachi Maxell Co., Ltd. In-house (56) References JP 10-162112 (JP, A) JP 2000-137779 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H01L 27/04 H01L 21 / 82 H01L 23/12 H01L 23/12 301 H01L 23/12 501 H01L 21/60 H01L 25/00 G06K 19/07 G06K 19/077

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 絶縁層を介して、ディジタル回路とアナ
ログ回路を有する回路形成領域に再配線層を重ねて一体
形成してなる半導体チップにおいて、前記再配線層に形
成された配線をもって両端が前記回路形成領域に形成さ
れた入出力端子に接続された非接触通信用のアンテナコ
イルを形成すると共に、前記回路形成領域に形成された
ノイズの影響を受けやすいアナログ回路の全部又は一部
と前記再配線層に形成された配線とを前記絶縁層を介し
て重なり合わないように配列したことを特徴とする半導
体チップ。1. A digital circuit and an analog circuit via an insulating layer.
In a semiconductor chip in which a rewiring layer is integrally formed on a circuit formation region having a log circuit, the rewiring layer is formed.
Both ends are formed in the circuit formation area with the formed wiring.
Antenna for contactless communication connected to the input / output terminals
And formed on the circuit formation area .
A semiconductor chip, wherein all or part of an analog circuit susceptible to noise and wiring formed in the rewiring layer are arranged so as not to overlap with each other via the insulating layer. 【請求項２】 絶縁層を介して、ディジタル回路とアナ
ログ回路を有する回路形成領域に再配線層を重ねて一体
形成してなる半導体チップにおいて、前記再配線層に形
成された配線をもって両端が前記回路形成領域に形成さ
れた入出力端子に接続された非接触通信用のアンテナコ
イルを形成すると共に、前記回路形成領域に形成された
ノイズの影響を受けやすい電源回路、演算増幅器、比較
増幅器、ＲＦ受信部、ＲＦ送信部及びＲＦシンセサイザ
部のうちの少なくともいずれか１つと前記再配線層に形
成された配線とを前記絶縁層を介して重なり合わないよ
うに配列したことを特徴とする半導体チップ。2. A digital circuit and an analog circuit via an insulating layer.
In a semiconductor chip in which a rewiring layer is integrally formed on a circuit formation region having a log circuit, the rewiring layer is formed.
Both ends are formed in the circuit formation area with the formed wiring.
Antenna for contactless communication connected to the input / output terminals
And formed on the circuit formation area .
At least one of a power supply circuit, an operational amplifier, a comparison amplifier, an RF receiving unit, an RF transmitting unit, and an RF synthesizer unit, which are susceptible to noise, and the rewiring layer .
A semiconductor chip, wherein the formed wirings are arranged so as not to overlap with each other via the insulating layer. 【請求項３】 絶縁層を介して、ディジタル回路とアナ
ログ回路を有する回路形成領域に再配線層を重ねて一体
形成してなる半導体チップにおいて、前記再配線層に形
成された配線をもって両端が前記回路形成領域に形成さ
れた入出力端子に接続された非接触通信用のアンテナコ
イルを形成すると共に、前記回路形成領域に形成された
ノイズの影響を受けやすいコイルと前記再配線層に形成
された配線とを前記絶縁層を介して重なり合わないよう
に配列したことを特徴とする半導体チップ。3. A digital circuit and an analog circuit via an insulating layer.
In a semiconductor chip in which a rewiring layer is integrally formed on a circuit formation region having a log circuit, the rewiring layer is formed.
Both ends are formed in the circuit formation area with the formed wiring.
Antenna for contactless communication connected to the input / output terminals
And formed on the circuit formation area .
Formed on the re-wiring layer and coil susceptible to noise
A semiconductor chip in which the formed wirings are arranged so as not to overlap with each other via the insulating layer. 【請求項４】 請求項１乃至請求項３のいずれかに記載
の半導体チップにおいて、前記回路形成領域に形成され
た回路が、ＣＭＯＳ技術により形成された無線通信回路
であることを特徴とする半導体チップ。4. The semiconductor chip according to claim 1, which is formed in the circuit formation region.
Communication circuit formed by CMOS technology
Semiconductor chip, characterized in that it. 【請求項５】 請求項１乃至請求項４のいずれかに記載
の半導体チップにおいて、前記回路形成領域に形成され
た回路が、外部装置との間で８００ＭＨｚ以上の周波数
の信号を送信、受信又は送受信する無線通信回路である
ことを特徴とする半導体チップ。5. The semiconductor chip according to any one of claims 1 to 4, formed in the circuit formation region
The frequency of the circuit is 800MHz or more with the external device.
A semiconductor chip, which is a wireless communication circuit for transmitting, receiving, or transmitting and receiving the signal of 1 .
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