JP2009010327A - Semiconductor device and method for manufacturing it - Google Patents
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Abstract
Description
本発明は、基板上に回路パターンとハンダ電極が形成され、回路パターン上にチップ型受動部品が載置された状態で、チップ型受動部品を覆うように樹脂封止された半導体装置およびその製造方法に関するものである。 The present invention relates to a semiconductor device in which a circuit pattern and a solder electrode are formed on a substrate, and the chip-type passive component is placed on the circuit pattern, and the semiconductor device is sealed with a resin so as to cover the chip-type passive component and its manufacture It is about the method.
近年、特に携帯電話を中心とする移動体通信分野において、通信用半導体装置の小型化、薄型化と合わせて高機能化の要求が強まっている。従来、複数の半導体素子を使い携帯電話の基板上で回路構成していた形態から、複数の半導体素子を一つのパッケージ内に収め、半導体素子間の回路形成として、パッケージ内にチップコンデンサやチップインダクタ等のチップ型受動部品を内蔵して装置内で自己完結した回路および機能を持つ高機能モジュールが求められている。 In recent years, particularly in the field of mobile communication centering on mobile phones, there has been an increasing demand for higher functionality as communication semiconductor devices become smaller and thinner. Conventionally, since a circuit configuration is made on a mobile phone substrate using a plurality of semiconductor elements, a plurality of semiconductor elements are housed in one package, and a chip capacitor or a chip inductor is formed in the package as a circuit formation between the semiconductor elements. Therefore, there is a demand for a high-function module having a built-in chip-type passive component and having a self-contained circuit and function in the apparatus.
その一例として、ＧＳＭ系携帯電話用のＰＡモジュールのように、一つのパッケージ内部に、利用可能な周波数帯としてトリプルバンドに対応する複数の半導体素子と、各素子間の回路を構成するためのチップコンデンサやチップインダクタなど、多くのチップ型受動部品を内蔵しており、そのため複雑な構成を持っている（例えば、特許文献１を参照）。 As an example, a chip for configuring a plurality of semiconductor elements corresponding to a triple band as a usable frequency band and a circuit between the elements in one package like a PA module for a GSM mobile phone. It incorporates many chip-type passive components such as capacitors and chip inductors, and therefore has a complicated configuration (see, for example, Patent Document 1).
以下、従来の半導体装置について、図面を用いて説明する。
図９は従来の半導体装置の構成を示す断面図である。図９に示す従来の半導体装置は、樹脂製の薄板が複数枚積層された状態でサイズが８ｍｍ□、厚み１．５ｍｍの樹脂製基板９１上に回路パターン１７が形成され、それらの回路パターン１７上に、半導体素子９３や０６０３サイズのチップ型受動部品９が実装され、特にチップ型受動部品９は、ハンダ１８で回路パターン１７に電気接続されることにより、樹脂製基板９１上に固定されており、さらに、樹脂製基板９１の表面側全体が、それらを覆うようにエポキシ樹脂１０で樹脂封止され、樹脂製基板９１の下面には外部接続用のハンダ電極５が形成されている。
FIG. 9 is a cross-sectional view showing a configuration of a conventional semiconductor device. In the conventional semiconductor device shown in FIG. 9, a
しかしながら、図９に示すような従来の半導体装置では、樹脂製基板９１の下面に外部接続用のハンダ電極５、上面に半導体素子９３およびチップ型受動部品９を実装し、さらに樹脂製基板９１の上面全体を樹脂封止した構造のため、半導体装置の横方向の寸法および厚み寸法がともに増大し、装置全体として大型化するという問題があった。
However, in the conventional semiconductor device as shown in FIG. 9, the
また、基板として樹脂製基板９１を使うため、半導体装置全体の自重が重くなり、外部接続用のハンダ電極５の潰れ形状が大きくなるため、隣接するハンダ電極５間の間隔を大きくとる必要があり、これも装置全体が大型化する原因になっている。
Further, since the
また、樹脂製基板９１上の半導体素子９３とチップ型受動部品９を樹脂封止しただけの構造のため、動作周波数が数百メガヘルツ以上の高周波の場合に電磁波シールドの効果がなく、半導体装置の動作安定性に問題があった。
Further, since the
また、半導体装置がパワー半導体のように動作時に発熱を伴う場合に対して、半導体装置からの放熱をどのようにするかという問題や、樹脂製基板９１を使うため、材料費を含めた製造コストの上昇も避けられないという問題もあった。
In addition, when the semiconductor device generates heat during operation like a power semiconductor, the problem of how to dissipate heat from the semiconductor device and the manufacturing cost including the material cost because the
また、一般的に高周波を増幅するパワーアンプ回路では、増幅電力の電源供給側への漏洩を防ぎ、高効率に動作させるため、電源ラインのインダクタンス値を大きくとる必要があるが、半導体装置表面に形成するとチップ面積が大きくなり、材料費を含めた製造コストの上昇も避けられないという問題もあった。 In general, in a power amplifier circuit that amplifies high frequency, in order to prevent leakage of amplified power to the power supply side and to operate with high efficiency, it is necessary to increase the inductance value of the power supply line. When formed, the chip area becomes large, and there is a problem that an increase in manufacturing cost including material costs is unavoidable.
また、複数のインダクタンス成分を半導体装置表面に形成する場合、チップ面積の増大と合わせて、双方の高周波的なアイソレーションをとることが難しくなり、製造コストの上昇と高周波特性の劣化が発生するという問題もあった。 In addition, when a plurality of inductance components are formed on the surface of the semiconductor device, it becomes difficult to achieve high-frequency isolation of the two together with an increase in chip area, resulting in an increase in manufacturing cost and deterioration of high-frequency characteristics. There was also a problem.
本発明は、上記従来の問題点を解決するもので、チップ型受動部品を含む半導体装置において、装置の小型化、薄型化、周辺回路を含む高機能化を実現しつつ、低製造コスト化をも実現することができる半導体装置およびその製造方法を提供する。 The present invention solves the above-mentioned conventional problems, and in a semiconductor device including a chip-type passive component, the device can be reduced in size and thickness, and high functionality including peripheral circuits can be realized while reducing the manufacturing cost. A semiconductor device and a method for manufacturing the same can be provided.
上記の課題を解決するために、本発明の請求項１記載の半導体装置は、薄板の単層構造による基板の第１の主面に形成され半導体素子を構成する第１の回路パターンと、前記基板における前記第１の主面とは反対側の第２の主面に形成された第２の回路パターンと、前記第１の回路パターンと前記第２の回路パターンの間にそれらを前記基板を貫通して接続するように形成された貫通ビアと、前記第１の回路パターン上に形成された外部接続用のハンダ電極と、前記第２の回路パターン上に載置されたチップ型受動部品とを有し、前記チップ型受動部品を覆うように前記第２の主面が一体に樹脂封止されたことを特徴とする。
In order to solve the above-described problem, a semiconductor device according to
また、本発明の請求項２記載の半導体装置は、請求項１記載の半導体装置であって、前記基板が、シリコンウエハまたはＧａＡｓ（ガリウム砒素）ウエハであることを特徴とする。 According to a second aspect of the present invention, there is provided a semiconductor device according to the first aspect, wherein the substrate is a silicon wafer or a GaAs (gallium arsenide) wafer.
また、本発明の請求項３記載の半導体装置は、請求項２記載の半導体装置であって、前記チップ型受動部品が、Ｓｎ−Ｐｂ系またはＳｎ系のハンダ材料、あるいはＡｇまたはＣｕ系の金属粉が入った導電性接着剤で、前記第２の回路パターン上に接続されたことを特徴とする。
The semiconductor device according to
また、本発明の請求項４記載の半導体装置は、薄板の単層構造による基板の第１の主面に形成され半導体素子を構成する第１の回路パターンと、前記基板における前記第１の主面とは反対側の第２の主面に形成された第２の回路パターンと、前記第１の回路パターンと前記第２の回路パターンの間にそれらを前記基板を貫通して接続するように形成された貫通ビアと、前記第１の回路パターン上に形成された外部接続用のハンダ電極と、前記第２の回路パターン上に載置されたチップ型受動部品とを有し、前記ハンダ電極の一部が外部に露出するように前記第１の主面が一体に樹脂封止されるとともに、前記チップ型受動部品を覆うように前記第２の主面が一体に樹脂封止されたことを特徴とする。 According to a fourth aspect of the present invention, there is provided a semiconductor device comprising: a first circuit pattern formed on a first main surface of a substrate having a single-layer structure of a thin plate and constituting a semiconductor element; and the first main pattern on the substrate. A second circuit pattern formed on the second main surface opposite to the surface, and connecting the first circuit pattern and the second circuit pattern through the substrate between the first circuit pattern and the second circuit pattern. A soldering electrode for external connection formed on the first circuit pattern; and a chip-type passive component mounted on the second circuit pattern, wherein the solder electrode The first main surface is integrally resin-sealed so that a part of the first main surface is exposed to the outside, and the second main surface is integrally resin-sealed so as to cover the chip-type passive component It is characterized by.
また、本発明の請求項５記載の半導体装置は、請求項４記載の半導体装置であって、前記基板が、シリコンウエハまたはＧａＡｓ（ガリウム砒素）ウエハであることを特徴とする。 A semiconductor device according to a fifth aspect of the present invention is the semiconductor device according to the fourth aspect, wherein the substrate is a silicon wafer or a GaAs (gallium arsenide) wafer.
また、本発明の請求項６記載の半導体装置は、請求項５記載の半導体装置であって、前記チップ型受動部品が、Ｓｎ−Ｐｂ系またはＳｎ系のハンダ材料、あるいはＡｇまたはＣｕ系の金属粉が入った導電性接着剤で、前記第２の回路パターン上に接続されたことを特徴とする。
The semiconductor device according to
また、本発明の請求項７記載の半導体装置は、薄板の単層構造による基板の第１の主面に形成され半導体素子を構成する第１の回路パターンと、前記基板における前記第１の主面とは反対側の第２の主面に形成された第２の回路パターンと、前記第１の回路パターンと前記第２の回路パターンの間にそれらを前記基板を貫通して接続するように形成された貫通ビアと、前記第１の回路パターン上に形成された外部接続用のハンダ電極と、前記第２の回路パターン上に載置されたチップ型受動部品と、前記第２の回路パターン上に載置された金属製スペーサーとを有し、前記チップ型受動部品を覆うとともに前記金属製スペーサーの表面だけが外部に露出するように前記第２の主面が一体に樹脂封止され、かつ、前記第２の主面に対する樹脂封止の表面上に金属薄膜が形成されたことを特徴とする。 According to a seventh aspect of the present invention, there is provided a semiconductor device comprising: a first circuit pattern which is formed on a first main surface of a substrate having a single-layer structure of a thin plate and constitutes a semiconductor element; A second circuit pattern formed on the second main surface opposite to the surface, and connecting the first circuit pattern and the second circuit pattern through the substrate between the first circuit pattern and the second circuit pattern. The formed through via, the solder electrode for external connection formed on the first circuit pattern, the chip-type passive component placed on the second circuit pattern, and the second circuit pattern And the second main surface is integrally resin-sealed so that only the surface of the metal spacer is exposed to the outside while covering the chip-type passive component. And a resin seal against the second main surface. Wherein the metal thin film is formed on the surface of the.
また、本発明の請求項８記載の半導体装置は、請求項７記載の半導体装置であって、前記基板が、シリコンウエハまたはＧａＡｓ（ガリウム砒素）ウエハであることを特徴とする。 According to an eighth aspect of the present invention, there is provided the semiconductor device according to the seventh aspect, wherein the substrate is a silicon wafer or a GaAs (gallium arsenide) wafer.
また、本発明の請求項９記載の半導体装置は、請求項８記載の半導体装置であって、前記チップ型受動部品が、Ｓｎ−Ｐｂ系またはＳｎ系のハンダ材料、あるいはＡｇまたはＣｕ系の金属粉が入った導電性接着剤で、前記第２の回路パターン上に接続されたことを特徴とする。
The semiconductor device according to
また、本発明の請求項１０記載の半導体装置は、請求項７から請求項９のいずれかに記載の半導体装置であって、前記金属製スペーサーとして銅ブロックを用いて、前記基板で発生した熱を銅ブロックを介して樹脂封止面上に形成された金属薄膜からも放熱するように構成したことを特徴とする。
A semiconductor device according to
また、本発明の請求項１１記載の半導体装置の製造方法は、ウエハからなる基板の第１の主面に半導体素子を構成する第１の回路パターンを形成する行程と、前記基板の第２の主面に第２の回路パターンを形成する行程と、前記第１の回路パターンと前記第２の回路パターンの間に貫通ビアを形成する行程と、前記第１の回路パターンの上に外部接続用のハンダ電極を形成する行程と、前記第２の回路パターンの上にチップ型受動部品を載置する行程と、前記チップ型受動部品を覆うように前記第２の主面を一体に樹脂封止する行程とを有することを特徴とする。 According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device comprising: a step of forming a first circuit pattern constituting a semiconductor element on a first main surface of a substrate made of a wafer; A step of forming a second circuit pattern on the main surface, a step of forming a through via between the first circuit pattern and the second circuit pattern, and external connection on the first circuit pattern A step of forming a solder electrode, a step of placing a chip-type passive component on the second circuit pattern, and a resin sealing of the second main surface so as to cover the chip-type passive component And a process of performing.
また、本発明の請求項１２記載の半導体装置の製造方法は、ウエハからなる基板の第１の主面に半導体素子を構成する第１の回路パターンを形成する行程と、前記基板における前記第１の主面とは反対側の第２の主面に第２の絶縁層を形成する行程と、前記第２の絶縁層上に第２の回路パターンを形成する行程と、前記第１の回路パターンと前記第２の回路パターンの間にそれらを前記基板を貫通して接続するように貫通ビアを形成する行程と、前記第１の回路パターン上に第１の絶縁層を形成する行程と、前記第１の絶縁層上に外部接続用のハンダ電極を形成する行程と、前記第２の回路パターン上にチップ型受動部品を載置する行程と、前記チップ型受動部品を覆うように前記第２の主面を一体に樹脂封止する行程とを有することを特徴とする。 According to a twelfth aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a first circuit pattern constituting a semiconductor element on a first main surface of a substrate made of a wafer; A step of forming a second insulating layer on the second main surface opposite to the main surface, a step of forming a second circuit pattern on the second insulating layer, and the first circuit pattern And a step of forming a through via so as to connect them through the substrate between the second circuit pattern, a step of forming a first insulating layer on the first circuit pattern, A step of forming a solder electrode for external connection on the first insulating layer; a step of mounting a chip-type passive component on the second circuit pattern; and the second so as to cover the chip-type passive component. And a process of integrally sealing the main surface of the resin with the resin To.
また、本発明の請求項１３記載の半導体装置の製造方法は、ウエハからなる基板の第１の主面に半導体素子を構成する第１の回路パターンを形成する行程と、前記基板における前記第１の主面とは反対側の第２の主面に第２の絶縁層を形成する行程と、前記第２の絶縁層上に第２の回路パターンを形成する行程と、前記第１の回路パターンと前記第２の回路パターンの間にそれらを前記基板を貫通して接続するように貫通ビアを形成する行程と、前記第１の回路パターン上に第１の絶縁層を形成する行程と、前記第１の絶縁層上に外部接続用のハンダ電極を形成する行程と、前記ハンダ電極の一部が外部に露出するように前記第１の主面を一体に樹脂封止する行程と、前記第２の回路パターン上にチップ型受動部品を載置する行程と、前記チップ型受動部品を覆うように前記第２の主面を一体に樹脂封止する行程とを有することを特徴とする。
According to a thirteenth aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a first circuit pattern constituting a semiconductor element on a first main surface of a substrate made of a wafer; A step of forming a second insulating layer on the second main surface opposite to the main surface, a step of forming a second circuit pattern on the second insulating layer, and the first circuit pattern And a step of forming a through via so as to connect them through the substrate between the second circuit pattern, a step of forming a first insulating layer on the first circuit pattern, A step of forming a solder electrode for external connection on the first insulating layer; a step of integrally resin-sealing the first main surface so that a part of the solder electrode is exposed to the outside; A step of placing a chip-type passive component on the
また、本発明の請求項１４記載の半導体装置の製造方法は、ウエハからなる基板の第１の主面に半導体素子を構成する第１の回路パターンを形成する行程と、前記基板における前記第１の主面とは反対側の第２の主面に第２の絶縁層を形成する行程と、前記第２の絶縁層上に第２の回路パターンを形成する行程と、前記第１の回路パターンと前記第２の回路パターンの間にそれらを前記基板を貫通して接続するように貫通ビアを形成する行程と、前記第１の回路パターン上に第１の絶縁層を形成する行程と、前記第１の絶縁層上に外部接続用のハンダ電極を形成する行程と、前記第２の回路パターン上にチップ型受動部品および金属製スペーサーを載置する行程と、前記チップ型受動部品および前記金属製スペーサーを覆うように前記第２の主面を一体に樹脂封止する行程と、前記金属製スペーサーの表面だけが外部に露出するまで前記第２の主面を研磨する行程と、前記第２の主面の研磨した表面上に金属薄膜を形成する行程とを有することを特徴とする。 According to a fourteenth aspect of the present invention, there is provided a semiconductor device manufacturing method comprising: forming a first circuit pattern constituting a semiconductor element on a first main surface of a substrate made of a wafer; A step of forming a second insulating layer on the second main surface opposite to the main surface, a step of forming a second circuit pattern on the second insulating layer, and the first circuit pattern And a step of forming a through via so as to connect them through the substrate between the second circuit pattern, a step of forming a first insulating layer on the first circuit pattern, A step of forming a solder electrode for external connection on the first insulating layer; a step of placing a chip-type passive component and a metal spacer on the second circuit pattern; and the chip-type passive component and the metal The second so as to cover the spacer A process of integrally sealing the surfaces with resin, a process of polishing the second main surface until only the surface of the metal spacer is exposed to the outside, and a metal thin film on the polished surface of the second main surface The process of forming.
また、本発明の請求項１５記載の半導体装置は、請求項１記載の半導体装置であって、前記第１の回路パターンおよび前記第２の回路パターンは、それぞれ連続した渦巻き形状またはメアンダ形状または曲線からなりマイクロストリップラインとして機能するよう形成され、それぞれの少なくとも一端同士が前記貫通ビアにより電気的に接続された構造を有することを特徴とする。
The semiconductor device according to
また、本発明の請求項１６記載の半導体装置は、請求項１５記載の半導体装置であって、前記第１の回路パターンおよび前記第２の回路パターンは、前記基板を挟んで相対する位置に形成されたことを特徴とする。 A semiconductor device according to a sixteenth aspect of the present invention is the semiconductor device according to the fifteenth aspect, wherein the first circuit pattern and the second circuit pattern are formed at positions facing each other across the substrate. It is characterized by that.
また、本発明の請求項１７記載の半導体装置は、請求項１５または請求項１６記載の半導体装置であって、前記第１の回路パターンおよび前記第２の回路パターンは、各回路パターン上での電気信号の進行方向が、前記基板を挟んで相互に同一方向または反対方向になるよう形成されたことを特徴とする。
The semiconductor device according to
また、本発明の請求項１８記載の半導体装置は、請求項１記載の半導体装置であって、前記第１の回路パターンは連続した渦巻き形状またはメアンダ形状または曲線からなりマイクロストリップラインとして機能するよう形成され、前記第１の回路パターンに対して前記基板を挟んで相対する位置に第２のランドパターンが形成され、前記第２のランドパターンは、前記貫通ビアを介して前記第１の主面のグランド電位に電気的に接続された構造を有することを特徴とする。
The semiconductor device according to
また、本発明の請求項１９記載の半導体装置は、請求項１８記載の半導体装置であって、前記第２のランドパターンは前記第１の回路パターンのパターン領域に対して同等または任意の面積を有するよう形成されたことを特徴とする。 A semiconductor device according to a nineteenth aspect of the present invention is the semiconductor device according to the eighteenth aspect, wherein the second land pattern has an equal or arbitrary area with respect to a pattern region of the first circuit pattern. It is formed to have.
また、本発明の請求項２０記載の半導体装置は、請求項１５から請求項１９のいずれかに記載の半導体装置であって、前記基板が、シリコンウエハまたはＧａＡｓ（ガリウム砒素）ウエハであることを特徴とする。
A semiconductor device according to
以上のように本発明によれば、基板表面に回路パターンと外部接続用のハンダ電極が形成され、基板裏面に表面の回路パターンと貫通ビアで接続された回路パターンが形成され、その上にチップ型受動部品が載置され、それらを覆うように全体が一体に樹脂封止された半導体装置において、半導体装置の大きさはほぼ半導体素子と同じで、厚みは従来の樹脂基板を使った半導体装置に比べて大幅に薄くすることが可能である。 As described above, according to the present invention, the circuit pattern and the external connection solder electrode are formed on the substrate surface, and the circuit pattern connected to the surface circuit pattern and the through via is formed on the back surface of the substrate, and the chip is formed thereon. In a semiconductor device in which the passive components are placed and the whole is integrally resin-sealed so as to cover them, the size of the semiconductor device is almost the same as that of the semiconductor element, and the thickness is a semiconductor device using a conventional resin substrate It is possible to make it significantly thinner than
また、基板表面のハンダ電極が樹脂で封止された構造のため、自重によるハンダ電極の変形により隣接するハンダ電極間の短絡等の不具合の懸念がなく、隣接するハンダ電極の間隙を狭くすることが可能である。 In addition, since the solder electrode on the substrate surface is sealed with resin, there is no fear of a short circuit between adjacent solder electrodes due to deformation of the solder electrode due to its own weight, and the gap between adjacent solder electrodes should be narrowed. Is possible.
また、金属製スペーサーの表面だけが露出するように樹脂封止した後、樹脂上に金属薄膜が形成された構造を有するため、半導体装置のグランド電位と金属スペーサーを電気回路的に接続することで、樹脂表面に形成された金属薄膜も半導体装置のグランド電位と同じになり、動作周波数が数百メガヘルツ以上の場合に対しても電磁波シールドの効果が得られ、半導体装置の安定稼動が可能であり、合わせて、基板の両面を樹脂封止する構造のため、基板の抗折強度が向上するという副次的効果も得られる。 In addition, since it has a structure in which a metal thin film is formed on the resin after resin sealing so that only the surface of the metal spacer is exposed, by connecting the ground potential of the semiconductor device and the metal spacer in an electrical circuit The metal thin film formed on the resin surface is also the same as the ground potential of the semiconductor device, and the effect of electromagnetic wave shielding can be obtained even when the operating frequency is several hundred megahertz or more, and the semiconductor device can be operated stably. In addition, since the both surfaces of the substrate are sealed with resin, a secondary effect that the bending strength of the substrate is improved can be obtained.
また、基板表面に形成されたハンダ電極と銅ブロックを用いて、基板で発生した熱を銅ブロックを介して樹脂封止面の上に形成された金属薄膜からも放熱するため、従来の半導体装置に比べて放熱性を高めることが可能である。 Also, a conventional semiconductor device uses a solder electrode and a copper block formed on the substrate surface to dissipate the heat generated in the substrate from the metal thin film formed on the resin sealing surface via the copper block. It is possible to improve heat dissipation compared to
また、樹脂基板を用いないため、材料費を抑えかつ工法の簡略化が図られ、製造コストを抑えることが可能である。
以上により、チップ型受動部品を含む半導体装置において、装置の小型化、薄型化、周辺回路を含む高機能化を実現しつつ、低製造コスト化をも実現することができる。
Further, since no resin substrate is used, the material cost can be reduced, the construction method can be simplified, and the manufacturing cost can be reduced.
As described above, in a semiconductor device including a chip-type passive component, it is possible to realize a reduction in manufacturing cost while realizing a reduction in size and thickness of the device and an increase in functionality including peripheral circuits.
また、第１の主面の連続した渦巻き形状またはメアンダ形状または曲線からなるマイクロストリップラインの機能を有する第１の回路パターンと、第２の主面側の連続した渦巻き形状またはメアンダ形状または曲線からなるマイクロストリップラインの機能を有する第２の回路パターンが、前記貫通ビアを介して電気的に接続された構造のため、第１と第２を合算した回路パターンでインダクタンス成分が形成され、第１と第２のインダクタンス成分の最適化により第１の主面側の前記第１の回路パターンの面積を小さくすることができ、半導体装置の小型化および低製造コスト化を実現することが可能である。 In addition, the first circuit pattern having a function of a microstrip line having a continuous spiral shape or meander shape or curve on the first main surface, and a continuous spiral shape or meander shape or curve on the second main surface side. Since the second circuit pattern having the function of the microstrip line is electrically connected through the through via, an inductance component is formed by the circuit pattern obtained by adding the first and second, and the first Further, by optimizing the second inductance component, the area of the first circuit pattern on the first main surface side can be reduced, and the semiconductor device can be downsized and the manufacturing cost can be reduced. .
さらに、前記第１の主面に形成された第１の回路パターンおよび前記第２の主面に形成された第２の回路パターンと同様に、例えば前記第１の主面の別の位置に第３の回路パターンおよび前記第２の主面の別の位置に第４の回路パターンをそれぞれ形成したとすれば、前記第１の主面に形成された第１の回路パターンと前記第２の主面に形成された第２の回路パターンを前記貫通ビアで接続し、さらに前記第１の主面の別の位置に形成された第３の回路パターンと前記第２の主面に形成された第２の回路パターンを前記貫通ビアで接続し、さらに前記第２の主面の別の位置に形成された第４の回路パターンと前記第１の主面の別の位置に形成された第３の回路パターンを前記貫通ビアで接続することにより、前記貫通ビアを介して前記第１の主面と前記第２の主面の回路パターンを１つの回路パターンとして延長することができ、半導体装置を大きくすることなく、従来片面だけでは形成できなかった大きなインダクタンスを容易に形成することが可能である。 Further, in the same manner as the first circuit pattern formed on the first main surface and the second circuit pattern formed on the second main surface, for example, the second circuit pattern is formed at another position on the first main surface. 3 and the fourth circuit pattern formed at different positions on the second main surface, the first circuit pattern formed on the first main surface and the second main pattern The second circuit pattern formed on the surface is connected by the through via, and the third circuit pattern formed at a different position of the first main surface and the second circuit pattern formed on the second main surface Two circuit patterns connected by the through vias, and a fourth circuit pattern formed at another position on the second main surface and a third circuit pattern formed at another position on the first main surface. By connecting the circuit pattern with the through via, the first via the through via The circuit pattern of the surface and the second main surface can be extended as one circuit pattern, and it is possible to easily form a large inductance that could not be formed on only one side without increasing the size of the semiconductor device. is there.
また、第１の主面の連続した渦巻き形状またはメアンダ形状または曲線からなるマイクロストリップラインの機能を有する第１の回路パターンと、前記第１の回路パターンの前記基板を挟んで相対する位置に形成され第２の主面側の連続した渦巻き形状またはメアンダ形状または曲線からなるマイクロストリップラインの機能を有する第２の回路パターンが、前記貫通ビアを介して最短距離で電気的に接続された構造のため、第１と第２を合算した回路パターンで精度のよいインダクタンス成分が形成され、第１と第２のインダクタンス成分の最適化により第１の主面側の前記第１の回路パターンの面積を小さくすることができ、半導体装置の小型化および低製造コスト化を実現することが可能である。 In addition, the first circuit pattern having the function of a microstrip line having a continuous spiral shape, meander shape, or curved line on the first main surface is formed at a position facing the first circuit pattern across the substrate. And a second circuit pattern having a function of a microstrip line having a continuous spiral shape, meander shape, or curve on the second main surface side is electrically connected at the shortest distance through the through via. Therefore, an accurate inductance component is formed by the circuit pattern obtained by adding the first and second, and the area of the first circuit pattern on the first main surface side is reduced by optimizing the first and second inductance components. The semiconductor device can be reduced in size, and the semiconductor device can be reduced in size and manufacturing cost.
また、渦巻き形状の前記第１の回路パターンと渦巻き形状の前記第２の回路パターンの巻き方向が同一方向または反対方向になった構造を有しているため、巻き線方向が同一で信号の進む方向が同一の場合には磁界の方向が揃うため両者の結合により強力なインダクタンス効果が得られ、一方、巻き線方向が反対で信号の進む方向が反対の場合、両者のアイソレーションが高くなるため、それぞれ個別の高周波素子として機能させることができる。 Moreover, since the winding direction of the spiral-shaped first circuit pattern and the spiral-shaped second circuit pattern are the same direction or opposite directions, the winding direction is the same and the signal advances. When the directions are the same, the magnetic field directions are aligned, so a strong inductance effect is obtained by combining the two. On the other hand, when the winding direction is opposite and the signal traveling direction is opposite, the isolation between the two is increased. These can function as individual high-frequency elements.
また、第１の主面の連続した渦巻き形状またはメアンダ形状または曲線からなるマイクロストリップラインの機能を有する第１の回路パターンと、前記第１の回路パターンの前記基板を挟んで相対する位置に第２のランドが形成され、前記基板の貫通ビアを介して第１の主面の回路パターンのグランド電位に接続された構造を有するため、第１の回路パターンと第２のランドが形成された面の間のアイソレーションを取ることができ、不要な発振（例えば、自己発振や寄生発振）などの対策に有効である。 In addition, the first circuit pattern having the function of a microstrip line having a continuous spiral shape, meander shape, or curve on the first main surface and the first circuit pattern at a position opposite to each other across the substrate. 2 lands are formed and connected to the ground potential of the circuit pattern on the first main surface through the through vias of the substrate, and thus the surface on which the first circuit pattern and the second land are formed It is effective for measures against unnecessary oscillation (for example, self-oscillation or parasitic oscillation).
また、第１の主面の連続した渦巻き形状またはメアンダ形状または曲線からなるマイクロストリップラインの機能を有する第１の回路パターンと、前記第１の回路パターンの前記基板を挟んで相対する位置に形成され前記第１の回路パターン面積と同等または大きな第２のランドが形成され、前記基板の貫通ビアを介して第１の主面の回路パターンのグランド電位に接続された構造を有する構造のため、第２のランドの面積を最適化することにより、アイソレーションを最大化することができ、不要な発振（例えば、自己発振や寄生発振）などの対策に効果大である。 In addition, the first circuit pattern having the function of a microstrip line having a continuous spiral shape, meander shape, or curved line on the first main surface is formed at a position facing the first circuit pattern across the substrate. A second land that is equal to or larger than the first circuit pattern area is formed and connected to the ground potential of the circuit pattern on the first main surface through the through via of the substrate. By optimizing the area of the second land, the isolation can be maximized, which is effective for countermeasures such as unnecessary oscillation (for example, self-oscillation or parasitic oscillation).
また、前記基板がシリコンウエハまたはＧａＡｓ（ガリウム砒素）ウエハであるため、基板の誘電率がともに１０以上と高く、高周波領域におけるマイクロストリップライン長を短くする効果があり、半導体装置の小型化および低製造コスト化を実現することが可能である。 Further, since the substrate is a silicon wafer or a GaAs (gallium arsenide) wafer, both the dielectric constants of the substrate are as high as 10 or more, and there is an effect of shortening the microstrip line length in the high frequency region. Manufacturing costs can be reduced.
以下、本発明の実施の形態を示す半導体装置およびその製造方法について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１の半導体装置およびその製造方法を説明する。
Hereinafter, a semiconductor device and a manufacturing method thereof according to an embodiment of the present invention will be specifically described with reference to the drawings.
(Embodiment 1)
A semiconductor device and a manufacturing method thereof according to the first embodiment of the present invention will be described.
図１は本実施の形態１の半導体装置の構成を示す断面図であり、半導体装置として、８００ＭＨｚ乃至２ＧＨｚのＷ−ＣＤＭＡ用のパワーアンプモジュールの断面図である。図１に示す半導体装置において、パワーアンプモジュールＭ１の大きさは、縦５ｍｍ、横２．５ｍｍで厚みは１．１ｍｍである。基板１はＧａＡｓ（ガリウム砒素）ウエハで、基板１のウエハ表層（図１では下方）に第１の回路パターンとしてパワーアンプ回路パターン３からなる半導体素子が形成されている。基板１の厚みは０．２５ｍｍで、パワーアンプ回路パターン３上にエポキシ樹脂で厚さ０．１ｍｍの第１の絶縁層２が形成され、さらにその上に銅の再配線４と半球状で外部接続用のハンダ電極５が形成されている。
FIG. 1 is a cross-sectional view showing the configuration of the semiconductor device according to the first embodiment, and is a cross-sectional view of a W-CDMA power amplifier module of 800 MHz to 2 GHz as the semiconductor device. In the semiconductor device shown in FIG. 1, the size of the power amplifier module M1 is 5 mm in length, 2.5 mm in width, and 1.1 mm in thickness. The
ハンダ電極５としては、従来Ｓｎ−Ｐｂの共晶ハンダが用いられていたが、最近では、環境対策のためＰｂが含まれないＳｎ−Ａｇ系およびＳｎ−Ａｇ−Ｃｕ系ハンダが使われている。ハンダ電極５はボール直径３００μｍ、ボール高さ２００μｍである。
Conventionally, Sn—Pb eutectic solder has been used as the
また、基板１のウエハ裏面（図１では上方）にはエポキシ樹脂で厚さ０．１ｍｍの第２の絶縁層６が形成され、その上に銅の再配線により第２の回路パターン７が形成されている。基板１となるＧａＡｓウエハには任意の位置に貫通ビア８が形成され、前記のパワーアンプ回路パターン３と裏面の第２の回路パターン７が電気的に接続されている。
Further, a second
貫通ビア８は、ＧａＡｓウエハ基板１においてパワーアンプ回路パターン３の主にグランドパターン内に形成されており、ビア内壁には蒸着で金属薄膜（図示せず）が形成されている。貫通ビア８の内径は８０μｍで、ＧａＡｓウエハ基板１内に１２本の貫通ビア８を有する。
The through via 8 is formed mainly in the ground pattern of the power
第２の回路パターン７の上には０４０２サイズのチップコンデンサ９が導電性接着剤１１で固定されており、その上をエポキシ樹脂１０で一体に樹脂封止されている。なお、チップコンデンサ９の第２の回路パターン７への固定は、Ｓｎ―Ａｇ−Ｃｕ系およびＳｎ−Ｓｂ系のハンダ材を使っても同様の効果が得られる。樹脂封止用のエポキシ樹脂の厚みは０．４ｍｍで、印刷封止工法で形成される。
On the
図２は本実施の形態１の半導体装置の製造方法の概略説明図である。（ａ）ＧａＡｓウエハ基板１のそれぞれの面に第１の絶縁層２および第２の絶縁層６を形成し、銅の再配線４を行った後に、（ｂ）銅の再配線４上の所定位置にＳｎ−Ａｇ―Ｃｕからなるハンダボールを搭載して、リフローによりハンダ電極５の形成を行う。その後、（ｃ）チップコンデンサ９等のチップ型受動部品を導電性接着剤１１で第２の回路パターン７上に固定し、（ｄ）チップコンデンサ９の上から液状のエポキシ樹脂１０で印刷により樹脂封止を行う。
FIG. 2 is a schematic explanatory view of the semiconductor device manufacturing method of the first embodiment. (A) The first insulating
チップコンデンサ９の固定にハンダ材を使う場合には、ハンダ電極５の再溶融を避けるため、前記第２の回路パターン７にチップコンデンサ９をハンダ付け実装し、液状のエポキシ樹脂１０による封止を行った後に、ＧａＡｓウエハ基板１の表面へのハンダボールの搭載およびリフローによりハンダ電極５の形成を行う。
When a solder material is used for fixing the
この場合、樹脂封止した後にリフロー加熱による電極形成を行うため、ハンダ電極５の材料としては、Ｓｎ−Ａｇ系およびＳｎ−Ａｇ−Ｃｕ系ハンダの他にＳｎ−Ｂｉ系のような低融点ハンダも使われ、さらに、従来のような樹脂製基板用の材料が不要で、多数のパワーアンプモジュールＭ１が配置されたＧａＡｓウエハ基板１の１枚単位ごとに、一括で加工を行うことが可能なため、製造コストを下げることができる。
In this case, since the electrode is formed by reflow heating after resin sealing, the material of the
また、半導体装置の大きさを第１の回路パターン３からなる半導体素子と略同じにできるため、従来の樹脂製基板を用いた半導体装置に比べて大幅に小型化が可能であり、かつ、多数のパワーアンプモジュールＭ１が配置されたＧａＡｓウエハを基板とした一括加工のため、製造コストを下げることが可能である。
（実施の形態２）
本発明の実施の形態２の半導体装置およびその製造方法を説明する。
Further, since the size of the semiconductor device can be made substantially the same as that of the semiconductor element made of the
(Embodiment 2)
A semiconductor device and a manufacturing method thereof according to the second embodiment of the present invention will be described.
図３は本実施の形態２の半導体装置の概略構成を示す断面図である。図３に示す半導体装置において、パワーアンプモジュールＭ１の大きさは、縦５ｍｍ、横２．５ｍｍで厚みは１．１ｍｍである。基板１はＧａＡｓウエハで、基板１のウエハ表層（図３では下方）に、第１の回路パターンとしてパワーアンプ回路パターン３からなる半導体素子が形成されている。基板１の厚みは０．２５ｍｍで、パワーアンプ回路パターン３上にエポキシ樹脂で１００μｍの第１の絶縁層２が形成され、さらにその上に銅の再配線４と外部接続用のハンダ電極５が形成されている。
FIG. 3 is a cross-sectional view showing a schematic configuration of the semiconductor device according to the second embodiment. In the semiconductor device shown in FIG. 3, the power amplifier module M1 has a length of 5 mm, a width of 2.5 mm, and a thickness of 1.1 mm. The
ハンダ電極５としては、半球状のＳｎ−Ａｇ系およびＳｎ−Ａｇ−Ｃｕ系ハンダが使われている。ハンダ電極５はボール直径２００μｍ、ボール高さ１８０μｍで、ハンダ電極５は、その一部のみが露出するように第２のエポキシ樹脂１２で封止されている。ハンダ電極５の間隔は６００μｍ、第２のエポキシ樹脂１２の厚みは１５０μｍである。
As the
また、ＧａＡｓウエハ基板１の裏面（図３では上方）には、エポキシ樹脂で１００μｍの第２の絶縁層６が形成され、その上に銅の再配線により第２の回路パターン７が形成されている。ＧａＡｓウエハ基板１には任意の位置に貫通ビア８が形成され、前記のパワーアンプ回路パターン３と裏面の第２の回路パターン７が電気的に接続されている。
A second insulating
貫通ビア８は、ＧａＡｓウエハ基板１のパワーアンプ回路パターン３の主にグランドパターン内に形成されており、ビア内壁には蒸着で金属薄膜（図示せず）が形成されている。貫通ビア８の内径は８０μｍで、ＧａＡｓウエハ基板１内に１２本のビアを有する。
The through via 8 is formed mainly in the ground pattern of the power
第２の回路パターン７の上には０４０２サイズのチップコンデンサ９が導電性接着剤１１で固定されており、その上をエポキシ樹脂１０で一体に樹脂封止されている。なお、チップコンデンサ９の第２の回路パターン７への固定は、Ｓｎ―Ａｇ−Ｃｕ系およびＳｎ−Ｓｂ系のハンダ材を使っても同様の効果が得られる。樹脂封止用のエポキシ樹脂１０の厚みは０．４ｍｍで、印刷封止工法で形成される。
On the
図４は本実施の形態２の半導体装置の製造方法の概略説明図である。（ａ）ＧａＡｓウエハ基板１のそれぞれの面に第１の絶縁層２および第２の絶縁層６を形成し、銅の再配線４を行った後に、（ｂ）銅の再配線４の所定位置にＳｎ−Ａｇ―Ｃｕ系のハンダボールを搭載して、リフローによりハンダ電極５の形成を行う。ハンダ電極５のボール径は２００μｍ、ボール高さは１８０μｍである。
FIG. 4 is a schematic explanatory view of the method for manufacturing the semiconductor device of the second embodiment. (A) After forming the first insulating
さらに、（ｃ）液状の第２のエポキシ樹脂１２による印刷封止で、ハンダ電極５の一部のみが露出した形状になるように封止する。その際、ポリイミドフィルムやテフロン（登録商標）フィルムのような耐熱性フィルム１９をハンダ電極５の下側に敷き、ハンダ電極５の先端に封止樹脂１２が回りこまないようにする。フィルム特性は熱時に粘着性と弾力性があればよいが、樹脂を熱硬化した際に自己剥離するフィルムでもよい。
Further, (c) by sealing with the liquid second
その後、（ｄ）チップコンデンサ９等のチップ型受動部品を導電性接着剤１１で第２の回路パターン７上に固定し、（ｅ）チップコンデンサ９の上から液状のエポキシ樹脂１０で印刷による樹脂封止を行う。
Thereafter, (d) a chip-type passive component such as a
チップコンデンサ９の固定にハンダ材を使う場合には、ハンダ電極５の再溶融を避けるため、前記の第２の回路パターン７にチップコンデンサ９をハンダ付け実装し、液状樹脂による封止を行った後に、ＧａＡｓウエハ基板１の表面へのハンダボールの搭載およびリフローによりハンダ電極５の形成を行う。この場合、樹脂封止した後にリフロー加熱による電極形成を行うため、ハンダ電極５の材料はＳｎ−Ａｇ系およびＳｎ−Ａｇ−Ｃｕ系ハンダの他にＳｎ−Ｂｉ系のような低融点ハンダも使われる。
When a solder material is used for fixing the
本実施の形態によれば、実施の形態１での効果に加えて、基板１表面のハンダ電極５が樹脂で封止された構造のため、自重によるハンダ電極５の変形により隣接するハンダ電極５間と短絡等の不具合の懸念がなく、隣接するハンダ電極５の間隙を狭くすることが可能である。
According to the present embodiment, in addition to the effects of the first embodiment, the
また、ハンダ電極５の径を小さくし、封止エポキシ樹脂１２の厚みをさらに薄くすることで、ハンダ電極５のボール高さ１００μｍ、封止エポキシ樹脂１２の厚みを８０μｍとした場合、ハンダ電極５の間隙を２００μｍまで狭くすることが可能である。
Further, when the diameter of the
また、基板１の両面を樹脂封止した構造になるため、実施の形態１に比べて基板の抗折強度が約３割向上するという副次的効果も得られる。
（実施の形態３）
本発明の実施の形態３の半導体装置およびその製造方法を説明する。
Further, since the both surfaces of the
(Embodiment 3)
A semiconductor device and a manufacturing method thereof according to
図５は本発明の実施の形態３の半導体装置の概略構成を示す断面図である。図５に示す半導体装置において、パワーアンプモジュールＭ１の大きさは、縦５ｍｍ、横２．５ｍｍで厚みは１．２ｍｍである。基板１はＧａＡｓウエハで、基板１のウエハ表層（図５では下方）に第１の回路パターンとしてパワーアンプ回路パターン３からなる半導体素子が形成されている。基板１の厚みは０．２５ｍｍで、パワーアンプ回路パターン３上にエポキシ樹脂で０．１ｍｍの第１の絶縁層２が形成され、さらにその上に銅の再配線４と半球状で外部接続用のハンダ電極５が形成されている。
FIG. 5 is a sectional view showing a schematic configuration of the semiconductor device according to the third embodiment of the present invention. In the semiconductor device shown in FIG. 5, the power amplifier module M1 has a length of 5 mm, a width of 2.5 mm, and a thickness of 1.2 mm. The
ハンダ電極５は従来Ｓｎ−Ｐｂの共晶ハンダが用いられていたが、最近では環境対策のため、Ｐｂが含まれないＳｎ−Ａｇ系およびＳｎ−Ａｇ−Ｃｕ系ハンダが使われている。ハンダ電極５はボール直径３００μｍ、ボール高さ２００μｍである。また、ＧａＡｓウエハ基板１の裏面（図５では上方）には、エポキシ樹脂で０．１ｍｍの第２の絶縁層６が形成され、その上に銅の再配線により第２の回路パターン７が形成されている。ＧａＡｓウエハ基板１には、任意の位置に貫通ビア８が形成され、前記のパワーアンプ回路パターン３と裏面の第２の回路パターン７が電気的に接続されている。
Conventionally, Sn—Pb eutectic solder has been used for the
貫通ビア８は、ＧａＡｓウエハ基板１のパワーアンプ回路パターン３の主にグランドパターン内に形成されており、ビア内壁には蒸着で金属薄膜（図示せず）が形成されている。ビアの内径は８０μｍで、ＧａＡｓウエハ基板１内に１２本のビアを有する。
The through via 8 is formed mainly in the ground pattern of the power
第２の回路パターン７の上には０４０２サイズのチップコンデンサ９と金属製スペーサー１３が導電性接着剤１１で固定されており、その上がエポキシ樹脂１０で金属製スペーサー１３の一部が露出するように樹脂封止されている。金属製スペーサー１３は、銅製でφ０．３ｍｍ、高さ０．５ｍｍの大きさで、第２の回路パターン７のグランドパターンに取り付けられる。
On the
なお、チップコンデンサ９および金属製スペーサー１３の第２の回路パターン７への固定は、Ｓｎ―Ａｇ−Ｃｕ系およびＳｎ−Ｓｂ系のハンダ材を使っても、同様の効果が得られる。
The same effect can be obtained by fixing the
図６は本実施の形態３の半導体装置の製造方法の概略説明図である。（ａ）〜（ｃ）基板１はＧａＡｓウエハで、ＧａＡｓウエハ基板１の表面にハンダ電極５を形成し、ＧａＡｓウエハ基板１の裏面の第２の回路パターン７上に、チップコンデンサ９と金属製スペーサー１３を導電性接着剤１１で固定する。（ｄ）封止材料にはエポキシ樹脂１０が使われ、印刷工法でチップコンデンサ９および金属製スペーサー１３を完全に封止した後、（ｅ）金属製スペーサー１３の表面が露出するまで、その封止樹脂であるエポキシ樹脂１０の表面を研磨する。
FIG. 6 is a schematic explanatory diagram of the method for manufacturing the semiconductor device of the third embodiment. (A) to (c) The
さらに、（ｆ）エポキシ樹脂１０の表面に蒸着またはメッキにより金属薄膜１４が形成され、金属製スペーサー１３の露出した部分と電気的に接続される。エポキシ樹脂１０の表面の金属薄膜１４は、蒸着の場合には樹脂に近い側から順にＣｕ、Ｎｉ、金の金属層が用いられ、メッキの場合にはＣｕメッキ、Ｎｉメッキ、金メッキが用いられる。金属薄膜１４の形成が蒸着層の場合の厚みは３層で約１μｍ、メッキの場合は３層で約４μｍである。
Further, (f) a metal
本実施の形態によれば、第２の回路パターン７上の金属製スペーサー１３が、封止用のエポキシ樹脂１０の表面に形成された金属薄膜１４と接続された構造を有するため、半導体装置のグランド電位と金属スペーサー１３を電気回路的に接続することで、樹脂表面に形成された金属薄膜１４も半導体装置のグランド電位と同じになり、動作周波数が数百メガヘルツ以上の場合に電磁波シールドの効果が得られ、半導体装置の安定稼動が可能である。
（実施の形態４）
本発明の実施の形態４の半導体装置およびその製造方法を説明する。
According to the present embodiment, the
(Embodiment 4)
A semiconductor device and a manufacturing method thereof according to
図７は本発明の実施の形態４の半導体装置の概略構成を示す断面図である。図７に示す半導体装置は、実施の形態３の半導体装置の金属製スペーサー１３の代わりに銅ブロック１５を用いて、基板１からの発熱を銅ブロック１５を介して、樹脂封止面に形成された金属薄膜１４から放熱する構造を有する。
FIG. 7 is a sectional view showing a schematic configuration of the semiconductor device according to the fourth embodiment of the present invention. The semiconductor device shown in FIG. 7 uses a
銅ブロック１５は０．８ｍｍφ、高さ０．５ｍｍの大きさで、ＧａＡｓウエハ基板１のパワーアンプ回路パターン３の最も発熱の多い領域の裏面側に取り付けられる。
金属製スペーサー１３は第２の回路パターン７のグランドパターンに取り付けられるのに対し、放熱用の銅ブロック１５は、熱容量および断面積ともに金属製スペーサー１３よりも大きく、ＧａＡｓウエハ基板１のパワーアンプ回路パターン３の発熱量の最も多い領域裏側の専用のパターン１６上に取り付けられる。
The
The
図８に従来構造の樹脂製基板を使ったパワーアンプモジュールと実施の形態４のパワーアンプモジュールの熱抵抗の例を示す。図８に示すように、ＧａＡｓウエハ基板１の発熱を、ハンダ電極５および銅ブロック１５を介して実装基板（図示せず）およびエポキシ樹脂１０上に形成された金属薄膜１４から放熱するため、小型ながら従来の樹脂基板の構造に対して、最大で１０％程度放熱特性が向上する。
（実施の形態５）
本発明の実施の形態５の半導体装置を説明する。
FIG. 8 shows an example of thermal resistance of a power amplifier module using a resin substrate having a conventional structure and the power amplifier module of the fourth embodiment. As shown in FIG. 8, the heat generation of the
(Embodiment 5)
A semiconductor device according to a fifth embodiment of the present invention will be described.
図１０は半導体装置として構成されるパワーアンプモジュールの基本回路図である。また、図１１、図１２、図１３は本実施の形態５の半導体装置の構成を示す斜視図および断面図である。図１０に示すパワーアンプモジュールＭ１は図１１、図１２、図１３に示す形態の半導体装置として構成される。この半導体装置（パワーアンプモジュールＭ１）の大きさは、縦５ｍｍ、横２．５ｍｍで厚みは１．１ｍｍである。 FIG. 10 is a basic circuit diagram of a power amplifier module configured as a semiconductor device. 11, FIG. 12, and FIG. 13 are a perspective view and a cross-sectional view showing the configuration of the semiconductor device of the fifth embodiment. The power amplifier module M1 shown in FIG. 10 is configured as a semiconductor device having the form shown in FIGS. The size of this semiconductor device (power amplifier module M1) is 5 mm in length, 2.5 mm in width, and 1.1 mm in thickness.
図１１、図１２、図１３において、基板１はＧａＡｓウエハで、基板１のウエハ表層（図１１では下方）に回路パターンとしてパワーアンプ回路パターンからなる半導体素子が形成されている。前記パワーアンプ回路の中に、連続した渦巻き形状またはメアンダ形状または曲線からなるマイクロストリップラインで形成されたインダクタンスの機能を有する第１の回路パターン（Ｌ１）９４が形成されている。
11, 12, and 13, the
図１１、図１２、図１３は連続した渦巻き形状の場合を示しており、パターン幅／間隙＝１０μｍ／１０μｍの４重巻きの形状を有し、０．２ｍｍ□の大きさを有する。ＧａＡｓ基板１の厚みは０．２５ｍｍで、パワーアンプ回路上にエポキシ樹脂で１００μｍ厚みの第１の絶縁層２が形成され、さらにその上に銅の再配線４と外部接続用のハンダ電極５が形成されている。渦巻きの中央部にはＧａＡｓ基板１内に貫通ビア８が形成され、前記渦巻き形状の第１の回路パターン（Ｌ１）９４と接続されている。また、ＧａＡｓ基板１の裏面にも、エポキシ樹脂で１００μｍ厚みの第２の絶縁層６が形成され、その上に銅の再配線４により第２の回路パターン（Ｌ２）９５が形成されている。
11, 12 and 13 show the case of a continuous spiral shape, which has a quadruple winding shape with a pattern width / gap = 10 μm / 10 μm and a size of 0.2 mm □. The thickness of the
第１の回路パターン（Ｌ１）９４の渦巻き形状と同面積の連続する渦巻き形状に形成された第２の回路パターン（Ｌ２）９５が任意の位置に形成され、第２の回路パターン（Ｌ２）９５のパターン終端部で前記ＧａＡｓ基板１内に設けられた貫通ビアから伸びる回路パターンと接続される。図１１の例では、渦巻き形状の第１の回路パターン（Ｌ１）９４と第２の回路パターン（Ｌ２）９５の巻き方が両方とも外側から反時計まわりで同方向の場合を示している。一方、図１２の例では、渦巻き形状の第２の回路パターン（Ｌ２）９５の巻き方が外側から時計まわりで、外側から反時計まわりの渦巻き形状を有する第１の回路パターン（Ｌ１）９４の巻き方と反対方向の場合を示している。
A second circuit pattern (L2) 95 formed in a continuous spiral shape having the same area as the spiral shape of the first circuit pattern (L1) 94 is formed at an arbitrary position, and the second circuit pattern (L2) 95 is formed. Are connected to a circuit pattern extending from a through via provided in the
なお、本実施の形態では、第１の回路パターン（Ｌ１）９４および第２の回路パターン（Ｌ２）９５の形状を、連続した渦巻き形状で書き表しているが、例えばメアンダ形状または曲線からなるマイクロストリップラインで形成されたインダクタンスであれば、同様の効果が得られる。 In the present embodiment, the shapes of the first circuit pattern (L1) 94 and the second circuit pattern (L2) 95 are written in a continuous spiral shape. For example, a microstrip formed of a meander shape or a curve The same effect can be obtained if the inductance is formed by lines.
本実施の形態によれば、第１の主面の連続した渦巻き形状またはメアンダ形状または曲線からなるマイクロストリップラインの機能を有する第１の回路パターン（Ｌ１）９４と、第２の主面側の連続した渦巻き形状またはメアンダ形状または曲線からなるマイクロストリップラインの機能を有する第２の回路パターン（Ｌ２）９５が、前記貫通ビア８を介して電気的に接続された構造のため、第１と第２を合算した回路パターンでインダクタンス（Ｌ）成分が形成され、第１と第２のインダクタンス成分の最適化により、第１の主面側の第１の回路パターン（Ｌ１）９４の面積を小さくすることができ、半導体装置の小型化、低製造コスト化を実現することが可能である。 According to the present embodiment, the first circuit pattern (L1) 94 having the function of a microstrip line having a continuous spiral shape, meander shape or curve of the first main surface, and the second main surface side Due to the structure in which the second circuit pattern (L2) 95 having the function of a microstrip line having a continuous spiral shape, meander shape or curve is electrically connected through the through via 8, the first and first An inductance (L) component is formed by a circuit pattern obtained by adding 2 and the area of the first circuit pattern (L1) 94 on the first main surface side is reduced by optimizing the first and second inductance components. Therefore, it is possible to reduce the size and manufacturing cost of the semiconductor device.
さらに、前記第１の主面に形成された第１の回路パターン（Ｌ１）９４および前記第２の主面に形成された第２の回路パターン（Ｌ２）９５と同様に、例えば前記第１の主面の別の位置に第３の回路パターン（Ｌ３）および前記第２の主面の別の位置に第４の回路パターン（Ｌ４）をそれぞれ形成したとすれば、前記第１の主面に形成された第１の回路パターン（Ｌ１）９４と前記第２の主面に形成された第２の回路パターン（Ｌ２）９５を前記貫通ビアで接続し、さらに前記第１の主面の別の位置に形成された第３の回路パターン（Ｌ３）と前記第２の主面に形成された第２の回路パターン（Ｌ２）９５を前記貫通ビアで接続し、さらに前記第２の主面の別の位置に形成された第４の回路パターン（Ｌ４）と前記第１の主面の別の位置に形成された第３の回路パターン（Ｌ３）を前記貫通ビアで接続することにより、前記貫通ビアを介して前記第１の主面と前記第２の主面の回路パターンを１つの回路パターンとして延長することができ、半導体装置を大きくすることなく、従来片面だけでは形成できなかった大きなインダクタンスを容易に形成することが可能である。
（実施の形態６）
本発明の実施の形態６の半導体装置を説明する。
Further, in the same manner as the first circuit pattern (L1) 94 formed on the first main surface and the second circuit pattern (L2) 95 formed on the second main surface, for example, the first circuit pattern (L1) 94 If the third circuit pattern (L3) and the fourth circuit pattern (L4) are formed at different positions on the main surface and the second main surface, respectively, on the first main surface, The formed first circuit pattern (L1) 94 and the second circuit pattern (L2) 95 formed on the second main surface are connected by the through via, and another of the first main pattern The third circuit pattern (L3) formed at the position and the second circuit pattern (L2) 95 formed on the second main surface are connected by the through via, and the second main pattern is separated from the second main surface. The fourth circuit pattern (L4) formed at the position of and a shape at another position of the first main surface. By connecting the formed third circuit pattern (L3) with the through via, the circuit pattern of the first main surface and the second main surface is extended as one circuit pattern through the through via. Therefore, it is possible to easily form a large inductance that could not be formed on only one side without increasing the size of the semiconductor device.
(Embodiment 6)
A semiconductor device according to a sixth embodiment of the present invention will be described.
図１４、図１５、図１６は本実施の形態６の半導体装置の構成を示す斜視図および断面図であり、図１０に示すパワーアンプモジュールＭ１を構成する。この半導体装置（パワーアンプモジュールＭ１）の大きさは、縦５ｍｍ、横２．５ｍｍで厚みは１．１ｍｍである。 14, FIG. 15 and FIG. 16 are a perspective view and a cross-sectional view showing the configuration of the semiconductor device according to the sixth embodiment, which constitutes the power amplifier module M1 shown in FIG. The size of this semiconductor device (power amplifier module M1) is 5 mm in length, 2.5 mm in width, and 1.1 mm in thickness.
図１４、図１５、図１６において、基板１はＧａＡｓウエハで、基板１のウエハ表層（図１４では下方）に回路パターンとしてパワーアンプ回路パターンからなる半導体素子が形成されている。前記パワーアンプ回路の中に、連続した渦巻き形状またはメアンダ形状または曲線からなるマイクロストリップラインで形成されたインダクタンスの機能を有する第１の回路パターン（Ｌ１）９４が形成されている。
14, 15, and 16, the
図１４、図１５、図１６は連続した渦巻き形状の場合を示しており、パターン幅／間隙＝１０μｍ／１０μｍの４重巻きの形状を有し、０．２ｍｍ□の大きさを有する。ＧａＡｓ基板１の厚みは０．２５ｍｍで、パワーアンプ回路上にエポキシ樹脂で１００μｍ厚みの第１の絶縁層２が形成され、さらにその上に銅の再配線４と外部接続用のはんだ電極５が形成されている。渦巻きの中央部にはＧａＡｓ基板１内に貫通ビアが形成され、前記渦巻き形状の第１の回路パターン（Ｌ１）９４と接続されている。
FIGS. 14, 15 and 16 show the case of a continuous spiral shape, which has a quadruple winding shape with a pattern width / gap = 10 μm / 10 μm and a size of 0.2 mm □. The thickness of the
また、ＧａＡｓ基板１の裏面（第２の主面）側にも、エポキシ樹脂で１００μｍ厚みの第２の絶縁層６が形成され、その上に銅の再配線により第１の回路パターン（Ｌ１）９４の渦巻き形状と同面積の連続する渦巻き形状に形成された第２の回路パターン（Ｌ２）９５が形成されている。なお、連続する渦巻き形状の第２の回路パターン（Ｌ２）９５は、渦巻き形状の第１の回路パターンに対してＧａＡｓ基板１を挟んで相対する位置に形成され、パターン終端部でＧａＡｓ基板１内に設けられた貫通ビアから伸びる回路パターンと接続される。
Also, a second
図１４の例では、渦巻き形状の第１の回路パターン（Ｌ１）９４と第２の回路パターン（Ｌ２）９５の巻き方が両方とも外側から反時計まわりで、電気信号の進む方向が同方向の場合を示している。一方、図１５の例では、渦巻き形状の第２の回路パターン（Ｌ２）９５の巻き方が外側から時計まわりで、外側から反時計まわりの渦巻き形状を有する第１の回路パターン（Ｌ１）９４の巻き方と電気信号の進む方向が反対方向の場合を示している。 In the example of FIG. 14, both the spiral first circuit pattern (L1) 94 and the second circuit pattern (L2) 95 are wound counterclockwise from the outside, and the electric signal travels in the same direction. Shows the case. On the other hand, in the example of FIG. 15, the second circuit pattern (L2) 95 having a spiral shape is wound clockwise from the outside, and the first circuit pattern (L1) 94 having a spiral shape counterclockwise from the outside. The case where the winding method and the direction in which the electric signal travels is opposite is shown.
なお、本実施の形態では、第１の回路パターン（Ｌ１）９４および第２の回路パターン（Ｌ２）９５の形状を、連続した渦巻き形状で書き表しているが、例えばメアンダ形状または曲線からなるマイクロストリップラインで形成されたインダクタンスであれば、同様の効果が得られる。 In the present embodiment, the shapes of the first circuit pattern (L1) 94 and the second circuit pattern (L2) 95 are written in a continuous spiral shape. For example, a microstrip formed of a meander shape or a curve The same effect can be obtained if the inductance is formed by lines.
本実施の形態によれば、第１の主面の連続した渦巻き形状またはメアンダ形状または曲線からなるマイクロストリップラインの機能を有する第１の回路パターン（Ｌ１）９４と、第１の回路パターン（Ｌ１）９４に対して基板１を挟んで第２の主面側の相対する位置に形成され連続した渦巻き形状またはメアンダ形状または曲線からなるマイクロストリップラインの機能を有する第２の回路パターン（Ｌ２）９５とが、貫通ビアを介して最短距離で電気的に接続された構造のため、第１と第２を合算した回路パターンで精度のよいインダクタンス（Ｌ）成分が形成され、第１と第２のインダクタンス成分の最適化により、第１の主面側の第１の回路パターン（Ｌ１）９４の面積を小さくすることができ、半導体装置の小型化、低製造コスト化を実現することが可能である。
According to the present embodiment, the first circuit pattern (L1) 94 having the function of a microstrip line having a continuous spiral shape, meander shape, or curve of the first main surface, and the first circuit pattern (L1). ) A second circuit pattern (L2) 95 having a function of a microstrip line having a continuous spiral shape, meander shape, or curve formed at a position opposed to the second main surface side across the
また、渦巻き形状の第１の回路パターン（Ｌ１）９４と渦巻き形状の第２の回路パターン（Ｌ２）９５の巻き方向が同一方向または反対方向になった構造を有しているため、巻き線方向が同一で信号の進む方向が同一の場合には磁界の方向が揃うため両者の結合により強力なインダクタンス効果が得られ、一方、巻き線方向が反対で信号の進む方向が反対の場合、両者のアイソレーションが高くなるため、それぞれ個別の高周波素子として機能させることができる。 In addition, since the spiral first circuit pattern (L1) 94 and the spiral second circuit pattern (L2) 95 have a structure in which the winding direction is the same direction or the opposite direction, the winding direction Are the same and the direction of signal travel is the same, the direction of the magnetic field is aligned, so that a strong inductance effect is obtained by combining the two. On the other hand, when the winding direction is opposite and the signal progression direction is opposite, Since isolation becomes high, each can function as an individual high-frequency element.
例えば、図１０の（Ｌ１）９４と（Ｌ２）９５に使用すると、Ａ点からみたインピーダンスの設計が、渦巻き方向によって変わるため、どちらを用いるかによって所望のインピーダンスを得ることができるため、そのような所望のインピーダンスを得るための設計の自由度が高まる。
（実施の形態７）
本発明の実施の形態７の半導体装置を説明する。
For example, when (L1) 94 and (L2) 95 in FIG. 10 are used, the impedance design seen from point A changes depending on the spiral direction, so that a desired impedance can be obtained depending on which one is used. The degree of freedom of design for obtaining a desired impedance is increased.
(Embodiment 7)
A semiconductor device according to a seventh embodiment of the present invention will be described.
図１７、図１８は本実施の形態７の半導体装置の構成を示す斜視図および断面図であり、図１０に示すパワーアンプモジュールＭ１を構成する。この半導体装置（パワーアンプモジュールＭ１）の大きさは、縦５ｍｍ、横２．５ｍｍで厚みは１．１ｍｍである。 17 and 18 are a perspective view and a cross-sectional view showing the configuration of the semiconductor device according to the seventh embodiment, and constitutes the power amplifier module M1 shown in FIG. The size of this semiconductor device (power amplifier module M1) is 5 mm in length, 2.5 mm in width, and 1.1 mm in thickness.
図１７、図１８において、基板１はＧａＡｓウエハで、基板１のウエハ表層（図１７では下方）に回路パターンとしてパワーアンプ回路パターンからなる半導体素子が形成されている。前記パワーアンプ回路の中に、連続した渦巻き形状またはメアンダ形状または曲線からなるマイクロストリップラインで形成されたインダクタンスの機能を有する第１の回路パターン（Ｌ１）９４が形成されている。図１４、１５は連続した渦巻き形状の場合を示しており、パターン幅／間隙＝１０μｍ／１０μｍの４重巻きの形状を有し、０．２ｍｍ□の大きさを有する。
17 and 18, the
また、渦巻き形状の第１の回路パターン（Ｌ１）９４に対してＧａＡｓ基板１を挟んで相対する位置に第２のランドパターン（Ｇ１）９６が形成されている。第２のランドパターン（Ｇ１）９６の大きさは任意であるが、第１の回路パターン（Ｌ１）９４とのアイソレーションを取るために、第１の回路パターン（Ｌ１）９４よりも大きな面積を有する方が望ましい。
A second land pattern (G1) 96 is formed at a position facing the spiral first circuit pattern (L1) 94 with the
第２のランドパターン（Ｇ１）９６は、０．３ｍｍ□の大きさを有し、前記基板１の貫通ビア８を介して第１の主面の回路パターンのグランド電位に接続された構造を有する。
本実施の形態によれば、第１の主面の連続した渦巻き形状またはメアンダ形状または曲線からなるマイクロストリップラインの機能を有する第１の回路パターン（Ｌ１）９４と、前記第１の回路パターン（Ｌ１）９４に対して基板１を挟んで相対する位置に第２のランドパターン（Ｇ１）９６とが形成され、前記基板１の貫通ビア８を介して第１の主面の回路パターンのグランド電位に接続された構造を有するため、第１の回路パターン（Ｌ１）９４と第２のランドパターン（Ｇ１）９６が形成された面の間のアイソレーションを取ることができ、不要な発振（自己発振や寄生発振）などの対策に有効である。
The second land pattern (G1) 96 has a size of 0.3 mm □ and is connected to the ground potential of the circuit pattern on the first main surface through the through via 8 of the
According to the present embodiment, the first circuit pattern (L1) 94 having the function of a microstrip line having a continuous spiral shape, meander shape, or curve of the first main surface, and the first circuit pattern ( L1) A second land pattern (G1) 96 is formed at a position facing the
また、第１の主面の連続した渦巻き形状またはメアンダ形状または曲線からなるマイクロストリップラインの機能を有する第１の回路パターン（Ｌ１）９４と、前記第１の回路パターン（Ｌ１）９４に対して基板１を挟んで相対する位置に形成され第１の回路パターン（Ｌ１）９４と同等または大きな面積の第２のランドパターン（Ｇ１）９６が形成され、基板１の貫通ビア８を介して第１の主面の回路パターンのグランド電位に接続された構造を有するため、第２のランドパターン（Ｇ１）９６の面積を最適化することにより、それらのアイソレーションを最大化することができ、不要な発振（自己発振や寄生発振）などの対策に効果大である。
Further, with respect to the first circuit pattern (L1) 94 having the function of a microstrip line having a continuous spiral shape, meander shape or curve of the first main surface, and the first circuit pattern (L1) 94 A second land pattern (G1) 96 that is formed at a position opposite to the
また、基板１がシリコンウエハまたはＧａＡｓ（ガリウム砒素）ウエハであるため、基板の誘電率がともに１０以上と高く、高周波領域におけるマイクロストリップライン長を短くする効果があり、半導体装置の小型化および低製造コスト化を容易に実現することが可能である。
In addition, since the
以上、具体例を参照しながら本発明の実施の形態について説明を行ったが、本発明は上記各実施の形態の具体例に限定されるものではなく、基板の第１の主面に形成された第１の回路パターンと、前記回路パターン上に形成された第１の絶縁層と、前記絶縁層上に形成された外部接続用のハンダ電極と、前記基板の反対側の第２の主面に形成された第２の絶縁層とその上の第２の回路パターンと、前記第１の回路パターンと前記第２の回路パターンを接続するように形成された貫通ビアを有し、前記第２の回路パターン上にチップ型受動部品が搭置され、前記チップ型受動部品を覆うように前記第２の主面が一体に樹脂封止された全ての半導体装置またはその製造方法についても本発明の範囲に属する。 The embodiments of the present invention have been described above with reference to specific examples. However, the present invention is not limited to the specific examples of the above-described embodiments, and is formed on the first main surface of the substrate. The first circuit pattern, the first insulating layer formed on the circuit pattern, the solder electrode for external connection formed on the insulating layer, and the second main surface on the opposite side of the substrate A second insulating layer formed thereon, a second circuit pattern thereon, a through via formed so as to connect the first circuit pattern and the second circuit pattern, and The present invention also relates to all semiconductor devices in which a chip-type passive component is placed on the circuit pattern and the second main surface is integrally resin-sealed so as to cover the chip-type passive component, or a manufacturing method thereof. Belongs to a range.
本発明の半導体装置およびその製造方法は、チップ型受動部品を含む半導体装置において、装置の小型化、薄型化、周辺回路を含む高機能化を実現しつつ、低製造コスト化をも実現することができるもので、移動体通信分野における通信用半導体装置等に適用できる。 The semiconductor device and the manufacturing method thereof according to the present invention can realize a reduction in manufacturing cost while realizing a reduction in size and thickness of a semiconductor device including a chip-type passive component and an increase in functionality including peripheral circuits. It can be applied to a semiconductor device for communication in the mobile communication field.
１ 基板（ＧａＡｓウエハ）
２ 第１の絶縁層
３ 第１の回路パターン（半導体素子を構成するパワーアンプ回路パターン）
４ 銅の再配線
５ （外部接続用の）ハンダ電極
６ 第２の絶縁層
７ 第２の回路パターン
８ 貫通ビア
９ チップ型受動部品（チップコンデンサ）
１０ エポキシ樹脂
１１ 導電性接着剤
１２ 第２のエポキシ樹脂
１３ 金属製スペーサー
１４ 金属薄膜
１５ 銅ブロック
１６ 銅ブロック用専用パターン
１７ （樹脂製基板上の）回路パターン
１８ ハンダ
１９ 耐熱性フィルム
９１ 樹脂製基板
９３ 半導体素子
Ｍ１ パワーアンプモジュール
９４ 第１の回路パターン（Ｌ１）
９５ 第２の回路パターン（Ｌ２）
９６ 第２のランドパターン（Ｇ１）
1 Substrate (GaAs wafer)
2
4
DESCRIPTION OF
95 Second circuit pattern (L2)
96 Second land pattern (G1)
Claims (20)
前記基板における前記第１の主面とは反対側の第２の主面に形成された第２の回路パターンと、
前記第１の回路パターンと前記第２の回路パターンの間にそれらを前記基板を貫通して接続するように形成された貫通ビアと、
前記第１の回路パターン上に形成された外部接続用のハンダ電極と、
前記第２の回路パターン上に載置されたチップ型受動部品とを有し、
前記チップ型受動部品を覆うように前記第２の主面が一体に樹脂封止された
ことを特徴とする半導体装置。 A first circuit pattern which is formed on a first main surface of a substrate having a single-layer structure of a thin plate and forms a semiconductor element;
A second circuit pattern formed on a second main surface of the substrate opposite to the first main surface;
A through via formed to connect between the first circuit pattern and the second circuit pattern through the substrate; and
A solder electrode for external connection formed on the first circuit pattern;
A chip-type passive component mounted on the second circuit pattern;
A semiconductor device, wherein the second main surface is integrally resin-sealed so as to cover the chip-type passive component.
前記基板が、シリコンウエハまたはＧａＡｓ（ガリウム砒素）ウエハである
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
A semiconductor device, wherein the substrate is a silicon wafer or a GaAs (gallium arsenide) wafer.
前記チップ型受動部品が、Ｓｎ−Ｐｂ系またはＳｎ系のハンダ材料、あるいはＡｇまたはＣｕ系の金属粉が入った導電性接着剤で、前記第２の回路パターン上に接続された
ことを特徴とする半導体装置。 The semiconductor device according to claim 2,
The chip-type passive component is connected to the second circuit pattern with a conductive adhesive containing Sn—Pb or Sn solder material, or Ag or Cu metal powder. Semiconductor device.
前記基板における前記第１の主面とは反対側の第２の主面に形成された第２の回路パターンと、
前記第１の回路パターンと前記第２の回路パターンの間にそれらを前記基板を貫通して接続するように形成された貫通ビアと、
前記第１の回路パターン上に形成された外部接続用のハンダ電極と、
前記第２の回路パターン上に載置されたチップ型受動部品とを有し、
前記ハンダ電極の一部が外部に露出するように前記第１の主面が一体に樹脂封止されるとともに、前記チップ型受動部品を覆うように前記第２の主面が一体に樹脂封止された
ことを特徴とする半導体装置。 A first circuit pattern which is formed on a first main surface of a substrate having a single-layer structure of a thin plate and constitutes a semiconductor element;
A second circuit pattern formed on a second main surface of the substrate opposite to the first main surface;
A through via formed to connect between the first circuit pattern and the second circuit pattern through the substrate; and
A solder electrode for external connection formed on the first circuit pattern;
A chip-type passive component mounted on the second circuit pattern;
The first main surface is integrally resin-sealed so that a part of the solder electrode is exposed to the outside, and the second main surface is integrally resin-sealed so as to cover the chip-type passive component A semiconductor device characterized by the above.
前記基板が、シリコンウエハまたはＧａＡｓ（ガリウム砒素）ウエハである
ことを特徴とする半導体装置。 The semiconductor device according to claim 4,
A semiconductor device, wherein the substrate is a silicon wafer or a GaAs (gallium arsenide) wafer.
前記チップ型受動部品が、Ｓｎ−Ｐｂ系またはＳｎ系のハンダ材料、あるいはＡｇまたはＣｕ系の金属粉が入った導電性接着剤で、前記第２の回路パターン上に接続された
ことを特徴とする半導体装置。 The semiconductor device according to claim 5,
The chip-type passive component is connected to the second circuit pattern with a conductive adhesive containing Sn—Pb or Sn solder material, or Ag or Cu metal powder. Semiconductor device.
前記基板における前記第１の主面とは反対側の第２の主面に形成された第２の回路パターンと、
前記第１の回路パターンと前記第２の回路パターンの間にそれらを前記基板を貫通して接続するように形成された貫通ビアと、
前記第１の回路パターン上に形成された外部接続用のハンダ電極と、
前記第２の回路パターン上に載置されたチップ型受動部品と、
前記第２の回路パターン上に載置された金属製スペーサーとを有し、
前記チップ型受動部品を覆うとともに前記金属製スペーサーの表面だけが外部に露出するように前記第２の主面が一体に樹脂封止され、かつ、前記第２の主面に対する樹脂封止の表面上に金属薄膜が形成された
ことを特徴とする半導体装置。 A first circuit pattern which is formed on a first main surface of a substrate having a single-layer structure of a thin plate and forms a semiconductor element;
A second circuit pattern formed on a second main surface of the substrate opposite to the first main surface;
A through via formed to connect between the first circuit pattern and the second circuit pattern through the substrate; and
A solder electrode for external connection formed on the first circuit pattern;
A chip-type passive component placed on the second circuit pattern;
A metal spacer placed on the second circuit pattern,
The second main surface is integrally resin-sealed so as to cover the chip-type passive component and only the surface of the metal spacer is exposed to the outside, and the resin-sealed surface with respect to the second main surface A semiconductor device having a metal thin film formed thereon.
前記基板が、シリコンウエハまたはＧａＡｓ（ガリウム砒素）ウエハである
ことを特徴とする半導体装置。 The semiconductor device according to claim 7,
A semiconductor device, wherein the substrate is a silicon wafer or a GaAs (gallium arsenide) wafer.
前記チップ型受動部品が、Ｓｎ−Ｐｂ系またはＳｎ系のハンダ材料、あるいはＡｇまたはＣｕ系の金属粉が入った導電性接着剤で、前記第２の回路パターン上に接続された
ことを特徴とする半導体装置。 9. The semiconductor device according to claim 8, wherein
The chip-type passive component is connected to the second circuit pattern with a conductive adhesive containing Sn—Pb or Sn solder material, or Ag or Cu metal powder. Semiconductor device.
前記金属製スペーサーとして銅ブロックを用いて、前記基板で発生した熱を銅ブロックを介して樹脂封止面上に形成された金属薄膜からも放熱するように構成した
ことを特徴とする半導体装置。 A semiconductor device according to any one of claims 7 to 9,
A semiconductor device, wherein a copper block is used as the metal spacer, and heat generated in the substrate is also radiated from a metal thin film formed on the resin sealing surface via the copper block.
前記基板の第２の主面に第２の回路パターンを形成する行程と、
前記第１の回路パターンと前記第２の回路パターンの間に貫通ビアを形成する行程と、
前記第１の回路パターンの上に外部接続用のハンダ電極を形成する行程と、
前記第２の回路パターンの上にチップ型受動部品を載置する行程と、
前記チップ型受動部品を覆うように前記第２の主面を一体に樹脂封止する行程とを有することを特徴とする半導体装置の製造方法。 Forming a first circuit pattern constituting a semiconductor element on a first main surface of a substrate made of a wafer;
Forming a second circuit pattern on the second main surface of the substrate;
Forming a through via between the first circuit pattern and the second circuit pattern;
Forming a solder electrode for external connection on the first circuit pattern;
Placing a chip-type passive component on the second circuit pattern;
And a step of integrally resin-sealing the second main surface so as to cover the chip-type passive component.
前記基板における前記第１の主面とは反対側の第２の主面に第２の絶縁層を形成する行程と、
前記第２の絶縁層上に第２の回路パターンを形成する行程と、
前記第１の回路パターンと前記第２の回路パターンの間にそれらを前記基板を貫通して接続するように貫通ビアを形成する行程と、
前記第１の回路パターン上に第１の絶縁層を形成する行程と、
前記第１の絶縁層上に外部接続用のハンダ電極を形成する行程と、
前記第２の回路パターン上にチップ型受動部品を載置する行程と、
前記チップ型受動部品を覆うように前記第２の主面を一体に樹脂封止する行程とを有することを特徴とする半導体装置の製造方法。 Forming a first circuit pattern constituting a semiconductor element on a first main surface of a substrate made of a wafer;
Forming a second insulating layer on a second main surface of the substrate opposite to the first main surface;
Forming a second circuit pattern on the second insulating layer;
Forming a through via between the first circuit pattern and the second circuit pattern to connect them through the substrate;
Forming a first insulating layer on the first circuit pattern;
Forming a solder electrode for external connection on the first insulating layer;
Placing a chip-type passive component on the second circuit pattern;
And a step of integrally resin-sealing the second main surface so as to cover the chip-type passive component.
前記基板における前記第１の主面とは反対側の第２の主面に第２の絶縁層を形成する行程と、
前記第２の絶縁層上に第２の回路パターンを形成する行程と、
前記第１の回路パターンと前記第２の回路パターンの間にそれらを前記基板を貫通して接続するように貫通ビアを形成する行程と、
前記第１の回路パターン上に第１の絶縁層を形成する行程と、
前記第１の絶縁層上に外部接続用のハンダ電極を形成する行程と、
前記ハンダ電極の一部が外部に露出するように前記第１の主面を一体に樹脂封止する行程と、
前記第２の回路パターン上にチップ型受動部品を載置する行程と、
前記チップ型受動部品を覆うように前記第２の主面を一体に樹脂封止する行程とを有することを特徴とする半導体装置の製造方法。 Forming a first circuit pattern constituting a semiconductor element on a first main surface of a substrate made of a wafer;
Forming a second insulating layer on a second main surface of the substrate opposite to the first main surface;
Forming a second circuit pattern on the second insulating layer;
Forming a through via between the first circuit pattern and the second circuit pattern to connect them through the substrate;
Forming a first insulating layer on the first circuit pattern;
Forming a solder electrode for external connection on the first insulating layer;
A step of integrally resin-sealing the first main surface so that a part of the solder electrode is exposed to the outside;
Placing a chip-type passive component on the second circuit pattern;
And a step of integrally resin-sealing the second main surface so as to cover the chip-type passive component.
前記基板における前記第１の主面とは反対側の第２の主面に第２の絶縁層を形成する行程と、
前記第２の絶縁層上に第２の回路パターンを形成する行程と、
前記第１の回路パターンと前記第２の回路パターンの間にそれらを前記基板を貫通して接続するように貫通ビアを形成する行程と、
前記第１の回路パターン上に第１の絶縁層を形成する行程と、
前記第１の絶縁層上に外部接続用のハンダ電極を形成する行程と、
前記第２の回路パターン上にチップ型受動部品および金属製スペーサーを載置する行程と、
前記チップ型受動部品および前記金属製スペーサーを覆うように前記第２の主面を一体に樹脂封止する行程と、
前記金属製スペーサーの表面だけが外部に露出するまで前記第２の主面を研磨する行程と、
前記第２の主面の研磨した表面上に金属薄膜を形成する行程とを有する
ことを特徴とする半導体装置の製造方法。 Forming a first circuit pattern constituting a semiconductor element on a first main surface of a substrate made of a wafer;
Forming a second insulating layer on a second main surface of the substrate opposite to the first main surface;
Forming a second circuit pattern on the second insulating layer;
Forming a through via between the first circuit pattern and the second circuit pattern to connect them through the substrate;
Forming a first insulating layer on the first circuit pattern;
Forming a solder electrode for external connection on the first insulating layer;
A step of placing a chip-type passive component and a metal spacer on the second circuit pattern;
A step of integrally resin-sealing the second main surface so as to cover the chip-type passive component and the metal spacer;
Polishing the second main surface until only the surface of the metal spacer is exposed to the outside;
And a step of forming a metal thin film on the polished surface of the second main surface.
前記第１の回路パターンおよび前記第２の回路パターンは、
それぞれ連続した渦巻き形状またはメアンダ形状または曲線からなりマイクロストリップラインとして機能するよう形成され、
それぞれの少なくとも一端同士が前記貫通ビアにより電気的に接続された構造を有する
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
The first circuit pattern and the second circuit pattern are:
Each consists of a continuous spiral shape or meander shape or curve, and is formed to function as a microstrip line,
A semiconductor device having a structure in which at least one end of each is electrically connected by the through via.
前記第１の回路パターンおよび前記第２の回路パターンは、
前記基板を挟んで相対する位置に形成された
ことを特徴とする半導体装置。 The semiconductor device according to claim 15, wherein
The first circuit pattern and the second circuit pattern are:
A semiconductor device, wherein the semiconductor device is formed at a position facing each other with the substrate interposed therebetween.
前記第１の回路パターンおよび前記第２の回路パターンは、
各回路パターン上での電気信号の進行方向が、前記基板を挟んで相互に同一方向または反対方向になるよう形成された
ことを特徴とする半導体装置。 A semiconductor device according to claim 15 or claim 16, wherein
The first circuit pattern and the second circuit pattern are:
A semiconductor device characterized in that the traveling direction of electrical signals on each circuit pattern is the same or opposite to each other across the substrate.
前記第１の回路パターンは連続した渦巻き形状またはメアンダ形状または曲線からなりマイクロストリップラインとして機能するよう形成され、
前記第１の回路パターンに対して前記基板を挟んで相対する位置に第２のランドパターンが形成され、
前記第２のランドパターンは、前記貫通ビアを介して前記第１の主面のグランド電位に電気的に接続された構造を有する
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
The first circuit pattern has a continuous spiral shape or meander shape or curve, and is formed to function as a microstrip line,
A second land pattern is formed at a position facing the first circuit pattern across the substrate;
The semiconductor device, wherein the second land pattern has a structure electrically connected to a ground potential of the first main surface through the through via.
前記第２のランドパターンは前記第１の回路パターンのパターン領域に対して同等または任意の面積を有するよう形成された
ことを特徴とする半導体装置。 The semiconductor device according to claim 18, wherein
2. The semiconductor device according to claim 1, wherein the second land pattern is formed to have an equal or arbitrary area with respect to a pattern region of the first circuit pattern.
前記基板が、シリコンウエハまたはＧａＡｓ（ガリウム砒素）ウエハである
ことを特徴とする半導体装置。 A semiconductor device according to any one of claims 15 to 19,
A semiconductor device, wherein the substrate is a silicon wafer or a GaAs (gallium arsenide) wafer.
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