JP5509818B2 - 配線基板の製造方法 - Google Patents

Description

本発明は配線基板の製造方法に関するものであり、特に、半導体基板を貫通する貫通電極を備える配線基板の製造方法に関する。

近年、半導体素子を搭載する配線基板の配線微細化が要求されている。このような要求に対応する１つの手段として、たとえばシリコンからなる半導体基板に貫通電極を設け、配線の高密度化を実現する配線基板の開発が行われている。

半導体基板に貫通電極を備えた配線基板を製造する工程として、半導体基板に貫通電極を形成した基板上に配線層を形成するプロセス、及び配線基板が形成された半導体基板を貫通する貫通電極を形成するプロセスを含む２種類のプロセスがある。しかし、半導体基板に貫通電極を形成した基板上に配線層を形成するプロセスを採用した場合、半導体基板に貫通電極用の貫通孔を形成する際に、半導体基板に例えば撓みが発生しやすくなる。半導体基板に撓みが発生すると、半導体基板上に導体層及び絶縁層を積層させて配線基板を形成することが困難となる。一方、配線基板が形成された半導体基板を貫通する貫通電極を形成するプロセスを採用した場合、配線基板が予め形成された半導体基板に貫通孔が形成されるため、配線基板に貫通孔が形成される際に発生する撓みが配線基板を半導体基板上に形成する際に与える影響を可及的に抑制することができる。そのため、半導体基板に貫通電極を備えた配線基板を製造する工程する際、配線基板が形成された半導体基板に貫通電極を形成するプロセスが一般的に用いられる。

このようなプロセスによって半導体基板に貫通電極用の貫通孔を形成する場合、貫通孔を導電部材で充填して貫通電極を形成した後、半導体基板に形成された配線層の最上層に配線を形成し、貫通電極と配線層とを電気的に接続する必要がある。このような構造の場合、貫通電極と配線層との間には、貫通電極と配線層とを電気的に接続する配線、及び配線層における導体層の間を電気的に接続するコンタクトビアが存在する。そのため、貫通電極と配線層との間の電気抵抗は、このような配線及びコンタクトビアが存在する分だけ増加してしまう問題が発生する。

従来技術として、下記の文献がある。

特開２００５−２９４５７７号公報 特開２００９−１６７７３号公報

本発明は、貫通電極と配線層との間における電気抵抗の増加を抑制できる配線基板の製造方法を提供することを目的とする。

本発明の課題を解決するため、本発明によれば、
半導体基板の上面に導体層及び第１絶縁層を有する配線層を形成する工程と、
前記半導体基板の下面に第１開口を有する第１レジスト層を形成する工程と、
前記第１レジスト層をマスクとして、前記導体層の下面を露出するまで前記半導体基板
をエッチングする工程と、
前記配線層上の前記第１開口と重なる位置に、前記第１開口より小さく前記第１絶縁層
の一部を露出する第２開口を有する第２レジスト層を形成する工程と、
前記第２レジスト層をマスクとして、前記第１絶縁層を貫通する貫通孔を形成する工程
と、
前記貫通孔の側壁に第２絶縁層を形成する工程と、
前記導体層の前記下面に形成された前記第２絶縁層を除去する工程と、
前記貫通孔に導電体層を埋め込む工程と、
を含むことを特徴とする配線基板の製造方法。

本発明に係る配線基板の製造方法によれば、貫通電極と配線層に係る導体層が電気的且つ直接的に接続するため、貫通電極と配線層との間における電気抵抗の増加を抑制することができる。

図１は、実施例１に係る配線基板を示す図である。 図２は、実施例１に係る配線基板の製造工程を示す図である。 図３は、実施例１に係る配線基板の製造工程を示す図である。 図４は、実施例２に係る配線基板を示す図である。 図５は、実施例３に係る配線基板を示す図である。 図６は、実施例４に係る配線基板を備えた半導体装置を示す図である。 図７は、実施例５に係る配線基板を示す図である。

実施例１において、図１から図３までの図は、貫通電極２８Ｂを備える配線基板１００の構造及び配線基板１００の製造方法を説明するものである。図１Ａは、実施例１に係る配線基板１００の断面図を示す。図１Ｂは、実施例１に係る配線基板１００の上面図を示す。図１Ｃは、図１Ａにおける貫通電極２８Ｂが形成された半導体基板１０及び配線層２０との接触部Ａを拡大した図である。同様に、図１Ｃは、図１ＢのＡ−Ｂ線に沿った断面図である。なお、図１Ｂは、図１ＣのＣ−Ｄ線に沿った断面図である。

半導体基板１０は、例えばシリコン基板を用いることができる。半導体基板１０の厚さは、例えば５０μｍから４００μｍとすることができる。
配線層２０は、内部配線２１及び絶縁層２２を備える。
内部配線２１は、半導体基板１０上に形成されている。内部配線２１は、導体層２１Ａ１、層間接続ビア２１Ａ２及び導体層２１Ａ３を備える。導体層２１Ａ１、層間接続ビア２１Ａ２及び導体層２１Ａ３は、例えば銅、アルミニウムを用いることができる。導体層２１Ａ１及び導体層２１Ａ３は、層間接続ビア２１Ａ２によって電気的に接続されている。なお、導体層２１Ａ１は、例えば形成幅が例えば３μｍから３０μｍの矩形状の導体層に形成することができる。なお、導体層２１Ａ１の形成幅は、例えば、半導体基板１０を貫通するビア孔２８Ａの半径から配線層２０の絶縁層２２を貫通するビア孔２８Ａの半径を引いた大きさの範囲で形成されることが望ましい。導体層２１Ａ１の形成幅がこのような範囲で形成されれば、導体層２１Ａ１と貫通電極２８Ｂとの接触面積を大きく確保することができる。
絶縁層２２は、半導体基板１０及び内部配線２１上に形成されている。絶縁層２２は、例えばＳｉＯ_２、又はＳｉＮを用いることができる。
ビア孔２８Ａは、半導体基板１０、及び配線層２０の絶縁層２２を貫通して形成されている。ビア孔２８Ａにおいて、半導体基板１０を貫通するビア孔２８Ａの直径は、配線層２０の絶縁層２２を貫通するビア孔２８Ａの直径と比較して大きい。半導体基板１０を貫通するビア孔２８Ａの直径は、例えば５０μｍから２００μｍとすることができる。配線層２０の絶縁層２２を貫通するビア孔２８Ａの直径は、例えば５μｍから５０μｍとすることができる。なお、半導体基板１０を貫通するビア孔２８Ａの断面となる円の中心、及び配線層２０の絶縁層２２を貫通するビア孔の断面となる円の中心は等しく形成することができる。
絶縁層２７Ａは、配線層２０を貫通するビア孔２８Ａの側壁に形成されている。絶縁層２７Ａは、例えばＳｉＯ_２を用いることができる。絶縁層２７Ａの厚みは、例えば０．５μｍから２μｍとすることができる。
絶縁層２７Ｂは、半導体基板１０を貫通するビア孔２８Ａの側壁に形成されている。絶縁層２７Ｂは、例えばＳｉＯ_２を用いることができる。絶縁層２７Ｂは、半導体基板１０及び貫通電極２８Ｂとの間を電気的に絶縁するために形成される。絶縁層２７Ｂの厚みは、例えば０．５μｍから２．０μｍとすることができる。
貫通電極２８Ｂは、半導体基板１０、及び配線層２０の絶縁層２２を貫通して形成されているビア孔２８Ａに導電体を埋め込んで形成されている。貫通電極２８Ｂを形成する導電体は、例えば銅を用いることができる。貫通電極２８Ｂは、配線層２０を貫通する第１導電部２９Ａ、及び半導体基板１０を貫通する第２導電部２９Ｂを備える。第１導電部２９Ａは、第２導電部２９Ｂと電気的に接続する。第２導電部２９Ｂは、貫通電極２８Ｂと電気的に接続する段差面２９Ｂ１を有する。第２導電部２９Ｂの断面積は、前記第１導電部２９Ａが有する断面積よりも大きく形成されていることが望ましい。第１導電部２９Ａの直径は、例えば５μｍから５０μｍとすることができる。第２導電部２９Ｂの直径は、例えば５０μｍから２００μｍとすることができる。
図１Ｂ及び図１Ｃに示すように、貫通電極２８Ｂは、段差面２９Ｂ１を介して導体層２１Ａ１と電気的に接続されている。配線層２０における導体層２１Ａ１の下面及び貫通電極２８Ｂとの接触面積を大きく確保することによって、貫通電極２８Ｂ及び導体層２１Ａ１間の導電面積を大きく確保することができる。そのため、内部配線２１及び貫通電極２８Ｂとの間における電気抵抗の増加を抑制することができる。

次いで、図２及び図３を参照にして、実施例１における配線基板１００の製造方法を説明する。なお、図１Ａ、図１Ｂ及び図１Ｃで説明した構成と同様の構成には同一の符号を付し、説明を省略する。

図２Ａは、半導体基板１０の上面に配線層２０が形成されるようすを示す図である。まず、例えばＣｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法により、半導体基板１０の上面に絶縁層を形成する。絶縁層は、例えばＳｉＯ_２を用いることができる。次いで、絶縁層をＣｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｒｏｃｅｓｓ（ＣＭＰ）により平坦化させる。次いで、パターニング及びエッチング技術を用いて、絶縁層をパターニングして、絶縁層に溝部を形成する。次いで、Ｐｈｉｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＰＶＤ）法を用いることによって、例えば銅からなる導電層が半導体基板１０全面に堆積される。次いで、ＣＭＰ法を用いることによって、絶縁層をパターニングされて形成された溝部に導体層２１Ａ１が形成される。次いで、ＣＶＤ法によって、絶縁層を半導体基板１０全面に堆積させる。次いで、絶縁層をＣＭＰ法により平坦化させる。次いで、パターニング及びエッチング技術を用いて、導体層２１Ａ１上に堆積された絶縁層中に導体層２１Ａ１まで到達するビア孔を形成する。次いで、ＰＶＤ法を用いることによって、例えば銅からなる導電層が半導体基板１０全面に堆積される。次いで、ＣＭＰ法を用いることによって、絶縁層をパターニングされて形成されたビア孔に層間接続ビア２１Ａ２が形成される。次いで、ＰＶＤ法、パターニング及びエッチング技術を用いて、絶縁層中に導体層２１Ａ３が形成される。次いで、ＣＶＤ法及びＣＭＰ法を用いることによって、導体層２１Ａ１、層間接続ビア２１Ａ２、及び導体層２１Ａ３を備える内部配線２１が絶縁層２２内に形成された配線層２０が半導体基板１０の上面に形成される。

図２Ｂは、半導体基板１０の下面に、開口を有するレジスト層２３が形成されるようすを示す図である。図２Ｂに示すように、半導体基板１０の下面に、例えばスピンコーティング法によって、半導体基板１０の下面にレジスト剤を塗布することによって、半導体基板１０の下面にレジスト層２３が形成される。次いで、レジスト層２３上に、半導体基板１０の上面に形成された内部配線２１の導体層２１Ａ１と一部重なるように、不図示の感光性ドライフィルムが貼り付けられて露光現像される。その結果、半導体基板１０の下面に、内部配線２１の導体層２１Ａ１と一部重なる開口を有するレジスト層２３が形成される。なお、レジスト層２３に形成される開口の形状は、例えば円形とすることができる。開口の直径は、例えば５０μｍ〜２００μｍとすることができる。

図２Ｃは、半導体基板１０に内部配線２１の導体層２１Ａ１と一部重なる開口２４を形成するようすを示す図である。図２Ｃに示すように、導体層２１Ａ１と一部重なる開口を有するレジスト層２３をマスクとして、半導体基板１０が異方性エッチングされる。半導体基板１０のエッチングは、例えば、フッ素系ガスであるＣ_４Ｆ_６を含有するＣ_４Ｆ_６／Ａｒ／Ｏ_２ガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により行う。このときのチャンバ温度は例えば室温、ガス流量は例えばＣ_４Ｆ_６（Ｃ_４Ｆ_６）が１０ｓｃｃｍ〜３０ｓｃｃｍ、Ａｒが１００ｓｃｃｍ〜３００ｓｃｃｍ、Ｏ₂が５ｓｃｃｍ〜１５ｓｃｃｍである。
なお、半導体基板１０及び配線層２０の絶縁層２２に対し、配線層２０の内部配線２１のエッチングレートが高くなるようにガスの流量及び圧力条件を調節する。具体的には、配線層２０の内部配線２１は、半導体基板１０及び配線層２０の絶縁層２２をエッチングする条件において半導体基板１０及び配線層２０の絶縁層２２に対するエッチングレートが０．１倍以下となるようにガスの流量及び圧力条件を調節する。そのような調整によって、配線層２０の内部配線２１でのオーバーエッチングを防止することができる。このようなエッチングレートを有するエッチングガスを用いることによって、内部配線２１の導体層２１Ａ１を除去する事無く、半導体基板１０の開口２４を形成することができる。なお、半導体基板１０の開口２４を形成したあと、レジスト層２３は半導体基板１０上から除去される。

図２Ｄは、配線層２０上に、開口を有するレジスト層２５が形成されるようすを示す図である。図２Ｄに示すように、配線層２０上に、例えばスピンコーティング法によって、配線層２０の絶縁層２２上にレジスト剤を塗布することによって、配線層２０の絶縁層２２上にレジスト層２５が形成される。
次いで、レジスト層２５上に、半導体基板１０の開口２４の中心部分と重なり、且つ配線層２０上に形成された内部配線２１の導体層２１Ａ１から所定の距離、即ち５μｎ〜２０μｍだけ離間する位置に、不図示の感光性ドライフィルムが貼り付けられて露光現像される。その結果、配線層２０上に、半導体基板１０の開口２４の中心部分と重なり、且つ内部配線２１の導体層２１Ａ１と所定の距離だけ離間する位置に開口を有するレジスト層２５が形成される。なお、レジスト層２５に形成される開口の形状は、例えば円形とすることができる。開口の直径は、例えば５μｍ〜２０μｍとすることができる。なお、且つ配線層２０上に形成された内部配線２１の導体層２１Ａ１から離間する所定の距離は、後述する貫通電極２８Ｂ及び配線層２０の内部配線２１との間における絶縁性を確保できる距離に設定する。

図３Ａは、配線層２０の絶縁層２２に、半導体基板１０の開口２４の中心部分と重なり、且つ配線層２０上に形成された内部配線２１の導体層２１Ａ１と所定の距離だけ離間する位置に、半導体基板１０の開口２４と連結する開口２６を形成するようすを示す図である。図３Ａに示すように、半導体基板１０の開口２４の中心部分と重なり、且つ内部配線２１の導体層２１Ａ１と所定の距離だけ離間する位置に開口を有するレジスト層２５をマスクとして、配線層２０の絶縁層２２が異方性エッチングされる。配線層２０の絶縁層２２のエッチングは、例えば、フッ素系ガスであるＣ_４Ｆ_６を含有するＣ_４Ｆ_６／Ａｒ／Ｏ_２ガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により行う。このときのチャンバ温度は例えば室温、ガス流量は例えばＣ_４Ｆ_６（Ｃ_４Ｆ_６）が１０ｓｃｃｍ〜３０ｓｃｃｍ、Ａｒが１００ｓｃｃｍ〜３００ｓｃｃｍ、Ｏ₂が５ｓｃｃｍ〜１５ｓｃｃｍである。このようなエッチングレートを有するエッチングガスを用いることによって、配線層２０の絶縁層２２に、半導体基板１０の開口２４の中心部分と重なり、且つ配線層２０上に形成された内部配線２１の導体層２１Ａ１と所定の距離だけ離間する位置に、半導体基板１０の開口２４と連結する開口２６を形成することができる。そして、半導体基板１０の開口２４、及び配線層２０の開口２６が連結したビア孔２８Ａが形成される。なお、配線層２０の絶縁層２２に開口２６を形成したあと、レジスト層２５は配線層２０上から除去される。

図３Ｂは、半導体基板１０及び配線層２０を貫通するビア孔２８Ａの側壁に絶縁層２７を形成するようすを示す図である。図３Ｂに示すように、例えば減圧ＣＶＤ法を用いることによって、半導体基板１０及び配線層２０を貫通するビア孔２８Ａの側壁に絶縁層２７が形成される。絶縁層２７は、例えばＳｉＯ_２を用いることができる。絶縁層２７の厚みは、例えば０．５μｍから２μｍとすることができる。絶縁層２７は、後述する貫通電極２８Ｂ、及び半導体基板１０との間における絶縁性を確保するために設ける。

図３Ｃは、配線層２０の内部配線２１における導体層２１Ａ１の下面に形成された絶縁層２７を除去するようすを示す図である。図３Ｃに示すように、例えばフォーカスド・イオンミリングによって、配線層２０の内部配線２１における導体層２１Ａ１の下面に形成された絶縁層２７が除去される。導体層２１Ａ１の下面に形成された絶縁層２７が除去されることにより、ビア孔２８Ａの側壁に形成された絶縁層２７は、配線層２０におけるビア孔２８Ａの側壁に形成された絶縁層２７Ａ、及び半導体基板１０のビア孔２８Ａの側壁に形成された絶縁層２７Ｂに分かれる。

図３Ｄは、半導体基板１０及び配線層２０を貫通するビア孔２８Ａを導電体によって充填するようすを示す図である。図３Ｄに示すように、半導体基板１０、及び配線層２０の絶縁層２２を貫通して形成されているビア孔２８Ａは、例えば電界メッキ法により、導電体によって埋め込まれる。ビア孔２８Ａを埋め込む導電体は、例えば銅を用いることができる。ビア孔２８Ａが導電体によって埋め込まれることにより、半導体基板１０及び配線層２０を貫通し、且つ配線層２０の内部配線２１と電気的に接続する貫通電極２８Ｂが形成される。このようにして、貫通電極２８Ｂを備える配線基板１００が形成される。

実施例１のように配線基板１００を形成すれば、貫通電極２８Ｂは、段差面２９Ｂ１を介して導体層２１Ａ１と電気的に接続されている。このような構成にすれば、配線層２０における導体層２１Ａ１の下面及び貫通電極２８Ｂとの接触面積を大きく確保することができるため、貫通電極２８Ｂ及び導体層２１Ａ１間の導電面積を大きく確保することができる。そのため、内部配線２１及び貫通電極２８Ｂとの間における電気抵抗の増加を抑制することができる。

実施例２において、図４は、貫通電極２８Ｂ１を備える配線基板２００の構造を説明するものである。なお、実施例２において、実施例１で説明した構成と同様の構成には同一の符号を付し、説明を省略する。

図４は、実施例２に係る配線基板２００の断面図を示す。図４は、半導体基板１０、配線層２０Ａ、半導体基板１０と配線層２０Ａとを貫通する貫通電極２８Ｂ１、及び配線層３０を備えた配線基板２００を示す図である。

配線層２０Ａは、内部配線２１Ｂ及び絶縁層２２を備える。
内部配線２１Ｂは、半導体基板１０上に形成されている。内部配線２１Ｂは、導体層２１Ｂ１、層間接続ビア２１Ｂ２、導体層２１Ｂ３、層間接続ビア２１Ｂ４、及び導体層２１Ｂ５を備える。導体層２１Ｂ１、層間接続ビア２１Ｂ２、導体層２１Ｂ３、層間接続ビア２１Ｂ４、及び導体層２１Ｂ５は、例えば銅、アルミニウムを用いることができる。導体層２１Ｂ１及び導体層２１Ｂ３は、層間接続ビア２１Ｂ２によって電気的に接続されている。導体層２１Ｂ３及び導体層２１Ｂ５は、層間接続ビア２１Ｂ４によって電気的に接続されている。
配線層３０は、導体層３１及び絶縁層３２を備える。
導体層３１は、配線層２０Ａ上に形成されている。導体層３１は、内部配線２１Ｂの導体層２１Ｂ５及び貫通電極２８Ｂ１を電気的に接続するように形成されている。導体層３１は、例えば例えば銅、アルミニウムを用いることができる。
絶縁層３２は、配線層２０Ａ及び導体層３１上に形成されている。絶縁層３２は、例えばポリイミドを用いることができる。
貫通電極２８Ｂ１は、実施例１に係る貫通電極２８Ｂと同様に、半導体基板１０、及び配線層２０Ａの絶縁層２２を貫通して形成されているビア孔２８Ａに導電体を埋め込んで形成されている。貫通電極２８Ｂ１を形成する導電体は、例えば銅を用いることができる。貫通電極２８Ｂ１は、配線層２０Ａを貫通する第１導電部２９Ａ、及び半導体基板１０を貫通する第２導電部２９Ｂを備える。第１導電部２９Ａは、第２導電部２９Ｂと電気的に接続する。第２導電部２９Ｂは、貫通電極２８Ｂと電気的に接続する段差面２９Ｂ１を有する。また、第２導電部２９Ｂの断面積は、第１導電部２９Ａが有する断面積よりも大きく形成されていることが望ましい。第１導電部２９Ａの直径は、例えば５μｍから２０μｍとすることができる。第２導電部２９Ｂの直径は、例えば５０μｍから２００μｍとすることができる。
なお、貫通電極２８Ｂ１は、段差面２９Ｂ１を介して導体層２１Ｂ１と電気的に接続されている。配線層２０Ａにおける導体層２１Ｂ１の下面及び貫通電極２８Ｂ１との接触面積を大きく確保することによって、貫通電極２８Ｂ１及び導体層２１Ｂ１間の導電面積を大きく確保することができる。更に、配線層２０Ａにおける導体層２１Ｂ５及び貫通電極２８Ｂ１は、導体層３１を介して電気的に接続される。

実施例２のように配線基板２００を形成すれば、実施例１に係る配線基板１００と同様に、貫通電極２８Ｂ１は、段差面２９Ｂ１を介して導体層２１Ｂ１と電気的に接続されている。このような構成にすれば、配線層２０Ａにおける導体層２１Ｂ１の下面及び貫通電極２８Ｂ１との接触面積を大きく確保することができるため、貫通電極２８Ｂ１及び導体層２１Ｂ１間の導電面積を大きく確保することができる。更に、配線層２０Ａにおける導体層２１Ｂ５及び貫通電極２８Ｂ１は、導体層３１を介して電気的に接続されるため、内部配線２１Ｂ及び貫通電極２８Ｂ１との間における電気抵抗の増加を抑制することができる。

実施例３において、図５は、貫通電極２８Ｂ２及び貫通電極２８Ｂ３を備える配線基板３００の構造を説明するものである。なお、実施例３において、実施例１及び実施例２で説明した構成と同様の構成には同一の符号を付し、説明を省略する。

図５は、実施例３に係る配線基板３００の断面図を示す。図５は、半導体基板１０、配線層２０Ｂ、半導体基板１０と配線層２０Ｂとを貫通する貫通電極２８Ｂ２、半導体基板１０と配線層２０Ｂとを貫通する貫通電極２８Ｂ３、及び絶縁層３２Ａを示す。

配線層２０Ｂは、内部配線２１Ｃ、内部配線２１Ａ及び絶縁層２２を備える。
内部配線２１Ｃは、半導体基板１０上に形成されている。内部配線２１Ｃは、導体層２１Ｃ１、層間接続ビア２１Ｃ２、導体層２１Ｃ３、層間接続ビア２１Ｃ４、及び導体層２１Ｃ５を備える。導体層２１Ｃ１、層間接続ビア２１Ｃ２、導体層２１Ｃ３、層間接続ビア２１Ｃ４、及び導体層２１Ｃ５は、例えば銅、アルミニウムを用いることができる。導体層２１Ｃ１及び導体層２１Ｃ３は、層間接続ビア２１Ｃ２によって電気的に接続されている。導体層２１Ｃ３及び導体層２１Ｃ５は、層間接続ビア２１Ｃ４によって電気的に接続されている。
貫通電極２８Ｂ２は、半導体基板１０、及び配線層２０Ｂの絶縁層２２を貫通して形成されているビア孔２８Ａに導電体を埋め込んで形成されている。貫通電極２８Ｂ２を形成する導電体は、例えば銅を用いることができる。なお、貫通電極２８Ｂ２と内部配線２１Ｃの導体層２１Ｃ１は電気的に接続されている。
貫通電極２８Ｂ３は、半導体基板１０、及び配線層２０Ｂの絶縁層２２を貫通して形成されているビア孔２８Ａに導電体を埋め込んで形成されている。貫通電極２８Ｂ３を形成する導電体は、例えば銅を用いることができる。なお、貫通電極２８Ｂ３と内部配線２１Ａの導体層２１Ａ１は電気的に接続されている。
絶縁層３２Ａは、配線層２０Ｂ及び導体層３１上に形成されている。絶縁層３２Ａは、例えばポリイミドを用いることができる。なお、絶縁層３２Ａは、内部配線２１Ｃの導体層２１Ｃ５を露出する開口、及び貫通電極２８Ｂ３の上面を露出する開口を備える。

実施例３のように配線基板３００を形成すれば、絶縁層３２Ａに形成された開口によって、内部配線２１Ｃの導体層２１Ｃ５、及び貫通電極２８Ｂ３の上面が露出されている。実施例１に係る配線基板１００と同様に、配線層２０Ｂにおける導体層２１Ｃ１の下面及び貫通電極２８Ｂ２との接触面積、並びに配線層２０Ｂにおける導体層２１Ａ１の下面及び貫通電極２８Ｂ３との接触面積を大きく確保することによって、貫通電極２８Ｂ２及び導体層２１Ｃ１間、並びに貫通電極２８Ｂ３及び導体層２１Ａ１間の導電面積を大きく確保することができる。
さらに、内部配線２１Ｃの導体層２１Ｃ５、及び貫通電極２８Ｂ３の上面に、例えば半導体素子の電極パッドを電気的に接続し、且つ、貫通電極２８Ｂ２及び貫通電極２８Ｂ３の下面に、例えばはんだバンプを接続することにより、配線基板３００を半導体素子の実装密度を向上させることを目的としたインターポーザとして用いることができる。

実施例４において、図６は、貫通電極２８Ｂ２及び貫通電極２８Ｂ３を備える配線基板４００を備える半導体装置１０００の構造を説明するものである。なお、実施例４において、実施例１、実施例２及び実施例３で説明した構造と同様の構成には同一の符号を付し、説明を省略する。

図６は、実施例４に係る半導体装置１０００の断面図を示す。図６は、配線基板４００、バンプ電極４３、及び半導体素子４５を示す。

配線基板４００は、半導体基板１０、配線層２０Ｃ、半導体基板１０と配線層２０Ｃとを貫通する貫通電極２８Ｂ４、半導体基板１０と配線層２０Ｂとを貫通する貫通電極２８Ｂ５、絶縁層３２Ａ、絶縁層３４、導体層３５、絶縁層３６、バンプ電極３７及び接続用端子４１を備える。

配線層２０Ｃは、２つの内部配線２１Ａ及び絶縁層２２を備える。
２つの内部配線２１Ａは、半導体基板１０上に形成されている。
貫通電極２８Ｂ４は、半導体基板１０、及び配線層２０Ｃの絶縁層２２を貫通して形成されているビア孔２８Ａに導電体を埋め込んで形成されている。貫通電極２８Ｂ４を形成する導電体は、例えば銅を用いることができる。なお、貫通電極２８Ｂ４と内部配線２１Ａの導体層２１Ａ１は電気的に接続されている。
貫通電極２８Ｂ５は、半導体基板１０、及び配線層２０Ｃの絶縁層２２を貫通して形成されているビア孔２８Ａに導電体を埋め込んで形成されている。貫通電極２８Ｂ５を形成する導電体は、例えば銅を用いることができる。なお、貫通電極２８Ｂ５と内部配線２１Ａの導体層２１Ａ１は電気的に接続されている。
接続用端子４１は、貫通電極２８Ｂ４の一部を露出するレジスト層３２Ｂの開口上、及びに、貫通電極２８Ｂ５の一部を露出するレジスト層３２Ｂの開口に、貫通電極２８Ｂ４及び貫通電極２８Ｂ５と電気的に接続するように形成されている。なお、貫通電極２８Ｂ４の上面、貫通電極２８Ｂ５の上面及び接続用端子４１の下面との間は、図示しない他の導体層を介して接触されていてもよい。また、接続用端子４１は、レジスト層３２Ｂの開口及び貫通電極２８Ｂ４、並びに、レジスト層３２Ｂの開口及び貫通電極２８Ｂ５の表面にわたって連続的に繋がったパターン形状を有している。接続用端子４１は、例えば、その断面形状を凹状としている。接続用端子４１は、例えば、貫通電極２８Ｂ４、貫通電極２８Ｂ５、及びレジスト層３２Ｂの開口上に、例えば銅、ニッケル又はアルミニウムからなる導体層上にパターニングされたレジスト層を形成し、レジスト層をマスクとして導体層をエッチングすることによって形成される。
絶縁層３４は、半導体基板１０の下面に形成されている。絶縁層３４は、例えばポリイミドを用いることができる。絶縁層３４は、半導体基板１０の下面、及び後述する導体層３５の間を電気的に絶縁するために形成される。
導体層３５は、半導体基板１０の下面に、貫通電極２８Ｂ４、又は貫通電極２８Ｂ５と電気的に接続するように形成されている。導体層３５は、例えば、例えば銅、ニッケル又はアルミニウムからなる導体層上にパターニングされたレジスト層を形成し、レジスト層をマスクとして導体層をエッチングすることによって形成される。
絶縁層３６は、絶縁層３４及び導体層３５上に形成されている。絶縁層３６は、例えばポリイミドを用いることができる。絶縁層３６は、導体層３５を電気的に絶縁するために形成される。なお、絶縁層３６は、導体層３５の一部を露出する開口が形成されている。
バンプ電極３７は、絶縁層３６における導体層３５の一部を露出する開口上に、導体層３５と電気的に接続するように形成されている。バンプ電極３７は、例えば外部接続用端子として用いることできる。バンプ電極３７は、例えば、錫（Ｓｎ）−鉛（Ｐｂ）共晶系ハンダ、錫（Ｓｎ）−鉛（Ｐｂ）共晶系ハンダ、鉛（Ｐｂ）フリーである２元系の錫（Ｓｎ）−銀（Ａｇ）ハンダ、鉛（Ｐｂ）フリーである２元系の錫（Ｓｎ）−銀（Ａｇ）ハンダ、鉛（Ｐｂ）フリーである３元系の錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）、又は、鉛（Ｐｂ）フリーである３元系の錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）ハンダを用いることができる。
半導体素子４５は、半導体素子４５に形成されたバンプ電極４３を用いて、接続用端子４１と電気的に接続されている。半導体素子４５は、例えば、配線基板４００上に、バンプ電極４３を介してフリップ実装されている。バンプ電極３７は、例えば、錫（Ｓｎ）−鉛（Ｐｂ）共晶系ハンダ、錫（Ｓｎ）−鉛（Ｐｂ）共晶系ハンダ、鉛（Ｐｂ）フリーである２元系の錫（Ｓｎ）−銀（Ａｇ）ハンダ、鉛（Ｐｂ）フリーである２元系の錫（Ｓｎ）−銀（Ａｇ）ハンダ、鉛（Ｐｂ）フリーである３元系の錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）、又は、鉛（Ｐｂ）フリーである３元系の錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）ハンダを用いることができる。

実施例４に係る半導体装置１０００は、配線基板４００を半導体素子４５の実装密度を向上させることを目的としたインターポーザとして用いている。このような配線基板４００によれば、実施例１に係る配線基板１００と同様に、配線層２０Ｃにおける導体層２１Ａ１の下面及び貫通電極２８Ｂ４との接触面積、並びに配線層２０Ｃにおける導体層２１Ａ１の下面及び貫通電極２８Ｂ５との接触面積を大きく確保することによって、貫通電極２８Ｂ４及び導体層２１Ａ１間、並びに貫通電極２８Ｂ５及び導体層２１Ａ１間の導電面積を大きく確保することができる。そのため、配線基板４００に半導体素子４５を接続することによって、配線基板４００内の電気抵抗が抑制されるため、半導体素子４５の高速動作が可能な半導体装置１０００を提供することができる。

実施例５において、図７は、貫通電極２８Ｂ６を備える配線基板５００の構造を説明するものである。図７Ａは、実施例１に係る配線基板５００の上面図を示す。図７Ｂは、図１ＡのＡ−Ｂ線に沿った断面図である。なお、図７Ｂは、図１ＡのＣ−Ｄ線に沿った断面図である。なお、実施例５において、実施例１、実施例２、実施例３及び実施例４で説明した構造と同様の構成には同一の符号を付し、説明を省略する。

配線層２０Ｄは、内部配線２１Ｃ及び絶縁層２２を備える。
内部配線２１Ｃは、半導体基板１０上に形成されている。内部配線２１Ｃは、導体層２１Ｃ１、層間接続ビア２１Ｃ２及び導体層２１Ｃ３を備える。導体層２１Ｃ１、層間接続ビア２１Ｃ２及び導体層２１Ｃ３は、例えば銅、アルミニウムを用いることができる。導体層２１Ｃ１及び導体層２１Ｃ３は、層間接続ビア２１Ｃ２によって電気的に接続されている。なお、導体層２１Ｃ１は、例えば外径が例えば１００μｍから３００μｍであり、中央部が例えば１０μｍから３０μｍの直径を有する円形状に除去されたリング形状の導体層に形成することができる。導体層２１Ｃ１にかかるリング形状の内径は、貫通電極２８Ｂ６の外径よりも小さく形成されることが望ましい。さらに、導体層２１Ｃ１に係るリング形状の外径は、貫通電極２８Ｂ６の外径以上に形成されることが望ましい。また、リング形状を有する導体層２１Ｃ１の中心は、貫通電極２８Ｂ６の中心と同一に形成されることが望ましい。導体層２１Ｃ１がこのようなリング形状を有すれば、貫通電極２８Ｂ６は、第２導電部２９Ｂの段差面２９Ｂ１と導体層２１Ｃ１の下面とによって、導体層２１Ａ１と電気的に接続される。そのため、貫通電極２８Ｂ６に係る第２導電部２９Ｂと導体層２１Ｃ１との接触面積を大きく確保することができる。
絶縁層２２は、半導体基板１０及び内部配線２１Ｃ上に形成されている。
貫通電極２８Ｂ６は、半導体基板１０、及び配線層２０Ｄの絶縁層２２を貫通して形成されているビア孔２８Ａに導電体を埋め込んで形成されている。貫通電極２８Ｂ６を形成する導電体は、例えば銅を用いることができる。

実施例５のように配線基板５００を形成すれば、配線層２０Ｄにおける導体層２１Ｃ１の下面及び貫通電極２８Ｂ６の段差面２９Ｂ１は電気的に接続される。実施例５に係る配線基板５００によれば、実施例１に係る図１Ｂと比較して、配線層２０Ｄにおける導体層２１Ｃ１の下面及び貫通電極２８Ｂ６との接触面積を大きく確保することができる。そのため、内部配線２１Ｃ及び貫通電極２８Ｂ６との間における電気抵抗の増加を抑制することができる。そのため、内部配線２１Ｃ及び貫通電極２８Ｂ６との間における電気抵抗の増加を抑制することができる。

１０ 半導体基板
２０ 配線層
２０Ａ 配線層
２０Ｂ 配線層
２０Ｃ 配線層
２０Ｄ 配線層
２１ 内部配線
２１Ａ 内部配線
２１Ａ１ 導体層
２１Ａ２ 層間接続ビア
２１Ａ３ 導体層
２１Ｂ 内部配線
２１Ｂ１ 導体層
２１Ｂ２ 層間接続ビア
２１Ｂ３ 導体層
２１Ｂ４ 層間接続ビア
２１Ｂ５ 導体層
２１Ｃ 内部配線
２１Ｃ１ 導体層
２２ 絶縁層
２３ レジスト層
２４ 開口
２５ レジスト層
２６ 開口
２７ 絶縁層
２７Ａ 絶縁層
２７Ｂ 絶縁層
２８Ａ ビア孔
２８Ｂ 貫通電極
２８Ｂ１ 貫通電極
２８Ｂ２ 貫通電極
２８Ｂ３ 貫通電極
２８Ｂ４ 貫通電極
２８Ｂ５ 貫通電極
２８Ｂ６ 貫通電極
２９Ａ 第１導電部
２９Ｂ 第２導電部
２９Ｂ１ 段差面
３０ 配線層
３１ 導体層
３２ 絶縁層
３２Ａ 絶縁層
３２Ｂ レジスト層
３４ 絶縁層
３５ 導体層
３６ 絶縁層
３７ バンプ電極
４１ 接続用端子
４３ バンプ電極
４５ 半導体素子
１００ 配線基板
２００ 配線基板
３００ 配線基板
４００ 配線基板
５００ 配線基板
１０００ 半導体装置

Claims (4)

1. 半導体基板の上面に導体層及び第１絶縁層を有する配線層を形成する工程と、
   前記半導体基板の下面に第１開口を有する第１レジスト層を形成する工程と、
   前記第１レジスト層をマスクとして、前記導体層の下面を露出するまで前記半導体基板をエッチングする工程と、
   前記配線層上の前記第１開口と重なる位置に、前記第１開口より小さく前記第１絶縁層の一部を露出する第２開口を有する第２レジスト層を形成する工程と、
   前記第２レジスト層をマスクとして、前記第１絶縁層を貫通する貫通孔を形成する工程と、
   前記貫通孔の側壁に第２絶縁層を形成する工程と、
   前記導体層の前記下面に形成された前記第２絶縁層を除去する工程と、
   前記貫通孔に導電体層を埋め込む工程と、
   を含むことを特徴とする配線基板の製造方法。
2. 前記配線層上に形成され、前記導体層及び前記貫通電極との間を電気的に接続する配線を形成する工程を更に含むことを特徴とする請求項１記載の配線基板の製造方法。
3. 前記配線層上に形成された第３絶縁層に、前記貫通電極の一部を開口する領域と、前記配線層の一部を開口する領域と、を形成する工程を含むことを特徴とする請求項１又は請求項２記載の配線基板の製造方法。
4. 前記半導体基板の下面に形成され、前記貫通電極と電気的に接続する配線を形成する工程と、前記配線上に第４絶縁層を形成する工程を含み、前記第4絶縁層は、前記貫通電極の上面を開口する領域と、前記配線の上面を開口する領域と、を有することを特徴とする請求項１乃至請求項３の何れか１項に記載の配線基板の製造方法。