JP2007088478A - 相互接続層置換用のアンダー・ボンディング・パッド経路 - Google Patents

相互接続層置換用のアンダー・ボンディング・パッド経路 Download PDF

Info

Publication number
JP2007088478A
JP2007088478A JP2006255123A JP2006255123A JP2007088478A JP 2007088478 A JP2007088478 A JP 2007088478A JP 2006255123 A JP2006255123 A JP 2006255123A JP 2006255123 A JP2006255123 A JP 2006255123A JP 2007088478 A JP2007088478 A JP 2007088478A
Authority
JP
Japan
Prior art keywords
layer
interconnect
bonding pad
runner
outermost
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006255123A
Other languages
English (en)
Other versions
JP5409993B2 (ja
Inventor
Vance D Archer Iii
デー．アーチャー サード ヴァンス
Michael C Ayukawa
シー．アユカワ マイケル
Mark A Bachman
エー．バッチマン マーク
Daniel P Chesire
ピー．チェサイアー ダニエル
Seung H Kang
エッチ．カン セウン
Taeho Kook
クック タエホー
Sailesh M Merchant
エム．マーチャント サイレッシュ
Kurt G Steiner
ジー．スティナー カート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Agere Systems LLC
Original Assignee
Agere Systems LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=37959332&utm_source=***_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP2007088478(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Agere Systems LLC filed Critical Agere Systems LLC
Publication of JP2007088478A publication Critical patent/JP2007088478A/ja
Application granted granted Critical
Publication of JP5409993B2 publication Critical patent/JP5409993B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05181—Tantalum [Ta] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13007—Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01076—Osmium [Os]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】はんだバンプ構造を提供すること。
【解決手段】一態様では、はんだバンプ構造は、集積回路などの半導体デバイスに利用される。半導体デバイスは、半導体基板の上に配置される活性デバイスと、活性デバイスの上に形成された銅を含む相互接続層と、相互接続層を覆って位置する最外側メタライゼーション層とを備える。最外側メタライゼーション層は、アルミニウムを含み、それぞれが相互接続層に電気的に接続されている少なくとも１つのボンディング・パッドと、少なくとも１つの相互接続ランナを含む。アンダー・バンプ・メタライゼーション（ＵＢＭ）層は、ボンディング・パッドを覆って配置され、はんだバンプは、ＵＢＭを覆って配置されている。
【選択図】図２Ａ

Description

本発明は、一般に半導体デバイスを対象とし、より具体的には、相互接続層を置き換える新規な経路（ｎｏｖｅｌ ｒｏｕｔｉｎｇ）のアンダー・ボンディング・パッド構造を使用する半導体デバイスを対象とする。
最小寸法の減少と共に、半導体集積回路業界には、アルミニウム（Ａｌ）またはＡｌ合金相互接続から銅（Ｃｕ）ベースのメタライゼーション層に移行する必要性が生じてきた。１０レベルまでのＣｕ相互接続を含む、マルチ・レベル構造が、今日のデバイスでは普通である。銅は、Ａｌベース合金より低い抵抗率を有しており、ｌｏｗ−ｋ誘電体と共に使用されると、Ｃｕは配線ＲＣ遅延を減少させる。更に、Ｃｕベース相互接続はＡｌベース合金に勝る良好な信頼性を示す。
一般に、ｌｏｗ−ｋ材料の乏しい機械的安定性および化学的安定性から相互接続の最上位レベルは、ｌｏｗ−ｋ材料を含まない。これらの材料は、押し込み、およびせん断に対する強度が不十分で、抵抗力が低く、またもともと壊れやすい。したがってこれらは、ワイア・ボンディングまたはフリップ・チップ組立て技術には不適切である。したがって、業界では、従来のＳｉＯ２ベースの誘電体の範囲内で形成された最上位（または上２つ）のＣｕメタライゼーション層を用いてマイクロエレクトロニクス・デバイスを製造する。更に、最上位のＣｕ金属層は、窒化ケイ素、二酸化ケイ素、酸窒化ケイ素（ＳｉＮ／ＳｉＯ２／ＳｉＯＮ）、またはそれらの組合せなどのバリア誘電体で保護されなければならない。従来の半導体デバイス１００が、図１に示されており、そこでは大きなＣｕのボンディング・バッド１１０が、最外側の誘電体層１１５内に形成されている最終のまたは最外側のＣｕ相互接続層の一部として示されている。ゲートおよび相互接続層など、このデバイスの他の半導体の特徴は分かり易くするために省かれている。
多数の入出力（Ｉ／Ｏ）を有するデバイスは、一般にフリップ・チップ組立て技術を用いて作製される。一般に、直接Ｃｕへのバンプ形成は、ほとんどの工業用組立て工程からみて利用できないので、Ｃｕ相互接続を含むフリップ・チップ・デバイスの常套的な作製方法は、フリップ・チップ・バンプ作製前に、Ａｌ合金ボンディング・バッド１２０が、最上位の銅メタライゼーション内にＣｕボンディング・バッド１１０を覆って配置されて作製される。図１に示されるように、Ａｌ合金ボンディング・パッド１２０は、部分的にＣｕボンディング・パッド１１０を覆うウェーハ保護層１２５の形成に続いて作製される。一般に、バリア層（示されていない）が、銅ボンディング・パッド１１０からＡｌボンディング・パッド１２０を分離する。最終保護層１３０が、その上に堆積される。保護層１３０が、パタ―ン化されて、Ａｌ合金ボンディング・パッド１２０に電気的に接続可能にする。アンダー・バンプ・メタライゼーション（ＵＢＭ）層１３５が、Ａｌ合金ボンディング・パッド１２０を覆って配置される。当業者には周知であるように、ＵＢＭ層１３５が、はんだバンプ１４０からＡｌ合金ボンディング・パッド１２０を分離する。Ａｌ合金ボンディング・パッド１２０は、Ｃｕボンディング・パッド１１０を通して下にある半導体デバイスの活性な構成要素に電気的に接続され、順に、Ｃｕボンディング・パッド１１０が、下にある相互接続メタライゼーション層（示されていない）に電気的に接続される。したがって、図１に示されている構造から分かる様に追加された相互接続メタライゼーション層（つまり、Ｃｕボンディング・パッド１１０）が、Ａｌ合金ボンディング・パッド１２０を下にある活性デバイスに電気的に接続するのに必要となる。Ｃｕボンディング・パッド１１０の作製は、製造コストを増加させる追加の加工とマスク工程を必要とする。
当技術分野で必要とされるのは、前述の従来構造の欠点に対処する改善されたボンディング・パッド構造を有する半導体デバイスである。
前述の従来技術の欠点に対処するために、本発明は、一実施形態で、少なくとも１つのボンディング・パッドと、少なくとも１つの相互接続ランナを含むアルミニウム層を備える半導体デバイスを提供し、相互接続ランナが、下にある銅相互接続層に電気的に結合されている。
もう１つの実施形態で、本発明は、半導体基板の上に配置されている活性デバイスと、少なくとも第１および第２ランナ部分にセグメント化され、活性デバイスの上に形成されている最外側相互接続層と、相互接続層の上に位置するセグメント化されたボンディング・パッド層とを備える半導体デバイスを提供する。ボンディング・パッド層は、ボンディング・パッド部分と相互接続ランナ部分とを含む。更に、デバイスは、最外側相互接続層とボンディング・パッド層の間に配置されている保護層を備える。保護層は、それを貫通して延在し、相互接続層に接触するビアを有する。ボンディング・パッドおよび相互接続ランナ部分が、ビアの中に延在する。ボンディング・パッド部分は、少なくとも１つのビアによって第１部分に電気的に接属され、相互接続ランナ部分は、別の少なくとも１つのビアによって第２部分に電気的に接続される。アンダー・バンプ・メタライゼーション（ＵＢＭ）層は、ボンディング・パッド部分を覆って配置される。
他の実施形態で、本発明は、半導体基板の上に配置されているトランジスタと、トランジスタの上に配置されている誘電体層と、トランジスタの上で、且つ誘電体層内に形成されている銅を含む相互接続層と、相互接続層の上に位置する最外側メタライゼーション層とを備える集積回路（ＩＣ）を提供する。最外側メタライゼーション層は、Ａｌを含み、複数のボンディング・パッドおよび複数の相互接続ランナに分割されて、それぞれが最外側相互接続層に電気的に接続される。
他の実施形態で、基板の上に銅相互接続層の形成と、銅相互接続層の上に少なくとも１つのボンディング・パッドおよび少なくとも１つの相互接続ランナを含むアルミニウム層の形成とを備える半導体デバイスの製造方法であって、相互接続ランナが、電気的に銅相互接続層に結合される製造方法が提供されている。
他の実施形態で、本発明は、半導体基板の上に配置されている活性デバイスと、活性デバイスの上に形成されている銅を含む相互接続層と、相互接続層の上に位置する最外側メタライゼーション層とを備える半導体デバイスを提供する。最外側メタライゼーション層は、アルミニウムを含み、それぞれが相互接続層に電気的に接続されている少なくとも１つのボンディング・パッドおよび少なくとも１つの相互接続ランナを含む。
前記では、当業者が以下の本発明の詳細な説明をより良く理解できるように、本発明の好ましい特徴および代替的特徴を概説してきた。本発明の特許請求の範囲の主題を構成する、本発明の更なる特徴が以下に説明されるであろう。当業者には、本発明と同じ目的を実施するために設計し、または他の構成に変更する基礎として、当業者が開示された概念と特定の実施形態を容易に使用することができることを理解されたい。当業者には、そのような等価物の構成が、本発明の趣旨および範囲を逸脱することがないことも認識すべきである。
本発明のいっそうの完全な理解のために、添付の図面と共になされる以下の説明を今から参照する。
本発明によれば、半導体デバイスの最外側相互接続メタライゼーション層の１つまたは複数のレベルをボンディング・パッド相互接続層に置き換えることは有利である。ボンディング・パッド相互接続層は、ボンディング・パッド目的のために電気的な接続を提供するだけでなく、半導体デバイスの他の電気的機能のために、全般的な電気的接続をも提供する。これは、かなりウェーハ加工コストとそれに付随する歩留まりロスを節減する。次に、ボンディング・パッド層を相互接続層として使用することによってこの置き換えを果たし、一方、最外側の相互接続メタライゼーション層を省けることも提示される。最終の相互接続金属層を省ける新規の経路配置が与えられる。
図２Ａでは、半導体デバイスに使用されてよい本発明によるボンディング・パッド構造２００の有利な一実施形態が示されている。この実施形態は、誘電体層２１０内に配置されている、最外側相互接続層２０５またはレベルを含む。相互接続層２０５は、複数の相互接続つまりランナ２０５ａ（金属配線としても既知である）にパターン化され、分割されている。本明細書で使用されている、相互接続層は、単一層または積重ねた層であってよいことを理解されたい。これらのランナ２０５ａは、誘電体層２１０に沿って延在し、ビアを通して下にある金属レベル（示されていない）に接続する。相互接続層２０５を覆って配置されているのは、保護層２１５である。パシベーション層２１５は、パターン化されて、それを貫通するビアを形成する。ビアは、様々な下にあるランナ２０５ａと接触する。ボンディング・パッド層２２０は、パシベーション層２１５を覆って配置され、セグメント化、つまり分割されて、ボンディング・パッド部分２２０ａおよび少なくとも１つの相互接続層つまりランナ部分２２０ｂを形成している。最終パシベーション層２２２は、部分的にボンディング・パッド層２２０ａの上に配置され、且つランナ部分２２０ｂを覆って配置されている。ＵＢＭ層２２４は、ボンディング・パッド部分２２０ａを覆って配置され、はんだバンプ２２６は、ＵＢＭ２２４を覆って配置されている。図２Ａに示された実施形態では、２つのランナ部分２２０ｂおよび１つのボンディング・パッド部分２２０ａが示されているが、しかし他の実施形態では、複数のボンディング・パッド部分２２０ａが存在してよいし、１つまたは３つ以上のランナ部分２２０ｂが存在してよい。領域２０５ａならびに２２０ａおよび２２０ｂを含む材料の相互拡散を防ぐバリア層／複数バリア層は、分かり易くするために示されていない。
前述の実施形態に見られたように、本発明のボンディング・パッド構造２００は、全体のメタライゼーション・レベルを省き、なおかつ必要とされる程度の電気的接続性を達成する構造を提供する。更に、ボンディング・パッド構造２００は、セグメント化されたボンディング・パッド層２２０を利用して、ボンディング・パッドのために電気的接続を提供するだけでなく半導体デバイス内の他の電気的機能のために全般的相互接続をも提供する。これは、下にある相互接続層２０５に直接接続するボンディング・パッド部分２２０ａおよびランナ部分２２０ｂを通して達成される。大まかに説明されてきたボンディング・パッド構造２００の一実施形態の全体構造を有して、一デバイスの一製造方法が、次に説明されるであろう。
図２Ｂは、一製造段階にある図２Ａの構造２００を示している。この実施形態では、下部の相互接続層および活性デバイス（示されていない）が、形成されている。したがって、図２Ｂは、誘電体層２１０内に形成されたボンディング・パッド構造２００の最外側相互接続層２０５を示している。示されている相互接続層２０５は、従来の工程および材料を用いて形成されてよい。例えば、ダマシンまたはデュアル・ダマシン作製工程を用いて形成可能であり、相互接続層２０５のランナ部分２０５ａをもたらす。そのような実施形態では、使い慣れた従来のフォトリソグラフィおよびエッチング工程を使用して、誘電体層２１０がパターン化され、誘電体層２１０中に開口またはトレンチを形成する。
次いで、導電性金属が、開口またはトレンチの中に堆積され、余分な金属が、従来の化学／機械研磨（ＣＭＰ）工程を用いて除去される。一般に、トレンチまたは開口は、タンタル／窒化タンタル（Ｔａ／ＴａＮ）またはチタン／窒化チタン（Ｔｉ／ＴｉＮ）などの通常のバリア層または複数のバリア層（示されていない）に沿って引かれる。有利な実施形態では、導電性金属は銅または銅の合金を含む。本発明では他の従来の相互接続構造が利用されてもよいことに留意すべきである。例えば、ある場合に相互接続構造は、ビアによってその下の構造に接続される、誘電体の上面に配置されている金属ランナを備えることができる。
図２Ｃに示されているように、相互接続層２０５の平坦化の後に、保護層２１５が、相互接続層２０５を覆って堆積される。従来の堆積工程および方法が、保護層２１５を形成するのに使用可能であり、単一の層または積重ねた層を備えることが可能で、それが示されている実施形態である。
例えば、保護層２１５は、従来の工程を使用して堆積される窒化ケイ素、二酸化ケイ素、炭窒化ケイ素、酸炭化ケイ素、酸窒化ケイ素、またはそれらの組合せの積層から成り得る。図示された実施形態は、誘電体層２１０および相互接続層２０５の上に直接配置されている保護層２１５を示しているが、他の実施形態では、２つの層の間に配置される間の層があってよい。
本発明では、保護層２１５は、独特の方法でパターン化、すなわち、図２Ｄに示されているようにパターン化されて下にあるランナ２０５ａの上にビア２１７（分かり易くするために２つだけ明示されている）を開ける。接続のために、一般にビアの直径寸法は０．５から１０μｍの間の範囲で、好ましくは直径で約３μｍであることになる。他の実施形態では、開口は、一連のトレンチ（例えば、３μｍのトレンチ幅を有する）である。概念がこの開示で伝えられるべきことであって、開口の実際の大きさではないことを当事者は理解するであろう。これらの大きさは、デバイス導体の幾何学的配置、形状、寸法によって変わることになる。
保護層２１５のパターン化は、従来の工程および構成とは異なる。従来の工程では、保護層２１５は、一般に銅パッドの上で、且つ、通常、そこにＡｌを堆積するためにパターン化され、銅パッドとはんだバンプの間の電気的接続を形成する。しかし、ここでは、保護層２１５は、分割、つまりセグメント化されて、最終的に役立つことになる別個のランナ２０５ａ上へのビア開口が、全体の相互接続構造の部分を備える。ビアの形成後に、Ｔｉ／ＴＩＮまたはＴａ／ＴａＮあるいはそれらの組合せなどの従来のバリア層が、そこに堆積されてよい。本発明のこの態様は、示されていないが、そのようなバリア層が存在し得ると理解されたい。
次いで、図２Ｅでは、ボンディング・パッド層２２０が、保護層２１５の上、またビア内に、更に、もし存在する場合にはバリア層の上に堆積される。バリア層も含めてビア内に配置されるボンディング・パッド層２２０の部分は、種々の相互接続ランナ２０５ａとボンディング・パッド層２２０の間の電気的接続を提供する。従来の工程および材料が、ボンディング・パッド層２２０を形成するのに使用されてよい。例えば、有利な実施形態では、ボンディング・パッド層２２０は、Ａｌまたはそれらの合金を含み、物理蒸着（ＰＶＤ）または化学気相堆積（ＣＶＤ）あるいは原子層堆積（ＡＬＤ）工程などの堆積工程が、適切な厚さにボンディング・パッド層２２０を形成するのに使用されてよい。
次いで、図２Ｆに示されているように、従来のリソグラフィ工程とエッチング工程が使用されて、ボンディング・パッド層２２０をボンディング・パッド部分２２０ａとランナ部分２２０ｂとに独特にパターン化することができる。選択的エッチング反応が、ボンディング・パッド層２２０のために選択される金属の種類によって決まることになる。当業者は、どんなエッチング反応を用いるべきかを理解するであろう。図示されている実施形態では、ボンディング・パッド部分２２０ａは、ボンディング目的のために下にある相互接続ランナ２０５ａに対し電気的接続を提供し、ランナ部分２２０ｂは、全般的な相互接続目的のために下にある相互接続ランナ２０５ａに対し電気的接続を提供する。
次いで、図２Ｇに見られるように最終のウェーハ保護層である得る第２保護層２２２が、パターン化されたボンディング・パッド層２２０を覆って堆積されているこのブランケットである。
従来の工程と材料が、第２保護層２２２を堆積するのに使用されてよい。例えば、第２保護層２２２は、従来のＰＶＤまたはＣＶＤ工程で堆積される酸化物／窒化物の二層から成ることができる。
次いで、第２保護層２２２は、パターン化されて続いて堆積されるＵＢＭと、はんだバンプを受け取ることになる下にあるボンディング・パッド部分２２０ａの一部を露出し、一方ランナ部分２２０ｂを覆う。従来のエッチング工程が、第２保護層２２２をパターン化するのに使用されてよい。
図２Ｉでは、ＵＢＭ層２２４が堆積され、パターン化されて図示されている実施形態に達する。ＣＶＤ、ＰＶＤまたはＡＬＤなどの従来工程と材料が、ＵＢＭ層２２４を形成するのに実施されてよい。例えば、ＵＢＭ層２２４は、チタン、ニッケル／バナジュウム−銅、または銅／クロムなどの金属を含むことができ、また湿式エッチングが、ＵＢＭ構造２２４を形成するのに実施されてよい。次いで、ＵＢＭ層２２４の堆積とパターン化の後に、はんだバンプ２２６が従来どおり作製されて図２Ａに示されている構造２００に達する。
しばらく図３に目を転ずると、集積回路（ＩＣ）３００、例えば、図２Ａに示されている、はんだバンプ構造２００を備えるフリップ・チップＩＣなどの半導体デバイスの部分的な図が示されている。はんだバンプ構造２００は、下にあるトランジスタ構造３１０に電気的に接続されている。ＩＣ３００は、従来どおりの設計でよく、したがってその作製についての詳細な論議は、必要ない。更に、ＩＣ３００は、どれか特定のデバイスまたは設計に限定されない。例えば、ＩＣは、オプトエレクトロニクス・デバイスまたはエレクトロメカニカル・デバイスであってよい。トランジスタ３１０は、ボンディング・パッド２２０ａおよびランナ２２０ｂを含めて、はんだバンプ構造２００に電気的に接続されている。トランジスタ３１０と、はんだバンプ構造２００の間の電気的接続は示されていないが、当業者は、デバイスが、どのように電気的に接続されることになるかを理解するであろう。はんだバンプ構造２００は、相互接続３２０が形成されている誘電体層３１５の上に配置されている。相互接続３２０は、ダマシンまたはデュアル・ダマシン相互接続構造などの従来どおりの設計でよい。はんだバンプ構造２００は、鉛またはその合金を含むことができることを当業者は理解するであろう。代替的に、はんだバンプ構造は、実質的に無鉛（トレース未満の量の鉛、例えば０．５％未満を含む）であり、当業者に知られている無鉛合金を含んでもよい。
本発明が、詳細に説明されてきたが、最も広い形で本発明の趣旨と範囲を逸脱せずに本明細書の様々な変更、置換、変形がなされてよいことを当業者は理解するであろう。
従来技術のはんだバンプ構造の部分的な図である。 本発明によって提供された、はんだバンプ構造および、様々な製造段階のはんだバンプ構造の部分的な図である。 本発明によって提供された、はんだバンプ構造および、様々な製造段階のはんだバンプ構造の部分的な図である。 本発明によって提供された、はんだバンプ構造および、様々な製造段階のはんだバンプ構造の部分的な図である。 本発明によって提供された、はんだバンプ構造および、様々な製造段階のはんだバンプ構造の部分的な図である。 本発明によって提供された、はんだバンプ構造および、様々な製造段階のはんだバンプ構造の部分的な図である。 本発明によって提供された、はんだバンプ構造および、様々な製造段階のはんだバンプ構造の部分的な図である。 本発明によって提供された、はんだバンプ構造および、様々な製造段階のはんだバンプ構造の部分的な図である。 本発明によって提供された、はんだバンプ構造および、様々な製造段階のはんだバンプ構造の部分的な図である。 本発明によって提供された、はんだバンプ構造および、様々な製造段階のはんだバンプ構造の部分的な図である。 本発明のはんだバンプ構造が利用され得るＩＣの部分的な図である。

Claims (10)

  1. 少なくとも１つのボンディング・パッドと、少なくとも１つの相互接続ランナを含むアルミニウム層を備える半導体デバイスであって、前記相互接続ランナが、下にある銅相互接続層に電気的に結合されている半導体デバイス。
  2. 前記銅相互接続層がセグメント化されている、請求項１に記載のデバイス。
  3. 前記相互接続層が、少なくとも第１および第２ランナ部分にセグメント化され、少なくとも１つの前記ボンディング・パッドが、少なくとも１つのビアによって前記第１部分に電気的に接続され、少なくとも１つの前記相互接続ランナが、少なくとも１つのビアによって前記第２部分に電気的に接続されている、請求項２に記載のデバイス。
  4. 更に、前記アルミニウム層と前記相互接続層の間に配置され、貫通して延在するビアを有する保護層を備え、前記アルミニウム層が前記ビアの中に延在する、請求項１に記載のデバイス。
  5. 前記アルミニウム層がアルミニウム合金を含み、前記銅相互接続層が銅合金を含む、請求項１に記載のデバイス。
  6. 半導体基板の上に配置されている活性デバイスと、
    前記活性デバイスの上に形成され、少なくとも第１および第２ランナ部分にセグメント化されている最外側相互接続層と、
    ボンディング・パッド部分と相互接続ランナ部分とを含む、前記最外側相互接続層の上に位置するセグメント化されたボンディング・パッド層と、
    前記最外側相互接続層と前記ボンディング・パッド層の間に配置され、貫通して延在し前記最外側相互接続層に接触するビアを有する保護層とを備え、前記ボンディング・パッド層および前記相互接続ランナ部分が前記ビアの中に延在し、前記ボンディング・パッド部分が少なくとも１つの前記ビアによって前記第１部分に電気的に接続され、前記相互接続ランナ部分が別の少なくとも１つの前記ビアによって前記第２部分に電気的に接続され、更に
    前記ボンディング・パッド部分を覆って配置されているアンダー・バンプ・メタライゼーション（ＵＢＭ）層とを備える半導体デバイス。
  7. 前記ボンディング・パッド層がアルミニウムまたはアルミニウムの合金を含み、前記最外側相互接続層が銅または銅の合金を含む、請求項６に記載のデバイス。
  8. 前記第１部分が複数の第１ランナに分割され、前記第２部分が複数の第２ランナに分割され、前記ボンディング・パッド部分が、少なくとも１つのビアによって複数の前記第１ランナそれぞれに電気的に接続され、少なくとも１つの前記相互接続ランナ部分が、少なくとも１つのビアによって複数の前記第２ランナそれぞれに電気的に接続されている、請求項６に記載のデバイス。
  9. 半導体基板の上に配置されているトランジスタと、
    前記トランジスタの上に配置されている誘電体層と、
    前記トランジスタの上で、且つ前記誘電体層内に形成されている銅を含む相互接続層と、
    前記相互接続層の上に位置する最外側メタライゼーション層であって、アルミニウムを含み、複数のボンディング・パッドおよび複数の相互接続ランナに分割されて、それぞれが最外側相互接続層に電気的に接続されている最外側メタライゼーション層とを備える集積回路。
  10. 半導体基板の上に配置されている活性デバイスと、
    前記活性デバイスの上に形成されている銅を含む相互接続層と、
    前記相互接続層の上に位置する最外側メタライゼーション層とを備え、前記最外側メタライゼーション層が、アルミニウムを含み、それぞれが、前記相互接続層に電気的に接続されている少なくとも１つのボンディング・パッドおよび少なくとも１つの相互接続層ランナを含む半導体デバイス。
JP2006255123A 2005-09-21 2006-09-21 相互接続層置換用のアンダー・ボンディング・パッド経路 Expired - Fee Related JP5409993B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US71923405P 2005-09-21 2005-09-21
US60/719234 2005-09-21
US11/469960 2006-09-05
US11/469,960 US8319343B2 (en) 2005-09-21 2006-09-05 Routing under bond pad for the replacement of an interconnect layer

Publications (2)

Publication Number Publication Date
JP2007088478A true JP2007088478A (ja) 2007-04-05
JP5409993B2 JP5409993B2 (ja) 2014-02-05

Family

ID=37959332

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006255123A Expired - Fee Related JP5409993B2 (ja) 2005-09-21 2006-09-21 相互接続層置換用のアンダー・ボンディング・パッド経路

Country Status (4)

Country Link
US (2) US8319343B2 (ja)
JP (1) JP5409993B2 (ja)
KR (1) KR101163974B1 (ja)
CN (1) CN100557793C (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010263219A (ja) * 2009-05-08 2010-11-18 Taiwan Semiconductor Manufacturing Co Ltd バンプパッド構造及びその製造方法
WO2012134710A1 (en) * 2011-03-25 2012-10-04 Ati Techologies Ulc Semiconductor chip with supportive terminal pad

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7952206B2 (en) * 2005-09-27 2011-05-31 Agere Systems Inc. Solder bump structure for flip chip semiconductor devices and method of manufacture therefore
JP4708148B2 (ja) * 2005-10-07 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置
US7749885B2 (en) * 2006-12-15 2010-07-06 Micron Technology, Inc. Semiconductor processing methods, methods of forming contact pads, and methods of forming electrical connections between metal-containing layers
US8288872B2 (en) 2008-08-05 2012-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via layout
GB2471833B (en) * 2009-07-07 2013-05-15 Cambridge Silicon Radio Ltd Under land routing
US8368224B2 (en) * 2009-07-07 2013-02-05 Cambridge Silicon Radio Ltd. Under land routing
US8299632B2 (en) * 2009-10-23 2012-10-30 Ati Technologies Ulc Routing layer for mitigating stress in a semiconductor die
US8227926B2 (en) * 2009-10-23 2012-07-24 Ati Technologies Ulc Routing layer for mitigating stress in a semiconductor die
US8211776B2 (en) 2010-01-05 2012-07-03 International Business Machines Corporation Integrated circuit line with electromigration barriers
CN102543921B (zh) * 2010-12-23 2015-01-07 中芯国际集成电路制造(上海)有限公司 焊垫结构及其制造方法
US20130292819A1 (en) * 2012-05-07 2013-11-07 Novatek Microelectronics Corp. Chip-on-film device
KR101495713B1 (ko) * 2012-05-07 2015-02-25 노바텍 마이크로일렉트로닉스 코포레이션 칩온필름 장치
TWI467719B (zh) * 2012-05-07 2015-01-01 Novatek Microelectronics Corp 薄膜覆晶裝置
US9076847B2 (en) 2013-01-18 2015-07-07 International Business Machines Corporation Selective local metal cap layer formation for improved electromigration behavior
US9123726B2 (en) 2013-01-18 2015-09-01 International Business Machines Corporation Selective local metal cap layer formation for improved electromigration behavior
US9455226B2 (en) 2013-02-01 2016-09-27 Mediatek Inc. Semiconductor device allowing metal layer routing formed directly under metal pad
US9536833B2 (en) 2013-02-01 2017-01-03 Mediatek Inc. Semiconductor device allowing metal layer routing formed directly under metal pad
US9953954B2 (en) * 2015-12-03 2018-04-24 Mediatek Inc. Wafer-level chip-scale package with redistribution layer
TWI585925B (zh) * 2016-02-05 2017-06-01 矽品精密工業股份有限公司 基板結構
CN106129038A (zh) * 2016-07-14 2016-11-16 成都芯源***有限公司 集成电路芯片及其制作方法
US10566300B2 (en) * 2018-01-22 2020-02-18 Globalfoundries Inc. Bond pads with surrounding fill lines
US11908790B2 (en) * 2021-01-06 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Chip structure with conductive via structure and method for forming the same
US11889617B1 (en) * 2022-09-01 2024-01-30 Baidu Usa Llc Techniques for high-speed signal layer transition

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274162A (ja) * 2000-03-27 2001-10-05 Toshiba Corp 半導体装置
JP2002110799A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 半導体装置及びその製造方法
JP2003068740A (ja) * 2001-08-30 2003-03-07 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2004022869A (ja) * 2002-06-18 2004-01-22 Toshiba Corp 半導体装置

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5106461A (en) * 1989-04-04 1992-04-21 Massachusetts Institute Of Technology High-density, multi-level interconnects, flex circuits, and tape for tab
JPH0379434A (ja) 1989-08-21 1991-04-04 Toshiba Corp シーケンス表示装置
US5128737A (en) * 1990-03-02 1992-07-07 Silicon Dynamics, Inc. Semiconductor integrated circuit fabrication yield improvements
US5311404A (en) * 1992-06-30 1994-05-10 Hughes Aircraft Company Electrical interconnection substrate with both wire bond and solder contacts
US5248903A (en) * 1992-09-18 1993-09-28 Lsi Logic Corporation Composite bond pads for semiconductor devices
EP0637840A1 (en) * 1993-08-05 1995-02-08 AT&T Corp. Integrated circuit with active devices under bond pads
US5656858A (en) * 1994-10-19 1997-08-12 Nippondenso Co., Ltd. Semiconductor device with bump structure
US5659201A (en) * 1995-06-05 1997-08-19 Advanced Micro Devices, Inc. High conductivity interconnection line
US5854514A (en) * 1996-08-05 1998-12-29 International Buisness Machines Corporation Lead-free interconnection for electronic devices
US6100184A (en) * 1997-08-20 2000-08-08 Sematech, Inc. Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer
US6103552A (en) * 1998-08-10 2000-08-15 Lin; Mou-Shiung Wafer scale packaging scheme
US6187680B1 (en) * 1998-10-07 2001-02-13 International Business Machines Corporation Method/structure for creating aluminum wirebound pad on copper BEOL
US6383916B1 (en) * 1998-12-21 2002-05-07 M. S. Lin Top layers of metal for high performance IC's
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
US6197613B1 (en) * 1999-03-23 2001-03-06 Industrial Technology Research Institute Wafer level packaging method and devices formed
JP4021104B2 (ja) * 1999-08-05 2007-12-12 セイコーインスツル株式会社 バンプ電極を有する半導体装置
US6803302B2 (en) * 1999-11-22 2004-10-12 Freescale Semiconductor, Inc. Method for forming a semiconductor device having a mechanically robust pad interface
KR100386081B1 (ko) * 2000-01-05 2003-06-09 주식회사 하이닉스반도체 반도체 패키지 및 그 제조 방법
JP2001196413A (ja) * 2000-01-12 2001-07-19 Mitsubishi Electric Corp 半導体装置、該半導体装置の製造方法、ｃｍｐ装置、及びｃｍｐ方法
US6306750B1 (en) * 2000-01-18 2001-10-23 Taiwan Semiconductor Manufacturing Company Bonding pad structure to prevent inter-metal dielectric cracking and to improve bondability
US6620720B1 (en) * 2000-04-10 2003-09-16 Agere Systems Inc Interconnections to copper IC's
US6440833B1 (en) * 2000-07-19 2002-08-27 Taiwan Semiconductor Manufacturing Company Method of protecting a copper pad structure during a fuse opening procedure
US6426556B1 (en) * 2001-01-16 2002-07-30 Megic Corporation Reliable metal bumps on top of I/O pads with test probe marks
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
US7242099B2 (en) * 2001-03-05 2007-07-10 Megica Corporation Chip package with multiple chips connected by bumps
US6732913B2 (en) * 2001-04-26 2004-05-11 Advanpack Solutions Pte Ltd. Method for forming a wafer level chip scale package, and package formed thereby
US6689680B2 (en) * 2001-07-14 2004-02-10 Motorola, Inc. Semiconductor device and method of formation
KR100423906B1 (ko) * 2001-08-08 2004-03-22 삼성전자주식회사 강유전성 메모리 장치 및 그 제조방법
US6614091B1 (en) * 2002-03-13 2003-09-02 Motorola, Inc. Semiconductor device having a wire bond pad and method therefor
US6844631B2 (en) * 2002-03-13 2005-01-18 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor
JP2003347351A (ja) * 2002-05-29 2003-12-05 Mitsubishi Electric Corp 半導体装置
US6642597B1 (en) * 2002-10-16 2003-11-04 Lsi Logic Corporation Inter-layer interconnection structure for large electrical connections
US6959856B2 (en) * 2003-01-10 2005-11-01 Samsung Electronics Co., Ltd. Solder bump structure and method for forming a solder bump
US6717270B1 (en) * 2003-04-09 2004-04-06 Motorola, Inc. Integrated circuit die I/O cells
US7566964B2 (en) * 2003-04-10 2009-07-28 Agere Systems Inc. Aluminum pad power bus and signal routing for integrated circuit devices utilizing copper technology interconnect structures
CN1291069C (zh) * 2003-05-31 2006-12-20 香港科技大学 微细间距倒装焊凸点电镀制备方法
US6798035B1 (en) * 2003-06-20 2004-09-28 Lsi Logic Corporation Bonding pad for low k dielectric
US6743979B1 (en) * 2003-08-29 2004-06-01 Lsi Logic Corporation Bonding pad isolation
US6825563B1 (en) * 2003-10-09 2004-11-30 Lsi Logic Corporation Slotted bonding pad
US7049170B2 (en) * 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US7242102B2 (en) * 2004-07-08 2007-07-10 Spansion Llc Bond pad structure for copper metallization having increased reliability and method for fabricating same
US7115985B2 (en) * 2004-09-30 2006-10-03 Agere Systems, Inc. Reinforced bond pad for a semiconductor device
US7364998B2 (en) * 2005-07-21 2008-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming high reliability bump structure
US7952206B2 (en) * 2005-09-27 2011-05-31 Agere Systems Inc. Solder bump structure for flip chip semiconductor devices and method of manufacture therefore

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274162A (ja) * 2000-03-27 2001-10-05 Toshiba Corp 半導体装置
JP2002110799A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 半導体装置及びその製造方法
JP2003068740A (ja) * 2001-08-30 2003-03-07 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2004022869A (ja) * 2002-06-18 2004-01-22 Toshiba Corp 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010263219A (ja) * 2009-05-08 2010-11-18 Taiwan Semiconductor Manufacturing Co Ltd バンプパッド構造及びその製造方法
WO2012134710A1 (en) * 2011-03-25 2012-10-04 Ati Techologies Ulc Semiconductor chip with supportive terminal pad
US8647974B2 (en) 2011-03-25 2014-02-11 Ati Technologies Ulc Method of fabricating a semiconductor chip with supportive terminal pad
KR101508669B1 (ko) 2011-03-25 2015-04-07 에이티아이 테크놀로지스 유엘씨 지지 터미널 패드를 갖는 반도체 칩

Also Published As

Publication number Publication date
JP5409993B2 (ja) 2014-02-05
KR101163974B1 (ko) 2012-07-09
US20130056868A1 (en) 2013-03-07
CN1941341A (zh) 2007-04-04
CN100557793C (zh) 2009-11-04
US20070063352A1 (en) 2007-03-22
KR20070033286A (ko) 2007-03-26
US8319343B2 (en) 2012-11-27

Similar Documents

Publication Publication Date Title
JP5409993B2 (ja) 相互接続層置換用のアンダー・ボンディング・パッド経路
JP5271985B2 (ja) 集積回路構造
US7932608B2 (en) Through-silicon via formed with a post passivation interconnect structure
JP5143860B2 (ja) バンプパッド構造及びその製造方法
TWI520243B (zh) 半導體裝置及其製造方法
US7829452B2 (en) Terminal pad structures and methods of fabricating same
US7919835B2 (en) Semiconductor device and method for manufacturing the same
US7482268B2 (en) Top layers of metal for integrated circuits
US8039385B1 (en) IC devices having TSVS including protruding tips having IMC blocking tip ends
CN101719484B (zh) 具有再分布线的tsv的背连接
US7652378B2 (en) Aluminum-based interconnection in bond pad layer
US8053907B2 (en) Method and system for forming conductive bumping with copper interconnection
JP2010045371A (ja) 導電性保護膜を有する貫通電極構造体及びその形成方法
US10910345B2 (en) Semiconductor device with stacked die device
JP2009124042A (ja) 半導体装置
JP5258142B2 (ja) 銅技術相互接続構造を使用する集積回路デバイス用のアルミニウム・パッド電力バスおよび信号ルーティング技術
US6777318B2 (en) Aluminum/copper clad interconnect layer for VLSI applications
US20070080460A1 (en) Bond pads and methods for fabricating the same
US20070120264A1 (en) A semiconductor having a copper-based metallization stack with a last aluminum metal line layer
US20080157382A1 (en) Direct termination of a wiring metal in a semiconductor device
US20080048282A1 (en) Semiconductor Device and Fabricating Method Thereof
CN102013421A (zh) 集成电路结构

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090828

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110926

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111003

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20111228

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120323

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121101

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130910

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131106

LAPS Cancellation because of no payment of annual fees