JP6270202B2 - Pipeline type A / D converter - Google Patents

Description

本発明は、パイプライン型Ａ／Ｄコンバータに関する。   The present invention relates to a pipeline type A / D converter.

アナログ電圧をデジタル信号に変換するために、パイプライン型のＡ／Ｄコンバータが利用される。本発明者は、パイプライン型Ａ／Ｄコンバータに使用される増幅器に要求される利得を低下させるために、特許文献２において、補間を利用したパイプライン型Ａ／Ｄコンバータを提案した。   A pipeline type A / D converter is used to convert an analog voltage into a digital signal. In order to reduce the gain required for the amplifier used in the pipeline type A / D converter, the present inventor has proposed a pipeline type A / D converter using interpolation in Patent Document 2.

図１は、特許文献２に記載のパイプライン型Ａ／Ｄコンバータのブロック図である。このＡ／Ｄコンバータは、Ａ型変換器ＵＣＡおよびｎ個（ｎは自然数）のＢ型変換器ＵＣＢ_１〜ＵＣＢ_ｎを備える。Ａ型変換器ＵＣＡは上位ビットを生成する。Ｂ型変換器ＵＣＡは下位ビットを生成する。 FIG. 1 is a block diagram of a pipeline type A / D converter described in Patent Document 2. This A / D converter includes an A-type converter UCA and n (n is a natural number) B-type converters UCB _{1 to} UCB _n . The A type converter UCA generates upper bits. The B-type converter UCA generates lower bits.

Ａ型変換器ＵＣＡには、入力電圧ＶＩと、基準電圧Ｖｒｅｆが与えられる。Ａ型変換器ＵＣＡは、第１サブ変換器１０、第１増幅回路１１ａ、第２増幅回路１１ｂを備える。   An input voltage VI and a reference voltage Vref are applied to the A-type converter UCA. The A-type converter UCA includes a first sub-converter 10, a first amplifier circuit 11a, and a second amplifier circuit 11b.

第１サブ変換器１０は、標本化状態φ０において、入力電圧ＶＩをしきい値電圧列Ｖｔｈと比較し、入力電圧ＶＩが複数のセグメントのいずれに属するかを判定し、結果を示す変換データＤ１を生成する。   In the sampling state φ0, the first sub-converter 10 compares the input voltage VI with the threshold voltage string Vth, determines which of the plurality of segments the input voltage VI belongs to, and converted data D1 indicating the result Is generated.

第１増幅回路１１ａは、入力電圧ＶＩが属するセグメントの上限以上の電圧レベルを有する第１シフト電圧Ｖｍａを生成し、第１シフト電圧Ｖｍａと入力電圧ＶＩの差分を所定のコモン電圧Ｖｃを基準として増幅し、第１補間電圧Ｖａを生成する。   The first amplifying circuit 11a generates a first shift voltage Vma having a voltage level equal to or higher than the upper limit of the segment to which the input voltage VI belongs, and the difference between the first shift voltage Vma and the input voltage VI is set with a predetermined common voltage Vc as a reference. Amplification is performed to generate a first interpolation voltage Va.

第２増幅回路１１ｂは、入力電圧ＶＩが属するセグメントの下限以下の電圧レベルを有する第２シフト電圧Ｖｍｂを生成し、第２シフト電圧Ｖｍｂと入力電圧ＶＩの差分を所定のコモン電圧Ｖｃを基準として増幅し、第２補間電圧Ｖｂを生成する。第１電圧Ｖｍｂと第２電圧Ｖｍｂは、入力電圧ＶＩが属するセグメントを挟んでいる。   The second amplifying circuit 11b generates a second shift voltage Vmb having a voltage level equal to or lower than the lower limit of the segment to which the input voltage VI belongs, and the difference between the second shift voltage Vmb and the input voltage VI is set with reference to a predetermined common voltage Vc. Amplify to generate a second interpolation voltage Vb. The first voltage Vmb and the second voltage Vmb sandwich the segment to which the input voltage VI belongs.

第１増幅回路１１ａは、第１スイッチ回路１２ａ、第１増幅器１４ａ、第１キャパシタ列Ｃａ、第１スイッチＳ１ａを含む。同様に、第２増幅回路１１ｂは第２スイッチ回路１２ｂ、第２増幅器１４ｂ、第２キャパシタ列Ｃｂ、第２スイッチＳ１ｂを含む。   The first amplifier circuit 11a includes a first switch circuit 12a, a first amplifier 14a, a first capacitor row Ca, and a first switch S1a. Similarly, the second amplifier circuit 11b includes a second switch circuit 12b, a second amplifier 14b, a second capacitor row Cb, and a second switch S1b.

Ａ型変換器ＵＣＡの出力である補間電圧Ｖａ、Ｖｂは、以下の式で与えられる。
Ｖａ＝Ｇ×（ＶＩ−ｋａ／Ｍ・Ｖｒｅｆ）
Ｖｂ＝Ｇ×（ＶＩ−ｋｂ／Ｍ・Ｖｒｅｆ） Interpolated voltages Va and Vb that are outputs of the A-type converter UCA are given by the following equations.
Va = G × (VI−ka / M · Vref)
Vb = G × (VI−kb / M · Vref)

Ｂ型変換器ＵＣＢは、前段のＡ型変換器ＵＣＡもしくは前段のＢ型変換器ＵＣＢからの補間電圧のペアを受ける。   The B-type converter UCB receives a pair of interpolation voltages from the preceding-stage A-type converter UCA or the preceding-stage B-type converter UCB.

Ｂ型変換器ＵＣＢは、第２サブ変換器２０、第３増幅器２１ａ、第４増幅器２１ｂを備える。   The B-type converter UCB includes a second sub-converter 20, a third amplifier 21a, and a fourth amplifier 21b.

第２サブ変換器２０は、標本化状態φ０において、負の入力電圧（第３電圧）Ｖａと正の入力電圧（第４電圧）Ｖｂを複数のセグメントに分割し、コモン電圧Ｖｃ（ＧＮＤ）がいずれのセグメントに属するかを判定する。第２サブ変換器２０は、コモン電圧Ｖｃ（ＧＮＤ）が、ｊ番目のセグメントＳＥＧ_ｊに属するとき、値ｊを示す変換データＤ２を出力する。 In the sampling state φ0, the second sub converter 20 divides the negative input voltage (third voltage) Va and the positive input voltage (fourth voltage) Vb into a plurality of segments, and the common voltage Vc (GND) is It is determined to which segment it belongs. When the common voltage Vc (GND) belongs to the j-th segment SEG _j , the second sub-converter 20 outputs conversion data D2 indicating a value j.

第３増幅器２１ａは、コモン電圧Ｖｃが属するセグメントの上限以上の電圧レベルを有する第５電圧Ｖｍ_ａとコモン電圧Ｖｃの差分を、コモン電圧Ｖｃを基準として増幅することにより第７電圧Ｖｏ_ａを生成する。 The third amplifier 21a generates, seventh voltage Vo _a by amplifying the difference between the fifth voltage Vm _a and the common voltage Vc having a voltage level greater than the upper limit of the segments common voltage Vc belongs, based on the common voltage Vc To do.

同様に第４増幅器２１ｂは、コモン電圧Ｖｃが属するセグメントの下限以下の電圧レベルを有する第６電圧Ｖｍ_ｂとコモン電圧Ｖｃの差分を、コモン電圧Ｖｃを基準として増幅することにより第８電圧Ｖｏ_ｂを生成する。第７電圧Ｖｏ_ａおよび第８電圧Ｖｏ_ｂは、後段のＢ型変換器ＵＣＢに入力される。 Similarly the fourth amplifier 21b is the difference between the sixth voltage Vm _b and the common voltage Vc having a voltage level below the lower limit of segments common voltage Vc belongs, eighth voltage Vo _b by amplifying the common voltage Vc as the reference Is generated. The seventh voltage Vo _a and the eighth voltage Vo _b, is inputted to the subsequent B transducer UCB.

特開２００６−５４６０８号公報JP 2006-54608 A 国際公開第１１／１０４７８６号パンフレットInternational Publication No. 11/104786 Pamphlet

K. Sushihara and A. Matsuzawa、「A 7b 450MSPS 50mW CMOS ADC in 0.3mm2」、IEEE International Solid-State Circuits Conference, Digest of Technical、2002、pp.170-171K. Sushihara and A. Matsuzawa, `` A 7b 450MSPS 50mW CMOS ADC in 0.3mm2, '' IEEE International Solid-State Circuits Conference, Digest of Technical, 2002, pp.170-171 Yusuke Asada, Kei Yoshihara, Tatsuya Urano, Masaya Miyahara, and Akira、「A 6bit, 7mW, 250fJ, 700MS/s Subranging ADC」、IEEE Asian Solid-State Circuits Conference (A-SSCC)、台湾、2009年11月、5-3、pp.141-144Yusuke Asada, Kei Yoshihara, Tatsuya Urano, Masaya Miyahara, and Akira, `` A 6bit, 7mW, 250fJ, 700MS / s Subranging ADC '', IEEE Asian Solid-State Circuits Conference (A-SSCC), Taiwan, November 2009, 5-3, pp.141-144

図１のＡ／Ｄコンバータ１１００においては、増幅器の利得は２倍から８倍程度あればよく、しかも厳密な利得は要求されない。したがって、負帰還を用いない開ループ型の広帯域増幅器で十分である。また、負帰還を用いずとも実現可能なので、負帰還技術を用いたときにつきまとう発振や、セットリング時間の劣化などの問題を生じない。このため、微細なCMOS技術を用いても容易に高速・高精度Ａ／Ｄ変換器が実現できるという利点を有する。   In the A / D converter 1100 of FIG. 1, the gain of the amplifier may be about 2 to 8 times, and a strict gain is not required. Therefore, an open-loop type broadband amplifier that does not use negative feedback is sufficient. In addition, since it can be realized without using negative feedback, there are no problems such as oscillation or deterioration of settling time when using negative feedback technology. For this reason, there is an advantage that a high-speed and high-precision A / D converter can be easily realized even if a fine CMOS technology is used.

しかしながらＡ／Ｄコンバータ１１００には、一対の増幅器１４ａと１４ｂ（あるいは２４ａと２４ｂ）の間に利得やオフセット電圧のミスマッチがあると直線性誤差を生じるという課題がある。この課題の克服のために各種のミスマッチ補正技術を用いれば精度を向上させることができる。しかしながら、Ａ／Ｄコンバータのビット数が大きい場合、ミスマッチ補正を用いたとしても、十分な精度が確保できない状況が生じうる。   However, the A / D converter 1100 has a problem that a linearity error occurs if there is a mismatch in gain or offset voltage between the pair of amplifiers 14a and 14b (or 24a and 24b). If various mismatch correction techniques are used to overcome this problem, the accuracy can be improved. However, when the number of bits of the A / D converter is large, even if mismatch correction is used, a situation in which sufficient accuracy cannot be ensured may occur.

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、増幅器のペア性が要求されないパイプライン型Ａ／Ｄコンバータの提供にある。   SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and one of exemplary purposes of an embodiment thereof is to provide a pipeline type A / D converter that does not require amplifier pairing.

本発明のある態様は、アナログの入力電圧をデジタルデータに変換するパイプライン型Ａ／Ｄコンバータに関する。パイプライン型Ａ／Ｄコンバータは、直列に接続されたｎ個（ｎは自然数）のＢ型変換器を備える。Ｂ型変換器は、前段の変換器から時分割で、第１フェーズにおいて第１補間電圧を受け、第２フェーズにおいて第２補間電圧を受ける入力端子と、第１フェーズにおいて第１補間電圧をサンプリングしてその後ホールドし、第２フェーズにおいて第２補間電圧をサンプリングしてその後ホールドする第１サンプルホールド回路と、第３フェーズにおいて、第１サンプルホールド回路によりホールドされる第１補間電圧および第２補間電圧の間を複数のセグメントに分割し、所定のコモン電圧が属するセグメントを示すデジタルデータを生成する第１サブ変換器と、第４フェーズにおいて、コモン電圧が属するセグメントの上限以上の電圧レベルを有する上側シフト電圧を生成し、第５フェーズにおいて、コモン電圧が属するセグメントの下限以下の電圧レベルを有する下側シフト電圧を生成する第１シフト電圧生成部と、第４フェーズにおいて上側シフト電圧を、コモン電圧を基準として増幅することにより第３補間電圧を生成して後段に出力するとともに、第５フェーズにおいて下側シフト電圧を、コモン電圧を基準として増幅することにより第４補間電圧を生成して後段に出力する第１増幅器と、を備える。   One embodiment of the present invention relates to a pipeline A / D converter that converts an analog input voltage into digital data. The pipeline type A / D converter includes n (n is a natural number) B type converters connected in series. The B-type converter receives the first interpolation voltage in the first phase and receives the second interpolation voltage in the second phase and samples the first interpolation voltage in the first phase in a time division manner from the previous stage converter. A first sample hold circuit that samples and holds the second interpolation voltage in the second phase, and then holds the first interpolation voltage and the second interpolation held by the first sample hold circuit in the third phase. A first sub-converter that divides a voltage into a plurality of segments and generates digital data indicating a segment to which a predetermined common voltage belongs; and a voltage level equal to or higher than an upper limit of the segment to which the common voltage belongs in the fourth phase Generate the upper shift voltage, and in the fifth phase, the lower limit of the segment to which the common voltage belongs A first shift voltage generation unit that generates a lower shift voltage having a lower voltage level, and a third interpolation voltage generated by amplifying the upper shift voltage in the fourth phase with reference to the common voltage and output to the subsequent stage And a first amplifier that amplifies the lower shift voltage in the fifth phase with the common voltage as a reference to generate a fourth interpolation voltage and outputs the fourth interpolation voltage to the subsequent stage.

この態様によると、第３補間電圧、第４補間電圧を時分割で生成することにより、変換器ごとの増幅器を１個とすることができる。これにより、従来の一対の増幅器に要求されたペア性が不要となるため、従来のパイプライン型Ａ／Ｄコンバータの利点を享受しつつ、高性能化を図ることができる。   According to this aspect, by generating the third interpolation voltage and the fourth interpolation voltage in a time division manner, it is possible to make one amplifier for each converter. As a result, the pairability required for the pair of conventional amplifiers becomes unnecessary, so that high performance can be achieved while enjoying the advantages of the conventional pipeline type A / D converter.

なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。   It should be noted that any combination of the above-described constituent elements and the expression of the present invention converted between methods, apparatuses, etc. are also effective as an aspect of the present invention.

本発明のある態様によれば、パイプライン型Ａ／Ｄコンバータの一対の増幅器のペア性の問題を解決できる。   According to an aspect of the present invention, the problem of the pairability of a pair of amplifiers in a pipelined A / D converter can be solved.

特許文献２に記載のパイプライン型Ａ／Ｄコンバータのブロック図である。2 is a block diagram of a pipeline type A / D converter described in Patent Document 2. FIG. 実施の形態に係るパイプライン型のＡ／Ｄコンバータの全体構成を示すブロック図である。It is a block diagram which shows the whole structure of the pipeline type A / D converter which concerns on embodiment. Ａ型変換器の信号処理を説明する図である。It is a figure explaining the signal processing of an A type converter. Ｂ型変換器の信号処理を説明する図である。It is a figure explaining the signal processing of a B type converter. 実施の形態に係るＡ／Ｄコンバータのブロック図である。It is a block diagram of the A / D converter concerning an embodiment. 図５のＡ／Ｄコンバータの動作シーケンス図である。FIG. 6 is an operation sequence diagram of the A / D converter of FIG. 5. Ｂ型変換器の第１サンプルホールド回路および第１シフト電圧生成部の回路図である。It is a circuit diagram of the 1st sample hold circuit and 1st shift voltage generation part of a B type converter. Ａ型変換器の第２サンプルホールド回路および第２シフト電圧生成部の回路図である。It is a circuit diagram of the 2nd sample hold circuit and 2nd shift voltage generation part of an A type converter. 図９（ａ）〜（ｄ）は、差動形式のＢ型変換器の動作を示す回路図である。FIGS. 9A to 9D are circuit diagrams showing the operation of the differential B-type converter. Ｂ型変換器の入出力特性を示す図である。It is a figure which shows the input-output characteristic of a B-type converter. 変形例２に係るＢ型変換器の第１サブ変換器の構成を示すブロック図である。It is a block diagram which shows the structure of the 1st sub converter of the B-type converter which concerns on the modification 2. FIG.

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。   The present invention will be described below based on preferred embodiments with reference to the drawings. The same or equivalent components, members, and processes shown in the drawings are denoted by the same reference numerals, and repeated descriptions are omitted as appropriate. The embodiments do not limit the invention but are exemplifications, and all features and combinations thereof described in the embodiments are not necessarily essential to the invention.

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。 In this specification, “the state in which the member A is connected to the member B” means that the member A and the member B are electrically connected in addition to the case where the member A and the member B are physically directly connected. It includes the case of being indirectly connected through another member that does not affect the connection state.
Similarly, “the state in which the member C is provided between the member A and the member B” refers to the case where the member A and the member C or the member B and the member C are directly connected, as well as an electrical condition. It includes the case of being indirectly connected through another member that does not affect the connection state.

はじめに、パイプライン型Ａ／Ｄコンバータ１００の概要を説明する。図２は、実施の形態に係るパイプライン型のＡ／Ｄコンバータ１００の全体構成を示すブロック図である。Ａ／Ｄコンバータ１００は、アナログの入力電圧ＶＩを受け、デジタルデータＤＯＵＴを生成する。   First, an outline of the pipeline type A / D converter 100 will be described. FIG. 2 is a block diagram showing an overall configuration of the pipeline type A / D converter 100 according to the embodiment. The A / D converter 100 receives the analog input voltage VI and generates digital data DOUT.

Ａ／Ｄコンバータ１００は、初段に設けられたＡ型変換器ＵＣＡと、それに続くｎ個のＢ型変換器ＵＣＢ_１〜ＵＣＢ_ｎと、を備える。Ａ型変換器ＵＣＡ、Ｂ型変換器ＵＣＢの動作の詳細は、特許文献２に詳しく記載されているため、本明細書では簡単に説明するにとどめる。Ａ型変換器ＵＣＡおよびＢ型変換器ＵＣＢ_１〜ＵＣＢ_ｎは、デジタルデータＤＯＵＴの上位ビットから下位ビットをパイプライン処理により順次生成していく。 A / D converter 100 includes an A-type converter UCA provided in the first stage, and the n type B converter _UCB 1 _{~UCB n} subsequent, the. Details of the operations of the A-type converter UCA and the B-type converter UCB are described in detail in Japanese Patent Application Laid-Open No. 2003-133830, and will be briefly described in this specification. The A-type converter UCA and the B-type converters UCB _{1 to} UCB _n sequentially generate the lower bits from the upper bits of the digital data DOUT by pipeline processing.

（Ａ型変換器）
Ａ型変換器ＵＣＡは、初段に設けられ、アナログの入力電圧ＶＩが与えられる。Ａ型変換器ＵＣＡは、入力電圧ＶＩおよび基準電圧ＶＲＥＦを受ける。たとえば基準電圧ＶＲＥＦは、Ｖｒｅｆ、−Ｖｒｅｆ、ＧＮＤを含む。 (A type converter)
The A-type converter UCA is provided in the first stage and is given an analog input voltage VI. A-type converter UCA receives input voltage VI and reference voltage VREF. For example, the reference voltage VREF includes Vref, −Vref, and GND.

Ａ型変換器ＵＣＡは、入力電圧範囲を、基準電圧ＶＲＥＦにもとづいた複数のしきい値電圧Ｖｔｈにより複数の電圧セグメントＳＥＧに分割する。しきい値電圧の間隔、言い換えれば電圧セグメントＳＥＧの幅は等しくΔＶであり、たとえばΔＶ＝Ｖｒｅｆ／Ｍである。Ｍは所定の定数であり、２の階乗２^Ｎであることが望ましい。 The A-type converter UCA divides the input voltage range into a plurality of voltage segments SEG by a plurality of threshold voltages Vth based on the reference voltage VREF. The threshold voltage interval, in other words, the width of the voltage segment SEG is equal to ΔV, for example ΔV = Vref / M. M is a predetermined constant and is preferably a factorial of ^2N .

そしてＡ型変換器ＵＣＡは、入力電圧ＶＩが属する（含まれる）セグメントＳＥＧｋを判定し、判定結果を示すデジタルデータＤ１を生成する。このデジタルデータＤ１は、Ａ／Ｄコンバータ１００の出力の上位ビットに相当する。   Then, the A type converter UCA determines the segment SEGk to which the input voltage VI belongs (included), and generates digital data D1 indicating the determination result. The digital data D1 corresponds to the upper bits of the output of the A / D converter 100.

続いてＡ型変換器ＵＣＡは、入力電圧ＶＩが属するセグメントＳＥＧｋを挟み込むように、２つの中間電圧Ｖｍａ、Ｖｍｂを選択する。具体的には、上側中間電圧Ｖｍａは、セグメントＳＥＧｋの上側のしきい値電圧Ｖｔｈ_Ｕ以上となるよう選択され、下側中間電圧Ｖｍｂは、セグメントＳＥＧｋの下側のしきい値電圧Ｖｔｈ_Ｌ以下となるよう選択される。 Subsequently, the A-type converter UCA selects the two intermediate voltages Vma and Vmb so as to sandwich the segment SEGk to which the input voltage VI belongs. Specifically, the upper intermediate voltage Vma is selected to be equal to or higher than the upper threshold voltage Vth _U of the segment SEGk, and the lower intermediate voltage Vmb is equal to or lower than the lower threshold voltage Vth _L of the segment SEGk. Selected to be.

中間電圧Ｖｍａ、Ｖｍｂは、電圧間隔ΔＶごとに定められる複数の中間点Ｖｍの中から選択される。複数の中間点Ｖｍは、複数のしきい値Ｖｔｈに対して所定電圧分、シフトさせることが望ましい。たとえばシフト量は、ΔＶ／２が好適である。この場合、Ｖｍａ＝Ｖｔｈ_Ｕ＋ΔＶ／２であり、Ｖｍｂ＝Ｖｔｈ_Ｌ−ΔＶ／２となる。複数の中間点Ｖｍは、Ｖｒｅｆと−Ｖｒｅｆを等間隔に分割した点といえる。 The intermediate voltages Vma and Vmb are selected from a plurality of intermediate points Vm determined for each voltage interval ΔV. The plurality of intermediate points Vm are desirably shifted by a predetermined voltage with respect to the plurality of threshold values Vth. For example, the shift amount is preferably ΔV / 2. In this case, Vma = Vth _U + ΔV / 2, and Vmb = Vth _L −ΔV / 2. The plurality of intermediate points Vm can be said to be points obtained by dividing Vref and -Vref at equal intervals.

そしてＡ型変換器ＵＣＡは、上側中間電圧Ｖｍａと入力電圧ＶＩの差分に応じた上側シフト電圧Ｖｍａ’＝（Ｖｍａ−ＶＩ）を、所定のコモン電圧Ｖｃを基準として利得Ｇで増幅することにより第５補間電圧Ｖｏａ＿Ａを生成して後段に出力する。また、Ａ型変換器ＵＣＡは、下側中間電圧Ｖｍｂと入力電圧ＶＩの差分に応じた下側シフト電圧Ｖｍｂ’（＝ＶＩ−Ｖｍｂ）を、所定のコモン電圧Ｖｃを基準として利得Ｇで増幅することにより第６補間電圧Ｖｏｂ＿Ａを生成して後段に出力する。以下では理解の容易化と説明の簡略化のために、正負の電源が与えられる系を想定し、コモン電圧Ｖｃは接地電圧ＧＮＤ（０Ｖ）である場合を説明する。   The A-type converter UCA amplifies the upper shift voltage Vma ′ = (Vma−VI) according to the difference between the upper intermediate voltage Vma and the input voltage VI by a gain G with reference to a predetermined common voltage Vc. 5 Interpolation voltage Voa_A is generated and output to the subsequent stage. The A-type converter UCA amplifies the lower shift voltage Vmb ′ (= VI−Vmb) corresponding to the difference between the lower intermediate voltage Vmb and the input voltage VI with a gain G with reference to the predetermined common voltage Vc. As a result, the sixth interpolation voltage Vob_A is generated and output to the subsequent stage. In the following, for ease of understanding and simplification of description, a system in which positive and negative power supplies are applied is assumed, and a case where the common voltage Vc is the ground voltage GND (0 V) will be described.

図３は、Ａ型変換器ＵＣＡの信号処理を説明する図である。ＶｍａとＶｍｂの差分は、ΔＶの整数倍となる。利得Ｇを整数にとれば、補間電圧Ｖｏａ＿ＡとＶｏｂ＿Ａの差分も、ΔＶの整数倍となる。   FIG. 3 is a diagram for explaining signal processing of the A-type converter UCA. The difference between Vma and Vmb is an integral multiple of ΔV. If the gain G is an integer, the difference between the interpolation voltages Voa_A and Vob_A is also an integer multiple of ΔV.

（Ｂ型変換器）
初段のＢ型変換器ＵＣＢ_１は、前段のＡ型変換器ＵＣＡの出力Ｖｏａ＿Ａ、Ｖｏｂ＿Ａを、第１補間電圧Ｖｉａ＿Ｂ、第２補間電圧Ｖｉｂ＿Ｂとして受ける。２段目以降のＢ型変換器ＵＣＢ_ｊは、前段のＢ型変換器ＵＣＢ_ｊ−１の出力Ｖｏａ＿Ｂ、Ｖｏｂ＿Ｂを、第１補間電圧Ｖｉａ＿Ｂ、第２補間電圧Ｖｉｂ＿Ｂとして受ける。 (B type converter)
The first-stage B-type converter UCB ₁ receives the outputs Voa_A and Vob_A of the previous-stage A-type converter UCA as the first interpolation voltage Via_B and the second interpolation voltage Vib_B. The second-stage and subsequent B-type converter UCB _j receives the outputs Voa_B and Vob_B of the previous _- stage B-type converter UCB _j−1 as the first interpolation voltage Via_B and the second interpolation voltage Vib_B.

ｉ（１≦ｉ≦ｎ）番目のＢ型変換器ＵＣＢ_ｉは、第１補間電圧Ｖｉａ＿Ｂおよび第２補間電圧Ｖｉｂ＿Ｂの間を、複数のセグメントに分割し、コモン電圧Ｖｃが属するセグメントＳＥＧを示すデジタルデータＤ２_ｉを生成する。デジタルデータＤ２_ｉは、Ａ／Ｄコンバータ１００の出力ＤＯＵＴの中位ビットもしくは下位ビットに相当する。Ｂ型変換器ＵＣＢにおいては、複数の中間点Ｖｍは、基準電圧ＶＲＥＦを利用せずに生成されることに留意されたい。 The i (1 ≦ i ≦ n) -th B-type converter UCB _i divides the interval between the first interpolation voltage Via_B and the second interpolation voltage Vib_B into a plurality of segments, and represents the segment SEG to which the common voltage Vc belongs Data D2 _i is generated. The digital data D2 _i corresponds to the middle bit or the lower bit of the output DOUT of the A / D converter 100. It should be noted that in the B type converter UCB, the plurality of intermediate points Vm are generated without using the reference voltage VREF.

Ｂ型変換器ＵＣＢ_ｉは、コモン電圧Ｖｃが属するセグメントＳＥＧｋを挟み込むように、２つのシフト電圧Ｖｍ（以下、上側シフト電圧Ｖｍａおよび下側シフト電圧Ｖｍｂという）を生成する。具体的には、上側シフト電圧Ｖｍａは、セグメントＳＥＧｋの上側のしきい値電圧Ｖｔｈ_Ｕ以上となるよう選択され、下側シフト電圧Ｖｍｂは、セグメントＳＥＧｋの下側のしきい値電圧Ｖｔｈ_Ｌ以下となるよう選択される。 The B-type converter UCB _i generates two shift voltages Vm (hereinafter referred to as an upper shift voltage Vma and a lower shift voltage Vmb) so as to sandwich the segment SEGk to which the common voltage Vc belongs. Specifically, the upper shift voltage Vma is selected to be equal to or higher than the upper threshold voltage Vth _U of the segment SEGk, and the lower shift voltage Vmb is equal to or lower than the lower threshold voltage Vth _L of the segment SEGk. Selected to be.

Ｂ型変換器ＵＣＢにおいても、Ａ型変換器ＵＣＡと同様に、上側シフト電圧Ｖｍａ、下側シフト電圧Ｖｍｂは、電圧間隔ΔＶごとに定められる複数の中間点Ｖｍから選択される。本実施の形態では、複数の中間点Ｖｍは、前段からの２つの補間電圧Ｖｉａ＿Ｂ、Ｖｉｂ＿Ｂの間をΔＶ刻みで分割した点である。しきい値電圧Ｖｔｈと中間点Ｖｍは、ΔＶ／２シフトした関係であってもよい。   Also in the B-type converter UCB, as in the A-type converter UCA, the upper shift voltage Vma and the lower shift voltage Vmb are selected from a plurality of intermediate points Vm determined for each voltage interval ΔV. In the present embodiment, the plurality of intermediate points Vm are points obtained by dividing the two interpolation voltages Via_B and Vib_B from the previous stage in increments of ΔV. The threshold voltage Vth and the intermediate point Vm may have a relationship shifted by ΔV / 2.

そしてＢ型変換器ＵＣＢは、上側シフト電圧Ｖｍａをコモン電圧Ｖｃを基準として利得Ｈで増幅することにより第３補間電圧Ｖｏａ＿Ｂを生成して後段に出力する。また、Ｂ型変換器ＵＣＢは、下側シフト電圧Ｖｍｂを、コモン電圧Ｖｃを基準として利得Ｈで増幅することにより第４補間電圧Ｖｏｂ＿Ｂを生成して後段に出力する。
Ｖｏａ＿Ｂ＝Ｖｃ＋Ｈ×（Ｖｍａ−Ｖｃ）
Ｖｏｂ＿Ｂ＝Ｖｃ＋Ｈ×（Ｖｃ−Ｖｍｂ） Then, the B-type converter UCB generates the third interpolation voltage Voa_B by amplifying the upper shift voltage Vma with a gain H with respect to the common voltage Vc, and outputs it to the subsequent stage. Further, the B-type converter UCB generates the fourth interpolation voltage Vob_B by amplifying the lower shift voltage Vmb with a gain H with reference to the common voltage Vc, and outputs the fourth interpolation voltage Vob_B to the subsequent stage.
Voa_B = Vc + H × (Vma−Vc)
Vob_B = Vc + H × (Vc−Vmb)

図４は、Ｂ型変換器ＵＣＢの信号処理を説明する図である。ＶｍａとＶｍｂの差分は、ΔＶの整数倍となる。利得Ｈを整数にとれば、補間電圧Ｖｏａ＿ＢとＶｏｂ＿Ｂの差分も、ΔＶの整数倍となる。   FIG. 4 is a diagram for explaining the signal processing of the B-type converter UCB. The difference between Vma and Vmb is an integral multiple of ΔV. If the gain H is an integer, the difference between the interpolation voltages Voa_B and Vob_B is also an integral multiple of ΔV.

以上がＡ／Ｄコンバータ１００の概要である。続いて、具体的な構成を説明する。
図５は、実施の形態に係るＡ／Ｄコンバータ１００のブロック図である。図５には、Ａ型変換器ＵＣＡおよび初段のＢ型変換器ＵＣＢ_１のみが示される。２段目以降のＢ型変換器ＵＣＢ_２、ＵＣＢ_３、…は、ＵＣＢ_１と同様に構成される。図５において、Ａ型変換器ＵＣＡおよびＢ型変換器ＵＣＢは、補間電圧のペアを時分割で交互に生成する。 The above is the outline of the A / D converter 100. Next, a specific configuration will be described.
FIG. 5 is a block diagram of the A / D converter 100 according to the embodiment. FIG. 5 shows only the A-type converter UCA and the first-stage B-type converter UCB ₁ . B-type converters UCB ₂ , UCB ₃ ,... In the _second and subsequent stages are configured in the same manner as UCB ₁ . In FIG. 5, A-type converter UCA and B-type converter UCB alternately generate pairs of interpolation voltages in a time division manner.

（Ａ型変換器）
Ａ型変換器ＵＣＡは、入力端子Ｐｉ、アナログ出力端子Ｐｏ、デジタル出力端子Ｐｄｏ、基準電圧端子Ｐｒｅｆを有する。入力端子Ｐｉには入力電圧ＶＩが入力され、基準電圧端子Ｐｒｅｆには基準電圧ＶＲＥＦが入力される。Ａ型変換器ＵＣＡは、出力端子Ｐｏから、補間電圧のペアＶｏａ＿Ａ、Ｖｏｂ＿Ａを時分割で出力する。 (A type converter)
The A-type converter UCA has an input terminal Pi, an analog output terminal Po, a digital output terminal Pdo, and a reference voltage terminal Pref. The input voltage VI is input to the input terminal Pi, and the reference voltage VREF is input to the reference voltage terminal Pref. The A-type converter UCA outputs the interpolation voltage pair Voa_A and Vob_A from the output terminal Po in a time-sharing manner.

Ａ型変換器ＵＣＡは、第２サンプルホールド回路３０、第２サブ変換器３２、第２シフト電圧生成部３４、第２増幅器３６を備える。   The A-type converter UCA includes a second sample and hold circuit 30, a second sub-converter 32, a second shift voltage generation unit 34, and a second amplifier 36.

なお、以下に現れるフェーズφの番号は、便宜的なものであって必ずしも実行の順序を示すものではなく、各フェーズは処理に支障がない限りにおいて入れ替えることができることに留意されたい。   It should be noted that the phase φ numbers appearing below are for convenience and do not necessarily indicate the order of execution, and the phases can be interchanged as long as they do not hinder the processing.

第２サンプルホールド回路３０は、第６フェーズφ６において入力電圧ＶＩをサンプリングしてその後ホールドする。第２サブ変換器３２は、第７フェーズφ７において、入力電圧範囲を、基準電圧ＶＲＥＦにもとづいた複数のしきい値電圧Ｖｔｈにより複数のセグメントＳＥＧに分割し、入力電圧ＶＩが属するセグメントＳＥＧｋを示すデジタルデータＤ１を生成する。デジタルデータＤ１は、デジタル出力端子Ｐｄｏから出力される。   The second sample hold circuit 30 samples the input voltage VI in the sixth phase φ6 and then holds it. In the seventh phase φ7, the second sub-converter 32 divides the input voltage range into a plurality of segments SEG by a plurality of threshold voltages Vth based on the reference voltage VREF, and indicates the segment SEGk to which the input voltage VI belongs. Digital data D1 is generated. The digital data D1 is output from the digital output terminal Pdo.

第２シフト電圧生成部３４は、第８フェーズφ８において、上側中間電圧Ｖｍａと入力電圧ＶＩの差分に応じた上側シフト電圧Ｖｍａ’（＝Ｖｍａ−ＶＩ）を生成する。また第２シフト電圧生成部３４は、第９フェーズφ９において、下側中間電圧Ｖｍｂと入力電圧ＶＩの差分に応じた下側シフト電圧Ｖｍｂ’（＝ＶＩ−Ｖｍｂ）を生成する。つまり第２シフト電圧生成部３４は、第８フェーズφ８において上限シフト電圧Ｖｍａ’を、第９フェーズφ９において下側シフト電圧Ｖｍｂ’を、時分割で生成し、後段の第２増幅器３６に出力する。   In the eighth phase φ8, the second shift voltage generator 34 generates the upper shift voltage Vma ′ (= Vma−VI) corresponding to the difference between the upper intermediate voltage Vma and the input voltage VI. In the ninth phase φ9, the second shift voltage generator 34 generates a lower shift voltage Vmb ′ (= VI−Vmb) corresponding to the difference between the lower intermediate voltage Vmb and the input voltage VI. That is, the second shift voltage generation unit 34 generates the upper limit shift voltage Vma ′ in the eighth phase φ8 and the lower shift voltage Vmb ′ in the ninth phase φ9 in a time-sharing manner, and outputs it to the second amplifier 36 at the subsequent stage. .

第２増幅器３６は、第８フェーズφ８において上側シフト電圧Ｖｍａ’を、コモン電圧Ｖｃを基準として増幅することにより第５補間電圧Ｖｏａ＿Ａを生成し、後段に出力する。また第２増幅器３６は、第９フェーズφ９において下側シフト電圧Ｖｍｂ’を、コモン電圧Ｖｃを基準として増幅することにより第６補間電圧Ｖｏｂ＿Ａを生成し、後段に出力する。
以上がＡ型変換器の構成である。 The second amplifier 36 generates the fifth interpolation voltage Voa_A by amplifying the upper shift voltage Vma ′ with the common voltage Vc as a reference in the eighth phase φ8, and outputs it to the subsequent stage. Further, the second amplifier 36 amplifies the lower shift voltage Vmb ′ in the ninth phase φ9 with the common voltage Vc as a reference, thereby generating the sixth interpolation voltage Vob_A and outputs it to the subsequent stage.
The above is the configuration of the A-type converter.

（Ｂ型変換器）
Ｂ型変換器ＵＣＢは、入力端子Ｐｉ、アナログ出力端子Ｐｏ、デジタル出力端子Ｐｄｏを有する。入力端子Ｐｉには、前段の変換器から、第１フェーズφ１において第１補間電圧Ｖｉａ＿Ａが、第２フェーズφ２において第２補間電圧Ｖｉｂ＿Ａが時分割で入力される。Ｂ型変換器ＵＣＢはその出力端子Ｐｏから、第４フェーズφ４において第３補間電圧Ｖｏａ＿Ｂを、第５フェーズφ５において、第４補間電圧Ｖｏｂ＿Ｂを時分割で出力する。 (B type converter)
The B-type converter UCB has an input terminal Pi, an analog output terminal Po, and a digital output terminal Pdo. The first interpolation voltage Via_A in the first phase φ1 and the second interpolation voltage Vib_A in the second phase φ2 are input to the input terminal Pi from the previous stage converter in a time division manner. From the output terminal Po, the B-type converter UCB outputs the third interpolation voltage Voa_B in the fourth phase φ4 and the fourth interpolation voltage Vob_B in the fifth phase φ5 by time division.

Ｂ型変換器ＵＣＢは、第１サンプルホールド回路４０、第１サブ変換器４２、第１シフト電圧生成部４４、第１増幅器４６を備える。第１サンプルホールド回路４０は、第１フェーズφ１において第１補間電圧Ｖｉａ＿Ｂをサンプリングしてその後ホールドする。また第１サンプルホールド回路４０は、第２フェーズφ２において第２補間電圧Ｖｉｂ＿Ｂをサンプリングしてその後ホールドする。   The B-type converter UCB includes a first sample-and-hold circuit 40, a first sub-converter 42, a first shift voltage generator 44, and a first amplifier 46. The first sample hold circuit 40 samples the first interpolation voltage Via_B in the first phase φ1 and then holds it. The first sample hold circuit 40 samples the second interpolation voltage Vib_B in the second phase φ2 and holds it thereafter.

第１サブ変換器４２は、第３フェーズφ３において、第１サンプルホールド回路４０によりホールドされる第１補間電圧Ｖｉａ＿Ｂおよび第２補間電圧Ｖｉｂ＿Ｂの間を複数のセグメントに分割し、所定のコモン電圧Ｖｃが属するセグメントを示すデジタルデータＤ２_ｉを生成する。 In the third phase φ3, the first sub-converter 42 divides the interval between the first interpolation voltage Via_B and the second interpolation voltage Vib_B held by the first sample hold circuit 40 into a plurality of segments, and a predetermined common voltage Vc. Digital data D2 _i indicating the segment to which the

第１シフト電圧生成部４４は、第４フェーズφ４において、上側シフト電圧Ｖｍａを生成する。また第１シフト電圧生成部４４は、第５フェーズφ５において、下側シフト電圧Ｖｍｂを生成する。上述のように、上側シフト電圧Ｖｍａは、コモン電圧Ｖｃが属するセグメントＳＥＧｋの上限以上の電圧レベルを有し、下側シフト電圧Ｖｍｂは、コモン電圧Ｖｃが属するセグメントＳＥＧｋの下限以下の電圧レベルを有する。   The first shift voltage generation unit 44 generates the upper shift voltage Vma in the fourth phase φ4. The first shift voltage generator 44 generates the lower shift voltage Vmb in the fifth phase φ5. As described above, the upper shift voltage Vma has a voltage level equal to or higher than the upper limit of the segment SEGk to which the common voltage Vc belongs, and the lower shift voltage Vmb has a voltage level equal to or lower than the lower limit of the segment SEGk to which the common voltage Vc belongs. .

第１増幅器４６は、第４フェーズφ４において上側シフト電圧Ｖｍａを、コモン電圧Ｖｃを基準として増幅することにより第３補間電圧Ｖｏａ＿Ｂを生成し、後段に出力する。また第１増幅器４６は、第５フェーズφ５において下側シフト電圧Ｖｍｂを、コモン電圧Ｖｃを基準として増幅することにより第４補間電圧Ｖｏｂ＿Ｂを生成し、後段に出力する。   The first amplifier 46 generates the third interpolation voltage Voa_B by amplifying the upper shift voltage Vma in the fourth phase φ4 with reference to the common voltage Vc, and outputs it to the subsequent stage. Further, the first amplifier 46 amplifies the lower shift voltage Vmb in the fifth phase φ5 with reference to the common voltage Vc, thereby generating a fourth interpolation voltage Vob_B and outputs it to the subsequent stage.

なお最終段のＢ型変換器ＵＣＢ_ｎは、比較処理のみでよいため、第１増幅器４６などの一部を省略することができる。以上がＢ型変換器ＵＣＢの構成である。 Since the final stage B-type converter UCB _n only needs to perform comparison processing, a part of the first amplifier 46 and the like can be omitted. The above is the configuration of the B-type converter UCB.

続いて、Ａ／Ｄコンバータ１００全体の動作を示す。
図６は、図５のＡ／Ｄコンバータ１００の動作シーケンス図である。図６にはＡ型変換器ＵＣＡおよび１段目、２段目のＢ型変換器ＵＣＢ_１、ＵＣＢ_２の動作が示される。 Subsequently, the overall operation of the A / D converter 100 will be described.
FIG. 6 is an operation sequence diagram of the A / D converter 100 of FIG. FIG. 6 shows operations of the A-type converter UCA and the first-stage and second-stage B-type converters UCB ₁ and UCB ₂ .

このＡ／Ｄコンバータ１００によれば、Ｂ型変換器ＵＣＢにおいて第３補間電圧Ｖｏａ＿Ｂ、第４補間電圧Ｖｏｂ＿Ｂを時分割で生成することにより、Ｂ型変換器ＵＣＢごとの増幅器を１個とすることができる。これにより、従来の一対の増幅器に要求されたペア性が不要となるため、従来のパイプライン型Ａ／Ｄコンバータの利点を具備しつつ、高性能化を図ることができる。また回路面積を削減することも可能である。   According to the A / D converter 100, the third interpolation voltage Voa_B and the fourth interpolation voltage Vob_B are generated by the B-type converter UCB in a time-sharing manner, so that one amplifier is provided for each B-type converter UCB. Can do. As a result, the pairability required for the pair of conventional amplifiers becomes unnecessary, so that high performance can be achieved while providing the advantages of the conventional pipeline type A / D converter. It is also possible to reduce the circuit area.

同様に、Ａ型変換器ＵＣＡにおいて第５補間電圧Ｖｏａ＿Ａ、第６補間電圧Ｖｏｂ＿Ａを時分割で生成することにより、Ａ型変換器ＵＣＡの増幅器を１個とすることができる。これにより、従来の一対の増幅器に要求されたペア性が不要となるため、従来のパイプライン型Ａ／Ｄコンバータの利点を享受しつつ、高性能化を図ることができる。また回路面積を削減することも可能である。   Similarly, by generating the fifth interpolation voltage Voa_A and the sixth interpolation voltage Vob_A in a time division manner in the A type converter UCA, it is possible to make one amplifier of the A type converter UCA. As a result, the pairability required for the pair of conventional amplifiers becomes unnecessary, so that high performance can be achieved while enjoying the advantages of the conventional pipeline type A / D converter. It is also possible to reduce the circuit area.

実施の形態に係るＡ／Ｄコンバータ１００では、時分割で２つの電圧を生成して伝送するため、従来のＡ／Ｄコンバータ１１００に比べて動作周波数の観点からは不利である。ところが、Ａ／Ｄコンバータ１００の動作周波数は、従来のＡ／Ｄコンバータ１１００に比べて５０％まで低下することはなく、７０％程度の速度で動作させることができる。   In the A / D converter 100 according to the embodiment, two voltages are generated and transmitted in a time division manner, which is disadvantageous from the viewpoint of the operating frequency as compared with the conventional A / D converter 1100. However, the operating frequency of the A / D converter 100 does not decrease to 50% compared to the conventional A / D converter 1100, and can be operated at a speed of about 70%.

この理由は以下の通りである。増幅器の出力電圧は、入力電圧がセットされてから、固有のセトリング時間の経過後に安定化する。ここで、実施の形態に係るＡ／Ｄコンバータ１００では、２つの補間電圧の生成に同一の増幅器を用いることから、セトリング時間の経過前に、増幅を停止したとしても、２つの補間電圧に対する利得は完全に一致する。つまり増幅時間を、従来よりも短縮できるため、速度の低下はそれほど顕著とはならない。   The reason is as follows. The output voltage of the amplifier is stabilized after the settling time has elapsed since the input voltage was set. Here, in the A / D converter 100 according to the embodiment, since the same amplifier is used to generate the two interpolation voltages, even if the amplification is stopped before the settling time elapses, the gain with respect to the two interpolation voltages Is an exact match. That is, since the amplification time can be shortened compared to the conventional case, the decrease in speed is not so remarkable.

続いて、Ａ型変換器ＵＣＡ、Ｂ型変換器ＵＣＢの具体的な構成例を説明する。先に、Ｂ型変換器ＵＣＢの具体的な構成例を説明する。   Subsequently, specific configuration examples of the A-type converter UCA and the B-type converter UCB will be described. First, a specific configuration example of the B-type converter UCB will be described.

図７は、Ｂ型変換器ＵＣＢの第１サンプルホールド回路４０および第１シフト電圧生成部４４の回路図である。第１サンプルホールド回路４０および第１シフト電圧生成部４４は、第１容量アレー６０として一体に構成される。第１容量アレー６０は、複数のキャパシタおよび複数のスイッチを含んでいる。   FIG. 7 is a circuit diagram of the first sample hold circuit 40 and the first shift voltage generator 44 of the B-type converter UCB. The first sample hold circuit 40 and the first shift voltage generator 44 are integrally configured as a first capacitor array 60. The first capacitor array 60 includes a plurality of capacitors and a plurality of switches.

第１容量アレー６０は、複数のスイッチおよび複数のキャパシタを利用して、第１補間電圧Ｖｉａ＿Ｂ、第２補間電圧Ｖｉｂ＿Ｂをサンプルホールドする。また第１容量アレー６０は、複数のスイッチおよび複数のキャパシタを利用して、上側シフト電圧Ｖｍａ、下側シフト電圧Ｖｍｂを生成する。   The first capacitor array 60 samples and holds the first interpolation voltage Via_B and the second interpolation voltage Vib_B using a plurality of switches and a plurality of capacitors. The first capacitor array 60 generates the upper shift voltage Vma and the lower shift voltage Vmb using a plurality of switches and a plurality of capacitors.

Ｂ型変換器ＵＣＢの動作原理を説明する。第１容量アレー６０は、複数のキャパシタの充電状態を制御し、電荷保存則を利用して、上側シフト電圧Ｖｍａ、下側シフト電圧Ｖｍｂを生成する。   The operation principle of the B-type converter UCB will be described. The first capacitor array 60 controls the charge states of the plurality of capacitors and generates the upper shift voltage Vma and the lower shift voltage Vmb using a charge conservation law.

容量の等しいＭ個のキャパシタＣを考える。はじめに、Ｍ個のうち、ｊ個をＶｉａにより充電し、残りの（Ｍ−ｊ）個をＶｉｂにより充電する。その後、すべてのキャパシタを並列に接続したときのキャパシタの電圧をＶｍとする。そうすると、電荷保存則により以下の式が成り立つ。
ｊ×Ｃ×Ｖｉａ＋（Ｍ−ｊ）×Ｃ×Ｖｉｂ＝Ｍ×Ｃ×Ｖｍ
これを整理すると、Ｖｍとして以下の式を得る。
Ｖｍ＝｛ｊ×Ｖｉａ＋（Ｍ−ｊ）×Ｖｉｂ｝／Ｍ
Ｖｍは、ＶｉａとＶｉｂを、Ｍ−ｊ：ｊに内分する電圧に相当する。つまり、ｊを変化させることにより、所望の上側シフト電圧Ｖｍａ、下側シフト電圧Ｖｍｂを生成させることができる。 Consider M capacitors C of equal capacity. First, out of M pieces, j pieces are charged by Via, and the remaining (M−j) pieces are charged by Vib. Thereafter, the capacitor voltage when all the capacitors are connected in parallel is defined as Vm. Then, the following equation is established according to the law of conservation of charge.
j × C × Via + (M−j) × C × Vib = M × C × Vm
When this is arranged, the following formula is obtained as Vm.
Vm = {j × Via + (M−j) × Vib} / M
Vm corresponds to a voltage that internally divides Via and Vib into Mj: j. That is, by changing j, desired upper shift voltage Vma and lower shift voltage Vmb can be generated.

図７の第１容量アレー６０は、第１キャパシタ群Ｃａａ_１〜Ｃａａ_Ｍ、第２キャパシタ群Ｃａｂ_１〜Ｃａｂ_Ｍ、第３キャパシタ群Ｃｂａ_１〜Ｃｂａ_Ｍ、第４キャパシタ群Ｃｂｂ_１〜Ｃｂｂ_Ｍ、ホールド用キャパシタＣａ_０、Ｃｂ_０と、第１スイッチ群ＳＷａａ_０〜ＳＷａａ_Ｍ、ＳＷａｂ_０〜ＳＷａｂ_Ｍ、ＳＷｂａ_０〜ＳＷｂａ_Ｍ、ＳＷｂｂ_０〜ＳＷｂｂ_Ｍ、ＳＷａ_ｏ、ＳＷｂ_０、ＳＷｏ、を含む。 7 includes first capacitor groups Caa _{1 to} Caa _M , second capacitor groups Cab _{1 to} Cab _M , third capacitor groups Cba _{1 to} Cba _M , fourth capacitor groups Cbb _{1 to} Cbb _M , The holding capacitors Ca ₀ and Cb ₀ and first switch groups SWaa _{0 to} SWaa _M , SWab _{0 to} SWab _M , SWba _{0 to} SWba _M , SWbb _{0 to} SWbb _M , SWa _o , SWb ₀ and SWo are included.

ブロック６１は、Ｃａ_０、ＳＷａ_０を含み、第１フェーズφ１において、第１補間電圧Ｖｉａ＿Ｂをサンプリングする。ブロック６５は、Ｃｂ_０、ＳＷｂ_０を含み、第２フェーズφ２において、第２補間電圧Ｖｉｂ＿Ｂをサンプリングする。第１サブ変換器４２は第３フェーズφ３において、これらの補間電圧Ｖｉａ＿Ｂ、Ｖｉｂ＿ＢにもとづいてデジタルデータＤ２を生成する。 The block 61 includes Ca ₀ and SWa ₀ , and samples the first interpolation voltage Via_B in the first phase φ1. The block 65 includes Cb ₀ and SWb ₀ , and samples the second interpolation voltage Vib_B in the second phase φ2. In the third phase φ3, the first sub-converter 42 generates digital data D2 based on these interpolation voltages Via_B and Vib_B.

ブロック６２は、上側シフト電圧Ｖｍａを生成する。ブロック６３の第１キャパシタ群Ｃａａ_１〜Ｃａａ_Ｍは、第１補間電圧Ｖｉａ＿Ｂにより充電される（第１フェーズφ１）。ブロック６４の第２キャパシタ群Ｃａｂ_１〜Ｃａｂ_Ｍは、第２補間電圧Ｖｉｂ＿Ｂにより充電される（第２フェーズφ２）。 Block 62 generates an upper shift voltage Vma. The first capacitor groups Caa _{1 to} Caa _M of the block 63 are charged by the first interpolation voltage Via_B (first phase φ1). The second capacitor groups Cab _{1 to} Cab _M of the block 64 are charged by the second interpolation voltage Vib_B (second phase φ2).

シフト電圧Ｖｍａが、ＶｉａとＶｉｂを、Ｍ−ｊａ：ｊａに内分するとする。第４フェーズφ４では、スイッチＳＷａａ_０、ＳＷａｂ_０は接地側にオンする。またｊａ個のスイッチＳＷａａが、第１キャパシタ群Ｃａａ側にオンする。また（Ｍ−ｊａ）個のスイッチＳＷａｂが第２キャパシタ群Ｃａｂ側にオンする。これにより、上側シフト電圧Ｖｍａが生成される。 Assume that the shift voltage Vma internally divides Via and Vib into M-ja: ja. In the fourth phase φ4, the switches SWaa ₀ and SWab ₀ are turned on to the ground side. Also, the ja switches SWaa are turned on to the first capacitor group Caa side. In addition, (M-ja) switches SWab are turned on to the second capacitor group Cab. As a result, the upper shift voltage Vma is generated.

ブロック６６は、下側シフト電圧Ｖｍｂを生成する。ブロック６７の第３キャパシタ群Ｃｂａ_１〜Ｃｂａ_Ｍは、第１補間電圧Ｖｉａ＿Ｂにより充電される（第１フェーズφ１）。ブロック６８の第４キャパシタ群Ｃｂｂ_１〜Ｃｂｂ_Ｍは、第２補間電圧Ｖｉｂ＿Ｂにより充電される（第２フェーズφ２）。 Block 66 generates a lower shift voltage Vmb. The third capacitor groups Cba _{1 to} Cba _M of the block 67 are charged with the first interpolation voltage Via_B (first phase φ1). The fourth capacitor groups Cbb _{1 to} Cbb _M of the block 68 are charged with the second interpolation voltage Vib_B (second phase φ2).

シフト電圧Ｖｍｂが、ＶｉａとＶｉｂを、Ｍ−ｊｂ：ｊｂに内分するとする。第５フェーズφ５では、スイッチＳＷｂａ_０、ＳＷｂｂ_０は接地側にオンする。またｊｂ個のスイッチＳＷｂａが、第３キャパシタ群Ｃｂａ側にオンする。また（Ｍ−ｊｂ）個のスイッチＳＷｂｂが第４キャパシタ群Ｃｂｂ側にオンする。これにより、下側シフト電圧Ｖｍｂが生成される。 It is assumed that the shift voltage Vmb internally divides Via and Vib into M-jb: jb. In the fifth phase φ5, the switches SWba ₀ and SWbb ₀ are turned on to the ground side. Further, jb switches SWba are turned on to the third capacitor group Cba side. Further, (M−jb) switches SWbb are turned on to the fourth capacitor group Cbb side. As a result, the lower shift voltage Vmb is generated.

出力スイッチＳＷｏがオンすると、出力ノードの電位が初期化される。   When the output switch SWo is turned on, the potential of the output node is initialized.

当業者であれば、キャパシタおよびスイッチのトポロジーにさまざまな変形例が存在することが理解され、したがって第１容量アレー６０の構成は特に限定されない。たとえば、サンプルホールド用のブロック６１、６５は、ブロック６２、６６の一部として構成してもよい。   Those skilled in the art will understand that there are various variations in the capacitor and switch topologies, and therefore the configuration of the first capacitor array 60 is not particularly limited. For example, the sample and hold blocks 61 and 65 may be configured as a part of the blocks 62 and 66.

続いてＡ型変換器ＵＣＡについて説明する。
図８は、Ａ型変換器ＵＣＡの第２サンプルホールド回路３０および第２シフト電圧生成部３４の回路図である。第２サンプルホールド回路３０および第２シフト電圧生成部３４は、第２容量アレー５０として一体に構成される。第２容量アレー５０は、複数のキャパシタおよび複数のスイッチを含んでいる。 Next, the A type converter UCA will be described.
FIG. 8 is a circuit diagram of the second sample and hold circuit 30 and the second shift voltage generator 34 of the A-type converter UCA. The second sample hold circuit 30 and the second shift voltage generator 34 are integrally configured as a second capacitor array 50. The second capacitor array 50 includes a plurality of capacitors and a plurality of switches.

第２容量アレー５０は、複数のスイッチおよび複数のキャパシタを利用して、入力電圧ＶＩをサンプルホールドする。また第２容量アレー５０は、複数のスイッチおよび複数のキャパシタを利用して、上側シフト電圧Ｖｍａ’、下側シフト電圧Ｖｍｂ’を生成する。   The second capacitor array 50 samples and holds the input voltage VI using a plurality of switches and a plurality of capacitors. The second capacitor array 50 generates an upper shift voltage Vma ′ and a lower shift voltage Vmb ′ using a plurality of switches and a plurality of capacitors.

Ａ型変換器ＵＣＡの動作原理を説明する。第２容量アレー５０は、第１容量アレー６０と同様に、複数のキャパシタの充電状態を制御し、電荷保存則を利用して、上側シフト電圧Ｖｍａ’、下側シフト電圧Ｖｍｂ’を生成する。   The operation principle of the A-type converter UCA will be described. Similar to the first capacitor array 60, the second capacitor array 50 controls the charge states of a plurality of capacitors, and generates the upper shift voltage Vma 'and the lower shift voltage Vmb' using a charge conservation law.

容量の等しいＭ個のキャパシタＣを考える。はじめに、Ｍ個のキャパシタすべてを入力電圧ＶＩで充電する。その後に、ｊ個のキャパシタの一端に＋Ｖｒｅｆを、残りの（Ｍ−ｊ）個のキャパシタの一端に接地電圧ＧＮＤ（０Ｖ）を印加する。このときの共通に接続されたキャパシタＣの他端の電位をＶｍとすると、電荷保存則により以下の式が成り立つ。
Ｍ×Ｃ×ＶＩ＝ｊ×Ｃ×（Ｖｍ−Ｖｒｅｆ）＋（Ｍ−ｊ）×Ｃ×Ｖｍ
これを整理すると、Ｖｍとして以下の式を得る。
Ｖｍ＝ＶＩ＋ｊ×（Ｖｒｅｆ／Ｍ） Consider M capacitors C of equal capacity. First, all M capacitors are charged with the input voltage VI. Thereafter, + Vref is applied to one end of the j capacitors, and the ground voltage GND (0 V) is applied to one end of the remaining (M−j) capacitors. If the potential of the other end of the capacitors C connected in common at this time is Vm, the following equation is established according to the charge conservation law.
M × C × VI = j × C × (Vm−Vref) + (M−j) × C × Vm
When this is arranged, the following formula is obtained as Vm.
Vm = VI + j × (Vref / M)

ｊ個のキャパシタの一端に、＋Ｖｒｅｆを印加する代わりに、−Ｖｒｅｆを印加した場合、以下の式が成り立つ。
Ｖｍ＝ＶＩ−ｊ×（Ｖｒｅｆ／Ｍ） When −Vref is applied to one end of the j capacitors instead of applying + Vref, the following equation is established.
Vm = VI−j × (Vref / M)

ｊ×（Ｖｒｅｆ／Ｍ）は、上述した中間電圧に相当する。したがって、ＶＩ±ｊ×（Ｖｒｅｆ／Ｍ）は、中間電圧Ｖｍと入力電圧ＶＩの差分に応じたシフト電圧Ｖｍ’に相当することが理解される。値ｊおよび基準電圧の符号を変化させることにより、所望の上側シフト電圧Ｖｍａ’、下側シフト電圧Ｖｍｂ’を生成させることができる。   j × (Vref / M) corresponds to the above-described intermediate voltage. Therefore, it is understood that VI ± j × (Vref / M) corresponds to the shift voltage Vm ′ corresponding to the difference between the intermediate voltage Vm and the input voltage VI. By changing the value j and the sign of the reference voltage, the desired upper shift voltage Vma ′ and lower shift voltage Vmb ′ can be generated.

図８の第２容量アレー５０は、第５キャパシタ群Ｃｃ_１〜Ｃｃ_Ｍ、ホールド用キャパシタＣｃ_０、第２スイッチ群ＳＷｃ_１〜ＳＷｃ_Ｍ、ＳＷｉ、ＳＷｏを備える。 The second capacitor array 50 of FIG. 8 includes fifth capacitor groups Cc _{1 to} Cc _M , holding capacitors Cc ₀ , and second switch groups SWc _{1 to} SWc _M , SWi, SWo.

ブロック５１は、第２サンプルホールド回路３０に相当する。ブロック５１は、キャパシタＣｃ_０を含み、第６フェーズφ６において、入力電圧ＶＩをサンプリングする。第２サブ変換器３２は第７フェーズφ７において、ホールドされた入力電圧ＶＩにもとづいてデジタルデータＤ１を生成する。 The block 51 corresponds to the second sample and hold circuit 30. The block 51 includes the capacitor Cc ₀ and samples the input voltage VI in the sixth phase φ6. In the seventh phase φ7, the second sub-converter 32 generates digital data D1 based on the held input voltage VI.

ブロック５２は、上側シフト電圧Ｖｍａ’を生成する。スイッチＳＷｃ_１〜ＳＷｃ_Ｍは、第６フェーズφ６、第８フェーズφ８において、以下のように動作する。第６フェーズφ６において、スイッチＳＷｃ_１〜ＳＷｃ_Ｍが接地電圧ＧＮＤを選択し、入力スイッチＳＷｉがオン、出力スイッチＳＷｏがオフする。これにより、Ｍ個のキャパシタＣｃ１〜ＣｃＭが入力電圧ＶＩで充電される。 Block 52 generates an upper shift voltage Vma ′. The switches SWc _{1 to} SWc _M operate as follows in the sixth phase φ6 and the eighth phase φ8. In the sixth phase φ6, the switches SWc _{1 to} SWc _M select the ground voltage GND, the input switch SWi is turned on, and the output switch SWo is turned off. Thereby, the M capacitors Cc1 to CcM are charged with the input voltage VI.

第８フェーズφ８において、デジタルデータＤ１に応じた個数ｊｃのスイッチＳＷｃが、キャパシタＣｃに基準電圧Ｖｒｅｆ（もしくは−Ｖｒｅｆ）を印加する。また残りの（Ｍ−ｊｃ）個のスイッチＳＷｃが、接地電圧ＧＮＤを印加する。この状態でＭ個のキャパシタＣｃの間で電荷の移動が起こり、上側シフト電圧Ｖｍａ’が生成される。   In the eighth phase φ8, the number jc of switches SWc corresponding to the digital data D1 applies the reference voltage Vref (or −Vref) to the capacitor Cc. The remaining (M-jc) switches SWc apply the ground voltage GND. In this state, charge movement occurs between the M capacitors Cc, and the upper shift voltage Vma 'is generated.

続く第９フェーズφ９において、デジタルデータＤ１に応じた個数ｊｄのスイッチＳＷｃが、キャパシタＣｃに基準電圧Ｖｒｅｆ（もしくは−Ｖｒｅｆ）を印加する。また残りの（Ｍ−ｊｄ）個のスイッチＳＷｃが、接地電圧ＧＮＤを印加する。この状態でＭ個のキャパシタＣｃの間で電荷の移動が起こり、下側シフト電圧Ｖｍｂ’が生成される。   In the subsequent ninth phase φ9, the number jd of switches SWc corresponding to the digital data D1 applies the reference voltage Vref (or -Vref) to the capacitor Cc. The remaining (M-jd) switches SWc apply the ground voltage GND. In this state, charge movement occurs between the M capacitors Cc, and the lower shift voltage Vmb ′ is generated.

当業者であれば、キャパシタおよびスイッチのトポロジーにさまざまな変形例が存在することが理解され、したがって第２容量アレー５０の構成は特に限定されない。   Those skilled in the art will understand that there are various variations in the capacitor and switch topologies, and therefore the configuration of the second capacitor array 50 is not particularly limited.

第６フェーズφ６において、キャパシタＣｃ_１〜Ｃｃ_Ｍによっても、入力電圧ＶＩがサンプリングされる。したがってブロック５１を省略して、ブロック５２を第２サンプルホールド回路３０として機能させてもよい。
また図８の構成では、ブロック５２を利用して上側シフト電圧Ｖｍａ’、下側シフト電圧Ｖｍｂ’を生成したが、ブロック５２を２個を設け、一方で上側シフト電圧Ｖｍａ’を、他方で下側シフト電圧Ｖｍｂ’を生成してもよい。 In the sixth phase φ6, the input voltage VI is also sampled by the capacitors Cc _{1 to} Cc _M. Therefore, the block 51 may be omitted and the block 52 may function as the second sample and hold circuit 30.
In the configuration of FIG. 8, the block 52 is used to generate the upper shift voltage Vma ′ and the lower shift voltage Vmb ′. However, two blocks 52 are provided, while the upper shift voltage Vma ′ is decreased on the other side. The side shift voltage Vmb ′ may be generated.

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。   The present invention has been described based on the embodiments. This embodiment is an exemplification, and it will be understood by those skilled in the art that various modifications can be made to combinations of the respective constituent elements and processing processes, and such modifications are within the scope of the present invention. is there. Hereinafter, such modifications will be described.

（変形例１）
実施の形態では、変換器がシングルエンドで構成される場合を説明したが、差動形式で構成してもよい。 (Modification 1)
In the embodiment, the case where the converter is configured as a single end has been described. However, the converter may be configured as a differential type.

差動形式を採用した場合、各ステージにおいて生成される電圧Ｖｉａ、Ｖｉｂ、Ｖｏａ、Ｖｏｂ、Ｖｍａ’、Ｖｍｂ’それぞれが、非反転信号と反転信号のペアとして生成される。以下、非反転信号、反転信号に添え字のｐ、ｎを付して区別する。コモン電圧Ｖｃが０Ｖであるとき、Ｖｐ＝−Ｖｎである。この性質を利用すると、内分（内挿補間）のみでなく、外分（外挿補間）によりシフト電圧Ｖｍａ’、Ｖｍｂ’を生成することが可能となる。   When the differential format is adopted, the voltages Via, Vib, Voa, Vob, Vma ′, and Vmb ′ generated at each stage are generated as a pair of a non-inverted signal and an inverted signal. Hereinafter, the non-inverted signal and the inverted signal are distinguished by attaching the subscripts p and n. When the common voltage Vc is 0V, Vp = −Vn. By utilizing this property, it is possible to generate the shift voltages Vma ′ and Vmb ′ not only by internal division (interpolation interpolation) but also by external division (extrapolation interpolation).

Ｂ型変換器ＵＣＢに対して前段から、差動形式の２つの補間電圧Ｖｉａ＿ｐ／ｎとＶｉｂ＿ｐ／ｎが入力されている。   Two differential interpolation voltages Via_p / n and Vib_p / n are input to the B-type converter UCB from the previous stage.

Ｖｉａ＿ｐとＶｉｂ＿ｐを、Ｍ＋ｋ：ｋに外分する電圧Ｖｍは、以下の式で与えられる。
Ｖｍ＝｛（Ｍ＋ｋ）×Ｖｉａ＿ｐ−ｋ×Ｖｉｂ＿ｐ｝／Ｍ
−Ｖｉｂ＿ｐは、Ｖｉｂ＿ｎであるから、以下の式を得る。
Ｖｍ＝｛（Ｍ＋ｋ）×Ｖｉａ＿ｐ＋ｋ×Ｖｉｂ＿ｎ｝／Ｍ A voltage Vm that externally divides Via_p and Vib_p into M + k: k is given by the following equation.
Vm = {(M + k) × Via_p−k × Vib_p} / M
Since −Vib_p is Vib_n, the following equation is obtained.
Vm = {(M + k) × Via_p + k × Vib_n} / M

この式を変形し、Ｖｍ’を以下の式で定義すると、Ｖｍ’は、Ｖｉａ＿ｐとＶｉｂ＿ｎを、ｋ：Ｍ＋ｋに内分する点となる。
Ｖｍ’＝｛（Ｍ＋ｋ）×Ｖｉａ＿ｐ＋ｋ×Ｖｉｂ＿ｎ｝／（Ｍ＋２ｋ）
つまり、Ｍ＋ｋ個のキャパシタＣをＶｉａ＿ｐにより充電し、ｋ個のキャパシタＣをＶｉｂ＿ｎにより充電し、それらを結合すれば、外分によりシフト電圧を生成できる。 If this equation is modified and Vm ′ is defined by the following equation, Vm ′ is a point that internally divides Via_p and Vib_n into k: M + k.
Vm ′ = {(M + k) × Via_p + k × Vib_n} / (M + 2k)
That is, if M + k capacitors C are charged by Via_p, k capacitors C are charged by Vib_n, and they are combined, a shift voltage can be generated by an external component.

以上の説明から、図７のＢ型変換器ＵＣＢを差動形式に拡張すれば、外分によるシフト電圧の生成が可能となることが理解される。   From the above description, it can be understood that if the B-type converter UCB in FIG. 7 is expanded to a differential format, a shift voltage can be generated by an external component.

図９（ａ）〜（ｄ）は、差動形式のＢ型変換器ＵＣＢの動作を示す回路図である。図９（ａ）には、サンプリング動作が示される。図示される差動増幅器は、前段の第１増幅器４６（もしくは第２増幅器３６）である。ここには、シフト電圧の非反転信号を生成する部分のみを示している。   FIGS. 9A to 9D are circuit diagrams showing the operation of the differential B-type converter UCB. FIG. 9A shows the sampling operation. The illustrated differential amplifier is the first amplifier 46 (or the second amplifier 36) in the previous stage. Here, only the portion that generates the non-inverted signal of the shift voltage is shown.

図９（ａ）に示すように、φ１においてＭ個のキャパシタＣａｐがＶｏａ＿ｐで、Ｋ個のキャパシタＣａｎがＶｏａ＿ｎで充電される。またφ２においてＭ個のキャパシタＣｂｐがＶｏｂ＿ｐで、Ｋ個のキャパシタＣｂｎがＶｏｂ＿ｎで充電される。２×Ｋ個のダミー容量Ｃｄは、０Ｖで充電される。ダミー容量Ｃｄは、内分と外分で利得を揃えるために設けられる。   As shown in FIG. 9 (a), M capacitors Cap are charged with Voa_p and K capacitors Can are charged with Voa_n at φ1. In φ2, M capacitors Cbp are charged with Vob_p, and K capacitors Cbn are charged with Vob_n. The 2 × K dummy capacitors Cd are charged with 0V. The dummy capacitor Cd is provided in order to make the gain uniform between the inner part and the outer part.

図９（ｂ）は、Ｖｏａ＿ｐとＶｏａ＿ｂをｋ：（Ｍ−ｋ）で内分する状態である。この状態では、Ｖｏａ＿ｐで充電された（Ｍ−ｋ）個のキャパシタＣａｐと、Ｖｏｂ＿ｐで充電されたｋ個のキャパシタＣｎｐと、０Ｖで充電された２×Ｋ個のダミー容量Ｃｄが結合される。シフト電圧は以下の式で与えられる。
Ｖｍ’＝｛（Ｍ−ｋ）Ｖｏａ＿ｐ＋ｋ×Ｖｏｂ＿ｐ｝／（Ｍ＋２×Ｋ） FIG. 9B shows a state in which Voa_p and Voa_b are internally divided by k: (M−k). In this state, (M−k) capacitors Cap charged with Voa_p, k capacitors Cnp charged with Vob_p, and 2 × K dummy capacitors Cd charged with 0V are combined. The shift voltage is given by the following equation.
Vm ′ = {(M−k) Voa_p + k × Vob_p} / (M + 2 × K)

図９（ｃ）は、Ｖｏａ＿ｐとＶｏａ＿ｂをｋ：（Ｍ＋ｋ）で低電位側に外分する状態である。この状態では、Ｖｏａ＿ｐで充電された（Ｍ＋ｋ）個のキャパシタＣａｐと、Ｖｏｂ＿ｎで充電されたｋ個のキャパシタＣｂｎと、０Ｖで充電された（２Ｋ−２ｋ）個のダミー容量Ｃｄが結合される。シフト電圧は以下の式で与えられる。
Ｖｍ’＝｛（Ｍ＋ｋ）Ｖｏａ＿ｐ−ｋ×Ｖｏｂ＿ｐ｝／（Ｍ＋２×Ｋ）
＝｛（Ｍ＋ｋ）Ｖｏａ＿ｐ＋ｋ×Ｖｏｂ＿ｎ｝／（Ｍ＋２×Ｋ） FIG. 9C shows a state in which Voa_p and Voa_b are externally divided to the low potential side by k: (M + k). In this state, (M + k) capacitors Cap charged with Voa_p, k capacitors Cbn charged with Vob_n, and (2K-2k) dummy capacitors Cd charged with 0 V are coupled. The shift voltage is given by the following equation.
Vm ′ = {(M + k) Voa_p−k × Vob_p} / (M + 2 × K)
= {(M + k) Voa_p + k × Vob_n} / (M + 2 × K)

図９（ｄ）は、Ｖｏａ＿ｐとＶｏａ＿ｂを（Ｍ＋ｋ）：ｋで高電位側に外分する状態である。   FIG. 9D shows a state in which Voa_p and Voa_b are externally divided to the high potential side by (M + k): k.

当業者によれば、変数ｋに応じて、上側シフト電圧Ｖｍａ’、下側シフト電圧Ｖｍｂ’の非反転信号ｐが生成可能であることが理解される。また、同様の構成を追加することにより、上側シフト電圧Ｖｍａ’、下側シフト電圧Ｖｍｂ’の反転信号ｎが生成可能であることが理解される。   A person skilled in the art understands that the non-inverted signal p of the upper shift voltage Vma ′ and the lower shift voltage Vmb ′ can be generated according to the variable k. Further, it is understood that the inverted signal n of the upper shift voltage Vma ′ and the lower shift voltage Vmb ′ can be generated by adding a similar configuration.

外挿補間法により以下の効果を得ることができる。
内挿補間法では、冗長範囲をとるためにサブ変換器のしきい値電圧の外側（Ｖ_{Ｒ＿Ｎ−０．５}およびＶ_{Ｒ＿Ｎ＋１．５}）に補間信号を生成する必要があったため、増幅器の出力信号の振幅が大きくなってしまっていた。出力すべき信号の振幅が大きくなると、電源電圧との間のヘッドルームが狭くなり増幅器の出力が歪むため、線形性の劣化の原因となる。
外挿補間を用いると、サブ変換器のしきい値電圧と一致した補間信号（Ｖ_Ｒ＿ＮおよびＶ_{Ｒ＿Ｎ＋１}）を生成した場合においても冗長範囲を得ることが可能となり、増幅器が出力すべき電圧振幅を小さくできるようになる。これにより増幅器の出力の歪みを低減でき、線形性を高めることができる。 The following effects can be obtained by the extrapolation method.
In the interpolation method, since it is necessary to generate an interpolation signal outside the threshold voltage of the sub-converter (V _{R_N−0.5} and V _{R_N + 1.5} ) in order to take a redundant range, the output signal of the amplifier The amplitude of was increasing. When the amplitude of the signal to be output is increased, the headroom between the power supply voltage is narrowed and the output of the amplifier is distorted, which causes deterioration of linearity.
When extrapolation is used, a redundant range can be obtained even when an interpolation signal (V _{R_N} and V _{R_N + 1} ) that matches the threshold voltage of the sub-converter is generated. You can make it smaller. Thereby, distortion of the output of the amplifier can be reduced, and linearity can be improved.

図９と同様の原理により、Ａ型変換器ＵＣＡにおいても、外分によるシフト電圧の生成が可能である。この場合、第２増幅器３６における線形性を高めることができる。   Based on the same principle as in FIG. 9, the A-type converter UCA can also generate a shift voltage using an external component. In this case, the linearity of the second amplifier 36 can be improved.

（変形例２）
Ｂ型変換器ＵＣＢの第１サブ変換器４２に着目する。第１サブ変換器４２の機能は、第１補間電圧Ｖｉａ＿Ｂおよび第２補間電圧Ｖｉｂ＿Ｂの間を複数のセグメントに分割し、所定のコモン電圧Ｖｃが属するセグメントを示すデジタルデータＤ２_ｉを生成することであった。
増幅器の利得の誤差がある程度小さい場合、コモン電圧Ｖｃが属するセグメントを示すデジタルデータＤ２_ｉの生成には、必ずしも、２つの補間電圧Ｖｉａ＿Ｂ、Ｖｉｂ＿Ｂの両方が必要となるわけではなく、Ｖｉａ＿Ｂのみ、Ｖｉｂ＿Ｂのみ、あるいはそれらの平均を取得できれば、デジタルデータＤ２_ｉは生成できる。 (Modification 2)
Attention is paid to the first sub-converter 42 of the B-type converter UCB. The function of the first sub-converter 42 is to divide the interval between the first interpolation voltage Via_B and the second interpolation voltage Vib_B into a plurality of segments and generate digital data D2 _i indicating a segment to which a predetermined common voltage Vc belongs. there were.
When the gain error of the amplifier is small to some extent, the generation of the digital data D2 _i indicating the segment to which the common voltage Vc belongs does not necessarily require both of the two interpolation voltages Via_B and Vib_B, but only Via_B, Vib_B Digital data D2 _i can be generated if only the average of them can be obtained.

Ｂ型変換器ＵＣＢに入力される２つの補間電圧それぞれをＶ１、Ｖ２と記す。
Ｖ１は、コモン電圧との差分を表すから、Ｖ１の値を量子化すれば、コモン電圧Ｖｃが属するセグメントを判定できる。Ｖ１の代わりに、Ｖ２を用いても同様のことができる。 Two interpolation voltages input to the B-type converter UCB are denoted as V1 and V2, respectively.
Since V1 represents the difference from the common voltage, the segment to which the common voltage Vc belongs can be determined by quantizing the value of V1. The same can be done by using V2 instead of V1.

図１０は、Ｂ型変換器ＵＣＢの入出力特性を示す図である。変形例２における第１サブ変換器の動作原理は、図１０から把握される。増幅器の利得をＨとする。補間電圧Ｖ１（＝Ｖｉａ＿Ｂ）は、前段におけるシフト電圧Ｖ_Ｒ＿Ｎ（＝Ｖｍａ’）および入力電圧Ｖｓを用いて式（１ａ）で表される。
Ｖ１＝Ｈ×（Ｖｓ−Ｖ_Ｒ＿Ｎ） …（１ａ） FIG. 10 is a diagram showing input / output characteristics of the B-type converter UCB. The operating principle of the first sub-converter in Modification 2 can be understood from FIG. Let H be the gain of the amplifier. The interpolation voltage V1 (= Via_B) is expressed by Expression (1a) using the shift voltage V _{R_N} (= Vma ′) and the input voltage Vs in the _previous stage.
V1 = H × (Vs−V _R — _N ) (1a)

同様に、補間電圧Ｖ２（＝Ｖｉｂ＿Ｂ）は、前段におけるシフト電圧Ｖ_{Ｒ＿Ｎ＋１}（＝Ｖｍｂ’）および入力電圧Ｖｓを用いて式（１ｂ）で表される。
Ｖ２＝Ｈ×（Ｖｓ−Ｖ_{Ｒ＿Ｎ＋１}）＝Ｈ×（Ｖｓ−Ｖ_Ｒ＿Ｎ−Ｖｑｃ） …（１ｂ）
Ｖｑｃは、Ｖ_Ｒ＿ＮとＶ_{Ｒ＿Ｎ−１}の電位差であり、これは前段の量子化電圧（ΔＶ）に相当する。 Similarly, the interpolation voltage V2 (= Vib_B) is expressed by Expression (1b) using the shift voltage V _{R_N + 1} (= Vmb ′) and the input voltage Vs in the _previous stage.
V2 = H * (Vs- _{VR_N + 1} ) = H * (Vs- _{VR_N-} Vqc) (1b)
Vqc is a potential difference between V _{R_N} and V _{R_N−1} , which corresponds to the previous stage quantization voltage (ΔV).

Ｖ１、Ｖ２それぞれを、基準電圧Ｖ_ＲＦで量子化したときの値をｘ１、ｘ２とする。
ｘ１＝Ｖ１／Ｖ_ＲＦ＝Ｈ×（Ｖｓ−Ｖ_Ｒ＿Ｎ）／Ｖ_ＲＦ …（２ａ）
ｘ２＝Ｖ２／Ｖ_ＲＦ＝Ｈ×（Ｖｓ−Ｖ_Ｒ＿Ｎ−Ｖｑｃ）／Ｖ_ＲＦ …（２ｂ） The values when V1 and V2 are respectively quantized with the reference voltage _VRF are x1 and x2.
x1 = V1 / V _RF = H × (Vs−V _R — _N ) / V _RF (2a)
x2 = V2 / _VRF = H * (Vs- _{VR_N-} Vqc) / _VRF (2b)

式（２ａ）、（２ｂ）から、式（３）を得る。
ｘ１／（ｘ１−ｘ２）＝（Ｖｓ−Ｖ_Ｒ＿Ｎ）／Ｖｑｃ …（３）
この変換値の分子ｘ１は、Ｖ１に対応するから、第１サブ変換器４２ａが生成すべきデジタルデータＤ２ｉに応じている。 Equation (3) is obtained from equations (2a) and (2b).
x1 / (x1-x2) = (Vs- _{VR_N} ) / Vqc (3)
Since this conversion value numerator x1 corresponds to V1, it corresponds to the digital data D2i to be generated by the first sub-converter 42a.

分母の（ｘ１−ｘ２）による除算（正規化）は、利得Ｈと基準電圧Ｖ_ＲＦのミスマッチの補正のために行われる。すなわちミスマッチがなければ、ｘ１−ｘ２は常に同じ値Δｘをとる。ところが、ミスマッチが生ずると、ｘ１−ｘ２の値は、Δｘより大きくなったり、小さくなる。そこでｘ１を、ｘ１−ｘ２によって正規化することによりミスマッチの影響をキャンセルできる。 Division (normalization) of the denominator by (x1−x2) is performed to correct a mismatch between the gain H and the reference voltage _VRF . That is, if there is no mismatch, x1−x2 always takes the same value Δx. However, when a mismatch occurs, the value of x1-x2 becomes larger or smaller than Δx. Therefore, the influence of mismatch can be canceled by normalizing x1 by x1-x2.

ここで、ｘ１−ｘ２＝Ｈ×Ｖｑｃ／Ｖ_ＲＦは、入力信号Ｖｓに依存しない。つまり、式（３）を用いた変換処理は、２つの補間電圧を用いた補間比較と等価である。したがって第１サブ変換器４２ａは、式（３）の値を計算することにより、第１補間電圧Ｖｉａ＿Ｂおよび第２補間電圧Ｖｉｂ＿Ｂの間を複数のセグメントに分割し、コモン電圧Ｖｃが属するセグメントを判定できる。 Here, x1−x2 = H × Vqc / V _RF does not depend on the input signal Vs. That is, the conversion process using Equation (3) is equivalent to an interpolation comparison using two interpolation voltages. Therefore, the first sub-converter 42a divides the interval between the first interpolation voltage Via_B and the second interpolation voltage Vib_B into a plurality of segments by calculating the value of Equation (3), and determines the segment to which the common voltage Vc belongs. it can.

第１サブ変換器４２ａは、式（３）の分子のｘ１に代えて、ｘ１とｘ２の平均値（ｘ１＋ｘ２）／２を用いた式（４）にもとづいて、変換値を計算してもよい。
１／２×（ｘ１＋ｘ２）／（ｘ１−ｘ２） …（４） The first sub-converter 42a may calculate the conversion value based on Expression (4) using an average value (x1 + x2) / 2 of x1 and x2 instead of x1 of the numerator of Expression (3). .
1/2 * (x1 + x2) / (x1-x2) (4)

なお、ｘ１−ｘ２による除算は、やや複雑なハードウェアを必要とするが、この値ｘ１−ｘ２が２の階乗（２^Ｎ）となるように、各ステージの利得Ｈ、基準電圧Ｖ_ＲＥＦを調節することにより、ｘ１−ｘ２をビットシフトによる演算に置換することも可能である。 The division by x1-x2 requires somewhat complicated hardware, but the gain H and the reference voltage V _REF of each stage are set so that the value x1-x2 is a factorial of 2 (2 ^N ). By adjusting, it is possible to replace x1-x2 with an operation by bit shift.

図１１は、変形例２に係るＢ型変換器ＵＣＢの第１サブ変換器４２ａの構成を示すブロック図である。第１サブ変換器４２ａは、Ａ／Ｄコンバータ７０およびロジック回路７２を備える。
第１サブ変換器４２ａは、Ａ／Ｄコンバータ７０およびロジック回路７２を備える。Ａ／Ｄコンバータ７０は、第１補間電圧Ｖｉａ＿Ｂ、第２補間電圧Ｖｉｂ＿Ｂを、適切に定められた参照電圧Ｖ_ＲＦを利用して量子化する。量子化された値ｘ１、ｘ２は、ロジック回路７２に入力される。 FIG. 11 is a block diagram illustrating a configuration of the first sub-converter 42a of the B-type converter UCB according to the second modification. The first sub converter 42 a includes an A / D converter 70 and a logic circuit 72.
The first sub converter 42 a includes an A / D converter 70 and a logic circuit 72. The A / D converter 70 quantizes the first interpolation voltage Via_B and the second interpolation voltage Vib_B using an appropriately determined reference voltage _VRF . The quantized values x1 and x2 are input to the logic circuit 72.

ロジック回路７２は、式（３）あるいは（４）の変換値を演算し、変換値に応じたデジタル値Ｄ２を生成する。第２シフト電圧生成部３４は、ロジック回路７２が生成した変換値にもとづいて、上述の補間増幅処理を行う。   The logic circuit 72 calculates the converted value of the expression (3) or (4) and generates a digital value D2 corresponding to the converted value. The second shift voltage generation unit 34 performs the above-described interpolation amplification process based on the conversion value generated by the logic circuit 72.

この変形例によれば、補間型のダイナミックコンパレータなどを利用することなく、比較処理が可能となる。   According to this modification, comparison processing can be performed without using an interpolation-type dynamic comparator or the like.

（その他の変形例）
実施の形態では、コモン電圧Ｖｃが接地電圧ＧＮＤである場合について説明したが、本発明はそれに限定されない。回路を正電圧の範囲で動作させたい場合、コモン電圧Ｖｃは、電源電圧Ｖｄｄの中点電圧Ｖｄｄ／２としてもよい。あるいは、基準電圧Ｖｒｅｆが与えられる場合には、Ｖｒｅｆ／２としてもよい。 (Other variations)
In the embodiments, the case where the common voltage Vc is the ground voltage GND has been described, but the present invention is not limited to this. When it is desired to operate the circuit in the positive voltage range, the common voltage Vc may be the midpoint voltage Vdd / 2 of the power supply voltage Vdd. Alternatively, Vref / 2 may be used when the reference voltage Vref is applied.

実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。   Although the present invention has been described using specific words and phrases based on the embodiments, the embodiments are merely illustrative of the principles and applications of the present invention, and the embodiments are defined in the claims. Many modifications and arrangements can be made without departing from the spirit of the present invention.

１００…Ａ／Ｄコンバータ、ＵＣＡ…Ａ型変換器、ＵＣＢ…Ｂ型変換器、３０…第２サンプルホールド回路、３２…第２サブ変換器、３４…第２シフト電圧生成部、３６…第２増幅器、４０…第１サンプルホールド回路、４２…第１サブ変換器、４４…第１シフト電圧生成部、４６…第１増幅器、５０…第２容量アレー、６０…第１容量アレー、Ｃａａ…第１キャパシタ群、Ｃａｂ…第２キャパシタ群、Ｃｂａ…第３キャパシタ群、Ｃｂｂ…第４キャパシタ群。 DESCRIPTION OF SYMBOLS 100 ... A / D converter, UCA ... A type converter, UCB ... B type converter, 30 ... 2nd sample hold circuit, 32 ... 2nd sub converter, 34 ... 2nd shift voltage production | generation part, 36 ... 2nd Amplifiers 40... First sample and hold circuit 42... First sub converter 44. First shift voltage generator 46. First amplifier 50. Second capacitance array 60. First capacitance array Caa. 1 capacitor group, Cab ... second capacitor group, Cba ... third capacitor group, Cbb ... fourth capacitor group.

Claims (8)

アナログの入力電圧をデジタルデータに変換するパイプライン型Ａ／Ｄコンバータであって、
直列に接続されたｎ個（ｎは自然数）のＢ型変換器を備え、
前記Ｂ型変換器は、
前段の変換器から時分割で、第１フェーズにおいて第１補間電圧を受け、第２フェーズにおいて第２補間電圧を受ける入力端子と、
前記第１フェーズにおいて前記第１補間電圧をサンプリングしてその後ホールドし、前記第２フェーズにおいて前記第２補間電圧をサンプリングしてその後ホールドする第１サンプルホールド回路と、
第３フェーズにおいて、前記第１サンプルホールド回路によりホールドされる前記第１補間電圧および前記第２補間電圧の間を複数のセグメントに分割し、所定のコモン電圧が属するセグメントを示すデジタルデータを生成する第１サブ変換器と、
第４フェーズにおいて、前記コモン電圧が属するセグメントの上限以上の電圧レベルを有する上側シフト電圧を生成し、第５フェーズにおいて、前記コモン電圧が属するセグメントの下限以下の電圧レベルを有する下側シフト電圧を生成する第１シフト電圧生成部と、
前記第４フェーズにおいて前記上側シフト電圧を、前記コモン電圧を基準として増幅することにより第３補間電圧を生成して後段に出力するとともに、前記第５フェーズにおいて前記下側シフト電圧を、前記コモン電圧を基準として増幅することにより第４補間電圧を生成して後段に出力する第１増幅器と、
を備え、
前記第１サンプルホールド回路および前記第１シフト電圧生成部は、複数のキャパシタおよび複数のスイッチを含む第１容量アレーとして一体に構成され、
前記第１容量アレーは、
第１キャパシタ群と、
第２キャパシタ群と、
第３キャパシタ群と、
第４キャパシタ群と、
（１）前記第１フェーズにおいて前記第１補間電圧を前記第１キャパシタ群および前記第３キャパシタ群に印加し、（２）前記第２フェーズにおいて前記第２補間電圧を前記第２キャパシタ群および前記第４キャパシタ群に印加し、（３）前記第４フェーズにおいて、前記第１キャパシタ群のうち、前記第１サブ変換器により生成された前記デジタルデータに応じた個数のキャパシタと、前記第２キャパシタ群のうち、前記第１サブ変換器により生成された前記デジタルデータに応じた個数のキャパシタと、を結合することにより前記上側シフト電圧を生成し、（４）前記第５フェーズにおいて、前記第３キャパシタ群のうち、前記第１サブ変換器により生成された前記デジタルデータに応じた個数のキャパシタと、前記第４キャパシタ群のうち、前記第１サブ変換器により生成された前記デジタルデータに応じた個数のキャパシタと、を結合することにより前記下側シフト電圧を生成するように配置された第１スイッチ群と、
を含むことを特徴とするパイプライン型Ａ／Ｄコンバータ。 A pipeline type A / D converter for converting an analog input voltage into digital data,
N (n is a natural number) B-type converters connected in series;
The B-type converter is
An input terminal that receives the first interpolation voltage in the first phase and receives the second interpolation voltage in the second phase in a time-sharing manner from the previous stage converter;
A first sample and hold circuit that samples and then holds the first interpolation voltage in the first phase, and samples and then holds the second interpolation voltage in the second phase;
In the third phase, the interval between the first interpolation voltage and the second interpolation voltage held by the first sample and hold circuit is divided into a plurality of segments, and digital data indicating a segment to which a predetermined common voltage belongs is generated. A first sub-converter;
In the fourth phase, an upper shift voltage having a voltage level equal to or higher than the upper limit of the segment to which the common voltage belongs is generated, and in the fifth phase, a lower shift voltage having a voltage level equal to or lower than the lower limit of the segment to which the common voltage belongs. A first shift voltage generator to generate;
In the fourth phase, the upper shift voltage is amplified with the common voltage as a reference to generate a third interpolation voltage and output to the subsequent stage. In the fifth phase, the lower shift voltage is converted to the common voltage. A first amplifier that generates a fourth interpolation voltage and outputs the fourth interpolation voltage to a subsequent stage by
With
The first sample hold circuit and the first shift voltage generator are integrally configured as a first capacitor array including a plurality of capacitors and a plurality of switches,
The first capacity array is:
A first capacitor group;
A second capacitor group;
A third capacitor group;
A fourth capacitor group;
(1) applying the first interpolation voltage to the first capacitor group and the third capacitor group in the first phase; and (2) applying the second interpolation voltage to the second capacitor group and the second capacitor in the second phase. (3) in the fourth phase, the number of capacitors corresponding to the digital data generated by the first sub-converter in the first capacitor group in the fourth phase, and the second capacitor The upper shift voltage is generated by combining a number of capacitors corresponding to the digital data generated by the first sub-converter in the group, and (4) in the fifth phase, the third Among the capacitor group, the number of capacitors corresponding to the digital data generated by the first sub-converter, and the fourth capacitor group Chi, a first switch group arranged to generate the lower shift voltage by combining a capacitor of the number corresponding to the digital data generated by the first sub-converter,
Features and to Rupa pipeline type A / D converter comprises a. 前記第１増幅器は差動増幅器であり、前記第１補間電圧、前記第２補間電圧、前記第３補間電圧、前記第４補間電圧、前記上側シフト電圧、前記下側シフト電圧は差動信号であることを特徴とする請求項１に記載のパイプライン型Ａ／Ｄコンバータ。 The first amplifier is a differential amplifier, and the first interpolation voltage, the second interpolation voltage, the third interpolation voltage, the fourth interpolation voltage, the upper shift voltage, and the lower shift voltage are differential signals. The pipeline type A / D converter according to claim 1 , wherein the pipeline type A / D converter is provided. 前記第１シフト電圧生成部は、差動信号の反転信号を利用した外挿補間により、前記上側シフト電圧、前記下側シフト電圧を生成可能であることを特徴とする請求項２に記載のパイプライン型Ａ／Ｄコンバータ。 3. The pipe according to claim 2 , wherein the first shift voltage generation unit can generate the upper shift voltage and the lower shift voltage by extrapolation using an inverted signal of a differential signal. 4. Line type A / D converter. 前記ｎ個のＢ型変換器の少なくともひとつにおいて、前記第１サブ変換器は、
前記第１補間電圧および前記第２補間電圧それぞれをデジタル値ｘ１、ｘ２に変換するＡ／Ｄコンバータと、
ｘ１／（ｘ１−ｘ２）、ｘ２／（ｘ１−ｘ２）もしくは、（ｘ１＋ｘ２）／（ｘ１−ｘ２）を演算するデジタル回路と、
を含むことを特徴とする請求項１から３のいずれかに記載のパイプライン型Ａ／Ｄコンバータ。 In at least one of the n B-type converters, the first sub-converter includes:
An A / D converter for converting the first interpolation voltage and the second interpolation voltage into digital values x1 and x2, respectively;
a digital circuit for calculating x1 / (x1-x2), x2 / (x1-x2) or (x1 + x2) / (x1-x2);
The pipeline type A / D converter according to any one of claims 1 to 3 , wherein the pipeline type A / D converter is included. アナログの入力電圧をデジタルデータに変換するパイプライン型Ａ／Ｄコンバータであって、  A pipeline type A / D converter for converting an analog input voltage into digital data,
直列に接続されたｎ個（ｎは自然数）のＢ型変換器を備え、  N (n is a natural number) B-type converters connected in series;
前記Ｂ型変換器は、  The B-type converter is
前段の変換器から時分割で、第１フェーズにおいて第１補間電圧を受け、第２フェーズにおいて第２補間電圧を受ける入力端子と、  An input terminal that receives the first interpolation voltage in the first phase and receives the second interpolation voltage in the second phase in a time-sharing manner from the previous stage converter;
前記第１フェーズにおいて前記第１補間電圧をサンプリングしてその後ホールドし、前記第２フェーズにおいて前記第２補間電圧をサンプリングしてその後ホールドする第１サンプルホールド回路と、  A first sample and hold circuit that samples and then holds the first interpolation voltage in the first phase, and samples and then holds the second interpolation voltage in the second phase;
第３フェーズにおいて、前記第１サンプルホールド回路によりホールドされる前記第１補間電圧および前記第２補間電圧の間を複数のセグメントに分割し、所定のコモン電圧が属するセグメントを示すデジタルデータを生成する第１サブ変換器と、  In the third phase, the interval between the first interpolation voltage and the second interpolation voltage held by the first sample and hold circuit is divided into a plurality of segments, and digital data indicating a segment to which a predetermined common voltage belongs is generated. A first sub-converter;
第４フェーズにおいて、前記コモン電圧が属するセグメントの上限以上の電圧レベルを有する上側シフト電圧を生成し、第５フェーズにおいて、前記コモン電圧が属するセグメントの下限以下の電圧レベルを有する下側シフト電圧を生成する第１シフト電圧生成部と、  In the fourth phase, an upper shift voltage having a voltage level equal to or higher than the upper limit of the segment to which the common voltage belongs is generated, and in the fifth phase, a lower shift voltage having a voltage level equal to or lower than the lower limit of the segment to which the common voltage belongs. A first shift voltage generator to generate;
前記第４フェーズにおいて前記上側シフト電圧を、前記コモン電圧を基準として増幅することにより第３補間電圧を生成して後段に出力するとともに、前記第５フェーズにおいて前記下側シフト電圧を、前記コモン電圧を基準として増幅することにより第４補間電圧を生成して後段に出力する第１増幅器と、  In the fourth phase, the upper shift voltage is amplified with the common voltage as a reference to generate a third interpolation voltage and output to the subsequent stage. In the fifth phase, the lower shift voltage is converted to the common voltage. A first amplifier that generates a fourth interpolation voltage and outputs the fourth interpolation voltage to a subsequent stage by
を備え、  With
前記ｎ個のＢ型変換器の少なくともひとつにおいて、前記第１サブ変換器は、  In at least one of the n B-type converters, the first sub-converter includes:
前記第１補間電圧および前記第２補間電圧それぞれをデジタル値ｘ１、ｘ２に変換するＡ／Ｄコンバータと、  An A / D converter for converting the first interpolation voltage and the second interpolation voltage into digital values x1 and x2, respectively;
ｘ１／（ｘ１−ｘ２）、ｘ２／（ｘ１−ｘ２）もしくは、（ｘ１＋ｘ２）／（ｘ１−ｘ２）を演算するデジタル回路と、  a digital circuit for calculating x1 / (x1-x2), x2 / (x1-x2) or (x1 + x2) / (x1-x2);
を含むことを特徴とするパイプライン型Ａ／Ｄコンバータ。  A pipeline type A / D converter comprising: 前記ｎ個のＢ型変換器の前段に設けられたＡ型変換器をさらに備え、
前記Ａ型変換器は、
前記入力電圧を受ける入力端子と、
基準電圧を受ける基準電圧端子と、
第６フェーズにおいて前記入力電圧をサンプリングしてその後ホールドする第２サンプルホールド回路と、
第７フェーズにおいて、入力電圧範囲を、前記基準電圧にもとづいた複数のしきい値電圧により複数のセグメントに分割し、前記入力電圧が属するセグメントを示すデジタルデータを生成する第２サブ変換器と、
第８フェーズにおいて、前記入力電圧が属するセグメントの上限以上の電圧レベルを有する上側中間電圧と前記入力電圧の差分に応じた上側シフト電圧を生成し、第９フェーズにおいて、前記入力電圧が属するセグメントの下限以下の電圧レベルを有する下側中間電圧と前記入力電圧の差分に応じた下側シフト電圧を生成する第２シフト電圧生成部と、
前記第８フェーズにおいて前記上側シフト電圧を、前記コモン電圧を基準として増幅することにより第５補間電圧を生成し、後段に出力するとともに、前記第９フェーズにおいて前記下側シフト電圧を、前記コモン電圧を基準として増幅することにより第６補間電圧を生成し、後段に出力する第２増幅器と、
を備えることを特徴とする請求項１から５のいずれかに記載のパイプライン型Ａ／Ｄコンバータ。 Further comprising an A-type converter provided in front of the n B-type converters,
The A-type converter is
An input terminal for receiving the input voltage;
A reference voltage terminal for receiving a reference voltage;
A second sample-and-hold circuit that samples and then holds the input voltage in a sixth phase;
In a seventh phase, a second sub-converter that divides an input voltage range into a plurality of segments by a plurality of threshold voltages based on the reference voltage, and generates digital data indicating the segment to which the input voltage belongs;
In the eighth phase, an upper shift voltage corresponding to the difference between the upper intermediate voltage having a voltage level equal to or higher than the upper limit of the segment to which the input voltage belongs and the input voltage is generated, and in the ninth phase, the segment of the segment to which the input voltage belongs. A second shift voltage generating unit that generates a lower shift voltage corresponding to a difference between a lower intermediate voltage having a voltage level equal to or lower than a lower limit and the input voltage;
A fifth interpolation voltage is generated by amplifying the upper shift voltage in the eighth phase with reference to the common voltage, and is output to the subsequent stage. In the ninth phase, the lower shift voltage is converted to the common voltage. A second amplifier that generates a sixth interpolation voltage by amplifying the output of the second interpolation voltage and outputs the sixth interpolation voltage to a subsequent stage;
The pipeline type A / D converter according to claim 1, wherein the pipeline type A / D converter is provided. 前記第２サンプルホールド回路および前記第２シフト電圧生成部は、複数のキャパシタおよび複数のスイッチを含む第２容量アレーとして一体に構成されることを特徴とする請求項６に記載のパイプライン型Ａ／Ｄコンバータ。 The pipeline type A according to claim 6 , wherein the second sample and hold circuit and the second shift voltage generator are integrally configured as a second capacitor array including a plurality of capacitors and a plurality of switches. / D converter. 前記第２増幅器は差動増幅器であり、前記入力電圧、前記第５補間電圧、前記第６補間電圧、前記上側シフト電圧、前記下側シフト電圧は差動信号であることを特徴とする請求項６に記載のパイプライン型Ａ／Ｄコンバータ。 The second amplifier is a differential amplifier, and the input voltage, the fifth interpolation voltage, the sixth interpolation voltage, the upper shift voltage, and the lower shift voltage are differential signals. 6. The pipeline type A / D converter according to 6.

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