KR100967845B1 - Multiplying digital to analog converter and pipelined analog to digital converter having the same - Google Patents

Abstract

멀티플라잉 디지털-아날로그 컨버터(MDAC, Multiplying DAC)는 디지털 신호를 입력받아 아날로그 신호를 출력하는 디지털-아날로그 컨버터(DAC), 및 상관 더블 샘플링(CDS, Correlated Double Sampling) 기법 또는 타임 쉬프트 상관 더블 샘플링(Time Shifted CDS) 기법의 타이밍별로 상기 출력된 아날로그 신호에 상응하는 신호의 증폭 이득을 변화시키는 이득 증폭기를 포함한다. 따라서 멀티플라잉 디지털-아날로그 컨버터는 적절한 타이밍에 따라 이득 증폭기의 이득을 변화시켜 멀티플라잉 디지털-아날로그 컨버터(Multiplying DAC)의 효율을 개선할 수 있다.Multiplying Digital-to-Analog Converters (MDACs) are digital-to-analog converters (DACs) that accept digital signals and output analog signals, and Correlated Double Sampling (CDS) techniques or time-shift-correlated double sampling (CDS). And a gain amplifier for changing the amplification gain of the signal corresponding to the output analog signal for each timing of the Time Shifted CDS) technique. Thus, a multiplying digital-to-analog converter can improve the efficiency of a multiplying DAC by varying the gain of the gain amplifier at an appropriate timing.

Description

멀티플라잉 디지털-아날로그 컨버터 및 이를 포함하는 파이프라인 아날로그-디지털 컨버터{MULTIPLYING DIGITAL TO ANALOG CONVERTER AND PIPELINED ANALOG TO DIGITAL CONVERTER HAVING THE SAME} MULTIPLYING DIGITAL TO ANALOG CONVERTER AND PIPELINED ANALOG TO DIGITAL CONVERTER HAVING THE SAME}

본 발명의 실시예들은 아날로그와 디지털 신호들의 변환에 관한 것으로 특히, 멀티플라잉 디지털-아날로그 컨버터(Multiplying Digital-to-Analog Converter) 및 이를 포함하는 파이프라인 아날로그-디지털 컨버터(Pipelined Analog-to-Digital Converter)에 관한 것이다.Embodiments of the present invention relate to the conversion of analog and digital signals, in particular, to a multiplying digital-to-analog converter and a pipelined analog-to-digital converter including the same. ).

아날로그 디지털 컨버터(ADC, Analog-to-Digital Converter)는 아날로그 신호를 디지털 신호로 변환하는 장치로, 아날로그 디지털 컨버터는 신호 변환 방식에 따라 플래시 아날로그 디지털 컨버터(Flash ADC), 축차 비교형 아날로그 디지털 컨버터(Successive-approximation ADC), 집적 아날로그 디지털 컨버터(Integrating ADC), 파이프라인 아날로그-디지털 컨버터(Pipelined ADC) 및 시그마-델타 아날로그 디지털 컨버터(Sigma-Delta ADC) 로 구분된다.Analog-to-Digital Converter (ADC) is a device that converts analog signals to digital signals.The analog-to-digital converter is a flash analog-to-digital converter (Flash ADC), a sequential comparison analog-to-digital converter ( It is divided into Successive-approximation ADC, Integrated Analog-to-Digital Converter (Integrating ADC), Pipelined Analog-to-Digital Converter (Pipelined ADC) and Sigma-Delta Analog-to-Digital Converter (Sigma-Delta ADC).

파이프라인 아날로그-디지털 컨버터는 고성능 디지털 통신 시스템과 고성능 이미징 시스템을 포함한 많은 고속 어플리케이션들에 채택되어 왔다. 고속 어플 리케이션 분야에서의 빠른 성장은 더 높은 동작 속도, 더 낮은 전력 소모 및 더 작은 다이 크기(die size)를 향한 아날로그-디지털 컨버터의 디자인을 추진시키고 있다. 그러나 이러한 경향은 고정밀 데이터 컨버터를 생산하기 위하여 높은 이득 연산 증폭기(opamp, Operational Amplifier)에 의존하는 전통적인 파이프라인 아날로그-디지털 컨버터 디자인에 도전을 부여한다. 결과적으로, 유한한 연산 증폭기(opamp) 이득은 고속과 고정밀을 함께 이루는 데 주된 장애물이 되고 있다.Pipeline analog-to-digital converters have been adopted for many high speed applications, including high performance digital communication systems and high performance imaging systems. Rapid growth in high-speed applications is driving the design of analog-to-digital converters for higher operating speeds, lower power consumption, and smaller die sizes. However, this trend challenges traditional pipeline analog-to-digital converter designs that rely on high gain operational amplifiers to produce high precision data converters. As a result, finite opamp gain is a major obstacle to achieving high speeds and high precision.

낮은 연산 증폭기 이득 문제의 해결책은 상관 더블 샘플링(CDS, Correlated Double Sampling) 기법을 사용하는 것이다(K.Nagaraj, Switched-capacitor circuits with reduced sensitibity to amplifier gain, IEEE Trans. Circuits Syst., vol. CAS-34, pp. 571-574, May 1987)(A. Ali and K. Nagaraj, Correction of operational amplifier gain error in pipelined A/D converters, in Proc. IEEE Int. Symp. Circuits and Systems, vol. I, May 2001, pp. 568-571).The solution to the low op amp gain problem is to use a Correlated Double Sampling (CDS) technique (K. Nagaraj, Switched-capacitor circuits with reduced sensitibity to amplifier gain, IEEE Trans. Circuits Syst., Vol. 34, pp. 571-574, May 1987) (A. Ali and K. Nagaraj, Correction of operational amplifier gain error in pipelined A / D converters, in Proc. IEEE Int. Symp. Circuits and Systems, vol. I, May 2001, pp. 568-571).

파이프라인 아날로그-디지털 컨버터에 있어 상관 더블 샘플링 기법의 직접적인 구현은 연산 증폭기 상의 부하(load)를 증가시키고 하나의 여분 클록 위상을 추가시킨다. 이러한 문제점을 해결하기 위하여 타임 쉬프트 상관 더블 샘플링(Time Shifted CDS)가 제안되었다(Jipeng Li and Un-ku Moon, a 1.8v 67mW 10bit 100 MS/s pipelined ADC using time-shifted CDS Technique, IEEE Journal of Solid-state Circuits, VOL. 39, NO. 9, September 2004).The direct implementation of the correlated double sampling technique in pipelined analog-to-digital converters increases the load on the op amp and adds one extra clock phase. To solve this problem, Time Shifted CDS has been proposed (Jipeng Li and Un-ku Moon, a 1.8v 67mW 10bit 100 MS / s pipelined ADC using time-shifted CDS Technique, IEEE Journal of Solid). -state Circuits, VOL. 39, NO. 9, September 2004).

그러나 상관 더블 샘플링과 타임 쉬프트 상관 더블 샘플링 기법에서는 에 러가 이득 증폭기의 고정된 이득에 의존하므로 에러를 제어하는 것이 유연하지 않은 문제점이 발생한다. 또한, 상관 더블 샘플링과 타임 쉬프트 상관 더블 샘플링 기법에서는 각 타이밍별로 이득 증폭기의 이득 및 대역폭이 고정되어 있으므로 원하는 최종 목표 값에 도달하는 속도가 빠르지 않은 문제점이 발생할 수 있다.However, in the case of correlated double sampling and time shift correlated double sampling techniques, error control is not flexible because the error depends on the fixed gain of the gain amplifier. In addition, since the gain and bandwidth of the gain amplifier are fixed for each timing in the correlation double sampling and the time shift correlation double sampling scheme, a problem in which the desired final target value is not fast may occur.

본 발명의 목적은 상기 문제점을 해결하기 위한 멀티플라잉 디지털-아날로그 컨버터(MDAC, Multiplying DAC)를 제공하는 데 있다.An object of the present invention is to provide a multiplying digital-to-analog converter (MDAC) for solving the above problems.

본 발명의 다른 목적은 상기 멀티플라잉 디지털-아날로그 컨버터를 포함하는 파이프라인 아날로그-디지털 변화기를 제공하는 데 있다. Another object of the present invention is to provide a pipelined analog-to-digital converter including the multiplying digital-to-analog converter.

본 발명의 또 다른 목적은 상기 멀티플라잉 디지털-아날로그 컨버터(MDAC, Multiplying DAC) 기반의 신호 변환 방법을 제공하는 데 있다.It is still another object of the present invention to provide a signal conversion method based on the multiplying digital-to-analog converter (MDAC).

본 발명의 멀티플라잉 디지털-아날로그 컨버터(MDAC, Multiplying DAC)는 디지털 신호를 입력받아 아날로그 신호를 출력하는 디지털-아날로그 컨버터(DAC), 및 상관 더블 샘플링(CDS, Correlated Double Sampling) 기법 또는 타임 쉬프트 상관 더블 샘플링(Time Shifted CDS) 기법의 타이밍별로 상기 출력된 아날로그 신호에 상응하는 신호의 증폭 이득을 변화시키는 이득 증폭기를 포함한다.The multiplying digital-to-analog converter (MDAC) of the present invention is a digital-to-analog converter (DAC) that receives an analog signal and outputs an analog signal, and a correlated double sampling (CDS) technique or time shift correlation. It includes a gain amplifier for changing the amplification gain of the signal corresponding to the output analog signal for each timing of a double sampling (Time Shifted CDS) technique.

상기 상관 더블 샘플링 기법 또는 타임 쉬프트 상관 더블 샘플링의 타이밍은 적어도 프리-앰플리파잉 타이밍(pre-amplifying timing)과 앰플리파잉 타이 밍(amplifying timing)을 포함할 수 있다.The timing of the correlated double sampling technique or time shift correlated double sampling may include at least pre-amplifying timing and amplifying timing.

일 실시예에 따라, 상기 이득 증폭기는 상기 상관 더블 샘플링 기법 또는 타임 쉬프트 상관 더블 샘플링의 제1 타이밍에서는 제1 증폭 이득으로 상기 신호를 증폭시키고 상기 상관 더블 샘플링 기법 또는 타임 쉬프트 상관 더블 샘플링의 제2 타이밍에서는 제2 증폭 이득-상기 제2 증폭 이득은 상기 제1 증폭 이득과 다른 값을 가짐-으로 상기 신호를 증폭시키는 n형 및 p형 증폭기들을 포함할 수 있다. 예를 들어, 상기 제1 증폭 이득은 상기 제2 증폭 이득 보다 적을 수 있다.According to an embodiment, the gain amplifier amplifies the signal with a first amplification gain at a first timing of the correlated double sampling technique or time shifted correlated double sampling, and the second of the correlated double sampling technique or time shifted correlated double sampling. The timing may include n-type and p-type amplifiers that amplify the signal with a second amplification gain, the second amplification gain having a value different from the first amplification gain. For example, the first amplification gain may be less than the second amplification gain.

상기 n형 및 p형 증폭기들은 바이어스를 이산적으로 또는 연속적으로 제어하는 n형 및 p형 바이어스 제어부들을 각각 포함할 수 있고, 상기 n형 및 p형 증폭기들 각각은 상기 제어된 바이어스에 따라 상기 증폭 이득을 변화시킬 수 있다. The n-type and p-type amplifiers may include n-type and p-type bias controllers respectively for controlling biases discretely or continuously, and each of the n-type and p-type amplifiers may be amplified according to the controlled bias. You can change the gain.

일 실시예에 따라, 상기 n형 및 p형 바이어스 제어부들 각각은 상기 제1 및 제2 타이밍들을 나타내는 클록 신호들을 기초로 이산적으로 상기 바이어스를 제어할 수 있다.According to an embodiment, each of the n-type and p-type bias controllers may control the bias based on clock signals representing the first and second timings.

다른 일 실시예에 따라, 상기 n형 및 p형 바이어스 제어부들 각각은 상기 제1 및 제2 타이밍들에 따라 연속적으로 변화하는 주기적인 신호를 기초로 연속적으로 상기 바이어스를 제어할 수 있다.According to another exemplary embodiment, each of the n-type and p-type bias controllers may control the bias continuously based on a periodic signal continuously changing according to the first and second timings.

또 다른 일 실시예에 따라, 상기 n형 및 p형 바이어스 제어부들 각각은 상기 제1 및 제2 타이밍들의 듀티비를 제어하여 이산적으로 상기 바이어스를 제어할 수 있다.According to another embodiment, each of the n-type and p-type bias control units may control the bias discretely by controlling the duty ratio of the first and second timings.

예를 들어, 상기 멀티플라잉 디지털-아날로그 컨버터는 파이프라인 아날로 그-디지털 컨버터(Pipelined ADC)에 사용될 수 있다.For example, the multiplying digital-to-analog converter may be used in a pipelined analog-to-digital converter.

본 발명의 파이프라인 아날로그-디지털 컨버터(Pipelined ADC)는 아날로그 스테이지 입력 신호를 입력 받아 디지털 신호를 생성하는 아날로그-디지털 컨버터(ADC)와, 상관 더블 샘플링(CDS, Correlated Double Sampling) 기법 또는 타임 쉬프트 상관 더블 샘플링(Time Shifted CDS) 기법의 타이밍별로 상기 아날로그 스테이지 입력 신호와 상기 생성된 디지털 신호를 기초로 생성된 내부 신호의 증폭 이득을 변화시키는 멀티플라잉 디지털-아날로그 컨버터(MDAC, Multiplying DAC)를 포함하는 스테이지부를 포함한다. The pipelined analog-to-digital converter of the present invention is an analog-to-digital converter (ADC) that receives an analog stage input signal and generates a digital signal, and a correlated double sampling (CDS) technique or time shift correlation. A multiplying digital-to-analog converter (MDAC) for varying the amplification gain of the internal signal generated based on the analog stage input signal and the generated digital signal for each timing of a time-sampled CDS technique; It includes a stage unit.

상기 멀티플라잉 디지털-아날로그 컨버터는 상기 생성된 디지털 신호를 입력받아 아날로그 신호를 출력하는 디지털-아날로그 컨버터(DAC), 상기 아날로그 스테이지 입력 신호와 상기 출력된 아날로그 신호를 합산하여 상기 내부 신호를 생성하는 합산부, 및 상기 상관 더블 샘플링 기법 또는 타임 쉬프트 상관 더블 샘플링 기법의 타이밍별로 상기 생성된 내부 신호의 증폭 이득을 변화시키는 이득 증폭기를 포함할 수 있다.The multiplying digital-to-analog converter receives the generated digital signal and outputs an analog signal, and adds the analog stage input signal and the output analog signal to generate the internal signal. And a gain amplifier configured to change an amplification gain of the generated internal signal for each timing of the correlated double sampling technique or the time shift correlated double sampling technique.

상기 상관 더블 샘플링 기법 또는 타임 쉬프트 상관 더블 샘플링의 타이밍은 적어도 프리-앰플리파잉 타이밍(pre-amplifying timing)와 앰플리파잉 타이밍(amplifying timing)를 포함할 수 있다.The timing of the correlated double sampling technique or time shift correlated double sampling may include at least pre-amplifying timing and amplifying timing.

일 실시예에 따라, 상기 이득 증폭기는 상기 상관 더블 샘플링 기법 또는 타임 쉬프트 상관 더블 샘플링의 제1 타이밍에서는 제1 증폭 이득으로 상기 신호를 증폭시키고 상기 상관 더블 샘플링 기법 또는 타임 쉬프트 상관 더블 샘플링의 제2 타이밍에서는 제2 증폭 이득-상기 제2 증폭 이득은 상기 제1 증폭 이득과 다른 값을 가짐-으로 상기 신호를 증폭시키는 n형 및 p형 증폭기들을 포함할 수 있다. 예를 들어, 상기 제1 증폭 이득은 상기 제2 증폭 이득 보다 적을 수 있다.According to an embodiment, the gain amplifier amplifies the signal with a first amplification gain at a first timing of the correlated double sampling technique or time shifted correlated double sampling, and the second of the correlated double sampling technique or time shifted correlated double sampling. The timing may include n-type and p-type amplifiers that amplify the signal with a second amplification gain, the second amplification gain having a value different from the first amplification gain. For example, the first amplification gain may be less than the second amplification gain.

상기 n형 및 p형 증폭기들은 바이어스를 이산적으로 또는 연속적으로 제어하는 n형 및 p형 바이어스 제어부들을 각각 포함할 수 있고, 상기 n형 및 p형 증폭기들 각각은 상기 제어된 바이어스에 따라 상기 증폭 이득을 변화시킬 수 있다.The n-type and p-type amplifiers may include n-type and p-type bias controllers respectively for controlling biases discretely or continuously, and each of the n-type and p-type amplifiers may be amplified according to the controlled bias. You can change the gain.

일 실시예에 따라, 상기 n형 및 p형 바이어스 제어부들 각각은 상기 제1 및 제2 타이밍들을 나타내는 클록 신호들을 기초로 이산적으로 상기 바이어스를 제어할 수 있다.According to an embodiment, each of the n-type and p-type bias controllers may control the bias based on clock signals representing the first and second timings.

다른 일 실시예에 따라, 상기 n형 및 p형 바이어스 제어부들 각각은 상기 제1 및 제2 타이밍들에 따라 연속적으로 변화하는 주기적인 신호를 기초로 연속적으로 상기 바이어스를 제어할 수 있다.According to another exemplary embodiment, each of the n-type and p-type bias controllers may control the bias continuously based on a periodic signal continuously changing according to the first and second timings.

또 다른 일 실시예에 따라, 상기 n형 및 p형 바이어스 제어부들 각각은 상기 제1 및 제2 타이밍들의 듀티비를 제어하여 이산적으로 상기 바이어스를 제어할 수 있다.According to another embodiment, each of the n-type and p-type bias control units may control the bias discretely by controlling the duty ratio of the first and second timings.

예를 들어, 상기 파이프라인 아날로그-디지털 컨버터는 통신 시스템, CCD(Charge Coupled Device) 기반의 이미징 시스템, CIS(CMOS Image Sensor) 기반의 이미징 시스템, 신호 처리 시스템 또는 데이터 획득 시스템(DAS, Data Acquisition System)에 사용될 수 있다.For example, the pipelined analog-to-digital converter may be a communication system, a charge coupled device (CCD) based imaging system, a CMOS image sensor (CIS) based imaging system, a signal processing system, or a data acquisition system (DAS). Can be used).

본 발명의 멀티플라잉 디지털-아날로그 컨버터(MDAC, Multiplying DAC) 기 반의 신호 변환 방법은 디지털 신호를 입력받아 아날로그 신호를 출력하는 단계, 및 상관 더블 샘플링(CDS, Correlated Double Sampling) 기법 또는 타임 쉬프트 상관 더블 샘플링(Time Shifted CDS) 기법의 타이밍별로 상기 출력된 아날로그 신호에 상응하는 신호의 증폭 이득을 변화시키는 단계를 포함한다.In the present invention, a multiplying digital-to-analog converter (MDAC) -based signal conversion method includes receiving an analog signal and outputting an analog signal, and a correlated double sampling (CDS) technique or a time shift correlation double. Changing the amplification gain of the signal corresponding to the output analog signal for each timing of a sampling (Time Shifted CDS) technique.

상기 상관 더블 샘플링 기법 또는 타임 쉬프트 상관 더블 샘플링의 타이밍은 적어도 프리-앰플리파잉 타이밍(pre-amplifying timing)와 앰플리파잉 타이밍(amplifying timing)를 포함할 수 있다.The timing of the correlated double sampling technique or time shift correlated double sampling may include at least pre-amplifying timing and amplifying timing.

본 발명의 일 실시예는 적절한 타이밍에 따라 이득 증폭기의 이득을 변화시켜 멀티플라잉 디지털-아날로그 컨버터(Multiplying DAC)의 효율을 개선할 수 있다. 예를 들어, 이득 증폭기는 제1 타이밍에서는 낮은 게인 높은 대역폭(low gain high bandwidth) 특성을 가질 수 있고 제2 타이밍에서는 높은 게인 낮은 대역폭(high gain low bandwidth) 특성을 가질 수 있다. 따라서 제1 타이밍에서 원하는 최종 목표 값에 보다 빠르게 도달할 수 있다.One embodiment of the present invention can improve the efficiency of a multiplying DAC by varying the gain of the gain amplifier in accordance with appropriate timing. For example, the gain amplifier may have a low gain high bandwidth characteristic at the first timing and may have a high gain low bandwidth characteristic at the second timing. Therefore, the desired final target value can be reached faster at the first timing.

또한, 본 발명의 일 실시예는 적절한 타이밍에 따라 이득 증폭기의 이득을 변화시킬 수 있는 멀티플라잉 디지털-아날로그 컨버터를 채택하여 효율적인 파이프라인 아날로그-디지털 컨버터(Pipeline ADC)를 구현할 수 있다.In addition, an embodiment of the present invention can implement an efficient pipeline analog-to-digital converter (Pipeline ADC) by adopting a multiplying digital-to-analog converter that can change the gain of the gain amplifier in accordance with the appropriate timing.

본 발명의 실시예들에 관한 설명은 본 발명의 구조적 내지 기능적 설명들을 위하여 예시된 것에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예들 에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 본 발명의 실시예들은 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다.Since descriptions of embodiments of the present invention are merely illustrated for structural to functional descriptions of the present invention, the scope of the present invention should not be construed as being limited by the embodiments described in the text. That is, the embodiments of the present invention may be variously modified and may have various forms, and thus, it should be understood to include equivalents that may realize the technical idea of the present invention.

한편, 본 발명에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.On the other hand, the meaning of the terms described in the present invention will be understood as follows.

“제1”, “제2” 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 본 발명의 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.Terms such as “first” and “second” are used to distinguish one component from other components, and the scope of the present invention should not be limited by these terms. For example, the first component may be named a second component, and similarly, the second component may also be named a first component.

“및/또는”의 용어는 하나 이상의 관련 항목으로부터 제시가능 한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, “제1 항목, 제2 항목 및/또는 제3 항목”의 의미는 "제1 항목, 제2 항목 및 제3 항목 중 적어도 하나 이상"을 의미하는 것으로, 제1, 제2 또는 제3 항목뿐만 아니라 제1, 제2 및 제3 항목들 중 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.The term “and / or” should be understood to include all combinations that can be presented from one or more related items. For example, "first item, second item, and / or third item" means "at least one or more of the first item, second item, and third item", and means first, second, or third item. A combination of all items that can be presented from two or more of the first, second and third items as well as the third item.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.When a component is referred to as being "connected" to another component, it should be understood that there may be other components in between, although it may be directly connected to the other component. On the other hand, when an element is referred to as being "directly connected" to another element, it should be understood that there are no other elements in between. On the other hand, other expressions describing the relationship between the components, such as "between" and "immediately between" or "neighboring to" and "directly neighboring to", should be interpreted as well.

본 발명에서 기재된 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Singular expressions described herein are to be understood to include plural expressions unless the context clearly indicates otherwise, and the terms "comprise" or "having" include elements, features, numbers, steps, operations, and elements described. It is to be understood that the present invention is intended to designate that there is a part or a combination thereof, and does not exclude in advance the possibility of the presence or addition of one or more other features or numbers, steps, actions, components, parts or combinations thereof. .

본 발명에서 기술한 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.Each step described in the present invention may occur out of the stated order unless the context clearly dictates the specific order. That is, each step may occur in the same order as specified, may be performed substantially simultaneously, or may be performed in the reverse order.

여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.Unless otherwise defined, all terms used herein have the same meaning as commonly understood by one of ordinary skill in the art to which the present invention belongs. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art, and shall be interpreted as having ideal or overly formal meanings unless expressly defined in this application. Can't be.

도 1은 본 발명의 일 실시예에 따른 파이프라인 아날로그-디지털 컨버터를 나타내는 블록도이다.1 is a block diagram illustrating a pipelined analog-to-digital converter according to an embodiment of the present invention.

도 1을 참조하면, 파이프라인 아날로그-디지털 컨버터(100)는 샘플/홀드 부(110), 스테이지부(120) 및 디지털 에러 정정부(130)를 포함한다.Referring to FIG. 1, the pipelined analog-to-digital converter 100 includes a sample / hold unit 110, a stage unit 120, and a digital error correction unit 130.

샘플/홀드부(110)는 아날로그 신호(VIN)를 입력받고, 샘플링 및 홀딩 연산을 수행하여 아날로그 스테이지 입력 신호(VSI)를 생성한다.The sample / hold unit 110 receives the analog signal VIN and generates an analog stage input signal VSI by performing sampling and holding operations.

스테이지부(120)는 샘플/홀드부(110)에 의하여 생성된 아날로그 스테이지 입력 신호(VSH)를 입력받고, 1.5 비트 또는 2비트로 구성된 디지털 스테이지 출력 신호(DSO)를 출력한다. 스테이지부(120)는 멀티플라잉 디지털-아날로그 컨버터를 포함하는 제1 스테이지(122a)와 멀티플라잉 디지털-아날로그 컨버터를 포함하지 않은 제2 스테이지(122b)로 구분된다.The stage unit 120 receives the analog stage input signal VSH generated by the sample / hold unit 110 and outputs a digital stage output signal DSO composed of 1.5 bits or 2 bits. The stage unit 120 is divided into a first stage 122a including a multiplying digital-to-analog converter and a second stage 122b not including a multiplying digital-to-analog converter.

디지털 에러 정정부(130)는 스테이지부(120)로부터 디지털 스테이지 출력 신호(DSO)를 입력받아 10 비트로 구성된 디지털 출력 신호(DOUT)를 출력한다. 결과적으로, 파이프라인 아날로그-디지털 컨버터(100)는 아날로그 신호(VIN)를 입력받아 10 비트로 구성된 디지털 출력 신호(DOUT)를 출력한다. The digital error correction unit 130 receives the digital stage output signal DSO from the stage unit 120 and outputs a digital output signal DOUT composed of 10 bits. As a result, the pipelined analog-to-digital converter 100 receives the analog signal VIN and outputs a digital output signal DOUT composed of 10 bits.

도 1의 경우, 파이프라인 디지털-아날로그 컨버터(100)가 샘플/홀드부(110)를 포함한다고 가정하였으나, 다른 일 실시예에 따라, 파이프라인 디지털-아날로그 컨버터(100)는 샘플/홀드부(110)를 포함하지 않을 수 있다.In the case of FIG. 1, it is assumed that the pipelined digital-to-analog converter 100 includes a sample / hold unit 110. However, according to another exemplary embodiment, the pipelined digital-to-analog converter 100 may include a sample / hold unit ( 110) may not be included.

또한, 도 1의 경우, 스테이지부(120)가 1.5 비트 또는 2비트로 구성된 디지털 스테이지 출력 신호(DSO)를 출력한다고 가정하였으나, 이는 본 발명의 권리범위와 관련없는 실시예에 불과한 것으로, 이 기술 분야에 속하는 통상의 지식을 가진자라면 다른 비트로 구성된 디지털 스테이지 출력 신호(DSO)를 자명하게 생각할 수 있을 것이다. 도 1에서 설명된 1.5 비트의 디지털 스테이지 출력 신호(DSO)는 실질적으로는 1.5 비트의 특성을 가지는 2 비트로 출력될 수 있다.In addition, in the case of Figure 1, it is assumed that the stage unit 120 outputs a digital stage output signal (DSO) consisting of 1.5 bits or 2 bits, this is only an embodiment not related to the scope of the present invention, One of ordinary skill in the art would obviously think of a digital stage output signal (DSO) consisting of different bits. The digital stage output signal DSO of 1.5 bits described in FIG. 1 may be output in 2 bits having a characteristic of 1.5 bits.

도 2는 도 1의 제1 스테이지를 나타내는 블록도이다.FIG. 2 is a block diagram illustrating a first stage of FIG. 1.

도 2를 참조하면, 제1 스테이지(122a)는 아날로그-디지털 컨버터(210) 및 멀티플라잉 디지털-아날로그 컨버터(Multiplying DAC)(220)를 포함한다.Referring to FIG. 2, the first stage 122a includes an analog-to-digital converter 210 and a multiplying digital-to-analog converter (Multiplying DAC) 220.

아날로그-디지털 컨버터(210)는 아날로그 스테이지 입력 신호(VSI)를 1.5 비트로 양자화하여 1.5 비트로 구성된 디지털 스테이지 출력 신호(DSO)를 출력한다. 이득 증폭기(226)의 이득은 2에 상응하므로 제1 스테이지(122a)는 1 비트를 효율적으로 분해(resolve)한다. 일 실시예에 따라, 아날로그-디지털 컨버터(210)는 플래시 아날로그-디지털 컨버터에 상응할 수 있고, 직접적인 변환을 위하여 기준 전압, 저항, 비교기로 구현될 수 있다.The analog-to-digital converter 210 quantizes the analog stage input signal VSI into 1.5 bits to output a digital stage output signal DSO composed of 1.5 bits. The gain of the gain amplifier 226 corresponds to two, so the first stage 122a efficiently resolves one bit. According to one embodiment, the analog-to-digital converter 210 may correspond to a flash analog-to-digital converter and may be implemented with reference voltages, resistors, and comparators for direct conversion.

멀티플라잉 디지털-아날로그 컨버터(220)는 디지털-아날로그 컨버터(222), 합산기(224) 및 이득 증폭기(226)를 포함한다.The multiplying digital-to-analog converter 220 includes a digital-to-analog converter 222, a summer 224 and a gain amplifier 226.

디지털-아날로그 컨버터(222)는 아날로그-디지털 컨버터(210)에 의하여 출력된 디지털 스테이지 출력 신호(DSO)를 입력받아 아날로그 신호(VINT)를 출력한다.The digital-analog converter 222 receives the digital stage output signal DSO output by the analog-digital converter 210 and outputs an analog signal VINT.

합산기(224)는 아날로그 스테이지 입력 신호(VSI)와 디지털-아날로그 컨버터(222)로부터 출력된 아날로그 신호(VINT1)를 합산하여 내부 신호(VINT2)를 생성한다. 일 실시예에 따라, 합산기(224)는 아날로그 스테이지 입력 신호(VSI)의 양의 값으로부터 아날로그 신호(VINT1)의 음의 값을 합산할 수 있다.The summer 224 generates the internal signal VINT2 by summing the analog stage input signal VSI and the analog signal VINT1 output from the digital-analog converter 222. According to one embodiment, summer 224 may sum the negative values of analog signal VINT1 from the positive values of analog stage input signal VSI.

이득 증폭기(226)는 상관 더블 샘플링(CDS, Correlated Double Sampling) 기법 또는 타임 쉬프트 상관 더블 샘플링(Time Shifted CDS) 기법의 타이밍별로 아날로그 신호(VINT1)에 상응하는 신호(즉, 내부 신호(VINT2))의 증폭 이득을 변화시킨다. 즉, 이득 증폭기(226)는 상관 더블 샘플링 기법 또는 타임 쉬프트 상관 더블 샘플링 기법의 타이밍별로 아날로그 스테이지 입력 신호(VSI)와 아날로그-디지털 컨버터(210)로부터 생성된 디지털 신호(즉, 디지털 스테이지 출력 신호(DSO))를 기초로 생성된 내부 신호(VINT2)의 증폭 이득을 변화시킨다. 도 4 내지 도 11을 참조하여 이득 증폭기(226)을 후술한다.The gain amplifier 226 is a signal corresponding to the analog signal VINT1 for each timing of a correlated double sampling (CDS) technique or a time shifted CDS technique (ie, an internal signal VINT2). Changes the amplification gain. That is, the gain amplifier 226 is a digital signal generated from the analog stage input signal (VSI) and the analog-to-digital converter 210 according to the timing of the correlation double sampling technique or the time shift correlation double sampling technique (that is, the digital stage output signal ( DSO)) to change the amplification gain of the generated internal signal VINT2. The gain amplifier 226 will be described below with reference to FIGS. 4 through 11.

도 3은 도 1의 제2 스테이지를 나타내는 블록도이다.3 is a block diagram illustrating a second stage of FIG. 1.

도 3을 참조하면, 제2 스테이지(122b)는 아날로그-디지털 컨버터(310)를 포함한다.Referring to FIG. 3, the second stage 122b includes an analog to digital converter 310.

아날로그-디지털 컨버터(310)는 제1 스테이지(122a)로부터 출력된 아날로그 스테이지 입력 신호(VSI)를 입력받아 2비트로 구성된 디지털 스테이지 출력 신호(DSO)를 출력한다. 일 실시예에 따라, 아날로그-디지털 컨버터(310)는 플래시 아날로그-디지털 컨버터에 상응할 수 있고, 직접적인 변환을 위하여 기준 전압, 저항, 비교기로 구현될 수 있다.The analog-digital converter 310 receives an analog stage input signal VSI output from the first stage 122a and outputs a digital stage output signal DSO composed of 2 bits. According to an embodiment, the analog-to-digital converter 310 may correspond to a flash analog-to-digital converter, and may be implemented with reference voltages, resistors, and comparators for direct conversion.

도 2 및 도 3의 경우, 디지털 스테이지 출력 신호(DSO)의 비트 수를 특정 비트(예를 들어, 1.5 비트 또는 2 비트)로 가정하였으나, 이는 본 발명의 권리범위와 관련없는 실시예에 불과한 것으로, 이 기술 분야에 속하는 통상의 지식을 가진자라면 다른 비트로 구성된 디지털 스테이지 출력 신호(DSO)를 자명하게 생각할 수 있을 것이다.2 and 3, the number of bits of the digital stage output signal (DSO) is assumed to be a specific bit (for example, 1.5 bits or 2 bits), but this is merely an embodiment not related to the scope of the present invention. One of ordinary skill in the art would be able to readily think of a digital stage output signal (DSO) consisting of different bits.

도 4 및 도 5는 상관 더블 샘플링 기법을 채택한 멀티플라잉 디지털-아날로그 컨버터의 구성을 설명하기 위한 도면들이다.4 and 5 are diagrams for explaining the configuration of a multiplying digital-analog converter employing a correlated double sampling scheme.

도 4와 도 5는 도 2의 하나의 멀티플라잉 디지털-아날로그 컨버터(220)를 보여준다. 도 4 및 도 5에서, 멀티플라잉 디지털-아날로그 컨버터(220)는 세 개의 클록 위상들(Φ1, Φ2, Φ3), 스위치들의 적어도 2개의 집합(미도시됨) 및 커패시터들(Cf, Cs, Cs_p, Cf_p, C)로 구현될 수 있다.4 and 5 show one multiplying digital-to-analog converter 220 of FIG. 2. 4 and 5, the multiplying digital-to-analog converter 220 includes three clock phases Φ1, Φ2, Φ3, at least two sets of switches (not shown) and capacitors Cf, Cs, Cs_p. , Cf_p, C).

제1 캐피시터들(Cs_p, Cf_p)은 예측 멀티플라잉 디지털-아날로그 컨버터 연산(이하, "MDAC 연산"이라 함)을 위한 것이고, 제2 커패시터들(Cf, Cs)은 실제 MDAC 연산을 위한 것이다. The first capacitors Cs_p and Cf_p are for predictive multiplying digital-to-analog converter operation (hereinafter referred to as "MDAC operation"), and the second capacitors Cf and Cs are for actual MDAC operation.

우선, 도 4a와 같이, 샘플링 타이밍(즉, 샘플링 페이지)(Φ1) 동안에는 모든 커패시터들은 아날로그 입력 신호(VI)에 샘플된다. 다음으로, 도 4b와 같이, 프리-앰플리파잉 타이밍(즉, 프리-앰플리파잉 페이지)(Φ2) 동안에는 제1 커패시터들(Cs_p, Cf_p)은 예측 출력 신호를 산출하고 제2 커패시터들(Cf, Cs)은 샘플된 입력 신호를 유지한다. 그러는 동안, 이득 증폭기(226)의 (-) 입력에서 유한한 연산 증폭기 이득으로 인한 넌제로 에러 전압이 커패시터(C)에 저장된다. 마지막으로, 도 4c와 같이, 앰플리파잉 타이밍(즉, 앰플리파잉 페이지)(Φ3) 동안에는 제2 커패시터들Cf, Cs)은 실제 출력 신호를 산출한다.First, as shown in Fig. 4A, all the capacitors are sampled to the analog input signal VI during the sampling timing (i.e., sampling page)? 1. Next, as shown in FIG. 4B, during the pre-amplifying timing (ie, the pre-amplifying page) Φ 2, the first capacitors Cs_p and Cf_p calculate the predictive output signal and the second capacitors Cf and Cs. ) Holds the sampled input signal. In the meantime, a nonzero error voltage due to a finite op amp gain at the negative input of gain amplifier 226 is stored in capacitor C. Finally, as shown in FIG. 4C, during the amplifying timing (ie, the amplifying page) Φ 3, the second capacitors Cf and Cs yield the actual output signal.

도 9는 이득 증폭기에 의한 증폭 이득의 변화를 설명하기 위한 도면이다.9 is a diagram for explaining a change in amplification gain caused by a gain amplifier.

도 9에서, 이득 증폭기(226)는 상관 더블 샘플링(CDS, Correlated Double Sampling) 기법의 타이밍별로 증폭 이득을 변화시킨다. 따라서, 이득 증폭기(226) 의 출력 에러(e)는 다음의 수학식 1을 만족시킨다.In FIG. 9, the gain amplifier 226 changes the amplification gain for each timing of a correlated double sampling (CDS) technique. Therefore, the output error e of the gain amplifier 226 satisfies the following equation (1).

[수학식 1][Equation 1]

(A1은 프리-앰플리파잉 타이밍에서의 이득, A2는 앰플리파잉 타이밍에서의 이득)(A1 is the gain at the pre-amping timing, A2 is the gain at the amplifier timing)

제1 타이밍(예를 들어, 프리-앰플리파잉 타이밍)에서의 제1 이득(A1)은 낮은 이득 높은 대역폭의 특성을 가지고, 제2 타이밍(예를 들어, 앰플리파잉 타이밍)에서의 제2 이득(A2)은 높은 이득 낮은 대역폭의 특성을 가진다. 즉, 제1 증폭 이득(A1)은 제2 증폭 이득(A2) 보다 적을 수 있다. 결과적으로, 제1 타이밍에서 보다 빠르게 원하는 최종 목표 값에 도달할 수 있다.The first gain A1 at the first timing (e.g., pre-amplifying timing) has a characteristic of low gain and high bandwidth, and the second gain (e.g., amplifying timing) at a second timing (e.g., amplifying timing). A2) has the characteristics of high gain low bandwidth. That is, the first amplification gain A1 may be smaller than the second amplification gain A2. As a result, the desired final target value can be reached faster at the first timing.

도 6은 도 5의 이득 증폭기를 나타내는 회로도이다.FIG. 6 is a circuit diagram illustrating the gain amplifier of FIG. 5.

도 6을 참조하면, 이득 증폭기(226)는 n형 및 p형 증폭기들(610, 620)을 포함하고, 일 실시예에 따라, 이득 증폭기(226)는 차동회로로 구현될 수 있다.Referring to FIG. 6, the gain amplifier 226 includes n-type and p-type amplifiers 610 and 620, and according to an embodiment, the gain amplifier 226 may be implemented as a differential circuit.

n형 및 p형 증폭기들(610, 620)은 상관 더블 샘플링 기법의 제1 타이밍(예를 들어, 프리-앰플리파잉 타이밍)에서는 제1 증폭 이득(A1)으로 내부 신호(VINT2)를 증폭시키고 상관 더블 샘플링 기법의 제2 타이밍(A2)에서는 제2 증폭 이득(A2)으로 내부 신호(VINT2)를 증폭시킨다. 제2 증폭 이득(A2)은 제1 증폭 이득(A1)과 다른 값을 가질 수 있다.The n-type and p-type amplifiers 610, 620 amplify and correlate the internal signal VINT2 with a first amplification gain A1 at a first timing (e.g., pre-amplifying timing) of the correlated double sampling technique. In the second timing A2 of the double sampling technique, the internal signal VINT2 is amplified by the second amplification gain A2. The second amplification gain A2 may have a value different from the first amplification gain A1.

도 7은 도 6의 n형 증폭기를 나타내는 회로도이고, 도 8은 도 6의 p형 증폭기를 나타내는 회로도이다.FIG. 7 is a circuit diagram illustrating an n-type amplifier of FIG. 6, and FIG. 8 is a circuit diagram illustrating a p-type amplifier of FIG. 6.

도 7 및 도 8을 참조하면, n형 및 p형 증폭기들(610, 620)은 증폭 이득을 변화시키기 위하여 바이어스를 이산적으로 또는 연속적으로 제어하는 n형 및 p형 바이어스 제어부들(710, 810)을 각각 포함한다. 즉, n형 및 p형 증폭기들(610, 620) 각각은 n형 및 p형 바이어스 제어부들(710, 810)에 의하여 제어된 바이어스에 따라 증폭 이득을 변화시킨다.7 and 8, n-type and p-type amplifiers 610, 620 are n-type and p-type bias controllers 710, 810 that control the bias discretely or continuously to change the amplification gain. Each). That is, each of the n-type and p-type amplifiers 610 and 620 changes the amplification gain according to the bias controlled by the n-type and p-type bias control units 710 and 810.

일 실시예에 따라, n형 및 p형 바이어스 제어부들(710, 810) 각각은 제1 및 제2 타이밍들(예를 들어, 프리-앰플리파잉 타이밍과 앰플리파잉 타이밍)을 나타내는 클록 신호들을 기초로 이산적으로 바이어스를 제어할 수 있다. 즉, 바이어스는 제1 타이밍에서 제1 바이어스를 가질 수 있고, 제2 타이밍에서 제2 바이어스를 가질 수 있다.According to one embodiment, each of the n-type and p-type bias control units 710, 810 is based on clock signals indicative of first and second timings (eg, pre-amplifying timing and amplifying timing). The bias can be controlled discretely. That is, the bias may have a first bias at the first timing and a second bias at the second timing.

다른 일 실시예에 따라, n형 및 p형 바이어스 제어부들(710, 810) 각각은 제1 및 제2 타이밍들(예를 들어, 프리-앰플리파잉 타이밍과 앰플리파잉 타이밍)에 따라 연속적으로 변화하는 주기적인 신호를 기초로 연속적으로 바이어스를 제어할 수 있다. 예를 들어, 연속적으로 변화하는 주기적인 신호는 사인파(sine wave), 삼각파(pyramidal wave), 톱니파(saw tooth wave)를 포함할 수 있다. 즉, 바이어스는 주기적인 신호의 변화에 따라 연속적으로 변화될 수 있다.According to another embodiment, each of the n-type and p-type bias control units 710 and 810 is continuously changed according to first and second timings (eg, pre-amplifying timing and amplifying timing). The bias can be continuously controlled based on a periodic signal. For example, the continuously changing periodic signal may include a sine wave, a pyramidal wave, and a saw tooth wave. That is, the bias can be continuously changed in accordance with the change of the periodic signal.

또 다른 일 실시예에 따라, n형 및 p형 바이어스 제어부들(710, 810) 각각 은 제1 및 제2 타이밍들(예를 들어, 프리-앰플리파잉 타이밍과 앰플리파잉 타이밍)의 듀티비를 제어하여 이산적으로 바이어스를 제어할 수 있다. 즉, 바이어스는 듀티비에 따라 다른 증폭 이득을 가질 수 있다.According to another embodiment, the n-type and p-type bias control units 710, 810 each control the duty ratio of the first and second timings (eg, pre-amplifying timing and amplifying timing). Bias can be controlled discretely. That is, the bias may have different amplification gains depending on the duty ratio.

도 10은 타임 쉬프트 상관 더블 샘플링의 시간 변화를 설명하기 위한 도면이다.10 is a diagram for describing a time change of time shift correlation double sampling.

도 10a는 상관 더블 샘플링을 사용하는 파이프라인 아날로그-디지털 컨버터에서 2 개의 종속적인 스테이지들의 타이밍을 보여준다. 스테이지 i의 앰플리파잉 페이지와 스테이지 i+1의 샘플링/프리샘플링 페이지의 필요한 오버랩을 살펴보면, 스테이지 i의 예비적인 레지듀 전압(preliminary residue voltage)은 프리-앰플리파잉 페이지에서 샘플링을 위하여 이미 사용가능하다. 스테이지 i+1은 이러한 타이밍 슬롯을 사용하여 어떠한 타이밍 충돌없이 프리-샘플링을 수행할 수 있다. 결과적으로, 스테이지 i의 출력에 대한 더블 커패서티브 부하(double capacitive loading)는 프리-샘플링과 샘플링 페이지들의 분리에 의하여 피할 수 있다.10A shows the timing of two dependent stages in a pipelined analog-to-digital converter using correlated double sampling. Looking at the necessary overlap between the amping page of stage i and the sampling / presampling page of stage i + 1, the preliminary residue voltage of stage i is already available for sampling in the pre-amping page. . Stage i + 1 can use this timing slot to perform pre-sampling without any timing collision. As a result, double capacitive loading on the output of stage i can be avoided by pre-sampling and separation of sampling pages.

이러한 새로운 타이밍은 도 10b에 나타난다. 스테이지 i+1의 전체 타이밍이 한 클록 페이지 앞으로 쉬프트되고 샘플링 페이지와 프리-앰플리파잉 스테이지가 동일한 타임 슬롯을 공유한다면, 앰플리파잉 페이지와 프리-샘플링 페이지는 하나의 클록 페이지로 병합될 수 있다. 왜냐하면 앰플리파잉 페이지와 프리-샘플링 페이지는 완전히 상호 독립적이기 때문이다.This new timing is shown in Figure 10b. If the overall timing of stage i + 1 is shifted one clock page forward and the sampling page and pre-amplifying stage share the same time slot, the amplifying page and the pre-sampling page can be merged into one clock page. This is because the amplifying page and the pre-sampling page are completely independent of each other.

결과적인 타임 쉬프트 상관 더블 샘플링 클록 기법은 도 10c에 나타난다. 도 10c에 나타난 기법에서는 2 개의 클록 페이지들이 요구된다. 어떠한 클록 페이 지 동안에도 어떠한 여분의 부하가 이득 증폭기에 부과되지 않는다. 상관 더블 샘플링 기법에서의 속도 및/또는 전력 소모에 관한 오버헤드도 완전하게 제거된다.The resulting time shift correlation double sampling clock technique is shown in FIG. 10C. In the technique shown in FIG. 10C, two clock pages are required. No extra load is imposed on the gain amplifier during any clock page. The overhead of speed and / or power consumption in the correlated double sampling technique is also completely eliminated.

도 10은 상관 더블 샘플링 기법과 타입 쉬프트 상관 더블 샘플링 기법의 주요한 차이점을 나타내는 도면으로, 이 기술 분야에 속하는 통상의 지식을 가지는 자라면 도 1 내지 도 9에서 설명한 상관 더블 샘플링 기법을 타입 쉬프트 상관 더블 샘플링 기법에 적용하는 것은 자명한 것이다.FIG. 10 is a diagram illustrating major differences between a correlation double sampling technique and a type shift correlation double sampling technique. A person of ordinary skill in the art may use the type shift correlation double sampling technique described in FIGS. 1 to 9. It is obvious to apply to the sampling technique.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the present invention as defined by the following claims It can be understood that

상기에서 제시한 본 발명의 실시예들은 다음의 장점들을 포함하는 효과를 가질 수 있다. 다만, 본 발명의 모든 실시예들이 이를 전부 포함하여야 한다거나 본 발명의 특정 실시예가 다음의 장점만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.Embodiments of the present invention presented above may have an effect including the following advantages. However, all embodiments of the present invention should not be understood that the scope of the present invention is not limited by this, because it does not mean that all embodiments or specific embodiments of the present invention should include only the following advantages.

본 발명의 일 실시예는 적절한 타이밍에 따라 이득 증폭기의 이득을 변화시켜 멀티플라잉 디지털-아날로그 컨버터(Multiplying DAC)의 효율을 개선할 수 있다. 예를 들어, 이득 증폭기는 제1 타이밍에서는 낮은 게인 높은 대역폭(low gain high bandwidth) 특성을 가질 수 있고 제2 타이밍에서는 높은 게인 낮은 대역폭(high gain low bandwidth) 특성을 가질 수 있다. 따라서 제1 타이밍에서 원하는 최종 목표 값에 보다 빠르게 도달할 수 있다.One embodiment of the present invention can improve the efficiency of a multiplying DAC by varying the gain of the gain amplifier in accordance with appropriate timing. For example, the gain amplifier may have a low gain high bandwidth characteristic at the first timing and may have a high gain low bandwidth characteristic at the second timing. Therefore, the desired final target value can be reached faster at the first timing.

또한, 본 발명의 일 실시예는 적절한 타이밍에 따라 이득 증폭기의 이득을 변화시킬 수 있는 멀티플라잉 디지털-아날로그 컨버터를 채택하여 효율적인 파이프라인 아날로그-디지털 컨버터(Pipeline ADC)를 구현할 수 있다.In addition, an embodiment of the present invention can implement an efficient pipeline analog-to-digital converter (Pipeline ADC) by adopting a multiplying digital-to-analog converter that can change the gain of the gain amplifier in accordance with the appropriate timing.

도 1은 본 발명의 일 실시예에 따른 파이프라인 아날로그-디지털 컨버터를 나타내는 블록도이다.1 is a block diagram illustrating a pipelined analog-to-digital converter according to an embodiment of the present invention.

도 2는 도 1의 제1 스테이지를 나타내는 블록도이다.FIG. 2 is a block diagram illustrating a first stage of FIG. 1.

도 3은 도 1의 제2 스테이지를 나타내는 블록도이다.3 is a block diagram illustrating a second stage of FIG. 1.

도 4 및 도 5는 샘플/홀드부와 상관 더블 샘플링 기법을 채택한 멀티플라잉 디지털-아날로그 컨버터의 구성을 설명하기 위한 도면들이다.4 and 5 are diagrams for explaining a configuration of a multiplying digital-analog converter employing a sample / hold unit and a correlated double sampling technique.

도 6은 도 5의 이득 증폭기를 나타내는 회로도이다.FIG. 6 is a circuit diagram illustrating the gain amplifier of FIG. 5.

도 7은 도 6의 n형 증폭기를 나타내는 회로도이고, 도 8은 도 6의 p형 증폭기를 나타내는 회로도이다.FIG. 7 is a circuit diagram illustrating an n-type amplifier of FIG. 6, and FIG. 8 is a circuit diagram illustrating a p-type amplifier of FIG. 6.

도 9는 이득 증폭기에 의한 증폭 이득의 변화를 설명하기 위한 도면이다.9 is a diagram for explaining a change in amplification gain caused by a gain amplifier.

도 10은 타임 쉬프트 상관 더블 샘플링의 시간 변화를 설명하기 위한 도면이다.10 is a diagram for describing a time change of time shift correlation double sampling.

Claims (21)

디지털 신호를 입력받아 아날로그 신호를 출력하는 디지털-아날로그 컨버터(DAC); 및A digital-to-analog converter (DAC) for receiving a digital signal and outputting an analog signal; And 상관 더블 샘플링(CDS, Correlated Double Sampling) 기법 또는 타임 쉬프트 상관 더블 샘플링(Time Shifted CDS) 기법의 타이밍별로 상기 출력된 아날로그 신호에 상응하는 신호의 증폭 이득을 변화시키는 이득 증폭기를 포함하는 멀티플라잉 디지털-아날로그 컨버터(MDAC, Multiplying DAC).Multiplying digital including a gain amplifier for varying the amplification gain of a signal corresponding to the output analog signal for each timing of a Correlated Double Sampling (CDS) technique or a Time Shifted CDS technique. Analog Converters (MDACs, Multiplying DACs). 제1항에 있어서, 상기 상관 더블 샘플링 기법 또는 타임 쉬프트 상관 더블 샘플링의 타이밍은 적어도 프리-앰플리파잉 타이밍(pre-amplifying timing)와 앰플리파잉 타이밍(amplifying timing)를 포함하는 것을 특징으로 하는 멀티플라잉 디지털-아날로그 컨버터(MDAC, Multiplying DAC).2. The method of claim 1, wherein the timing of the correlated double sampling technique or the time shift correlated double sampling comprises at least pre-amplifying timing and amplifying timing. -Analog converter (MDAC, Multiplying DAC). 제1항에 있어서, 상기 이득 증폭기는The method of claim 1, wherein the gain amplifier 상기 상관 더블 샘플링 기법 또는 타임 쉬프트 상관 더블 샘플링의 제1 타이밍에서는 제1 증폭 이득으로 상기 출력된 아날로그 신호에 상응하는 신호를 증폭시키고 상기 상관 더블 샘플링 기법 또는 타임 쉬프트 상관 더블 샘플링의 제2 타이밍에서는 제2 증폭 이득-상기 제2 증폭 이득은 상기 제1 증폭 이득과 다른 값을 가짐-으로 상기 출력된 아날로그 신호에 상응하는 신호를 증폭시키는 n형 및 p형 증폭기들을 포함하는 것을 특징으로 하는 멀티플라잉 디지털-아날로그 컨버터(MDAC, Multiplying DAC).A first amplification gain is used to amplify a signal corresponding to the output analog signal at a first timing of the correlated double sampling technique or time shift correlated double sampling, and a second to the second timing of correlated double sampling technique or time shift correlated double sampling. Multiplying digital, comprising n-type and p-type amplifiers that amplify a signal corresponding to the output analog signal at a second amplification gain, the second amplification gain having a value different from the first amplification gain. -Analog converter (MDAC, Multiplying DAC). 제3항에 있어서, 상기 제1 증폭 이득은 상기 제2 증폭 이득 보다 적은 것을 특징으로 하는 멀티플라잉 디지털-아날로그 컨버터(MDAC, Multiplying DAC).4. The multiplying digital-to-analog converter (MDAC) of claim 3, wherein the first amplification gain is less than the second amplification gain. 제3항에 있어서, 상기 n형 및 p형 증폭기들은4. The amplifier of claim 3, wherein the n-type and p-type amplifiers are 바이어스를 이산적으로 또는 연속적으로 제어하는 n형 및 p형 바이어스 제어부들을 각각 포함하고,Respectively comprising n-type and p-type bias controllers for controlling the bias discretely or continuously; 상기 n형 및 p형 증폭기들 각각은 상기 제어된 바이어스에 따라 상기 증폭 이득을 변화시키는 것을 특징으로 하는 멀티플라잉 디지털-아날로그 컨버터(MDAC, Multiplying DAC).Each of the n-type and p-type amplifiers varies the amplification gain in accordance with the controlled bias. Multiplying Digital-to-Analog Converter (MDAC). 제5항에 있어서, 상기 n형 및 p형 바이어스 제어부들 각각은The method of claim 5, wherein each of the n-type and p-type bias control unit 상기 제1 및 제2 타이밍들을 나타내는 클록 신호들을 기초로 이산적으로 상기 바이어스를 제어하는 것을 특징으로 하는 멀티플라잉 디지털-아날로그 컨버터(MDAC, Multiplying DAC).Multiplying digital-to-analog converter (MDAC), characterized in that for controlling the bias discretely based on the clock signals representing the first and second timings. 제5항에 있어서, 상기 n형 및 p형 바이어스 제어부들 각각은The method of claim 5, wherein each of the n-type and p-type bias control unit 상기 제1 및 제2 타이밍들에 따라 연속적으로 변화하는 주기적인 신호를 기초로 연속적으로 상기 바이어스를 제어하는 것을 특징으로 하는 멀티플라잉 디지 털-아날로그 컨버터(MDAC, Multiplying DAC).Multiplying digital-to-analog converter (MDAC), characterized in that for controlling the bias continuously based on a cyclic signal that continuously changes in accordance with the first and second timings. 제5항에 있어서, 상기 n형 및 p형 바이어스 제어부들 각각은The method of claim 5, wherein each of the n-type and p-type bias control unit 상기 제1 및 제2 타이밍들의 듀티비를 제어하여 이산적으로 상기 바이어스를 제어하는 것을 특징으로 하는 멀티플라잉 디지털-아날로그 컨버터(MDAC, Multiplying DAC).Multiplying digital-to-analog converter (MDAC), characterized in that for controlling the bias ratio by controlling the duty ratio of the first and second timings. 제1항에 있어서, 상기 멀티플라잉 디지털-아날로그 컨버터는 파이프라인 아날로그-디지털 컨버터(Pipelined ADC)에 사용되는 것을 특징으로 하는 멀티플라잉 디지털-아날로그 컨버터(MDAC, Multiplying DAC).2. The multiplying digital-to-analog converter (MDAC) according to claim 1, wherein the multiplying digital-to-analog converter is used in a pipelined analog-to-digital converter. 아날로그 스테이지 입력 신호를 입력받아 디지털 신호를 생성하는 아날로그-디지털 컨버터(ADC)와, 상관 더블 샘플링(CDS, Correlated Double Sampling) 기법 또는 타임 쉬프트 상관 더블 샘플링(Time Shifted CDS) 기법의 타이밍별로 상기 아날로그 스테이지 입력 신호와 상기 생성된 디지털 신호를 기초로 생성된 내부 신호의 증폭 이득을 변화시키는 멀티플라잉 디지털-아날로그 컨버터(MDAC, Multiplying DAC)를 포함하는 스테이지부를 포함하는 파이프라인 아날로그-디지털 컨버터(Pipelined ADC).Analog stage The analog stage receives an input signal and generates a digital signal, and the analog stage according to a timing of a correlated double sampling (CDS) technique or a time shifted CDS technique. Pipelined analog-to-digital converter (Pipelined ADC) including a stage portion including a multiplying digital-to-analog converter (MDAC) for varying the amplification gain of the input signal and the internal signal generated based on the generated digital signal . 제10항에 있어서, 상기 멀티플라잉 디지털-아날로그 컨버터는11. The method of claim 10, wherein the multiplying digital-to-analog converter 상기 생성된 디지털 신호를 입력받아 아날로그 신호를 출력하는 디지털-아날로그 컨버터(DAC);A digital-to-analog converter (DAC) for receiving the generated digital signal and outputting an analog signal; 상기 아날로그 스테이지 입력 신호와 상기 출력된 아날로그 신호를 합산하여 상기 내부 신호를 생성하는 합산부; 및An adder configured to add the analog stage input signal and the output analog signal to generate the internal signal; And 상기 상관 더블 샘플링 기법 또는 타임 쉬프트 상관 더블 샘플링 기법의 타이밍별로 상기 생성된 내부 신호의 증폭 이득을 변화시키는 이득 증폭기를 포함하는 것을 특징으로 하는 파이프라인 아날로그-디지털 컨버터.And a gain amplifier for changing the amplification gain of the generated internal signal according to the timing of the correlated double sampling technique or the time shift correlated double sampling technique. 제11항에 있어서, 상기 상관 더블 샘플링 기법 또는 타임 쉬프트 상관 더블 샘플링의 타이밍은 적어도 프리-앰플리파잉 타이밍(pre-amplifying timing)와 앰플리파잉 타이밍(amplifying timing)를 포함하는 것을 특징으로 하는 파이프라인 아날로그-디지털 컨버터.12. The pipelined analogue of claim 11, wherein the timing of the correlated double sampling technique or the time shift correlated double sampling comprises at least pre-amplifying timing and amplifying timing. -Digital converter. 제11항에 있어서, 상기 이득 증폭기는The method of claim 11, wherein the gain amplifier 상기 상관 더블 샘플링 기법 또는 타임 쉬프트 상관 더블 샘플링의 제1 타이밍에서는 제1 증폭 이득으로 상기 생성된 내부 신호를 증폭시키고 상기 상관 더블 샘플링 기법 또는 타임 쉬프트 상관 더블 샘플링의 제2 타이밍에서는 제2 증폭 이득-상기 제2 증폭 이득은 상기 제1 증폭 이득과 다른 값을 가짐-으로 상기 생성된 내부 신호를 증폭시키는 n형 및 p형 증폭기들을 포함하는 것을 특징으로 하는 파이프라인 아날로그-디지털 컨버터.Amplifying the generated internal signal with a first amplification gain at a first timing of the correlated double sampling technique or time shift correlated double sampling and a second amplified gain to a second timing of the correlated double sampling technique or time shift correlated double sampling − Said second amplification gain having a value different from said first amplification gain, said pipelined analog-to-digital converter for amplifying said generated internal signal. 제13항에 있어서, 상기 제1 증폭 이득은 상기 제2 증폭 이득 보다 적은 것을 특징으로 하는 파이프라인 아날로그-디지털 컨버터.14. The pipeline analog-to-digital converter of claim 13 wherein the first amplification gain is less than the second amplification gain. 제13항에 있어서, 상기 n형 및 p형 증폭기들은14. The amplifier of claim 13 wherein the n-type and p-type amplifiers are 바이어스를 이산적으로 또는 연속적으로 제어하는 n형 및 p형 바이어스 제어부들을 각각 포함하고,Respectively comprising n-type and p-type bias controllers for controlling the bias discretely or continuously; 상기 n형 및 p형 증폭기들 각각은 상기 제어된 바이어스에 따라 상기 증폭 이득을 변화시키는 것을 특징으로 하는 파이프라인 아날로그-디지털 컨버터.Each of the n-type and p-type amplifiers varies the amplification gain in accordance with the controlled bias. 제15항에 있어서, 상기 n형 및 p형 바이어스 제어부들 각각은16. The method of claim 15, wherein each of the n-type and p-type bias control units is 상기 제1 및 제2 타이밍들을 나타내는 클록 신호들을 기초로 이산적으로 상기 바이어스를 제어하는 것을 특징으로 하는 파이프라인 아날로그-디지털 컨버터.And control the bias discretely based on clock signals representing the first and second timings. 제15항에 있어서, 상기 n형 및 p형 바이어스 제어부들 각각은16. The method of claim 15, wherein each of the n-type and p-type bias control units is 상기 제1 및 제2 타이밍들에 따라 연속적으로 변화하는 주기적인 신호를 기초로 연속적으로 상기 바이어스를 제어하는 것을 특징으로 하는 파이프라인 아날로그-디지털 컨버터.And continuously control the bias based on a periodic signal that is continuously changing in accordance with the first and second timings. 제15항에 있어서, 상기 n형 및 p형 바이어스 제어부들 각각은16. The method of claim 15, wherein each of the n-type and p-type bias control units is 상기 제1 및 제2 타이밍들의 듀티비를 제어하여 이산적으로 상기 바이어스를 제어하는 것을 특징으로 하는 파이프라인 아날로그-디지털 컨버터.And control the bias discretely by controlling the duty ratio of the first and second timings. 제10항에 있어서, 상기 파이프라인 아날로그-디지털 컨버터는 통신 시스템, CCD(Charge Coupled Device) 기반의 이미징 시스템, CIS(CMOS Image Sensor) 기반의 이미징 시스템, 신호 처리 시스템 또는 데이터 획득 시스템(DAS, Data Acquisition System)에 사용되는 것을 특징으로 하는 파이프라인 아날로그-디지털 컨버터.The system of claim 10, wherein the pipelined analog-to-digital converter is a communication system, a charge coupled device (CCD) based imaging system, a CMOS image sensor (CIS) based imaging system, a signal processing system, or a data acquisition system (DAS, Data). Pipeline analog-to-digital converters for use in an Acquisition System. 디지털 신호를 입력받아 아날로그 신호를 출력하는 단계; 및Receiving a digital signal and outputting an analog signal; And 상관 더블 샘플링(CDS, Correlated Double Sampling) 기법 또는 타임 쉬프트 상관 더블 샘플링(Time Shifted CDS) 기법의 타이밍별로 상기 출력된 아날로그 신호에 상응하는 신호의 증폭 이득을 변화시키는 단계를 포함하는 멀티플라잉 디지털-아날로그 컨버터(MDAC, Multiplying DAC) 기반의 신호 변환 방법.A multiplying digital-analog comprising the steps of varying the amplification gain of a signal corresponding to the output analog signal for each timing of a correlated double sampling (CDS) technique or a time shifted CDS technique. Converter (MDAC, Multiplying DAC) based signal conversion method. 제20항에 있어서, 상기 상관 더블 샘플링 기법 또는 타임 쉬프트 상관 더블 샘플링의 타이밍은 적어도 프리-앰플리파잉 타이밍(pre-amplifying timing)와 앰플리파잉 타이밍(amplifying timing)를 포함하는 것을 특징으로 하는 멀티플라잉 디지털-아날로그 컨버터(MDAC, Multiplying DAC) 기반의 신호 변환 방법.21. The method of claim 20, wherein the timing of the correlated double sampling technique or the time shift correlated double sampling comprises at least pre-amplifying timing and amplifying timing. -Analog converter (MDAC, Multiplying DAC) based signal conversion method.

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