JP5502996B2 - 薄膜半導体装置、表示装置及び薄膜半導体装置の製造方法 - Google Patents

薄膜半導体装置、表示装置及び薄膜半導体装置の製造方法 Download PDF

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Description

本発明は、半導体を活性層とする薄膜トランジスタを基板上に集積形成した薄膜半導体装置、表示装置及び薄膜半導体装置の製造方法に関するものである。
現在、有機ＥＬディスプレイや液晶ディスプレイなどの表示装置の駆動基板である表示装置用薄膜半導体装置の分野では、高性能化に向けた開発が行われている。表示装置は、製造プロセス技術の進展とともに大画面化が進み、更に顧客ニーズは大画面で高画質な表示装置に向いている。この表示装置の大画面化や高画質化に伴い、表示装置用薄膜半導体装置に搭載されている薄膜トランジスタの高い電流駆動能力が要求されている。その中でも、活性層に結晶化した半導体薄膜（多結晶シリコン、微結晶シリコンなど）を用いたものが注目されている。
従来、表示装置用薄膜半導体装置に用いられている薄膜トランジスタは、ゲート電極、ソース電極、ドレイン電極の３つの電極、ゲート絶縁膜、半導体層からなる電界効果トランジスタである。これらの電極には、それぞれ、薄膜トランジスタを駆動させるため導体（多くは金属や金属酸化物）による配線が接続されている。これらの配線は基板上でｍ行×ｎ列のマトリクス状に形成されており、各配線が立体的に交差している。
ｍ行の配線とｎ列の配線とが交差する交差領域においては、ゲート絶縁膜を延設させた同層の膜を介在させて、交差するｍ行の配線とｎ列の配線とのショートを防止している。したがって、交差するｍ行の配線とｎ列の配線とが近接することで、配線間に寄生容量が生じる。この寄生容量の大きさは、交差する配線間の距離、配線間に介在する層の物質固有の比誘電率などで決まる。この寄生容量は、表示装置が大型化すると累積し、駆動信号の遅延を発生させる。また、高画質化のために駆動周波数を増大させることで寄生容量による回路のインピーダンスも増大する。つまり、表示装置を大型化及び高画質化することで寄生容量の問題は、より深刻になる。
このような課題に対して、例えば、配線の交差領域においては、交差するｍ行の配線の幅及びｎ列の配線の幅を狭くして、交差するｍ行の配線とｎ列の配線とが重なる面積を小さくしている。これにより、交差する配線同士の重なる面積を減らすことで配線間による寄生容量を低減させる技術が開示されている（例えば、特許文献１）。
特開２００５−２２７６７５号公報
しかし、かかる従来技術では、以下のような問題が生じる。従来技術は、配線の交差領域においては、交差するｍ行の配線の幅及びｎ列の配線の幅を狭くするものである。しかしながら、配線の線幅を狭くするとしても、当該配線の断線や、薄いゲート絶縁膜を介して上記交差領域の配線が配置されていることに起因したショート等の問題が生ずるため、限界がある。その上で表示装置の大型化を考慮すると、上記交差領域での金属配線の交差面積を減らしても、大画面化に伴い交差領域数が増えることで寄生容量は増大する。そのため、全体としては寄生容量の低減は図れない。
また、従来の表示装置用薄膜半導体装置を用いた表示装置では、ｍ行×ｎ列のマトリクス状に配置されたｍ行の配線とｎ列の配線との交差箇所にトランジスタを含む画素が配置されている。このような表示装置においては、各画素に含まれるトランジスタを駆動する駆動回路を、表示装置の一方の端部に配置し、この駆動回路から表示装置に含まれる各画素に、トランジスタを駆動する駆動信号を供給する。そのため、表示装置が大画面化すると、上記駆動回路が配置された表示装置の一方の端部から表示装置の他方の端部までの距離が長くなるため、当該駆動回路と他方の端の画素ではその分の配線抵抗も増大する。つまり、表示装置の大画面化に伴い、表示装置の駆動回路と上記他方の端部の画素においては配線抵抗の累積が増大することで信号遅延が増大し、大きな問題になる。そして、その信号遅延が表示装置の表示ムラの原因となる。
また、従来の表示装置用薄膜半導体装置のｍ行の配線とｎ列の配線との交差箇所には、ＳｉＯ２、あるいはＳｉＮなど比誘電率が大きいゲート絶縁膜の延設部分を、交差する配線間の絶縁層として兼用している。つまり、ｍ行の配線とｎ列の配線が前記ゲート絶縁膜を介在している構造である。そのため、ゲート絶縁膜の薄膜化というよく知られている薄膜トランジスタの高性能化の手法を採用すると、配線の交差領域においても交差するｍ行の配線とｎ列の配線とが近接する。更に、ゲート絶縁膜は高誘電率材料であるために、交差する配線の寄生容量がより増加してしまうという問題も生じる。
本発明は、上記課題に鑑みてなされたものであって、配線の交差領域では寄生容量を低減しつつ、一方、配線の非交差領域では配線の配線抵抗を低減できる薄膜半導体装置、表示装置及び薄膜半導体装置の製造方法を提供することを目的とする。
上記課題を解決するために、本発明の一態様である薄膜半導体装置は、表示デバイスを駆動するための薄膜半導体素子を有する薄膜半導体装置であって、基板と、前記基板上に設置され、前記薄膜半導体素子に制御信号を印加する第１ゲート配線と、前記基板上方に設置され、前記第１ゲート配線と交差する金属配線と、前記第１ゲート配線から延設された、前記薄膜半導体素子の第１ゲート電極と、前記第１ゲート電極上に形成された第２ゲート電極と、前記第２ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記金属配線から延設され、前記半導体層上に形成された金属電極と、前記第１ゲート配線と前記金属配線との交差領域であって前記第１ゲート配線と前記金属配線との間に設けられ、前記第１ゲート配線と前記金属配線との間の距離を確保するための、前記ゲート絶縁膜とは異なる絶縁層と、前記第２ゲート電極と同層であって、前記絶縁層の形成領域以外の前記第１ゲート配線上に、前記第１ゲート配線に沿って形成された第２ゲート配線とを備え、前記金属配線は、前記絶縁層上に形成され、前記第２ゲート配線及び前記第２ゲート電極は、前記第１ゲート配線及び前記第１ゲート電極より厚く、前記ゲート配線上であって前記ゲート配線の延伸方向を通る断面において、前記金属配線と前記絶縁層との境界面が、前記第２ゲート電極の上面よりも上方に位置し、前記絶縁層は、前記第２ゲート配線と略同じ膜厚であることを特徴とする。
本発明の薄膜半導体装置、表示装置及び薄膜半導体装置の製造方法によれば、配線の交差領域では交差する配線間の距離を確保して寄生容量を低減しつつ、一方、配線の非交差領域では一方の配線の膜厚を厚くして、当該配線の配線抵抗を低減できる。その結果、この薄膜半導体装置を備える表示装置を大画面化、高駆動周波数化させても、信号遅延や電圧降下による表示ムラを低減することが可能となる。
図１は、実施の形態１に係る薄膜半導体アレイ基板１を示す図である。 図２は、本発明の実施の形態１に係る有機ＥＬディスプレイ１０の斜視図である。 図３は、画素１００を駆動する画素回路３０の回路構成を示す図である。 図４は、画素１００の構成を示す平面図である。 図５は、図４の（イ）−（イ’）における断面図である。 図６は、図４の（ロ）−（ロ’）における断面図である。 図７Ａは、実施の形態１に係る表示装置用薄膜半導体装置２０の各構成を分解した第１の分解斜視図である。 図７Ｂは、実施の形態１に係る表示装置用薄膜半導体装置２０の各構成を分解した第２の分解斜視図である。 図７Ｃは、実施の形態１に係る表示装置用薄膜半導体装置２０の各構成を分解した第３の分解斜視図である。 図７Ｄは、実施の形態１に係る表示装置用薄膜半導体装置２０の各構成を分解した第４の分解斜視図である。 図８（ａ）〜（ｈ）は、本発明の実施の形態１に係る表示装置用薄膜半導体装置２０の製造方法を説明する第１の工程断面図である。 図９（ａ）〜（ｈ）は、本発明の実施の形態１に係る表示装置用薄膜半導体装置２０の製造方法を説明する第２の工程断面図である。
本発明の一態様に係る薄膜半導体装置は、表示デバイスを駆動するための薄膜半導体素子を有する薄膜半導体装置であって、基板と、前記基板上に設置され、前記薄膜半導体素子に制御信号を印加する第１ゲート配線と、前記基板上方に設置され、前記第１ゲート配線と交差する金属配線と、前記第１ゲート配線から延設された、前記薄膜半導体素子の第１ゲート電極と、前記第１ゲート電極上に形成された第２ゲート電極と、前記第２ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記金属配線から延設され、前記半導体層上に形成された金属電極と、前記第１ゲート配線と前記金属配線との交差領域であって前記第１ゲート配線と前記金属配線との間に設けられ、前記第１ゲート配線と前記金属配線との間の距離を確保するための、前記ゲート絶縁膜とは異なる絶縁層と、前記第２ゲート電極と同層であって、前記絶縁層の形成領域以外の前記第１ゲート配線上に、前記第１ゲート配線に沿って形成された第２ゲート配線とを備え、前記金属配線は、前記絶縁層上に形成され、前記第２ゲート配線及び前記第２ゲート電極は、前記第１ゲート配線及び前記第１ゲート電極より厚く、前記ゲート配線上であって前記ゲート配線の延伸方向を通る断面において、前記金属配線と前記絶縁層との境界面が、前記第２ゲート電極の上面よりも上方に位置し、前記絶縁層は、前記第２ゲート配線と略同じ膜厚であることを特徴とする。
本態様によると、第１ゲート配線と金属配線が交差する交差領域において第１ゲート配線と金属配線との間に、薄膜半導体素子のゲート絶縁膜とは異なる絶縁層を設けている。これにより、第１ゲート配線と金属配線との間の距離を確保できる。上記交差領域において、第１ゲート配線と金属配線との間の距離を確保するほど、第１ゲート配線と金属配線との間に生ずる寄生容量を抑制できる。そのため、上記配線の断線や薄いゲート絶縁膜を介して上記交差領域の配線が配置されていることに起因したショート等の問題を招くことなく、上記交差領域における第１ゲート配線と金属配線との間の寄生容量が低減できる。
また、上記絶縁層の形成領域以外の第１ゲート配線上に、当該第１ゲート配線に沿って、第２ゲート電極と同時形成された第２ゲート配線を設けている。これにより、第１ゲート配線と金属配線とが交差しない非交差領域では、第１ゲート配線と第２ゲート配線とを合わせたゲート配線全体としての膜厚は、第１ゲート配線単独の膜厚より大きくなる。そのため、ゲート配線全体としての配線抵抗を低減できる。
以上のように、本態様によると、上記交差領域において、第１ゲート配線と金属配線との間の寄生容量が低減しつつ、ゲート配線全体として配線抵抗を低減できる。
また、本発明の一態様に係る薄膜半導体装置において、前記第１ゲート電極は、前記第１ゲート配線のうちの前記交差領域近傍から延設されていてもよい。
本態様によると、薄膜半導体素子をゲート配線の近傍に配置することができるため、ゲート配線からゲート電極までの間隔を短配線で接続できる。その結果、ゲート信号を効率的に薄膜半導体素子に印加できるため、応答速度が速い表示装置用薄膜半導体装置を実現できる。
また、本発明の一態様に係る薄膜半導体装置において、例えば、前記金属配線は、前記薄膜半導体素子に表示信号を印加するソース配線であり、前記金属電極は、ソース電極とすることもできる。
本態様によれば、金属配線をソース配線にし、ソース配線と当該ソース配線から延設されたソース電極との距離を近づけることができる。これにより、ソース配線からソース電極までの延設部分の導体の長さを短くし、その分の電気抵抗を低減することができるので、半導体薄膜装置全体の電気抵抗を減らすことができる。この場合、金属電極をソース電極にすると、薄膜半導体素子の半導体層の極性は一意的に決定される。
また、本発明の一態様に係る薄膜半導体装置において、例えば、前記金属配線は、電源配線であり、前記金属電極は、ドレイン電極とすることもできる。
本態様によれば、金属配線を電源配線にし、電源配線と当該電源配線から延設されたドレイン電極との距離を近づけることができる。これにより、電源配線からドレイン電極までの延設部分の導体の長さを短くし、その分の電気抵抗を低減することができるので、半導体薄膜装置全体の電気抵抗を減らすことができる。この場合、金属電極をドレイン電極にすると、薄膜半導体素子の半導体層の極性は一意的に決定される。
また、本発明の一態様に係る薄膜半導体装置において、例えば、前記第１ゲート電極及び前記第１ゲート配線は光透過性金属酸化物であり、前記第２ゲート電極及び前記第２ゲート配線は遮光性金属とすることもできる。
第２ゲート配線及び第２ゲート電極を金属で構成することにより、第１ゲート配線及び第１ゲート電極よりも厚く成膜することが容易であり、かつ第１ゲート配線及び第１ゲート電極を構成する金属酸化物よりも導電率が２桁程度も低いため、第１ゲート配線と第２ゲート配線を合わせた電気抵抗を低下できる。
また、本発明の一態様に係る薄膜半導体装置において、前記第２ゲート配線及び前記第２ゲート電極の電気抵抗値は、前記第１ゲート配線及び前記第１ゲート電極の電気抵抗値より小さいことが好ましい。
本態様によれば、上記第２ゲート配線及び上記第２ゲート電極の電気抵抗を上記第１ゲート配線及び上記第１ゲート電極の電気抵抗より小さくする。これにより、第２ゲート配線が形成されていない第１ゲート配線上の領域、即ち、絶縁層が形成されている第１ゲート配線上の領域では、第１ゲート配線を電流が流れ、一方、第２ゲート配線が形成されている第１ゲート配線上の領域では、電流は電気抵抗の小さい第２ゲート配線を流れる。よって、第１ゲート配線と第２ゲート配線を合わせたゲート配線全体での電気抵抗を低減できる。
また、本発明の一態様に係る薄膜半導体装置において、例えば、前記第２ゲート配線及び前記第２ゲート電極は、前記第１ゲート配線及び前記第１ゲート電極より厚いことが好ましい。
本態様によれば、第２ゲート配線及び第２ゲート電極の膜厚を、第１ゲート配線及び第１ゲート電極の膜厚よりも厚くする。これにより、上記交差領域において、第２ゲート配線の膜厚分が第１ゲート配線と金属配線との間の距離になり、第２ゲート配線を厚くすることで該当配線間の距離が大きくなるので、当該配線間の寄生容量が低減できる。
また、本発明の一態様に係る薄膜半導体装置において、例えば、前記第２ゲート配線は、前記第１ゲート配線より厚く、前記絶縁層と略同一の膜厚であることが好ましい。
第２ゲート配線の電気抵抗を小さくするためには、第２ゲート配線の膜厚をできるだけ厚くした方が良い。しかし、絶縁層の膜厚よりも厚くしてしまうと、第１ゲート配線と金属配線の交差領域において生じる段差により第２ゲート配線と金属配線とが膜面方向において重なり、その領域で寄生容量が生じてしまう。本様態によれば、第２ゲート配線の膜厚は、第１ゲート配線の膜厚よりも厚く、絶縁層の膜厚と略同一膜厚とするので、膜面方向の重なりによる寄生容量は発生しない。
また、本発明の一態様に係る薄膜半導体装置において、例えば、前記絶縁層は感光性樹脂からなることが好ましい。
本態様によれば、上記交差領域において、上記絶縁層を感光性樹脂にすることにより、当該絶縁層のフォトリソグラフィ工程でパターニングを行う際に、第１ゲート配線及び第１ゲート電極は光透過性を有しているため、第１ゲート配線及び第１ゲート電極上に成膜された絶縁層は露光され硬化するのでパターニングが良好にできる。
また、本発明の一態様に係る薄膜半導体装置において、例えば、前記感光性樹脂は、耐熱性の感光性ポリイミドであることが好ましい。
本態様によれば、上記感光性樹脂材料は、例えば、感光性ポリイミドなどの耐熱性とすることが好ましい。上記感光性樹脂材料を耐熱性とすることで、薄膜半導体素子の半導体層を再結晶化させる際に、レーザーアニール工程のレーザー照射によって発生した熱による絶縁層への影響を低減することができる。
また、完成した薄膜半導体装置からの発生ガスを低減できるので、例えば、本願の薄膜半導体装置を有機ＥＬ表示パネルに用いた場合に、有機発光層の特性劣化などの悪影響を及ぼすことがない。
また、本発明の一態様に係る薄膜半導体装置において、例えば、前記第２ゲート配線及び前記金属配線は、Ａｌ、Ａｇ及びＣｕのうち、少なくとも１つを含んでいることが好ましい。
本態様によれば、第２ゲート配線及び金属配線はＡｌ、Ａｇ及びＣｕのいずれか少なくとも１つを含んでいることにより、これらＡｌ、Ａｇ及びＣｕの電気抵抗が小さいため、第２ゲート配線及び金属配線の電気抵抗を低減できる。また、Ａｌ、Ａｇ及びＣｕのいずれかを含む合金も、電気抵抗が小さいため、第２ゲート配線及び金属配線として好適である。
その結果、ゲート配線の信号遅延及び無駄な消費電力を低減した薄膜半導体装置を実現できる。
また、本発明の一態様である薄膜半導体装置と表示デバイスとを形成し、当該薄膜半導体装置を、表示装置の駆動回路基板として採用してもよい。これにより、大画面化、駆動周波数を増大化させても信号遅延や電圧降下による表示ムラを減らすことができる表示装置が実現できる。また、本態様の表示装置は、例えば、テレビとして実現され、鮮明な映像を視聴者に提供することができる。
本発明の一態様である薄膜半導体装置の製造方法は、表示デバイスを駆動するための薄膜半導体素子を有する薄膜半導体装置の製造方法であって、基板上に、前記薄膜半導体素子に制御信号を印加する第１ゲート配線と、当該第１ゲート配線から延設された、前記薄膜半導体素子の第１ゲート電極とを同時形成する第１工程と、前記第１ゲート配線上に前記第１ゲート配線に沿って第２ゲート配線を形成し、これと同時に、当該第２ゲート配線から延設された第２ゲート電極を形成する第２工程と、前記第１ゲート配線上に、前記第２ゲート配線が形成されていない領域を形成する第３工程と、前記第２ゲート電極上に、ゲート絶縁膜を形成する第４工程と、前記ゲート絶縁膜上に、半導体層を形成する第５工程と、前記第２ゲート配線が形成されていない前記第１ゲート配線上の領域に、絶縁層を形成する第６工程と、前記絶縁層が形成された領域上に前記第１ゲート配線と交差するように金属配線を形成し、これと同時に、当該金属配線から延設された、前記薄膜半導体素子の金属電極を前記半導体層上に形成する第７工程とを含み、前記第６工程では、前記第１ゲート配線と前記金属配線とが交差する交差領域において、前記第１ゲート配線と前記金属配線との間隔を確保するように前記絶縁層を形成し、前記金属配線は前記絶縁層上に形成され、前記第２ゲート配線及び前記第２ゲート電極は、前記第１ゲート配線及び前記第１ゲート電極より厚く、前記ゲート配線上であって前記ゲート配線の延伸方向を通る断面において、前記金属配線と前記絶縁層との境界面が、前記第２ゲート電極の上面よりも上方に位置することを特徴とする。
本態様によれば、ゲート配線とソース配線との交差領域で、第１ゲート配線とソース配線との間に絶縁層が形成され、かつ、ゲート配線が第１ゲート配線と第２ゲート配線との積層構造である薄膜半導体装置を実現できる。
この製造方法によれば、上記絶縁層の膜厚を、ゲート絶縁膜の膜厚に制限されずに、任意に設定することができるため、ゲート配線と金属配線との間の寄生容量を薄膜トランジスタの特性上問題とならないようにすることができる。即ち、高性能な薄膜半導体素子が製造できる。また、同時に、寄生容量に起因する信号遅延及び無駄な消費電力を抑制できる薄膜半導体装置を製造することが可能となる。
また、本発明の一態様である薄膜半導体装置の製造方法において、前記第１ゲート電極及び前記第１ゲート配線は透過性金属酸化物であり、前記第２ゲート電極及び前記第２ゲート配線は遮光性金属であり、前記絶縁層は、感光性樹脂であり、前記第６工程では、前記第１ゲート配線側から前記絶縁層に光を照射し、前記第２ゲート電極及び前記第２ゲート配線をフォトマスクとして用いることにより、前記感光性樹脂の一部を露光させ硬化させる工程を含んでいてもよい。
本態様によれば、例えば、第１ゲート配線を光透過性金属酸化物とし、第２ゲート配線を遮光性金属とし、絶縁層をネガ型の感光性樹脂層とする。これにより、絶縁層を形成する際に、当該絶縁層の形成領域以外に形成された第２ゲート配線が遮光性であるため、当該第２ゲート配線はフォトマスクの役割を果たす。絶縁層を所望のパターン形状で形成するには、まず絶縁層を全面に成膜し、当該絶縁層に所望のパターン形状で基板側から光を照射し硬化させる。光の未照射領域は硬化しないので、除去する。この絶縁層のフォトリソグラフィ工程により、第２ゲート配線上の絶縁層は露光されず、第１ゲート配線上であって第２ゲート配線のない領域にのみ、絶縁層を残すことができるので、上記交差領域に絶縁層を形成することができる。よって、上記絶縁層の形成のために、別途フォトマスクを製造工程で用いる必要がないので、特別な設計及び製造が不要となる。すなわち、フォトマスクコストの削減、および製造工程の簡略化、ひいては表示装置用薄膜半導体装置の生産性の向上と低コスト化が可能となる。また、上記フォトリソグラフィ工程において、フォトマスクの位置合わせが不要なので、従来のフォトリソグラフィ工程で起こり易いフォトマスクずれの問題も解決できる。
また、本発明の一態様である薄膜半導体装置の製造方法において、前記絶縁層は、前記ゲート絶縁膜に用いられる材料より低誘電率である感光性樹脂材料であることが好ましい。
本態様によれば、絶縁層に用いる感光性樹脂を低誘電率の材料に変えることで、更に寄生容量を低減できる。
また、本発明の一態様である薄膜半導体装置の製造方法において、前記第１工程における前記第１ゲート配線と、前記第２工程における前記第２ゲート配線とを、ハーフトーンフォトマスクを用いたフォトリソグラフィ工程により形成してもよい。
本態様によると、例えば、ハーフトーンフォトマスクで第１及び第２ゲート配線のパターニングを行うので、フォトリソグラフィ工程の削減を行うことができる。
また、本発明の一態様に係る薄膜半導体装置の製造方法において、例えば、前記第１ゲート電極及び前記第１ゲート配線の熱伝導性は、前記第２ゲート電極及び前記第２ゲート配線の熱伝導性よりも低いことが好ましい。
本態様によると、薄膜半導体素子のシリコン薄膜のレーザーアニールで発生した熱を、第２ゲート配線を介して速やかに基板の面内方向に散逸させることができるので、絶縁層部分に熱影響を及ぼすことがない。即ち、特には、絶縁層を樹脂材料で構成した場合に、樹脂材料のレーザー熱による熱膨張、およびガス発生などの変質がないため、薄膜半導体素子への悪影響がない。
（実施の形態１）
以下、本発明の一態様である薄膜半導体装置の実施の形態１について、図面を用いて説明する。なお、本実施の形態では、薄膜半導体装置が採用される表示装置の一例として、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイを用いて説明する。
図１〜図３を参照して、本発明の実施の形態１に係る有機ＥＬディスプレイ１０及び表示装置用薄膜半導体装置２０を説明する。図１は、実施の形態１の薄膜半導体アレイ基板１を示す図である。図２は、本発明の実施の形態１に係る有機ＥＬディスプレイ１０の斜視図である。図３は、画素１００を駆動する画素回路３０の回路構成を示す図である。
まず、薄膜半導体アレイ基板１は、図１に示されるように、複数（図１では２個）の有機ＥＬディスプレイ１０から構成されている。また、有機ＥＬディスプレイ１０は、図２に示されるように、下層より、表示装置用薄膜半導体装置２０、平坦化膜（図２では図示省略）、陽極１２、有機ＥＬ層１３、及び透明陰極１４の積層構造体である。
表示装置用薄膜半導体装置２０には、複数の画素１００がｍ行×ｎ列のマトリクス状に配置されている。各画素１００は、それぞれに設けられた画素回路３０によって駆動される。また、表示装置用薄膜半導体装置２０は、行状に配置される複数のゲート配線２１と、ゲート配線２１と交差するように列状に配置される複数の金属配線であるソース配線２２と、ソース配線２２に平行に延びる複数の金属配線である電源配線２３（図２では図示省略）とを備える。このゲート配線２１は、画素回路３０のそれぞれに含まれるスイッチング素子として動作する第１トランジスタ４０のゲート電極４１（図２では図示省略）を行毎に接続する。第１トランジスタ４０は、薄膜半導体素子であり、電界効果トランジスタである。ソース配線２２は、画素回路３０のそれぞれに含まれるスイッチング素子として動作する第１トランジスタ４０のソース電極４２（図２では図示省略）を列毎に接続する。電源配線２３は、画素回路３０のそれぞれに含まれる駆動素子として動作する第２トランジスタ５０のドレイン電極５２（図２では図示省略）を列毎に接続する。第２トランジスタ５０は、薄膜半導体素子であり、電界効果トランジスタである。
画素回路３０は、図３に示されるように、スイッチ素子として動作する第１トランジスタ４０と、駆動素子として動作する第２トランジスタ５０と、第１トランジスタ４０のゲート電極４１に接続されている１本のゲート配線２１と、１本のソース配線２２および１本の電源配線２３と、対応する画素に表示するデータを記憶するキャパシタ６０とで構成される。
第１トランジスタ４０は、ゲート配線２１に接続されるゲート電極４１と、ソース配線２２に接続されるソース電極４２と、キャパシタ６０及び第２トランジスタ５０のゲート電極５１に接続されるドレイン電極４３と、半導体層４４（図３では図示省略）とで構成される。この第１トランジスタ４０は、接続されたゲート配線２１及びソース配線２２に所定の電圧が印加されると、当該ソース配線２２に印加された電圧値を表示データとしてキャパシタ６０に保存する。
第２トランジスタ５０は、第１トランジスタ４０のドレイン電極４３に接続されるゲート電極５１と、電源配線２３及びキャパシタ６０に接続されるドレイン電極５２と、陽極１２に接続されるソース電極５３と、半導体層５４（図３では図示省略）とで構成される。この第２トランジスタ５０は、キャパシタ６０が保持している電圧値に対応する電流を電源配線２３からソース電極５３を通じて陽極１２に供給する。
すなわち、上記構成の有機ＥＬディスプレイ１０は、ゲート配線２１とソース配線２２との交点に位置する画素１００毎に表示制御を行うアクティブマトリックス方式を採用している。
また、本発明の実施例として２つの薄膜トランジスタで説明をしたが、これに限定されない。３つ以上の薄膜トランジスタを用いた画素回路においても本発明は実施可能である。
（薄膜半導体装置の構成についての説明）
次に、図４〜図６を参照して、表示装置用薄膜半導体装置２０を構成する画素１００の構造を説明する。図４は、画素１００の構成を示す平面図である。図５は、図４の（イ）−（イ’）における断面図である。図６は、図４の（ロ）−（ロ’）における断面図である。
図４に示されるように、画素１００の構成は、ゲート配線２１、ゲート配線２１と交差するソース配線２２及び電源配線２３、交差するゲート配線２１とソース配線２２及び電源配線２３との間にそれぞれ形成される絶縁層１５０、ゲート配線２１とソース配線２２及び電源配線２３との交差領域近傍に形成される２つの薄膜トランジスタ（第１トランジスタ４０及び第２トランジスタ５０）、第２トランジスタ５０のソース電極５３から延設された画素電極５５からなっている。
ゲート配線２１と、ソース配線２２及び電源配線２３とはそれぞれ交差して配置されている。ここでは、例えば、ソース配線２２及び電源配線２３は同層形成されているが、ゲート配線２１と、ソース配線２２及び電源配線２３とは、異なる層に形成されている。ここで、ゲート配線２１は、第１ゲート配線１２０及び第２ゲート配線１２２の２層で構成されている（図５参照）。交差するゲート配線２１とソース配線２２及び電源配線２３との間にそれぞれ形成される絶縁層１５０は、それぞれの交差領域において第１ゲート配線１２０上方に、絶縁材料である感光性樹脂で形成されている。
上記交差領域の近傍に形成されている２つの薄膜トランジスタは、例えば、それぞれ、スイッチ素子として動作する第１トランジスタ４０と、駆動素子として動作する第２トランジスタ５０の２つのトランジスタである。
第１トランジスタ４０の金属電極であるソース電極４２はソース配線２２から延設され、第２トランジスタ５０の金属電極であるドレイン電極４３は電源配線２３から延設されている。さらに第２トランジスタ５０のソース電極５３から画素電極５５が延設されており、この画素電極５５が表示装置の陽極１２（図４には不図示である）に電気的に接続されている。
次に、図４における（イ）−（イ’）断面を、図５を用いて説明する。図５において、ゲート配線２１とソース配線２２及び電源配線２３との交差領域近傍において、画素１００は、基板１１０、第１ゲート配線１２０、第２ゲート配線１２２、ゲート絶縁膜１３０、交差領域の絶縁層１５０、金属配線であるソース配線２２及び電源配線２３で構成されている。
ゲート配線２１は、上述したように、第１ゲート配線１２０と第２ゲート配線１２２との２層から構成されている。
即ち、第２ゲート配線１２２は、第１ゲート配線１２０とソース配線２２との交差領域以外の領域、かつ、第１ゲート配線１２０と電源配線２３との交差領域以外の領域において、前記第１ゲート配線１２０上に形成されている。また、第１ゲート配線１２０とソース配線２２との交差領域、および、第１ゲート配線１２０と電源配線２３と交差領域においては、第２ゲート配線１２２は形成されておらず、第１ゲート配線１２０上方に絶縁層１５０が形成されている。
これによると、第１ゲート配線１２０と金属配線との交差領域において、第２ゲート配線１２２の膜厚分が第１ゲート配線１２０と金属配線との距離になる。よって、第２ゲート配線１２２を厚くすることで上記距離が大きくなるので、ゲート配線２１とソース配線２２及び電源配線２３との間の寄生容量が低減できる。
また、第２ゲート配線１２２は、第１ゲート配線１２０の膜厚より厚く、絶縁層１５０とはほぼ同等の膜厚になっている。この絶縁層１５０は、第１ゲート配線１２０とソース配線２２及び電源配線２３との間の距離を確保している。
これによると、第１ゲート配線１２０とソース配線２２との交差領域、又は、第１ゲート配線１２０と電源配線２３と交差領域においては、ゲート絶縁膜１３０の膜厚によって、第１ゲート配線１２０とソース配線２２及び電源配線２３との寄生容量は制御されず、ゲート絶縁膜１３０とは別部材である絶縁層１５０の膜厚によって寄生容量は制御される。従って、ゲート絶縁膜１３０の膜厚が支配的要因となり寄生容量が決定される場合に比べて、ゲート絶縁膜１３０よりも大きな膜厚を確保できる絶縁層１５０により、寄生容量をより低減できる。
また、上記交差領域以外の領域では、ゲート配線２１を、第１ゲート配線１２０と第２ゲート配線１２２との二層により構成することで、ゲート配線２１全体の膜厚を厚くすることができる。これにより、ゲート配線２１の配線抵抗を小さくすることができる。本実施の形態においては第１ゲート配線１２０の断面積及び第２ゲート配線１２２の断面積により配線抵抗が決まる。
また、第２ゲート配線１２２の電気抵抗を小さくするためには、第２ゲート配線１２２の膜厚をできるだけ厚くした方が良い。しかし、第２ゲート配線１２２の膜厚を絶縁層１５０の膜厚よりも厚くしてしまうと、上記交差領域において、ソース配線２２及び電源配線２３の膜厚方向（図５における上下方向）における形成範囲と第２ゲート配線１２２の膜厚方向（図５における上下方向）における形成範囲とが重なってしまう。そうすると、上記形成範囲の重複領域において寄生容量が大きくなってしまう。よって、これを回避するため、第２ゲート配線１２２の膜厚と絶縁層１５０の膜厚とは、略同一膜厚とすることが望ましい。
これによると、第２ゲート配線１２２が形成されていない第１ゲート配線１２０上の領域、即ち、絶縁層１５０が形成されている第１ゲート配線１２０上の領域では、第１ゲート配線１２０を電流が流れる。一方、第２ゲート配線１２２が形成されている第１ゲート配線１２０上の領域では、電流は電気抵抗の小さい第２ゲート配線１２２を流れる。よって、第１ゲート配線１２０と第２ゲート配線１２２を合わせたゲート配線２１全体で、電気抵抗を低減できる。
本実施の態様において、例えば、第２ゲート配線１２２、ソース配線２２及び電源配線２３は、Ａｌ、Ａｇ、Ｃｕのうち少なくとも１つを含んでいてもよい。これにより、Ａｌ、Ａｇ、Ｃｕの電気抵抗が小さいため、第２ゲート配線１２２、ソース配線２２及び電源配線２３の電気抵抗を低減できる。また、Ａｌ、Ａｇ、Ｃｕのいずれかを含む合金も電気抵抗が小さいため、第２ゲート配線１２２、ソース配線２２及び電源配線２３の材料として好適である。その結果、上記配線の電気抵抗を小さくすることができ、信号遅延、無駄な消費電力を低減した薄膜半導体装置を実現できる。
次に、図４における（ロ）−（ロ’）断面を、図６を用いて説明する。図６において、画素１００中における２つの薄膜トランジスタが形成されている。第１トランジスタ４０の領域では、基板１１０、第１ゲート電極１２１Ａ及び第２ゲート電極１２３Ａの２層からなるゲート電極４１、ゲート絶縁膜１３０Ａ、半導体層４４、ソース配線２２により構成されるソース電極４２及びドレイン電極４３が、この順で積層されている。一方、第２トランジスタ５０の領域では、基板１１０、第１ゲート電極１２１Ｂ及び第２ゲート電極１２３Ｂの２層からなるゲート電極５１、ゲート絶縁膜１３０Ｂ、半導体層５４、ソース電極５３及び電源配線２３により構成されるドレイン電極５２が、この順で積層されている。これら２つのトランジスタの間には、２つのトランジスタのゲート電極４１とゲート電極５１とを電気的に分離するためのトランジスタ間絶縁層１７０が形成されている。即ち、第１トランジスタ４０と第２トランジスタ５０とは、トランジスタ間絶縁層１７０によって区切られている。また、図６には、図示しないパッシベーション膜及び画素電極が、これら積層構造体の上に積層されている（図２参照）。
また、第１トランジスタ４０のドレイン電極４３と第２トランジスタ５０のゲート電極５１とは、コンタクトホール１６０により第２トランジスタ５０のゲート絶縁膜１３０Ｂを貫通し、電気的に接続されている。そのため、第１トランジスタ４０のドレイン電極４３の電圧値を、第２トランジスタ５０のゲート電極５１に印加できる。その結果、第２トランジスタ５０のゲート電極５１に印加された電圧値に対応する電流が、第２トランジスタ５０のドレイン電極５２から第２トランジスタ５０のソース電極５３に流れる。なお、本発明では、電気接続すべき２層の間に介在する層に設けられた貫通孔であって、当該貫通孔の内壁に導電性材料が形成されているものだけでなく、当該貫通孔全体に導電性材料が充填されているものを含めてコンタクトホールと定義する。
第1ゲート電極１２１Ａ及び１２１Ｂは、図５に記載の第１ゲート配線１２０から延設されている。そして、第２ゲート電極１２３Ａ及び１２３Ｂは、それぞれ、第１ゲート電極１２１Ａ及び１２１Ｂ上に形成されている。第２ゲート電極１２３Ａ及び１２３Ｂを、それぞれ、第１ゲート電極１２１Ａ及び１２１Ｂ上に形成することで、第１ゲート電極及び第２ゲート電極からなるゲート電極全体の膜厚をゲート配線２１全体の膜厚と等しくしている。これにより、ソース配線２２が配置された層と、ソース配線２２より延設される第１トランジスタ４０のソース電極４２が配置された層とを同層にしている。
第１トランジスタ４０の半導体層４４は、ゲート絶縁膜１３０Ａ上でソース電極４２とドレイン電極４３との間に、且つ、ゲート電極４１とゲート絶縁膜１３０Ａを介して対向する位置に配置される。同様に、第２トランジスタ５０の半導体層５４は、ゲート絶縁膜１３０Ｂ上でソース電極５３とドレイン電極５２との間に、且つ、ゲート電極５１とゲート絶縁膜１３０Ｂを介して対向する位置に配置される。
なお、本実施の態様において、例えば、第２ゲート配線１２２、第２ゲート電極１２３Ａ及び１２３Ｂの厚みを、第１ゲート配線１２０、第１ゲート電極１２１Ａ及び１２１Ｂより厚くしてもよい。
また、本実施の態様において、第２ゲート配線１２２、第２ゲート電極１２３Ａ及び１２３Ｂの電気抵抗を、第１ゲート配線１２０、第１ゲート電極１２１Ａ及び１２１Ｂの電気抵抗より小さくしてもよい。
また、本実施の態様において、例えば、第１ゲート電極１２１Ａ、１２１Ｂ及び第１ゲート配線１２０を金属酸化物とし、第２ゲート電極１２３Ａ、１２３Ｂ及び第２ゲート配線１２２を金属とすることもできる。これによると、第２ゲート電極１２３Ａ、１２３Ｂ及び第２ゲート配線１２２を、第１ゲート配線１２０、第１ゲート電極１２１Ａ及び１２１Ｂよりも厚く成膜することが容易であり、かつ、第１ゲート配線１２０及び第１ゲート電極１２１を構成する金属酸化物よりも導電率を２桁程度も低くすることが可能となる。よって、第１ゲート配線１２０と第２ゲート配線１２２とを合わせたゲート配線２１の電気抵抗を低減できる。
次に、図７Ａ〜図７Ｄを用いて、表示装置用薄膜半導体装置２０における各配線の相互関係を詳細に説明する。図７Ａ〜図７Ｄは、本発明の実施の形態１に係る表示装置用薄膜半導体装置２０の各構成を分解した分解斜視図である。
まず、図７Ａでは、表示装置用薄膜半導体装置２０において、第１ゲート配線１２０は、図５における基板１１０上の第１ゲート配線１２０に対応する。第１ゲート電極１２１Ａは、図６におけるゲート電極４１の一部である第１ゲート電極１２１Ａに対応する。第１ゲート電極１２１Ｂは、図６におけるゲート電極５１の一部である第１ゲート電極１２１Ｂに対応する。これらの配置関係について説明する。図７Ａに示すように、第1ゲート電極１２１Ａは、第１ゲート配線１２０と直交する方向に第１ゲート配線１２０から延設されている。第１ゲート電極１２１Ｂは、第１ゲート電極１２１Ａの近傍に第１ゲート電極１２１Ａから離間して形成されている。第１トランジスタ４０及び第２トランジスタ５０は、それぞれ、第1ゲート電極１２１Ａ及び第1ゲート電極１２１Bをボトムゲート電極として形成される。したがって、これらの配置関係により、第１トランジスタ４０及び第２トランジスタ５０は、第1ゲート配線１２０の近傍に形成することができる。第１ゲート電極１２１Ａと第１ゲート配線１２０とは一体形成でき、また、第２トランジスタ５０のゲート電極５１の一層である第１ゲート電極１２１Ｂも同時形成されるので、表示装置用薄膜半導体装置２０の製造プロセスへの負担を軽減できる。
次に、図７Ｂでは、表示装置用薄膜半導体装置２０において、第２ゲート配線１２２は、図５における第２ゲート配線１２２に対応する。また、第1トランジスタ４０のゲート電極４１は、第1ゲート電極１２１Ａ及び第２ゲート電極１２３Ａの２層からなる。同様に、第２トランジスタ５０のゲート電極５１は、第1ゲート電極１２１Ｂ及び第２ゲート電極１２３Ｂの２層からなる。第２ゲート電極１２３Ａ及び第２ゲート電極１２３Ｂは、図６における第２ゲート電極１２３Ａ及び第２ゲート電極１２３Ｂにそれぞれ対応する。これらの配置関係について説明する。図７Ｂに示すように、第１ゲート配線１２０上に沿って、第２ゲート配線１２２は形成されている。この第２ゲート配線１２２の形成領域は、図５における第１ゲート配線１２０とソース配線２２、及び第１ゲート配線１２０と電源配線２３との交差領域以外の領域に相当する。
一方で、第１ゲート配線１２０とソース配線２２、及び第１ゲート配線１２０と電源配線２３との交差領域では、第１ゲート配線１２０上に第２ゲート配線１２２は形成されていない。これは、図６の第１ゲート配線１２０とソース配線２２、及び第１ゲート配線１２０と電源配線２３の交差領域に該当する。
第１トランジスタ４０において、第１ゲート電極１２１Ａ上に第２ゲート電極１２３Ａが形成されている。同様に、第２トランジスタ５０において、第1ゲート電極１２１Ｂ上に第２ゲート電極１２３Ｂが形成されている。このようにして、第１トランジスタ４０及び第２トランジスタ５０のゲート電極４１、５１が形成される。
次に、図７Ｃでは、表示装置用薄膜半導体装置２０において、絶縁層１５０は、図５における絶縁層１５０に対応する。ゲート絶縁膜１３０Ａ及び１３０Ｂ、半導体層４４及び４５、コンタクトホール１６０、トランジスタ間絶縁層１７０は、それぞれ、図６におけるゲート絶縁膜１３０Ａ及び１３０Ｂ、半導体層４４及び４５、コンタクトホール１６０、トランジスタ間絶縁層１７０に対応する。これらの配置関係について説明する。図７Ｃに示すように、図７Ｂに図示された、第１ゲート配線１２０上であって第２ゲート配線１２２が形成されていない領域に、絶縁層１５０が形成されている。この絶縁層１５０は、図４及び図５における絶縁層１５０に該当する。この絶縁層１５０は、第２ゲート配線１２２と略同等の膜厚になっている。上述の通り、絶縁層１５０は、第１ゲート配線１２０とソース配線２２及び電源配線２３との間の距離を確保している。また、例えば、この絶縁層１５０は、絶縁性の感光性樹脂により形成されていてもよい。
第１トランジスタ４０及び第２トランジスタ５０のゲート電極の間に、これら２つのトランジスタを電気的に分離するために、トランジスタ間絶縁層１７０が形成されている。このトランジスタ間絶縁層１７０は、図６のトランジスタ間絶縁層に該当する。トランジスタ間絶縁層１７０は、第１トランジスタ４０のゲート電極４１と第２トランジスタ５０のゲート電極５１との間に介在し、２つのトランジスタを電気的に分離させている。これは、例えば、製造プロセスの工程削減のため、第１ゲート配線１２０とソース配線２２、及び第１ゲート配線１２０と電源配線２３との間に形成されている絶縁層１５０と同じ材料で、同時形成されてもよい。
第２ゲート電極１２３Ａ及び１２３Ｂの上に、それぞれ、ゲート絶縁膜１３０Ａ及び１３０Ｂが形成されている。ゲート絶縁膜１３０Ａ及び１３０Ｂは、それぞれ、図６におけるゲート絶縁膜１３０Ａ及び１３０Ｂに該当する。ゲート絶縁膜１３０Ａ及び１３０Ｂは、それぞれ、第２ゲート電極１２３Ａ及び１２３Ｂと半導体層４４及び５４との間に介在し、第２ゲート電極１２３Ａ及び１２３Ｂと半導体層４４及び５４とを電気的に分離している。
また、例えば、トランジスタの性能を向上させるために、ゲート絶縁膜１３０Ａ及び１３０Ｂを薄くしてもよい。従来は、ゲート配線とソース配線及び電源配線との間に介在する絶縁層はゲート絶縁膜を延設している。そのため、トランジスタの性能を向上させるためにゲート絶縁膜を薄膜化させると、ゲート配線とソース配線及び電源配線との間に介在する絶縁層も薄膜化し、ゲート配線とソース配線及び電源配線とが近接し、寄生容量が増大する。また、ゲート配線とソース配線及び電源配線との絶縁性が確保できなくなり、ショートし易くなるなどの問題があった。したがって、トランジスタのゲート絶縁膜を薄膜化することに限界があった。
しかし、本実施の形態によれば、第１ゲート配線１２０とソース配線２２及び電源配線２３との間に介在する絶縁層１５０と、ゲート絶縁膜１３０Ａ及び１３０Ｂとは別工程で、かつ、別部材で形成されている。そのため、第１ゲート配線１２０とソース配線２２及び電源配線２３との間に介在する絶縁層１５０の膜厚を厚くすることで、第１ゲート配線１２０とソース配線２２及び電源配線２３との間の寄生容量を低減しつつ、トランジスタの性能を向上させるためにゲート絶縁膜を薄くすることも可能である。そして、さらに、これら配線間の絶縁性を確保できる。
第２トランジスタ５０は、ゲート絶縁膜１３０Ｂにコンタクトホール１６０を有する。第１トランジスタ４０のドレイン電極４３と第２トランジスタ５０の第２ゲート電極１２３Ｂとを電気的に接続するために、コンタクトホール１６０は第２トランジスタ５０のゲート絶縁膜１３０Ｂに形成される。第１トランジスタ４０のドレイン電極４３は第２トランジスタ５０のゲート絶縁膜１３０Ｂに設けられたコンタクトホール１６０の上まで延設される。これにより、コンタクトホール１６０を通じて、第１トランジスタ４０のドレイン電極４３と第２トランジスタ５０の第２ゲート電極１２３Ｂとを電気的に接続できる。コンタクトホール１６０は、図６のコンタクトホール１６０に該当する。なお、図７Ｃにおいてはコンタクトホール１６０の形状は円柱で、数は２つであるが、上述の機能を果たせるコンタクトホールであれば十分であり、形状及び数は、この実施の形態に限定されるものではない。
半導体層４４及び５４は、それぞれ、ゲート絶縁膜１３０Ａ及び１３０Ｂの上に形成される。半導体層４４及び５４は、図６の半導体層４４及び５４に該当する。第１トランジスタ４０のゲート絶縁膜１３０Ａにより、半導体層４４は第２ゲート電極１２３Ａとは電気的に絶縁される。これにより、第１トランジスタ４０のゲート電極４１に電圧を印加したときに半導体層４４にゲート電極４１から電流が直接流れ込むことなく、半導体層４４に電界をかけることができる。その結果、ゲート電極４１に印加された電圧に対応する荷電粒子が誘起される。そして半導体層とゲート絶縁膜の界面にその荷電粒子の豊富な領域が形成され、その領域が、電流が流れる領域となる。なお、図７Ｃにおいて、半導体層４４及び５４の形状を直方体で形成しているが、上述の機能を果たせる半導体層であればよく、半導体層４４及び５４の形状はこの実施の形態に限定されるものではない。また、第２トランジスタ５０のゲート絶縁膜１３０Ｂの上の半導体層５４も同様の機能を有する。
次に、図７Ｄでは、表示装置用薄膜半導体装置２０において、ソース配線２２及び電源配線２３は、図４及び図５におけるソース配線２２及び電源配線２３に対応する。ソース電極４２及びドレイン電極４３は、図６におけるソース電極４２及びドレイン電極４３に対応する。また、ソース電極５３及びドレイン電極５２は、図６におけるソース電極５３及びドレイン電極５２に対応する。これらの配置関係について説明する。
図７Ｄに示すように、第１ゲート配線１２０の上に形成された絶縁層１５０の上に、ソース配線２２が第１ゲート配線１２０と交差するように形成されている。また、電源配線２３はソース配線２２とは離れた領域で、同様に第１ゲート配線１２０と交差するように形成されている。また、ソース配線２２と電源配線２３とは略並行に形成されている。これらソース配線２２及び電源配線２３は、図４及び図５のソース配線２２及び電源配線２３に該当する。
第１トランジスタ４０のソース電極４２は、ソース配線２２の一部により形成されている。第１トランジスタ４０のドレイン電極４３は、半導体層４４の上に形成されている。さらに、そのドレイン電極４３は、トランジスタ間絶縁層１７０の上部を通り、第２トランジスタ５０のゲート絶縁膜１３０Ｂに形成されたコンタクトホール１６０まで延設されている。そして、そのコンタクトホール１６０を通じて、第２トランジスタ５０のゲート電極５１に電気的に接続されている。ソース電極４２及びドレイン電極４３は、図６のソース電極４２及びドレイン電極４３に該当する。
また、第２トランジスタ５０のドレイン電極５２は、電源配線２３から延設されている。第２トランジスタ５０のソース電極５３は、半導体層５４の上に形成されている。第２トランジスタ５０のソース電極５３及びドレイン電極５２は、図６のソース電極５３及びドレイン電極５２に該当する。
この第１トランジスタ４０及び第２トランジスタ５０がゲート配線と金属配線の交差位置近傍に形成されている構成により、２つの薄膜トランジスタをゲート配線の近傍に配置することができるため、ゲート配線からゲート電極までの間隔を短配線で接続できる。その結果、ゲート信号を効率的にトランジスタに印加できるため、応答速度が速い薄膜半導体装置を実現できる。
本発明の実施の形態１のように、金属配線をソース配線２２とし、金属電極をソース電極４２とすることが可能となる。この構成によれば、ソース配線２２とソース配線２２から延設されたソース電極４２の距離を近づけることができる。これにより、ソース電極４２の延設部分の導体の長さを短くし、その分の電気抵抗を低減することができるので、第１トランジスタ４０の電気抵抗を減らすことができる。
また、本発明の実施の形態１のように、金属配線は電源配線２３とし、金属電極をドレイン電極５２とすることが可能となる。この構成によれば、電源配線２３と電源配線２３から延設されたドレイン電極５２の距離を近づけることができる。これにより、ドレイン電極５２の延設部分の導体の長さを短くし、その分の電気抵抗を低減することができるので、第２トランジスタ５０の電気抵抗を減らすことができる。
このような構成にすることで、第１ゲート配線１２０とソース配線２２及び電源配線２３との交差領域において、第１ゲート配線１２０とソース配線２２及び電源配線２３との間の距離を、ゲート絶縁膜１３０の膜厚に依存することなく、離間させることができる。よって、第１ゲート配線１２０とソース配線２２及び電源配線２３との間に生ずる寄生容量を、ゲート絶縁膜の膜厚以上の絶縁層を上記交差領域に介在させることにより、抑制することができる。そのため、配線の断線や配線の線幅を細くすることに起因したショート等の問題を招くことなく、上記交差領域において第１ゲート配線１２０とソース配線２２及び電源配線２３との間の寄生容量を大幅に低減できる。
また、絶縁層１５０の形成領域以外の第１ゲート配線１２０上に、第１ゲート配線１２０に沿って、第２ゲート電極１２３Ａ及び１２３Ｂを同時形成する第２ゲート配線１２２を設けている。これにより、第１ゲート配線１２０とソース配線２２及び電源配線２３とが交差しない非交差領域では、第１ゲート配線１２０と第２ゲート配線１２２とを合わせたゲート配線全体としての膜厚は、第１ゲート配線１２０単独の膜厚より大きくなる。そのため、ゲート配線２１全体の配線抵抗が低減される。
以上のように、第１ゲート配線１２０と金属配線が交差する交差領域においては、第１ゲート配線１２０と金属配線との間に絶縁層１５０が設けられ、第１ゲート配線１２０とソース配線２２及び電源配線２３との間の距離を確保し、一方、絶縁層１５０の形成領域以外の第１ゲート配線１２０上では、第１ゲート配線１２０に沿って、第２ゲート電極１２３を同時形成する第２ゲート配線１２２を設けている。これにより、第１ゲート配線１２０とソース配線２２及び電源配線２３とが交差する交差箇所において第１ゲート配線１２０とソース配線２２及び電源配線２３との間の寄生容量が低減しつつ、ゲート配線２１全体の配線抵抗を低減できる。
（薄膜半導体装置の製造方法についての説明）
次に、図８（ａ）〜図８（ｈ）、及び図９（ａ）〜図９（ｈ）を用いて、実施の形態１に係る表示装置用薄膜半導体装置２０の製造方法について説明する。図８は、本発明の実施の形態１に係る表示装置用薄膜半導体装置２０の製造方法を説明する第１の工程断面図である。図８（ａ）〜図８（ｈ）に表された工程断面図は、図４における（イ）−（イ’）断面、即ち、ゲート配線２１とソース配線２２及び電源配線２３との交差領域の断面において工程ごとに説明した図である。また、図９は、本発明の実施の形態１に係る表示装置用薄膜半導体装置２０の製造方法を説明する第２の工程断面図である。図９（ａ）〜図９（ｈ）に表された工程断面図は、図４における（ロ）−（ロ’）断面、即ち、第１トランジスタ４０及び第２トランジスタ５０の形成領域の断面において工程ごとに説明した図である。
まず、基板１１０を準備する。基板１１０には、一般的に、ガラス、石英等、絶縁性の材料を使用する。基板１１０からの不純物の拡散を防止するために、図示しない酸化珪素膜もしくは窒化珪素膜を基板１１０の上面に形成しても良く、その膜厚は１００ｎｍ程度である。
次に、基板１１０の上に、第１ゲート配線１２０、第１ゲート電極１２１、第２ゲート配線１２２及び第２ゲート電極１２３を形成する。
具体的には、図８（ａ）に示すように、ゲート配線２１とソース配線２２及び電源配線２３との交差領域において、第１ゲート配線１２０を成膜し、その上に、第１ゲート電極１２１よりも厚い膜厚の第２ゲート配線１２２を、例えば、スパッタリング法により成膜する。
一方、図９（ａ）に示すように、第１トランジスタ４０及び第２トランジスタ５０の形成領域において、第１トランジスタ４０及び第２トランジスタ５０の形成領域では、第１ゲート電極１２１を成膜し、その上に、第１ゲート電極よりも厚い膜厚の第２ゲート電極１２３を、同様に、例えば、スパッタリング法により成膜する。
ここで、第１ゲート配線１２０と第１ゲート電極１２１とは、同じ材料にて、同時形成される。よって、第１ゲート電極１２１は、第１ゲート配線１２０から延設されている。
また第２ゲート配線１２２と第２ゲート電極１２３とは、同じ材料にて、同時形成される。
続いて、図８（ｂ）に示すように、第１ゲート配線１２０とソース配線２２及び電源配線２３との交差領域における第２ゲート配線１２２を、例えば、フォトリソグラフィ法、エッチング法などによりパターニングを行い、ゲート配線２１に凹部を形成する。
一方、図９（ｂ）に示すように、第１トランジスタ４０及び第２トランジスタ５０の形成領域において、第１ゲート電極１２１及び第２ゲート電極１２３を、例えば、フォトリソグラフィ法、エッチング法などによりパターニングを行い、第１トランジスタ４０のゲート電極４１及び第２トランジスタ５０のゲート電極５１を形成する。第１トランジスタ４０のゲート電極４１は、第１ゲート電極１２１Ａ及び第２ゲート電極１２３Ａの２層からなる。一方、第２トランジスタ５０のゲート電極５１は、第１ゲート電極１２１Ｂ及び第２ゲート電極１２３Ｂの２層からなる。この場合、第１トランジスタ４０のゲート電極４１と第２トランジスタ５０のゲート電極５１は電気的に分離される。パターニングによって形成される第１ゲート配線１２０、第１ゲート電極１２１Ａ及び１２１Ｂ、第２ゲート配線１２２及び第２ゲート電極１２３Ａ及び１２３Ｂの形状及び配置は図７（ｂ）にも示されている。
ここで、第１ゲート配線１２０第、第２ゲート配線１２２、第１ゲート電極１２１及び第２ゲート電極１２３は、同時にパターニングされる。
なお、第１ゲート配線１２０及び第１ゲート電極１２１の上記形成工程は、第１工程に相当する。また、第２ゲート配線１２２及び第２ゲート電極１２３の上記形成工程は、第２工程に相当する。また、ゲート配線２１上の上記凹部形成工程は、第３工程に相当する。
本実施の形態１では第１ゲート配線１２０及び第１ゲート電極１２１の材料としてＩＴＯを用い、第２ゲート配線１２２及び第２ゲート電極１２３の材料として、厚膜にすることのできるＣｕを選択した。なお、本発明はこの材料によって限定されるものではない。
第１ゲート電極１２１としては１００ｎｍ、第２のゲート電極としては２ｕｍの厚みとした。
また、第１ゲート電極１２１と第２ゲート電極１２３形成を別々のプロセスで行ってもよいが、ハーフトーンプロセスを用いることでフォトリソグラフィ工程の削減を行うことができ、プロセス負担の少ない製造が可能となる。
次に、ゲート絶縁膜１３０、第１トランジスタ４０の半導体層４４及び第２トランジスタ５０の半導体層５４を形成する。
具体的には、図８（ｃ）及び図９（ｃ）に示すように、ゲート絶縁膜１３０及び半導体層４９を、真空を破ることなく、例えば、プラズマＣＶＤ法等により連続的に基板全面に形成する。このゲート絶縁膜１３０は、例えば、ＳｉＯ２膜（酸化シリコン膜）、ＳｉＮ膜（窒化シリコン膜）、もしくはその複合膜が形成される。また、例えば、このゲート絶縁膜１３０の膜厚は２００ｎｍ程度であり、半導体層４９は、５０ｎｍ程度の非晶質シリコン膜である。ゲート絶縁膜１３０を形成する工程は、第４工程に相当する。
この後、上述の半導体層４９に対して、例えば、エキシマレーザ等により、レーザーアニールの工程を行うことにより半導体層の非晶質シリコン膜を多結晶シリコン膜に改質してもよい。非晶質シリコンの結晶化は、例えば、４００℃〜５００℃の炉内で脱水素が行われた後、エキシマレーザによって非晶質シリコンが結晶化され、その後、真空雰囲気下で数秒〜数１０秒の水素プラズマ処理がなされる。これら工程により、半導体層４９の非晶質シリコン膜を多結晶シリコン膜に改質してもよい。
次に、図８（ｄ）に示されるように、第１ゲート配線１２０とソース配線２２及び電源配線２３の交差領域において、半導体層４９は、例えば、フォトリソグラフィ法、エッチング法等により全て除去される。
一方、図９（ｄ）に示すように、半導体層４９を、例えば、フォトリソグラフィ法、エッチング法等により、第１トランジスタ４０の半導体層４４及び第２トランジスタ５０の半導体層５４として島状に加工する。半導体層４４及び５４を形成する上記工程は、第５工程に相当する。
次に、平坦化膜の役割も担う絶縁層１５０及びコンタクトホール１６０を形成する。
具体的には、まず、図８（ｅ）、図８（ｆ）及び図９（ｅ）、図９（ｆ）に示すように、ゲート絶縁膜１３０、１３０Ａ及び１３０Ｂの上に、感光性樹脂層１５０Ｒを、例えば、塗布法などにより、全面に形成する（図８（ｅ）及び図９（ｅ））。次に、基板側から光を照射する（図８（ｆ）及び図９（ｆ））。すると、基板１１０、第１ゲート配線１２０及び第１ゲート電極１２１は光透過性金属酸化物で構成されるため、これらを透過した光に感光性樹脂が露光され、その露光された感光性樹脂は硬化する。一方、第２ゲート配線１２２、第２ゲート電極１２３Ａ及び１２３Ｂは光を透過しない遮光性金属で構成されるため、第２ゲート配線１２２、第２ゲート電極１２３Ａ及び１２３Ｂの上方部分にある感光性樹脂は、露光されないため、硬化されない。即ち、第２ゲート配線１２２、第２ゲート電極１２３Ａ及び１２３Ｂは、フォトマスクの役割を果たしている。よって、本実施の形態では、絶縁層１５０をパターニングするためのフォトマスクは不要である。これにより、光を照射された感光性樹脂層１５０Ｒが、絶縁層１５０となる。また、露光工程の後に、露光されず硬化しなかった感光性樹脂を剥離することで、図８（ｇ）に記載された絶縁層１５０及び図９（ｇ）におけるトランジスタ間絶縁層１７０を同時に形成することができる。よって、絶縁層１５０の形成のために、フォトマスクの設計、製造、及び、薄膜半導体装置の製造工程での使用の必要がない。すなわち、フォトマスクコストの削減、および製造工程の簡略化、ひいては薄膜半導体装置の生産性の向上と低コスト化ができるようになる。
また、フォトリソグラフィ工程においてフォトマスクの位置を合わせることを必要としないので、従来のフォトリソグラフィ工程で起こり易いフォトマスクずれの問題も解決できる。
絶縁層１５０を形成する上記工程は、第６工程に相当する。
なお、上述の図８（ｅ）及び図９（ｅ）では、硬化前の感光性樹脂層１５０Ｒは、第２ゲート配線１２２、第２ゲート電極１２３Ａ及び１２３Ｂの形成高さよりも高く塗布できることを例示している。他の例としては、例えば、感光性樹脂層１５０Ｒの材質の硬化特性によっては、感光性樹脂層１５０Ｒの形成高さを、第２ゲート配線１２２、第２ゲート電極１２３Ａ及び１２３Ｂの形成高さと略同等の高さに形成することが可能となる。
そのため、本発明の一態様に係る薄膜半導体装置において、例えば、絶縁層１５０は耐熱性の感光性樹脂材料であってもよい。例えば、そのような材料として、感光性ポリイミドが挙げられる。感光性樹脂材料を耐熱性とすることで、薄膜トランジスタの半導体層４９を再結晶化させる際に、レーザーアニール工程のレーザー照射によって発生した熱による感光性樹脂への影響を低減することができる。さらに、完成した薄膜半導体装置からの出ガスを低減できるので、有機発光層の特性劣化などの悪影響を及ぼすことがない。
また、一般的に、半導体層４９を結晶化する工程では高温になるため、上述した絶縁層１５０の形成である平坦化工程は、結晶化後に行われることが望ましい。
また、一般的に、ゲート電極が厚くゲート絶縁膜が薄い状態で、ゲート絶縁膜を延設して、当該ゲート絶縁膜をゲート配線とソース配線及び電源配線との間の絶縁層とする構成では、これら配線間でのショートが発生し易い。これに対し、本実施の形態の構成の場合、絶縁層１５０を形成することにより、上記配線間でのショート確率を減らすことができる。これにより、薄膜半導体装置の高歩留りが実現でき、信頼性の高い薄膜半導体装置を実現できる。
また、絶縁層１５０に用いる材料として、低誘電率の感光性樹脂を用いることも効果的である。第１ゲート配線１２０とソース配線２２及び電源配線２３との間の距離をとることで寄生容量を低減しているが、絶縁層１５０に用いる感光性樹脂を低誘電率の材料に変えることで、更に寄生容量を低減できる。
上述のように、この露光工程の後に、上述の硬化されなかった感光性樹脂を剥離する。すると、図８（ｇ）及び図９（ｇ）に示すように、第２ゲート配線１２２及び第２ゲート電極１２３が形成されていない領域にのみ絶縁層１５０を形成することができる。
このように、第１ゲート配線１２０は光透過性金属酸化物とし、第２ゲート配線１２２を遮光性金属とし、絶縁層１５０を感光性樹脂とするとよい。
続いて、図９（ｇ）に示すように、例えば、ゲート絶縁膜１３０Ｂの第１トランジスタ４０側に、ドライエッチングによりコンタクトホール１６０Ｈを設ける。これにより、後に形成される第１トランジスタ４０のドレイン電極４３と第２トランジスタ５０の第２ゲート電極１２３Ｂが、コンタクトホール１６０を通じて電気的に接続される。
次に、ソース配線２２及び電源配線２３、第１トランジスタ４０のソース電極４２及びドレイン電極４３、第２トランジスタ５０のソース電極５３及びドレイン電極５２を形成する。
具体的には、まず、図８（ｈ）に示されるように、絶縁層１５０の上にソース配線及び電源配線２３を、例えば、スパッタ法や真空蒸着法により形成する。これにより、第１ゲート配線１２０とソース配線２２及び電源配線２３とが、絶縁層１５０を介して交差する構造となる。また、図９（ｈ）に示されるように、ソース配線２２及び電源配線２３と同時に第１トランジスタ４０のソース電極４２、ドレイン電極４３及び第２トランジスタ５０のソース電極５３、ドレイン電極５２を成膜する。その後、例えば、フォトリソグラフィ法及びエッチング法によりこれら電極のパターニング形成を行う。これら２つのトランジスタの電極を構成する材料としては、例えば、低抵抗金属であるＡｌであり、膜厚は３００ｎｍ程度である。この工程により、第１トランジスタ４０のドレイン電極４３と第２トランジスタ５０の第２ゲート電極１２３Ｂとがコンタクトホール１６０を介して電気的に接続される。
また、一般的に、第１トランジスタ４０及び第２トランジスタ５０の各電極は、それらの構成材料であるＡｌの上部、下部、もしくは両方にＭｏ等の耐熱性の金属がバリアメタルとして形成されていてもよい。バリアメタルの厚みは、例えば、５０ｎｍ程度である。より低抵抗が求められる場合、Ａｌの代わりにＣｕが使用される場合もある。また、厚みを増加させることでも更なる低抵抗が実現できる。
また、第１トランジスタ４０のソース電極４２及びドレイン電極４３と半導体層４４との間には、一般的に、図示しない低抵抗半導体層が形成される。この低抵抗半導体層は、一般的に、リン等のｎ型ドーパントがドーピングされた非晶質シリコン層、もしくはボロン等のｐ型ドーパントがドーピングされた非晶質シリコン層が使用される。厚みとしては、例えば、２０ｎｍ程度である。また、結晶化された半導体層４４とドーピングされた非晶質シリコン層との間に、さらに、非晶質シリコン等の半導体層があってもよい。これらの膜はデバイス特性を向上させるために必要になる場合がある。
ソース配線２２、電源配線２３、ソース電極４２及び５３、ドレイン電極４３及び５２を形成する上記工程は、第７工程に相当する。
以上、本発明の実施の形態１に係る表示装置用薄膜半導体装置２０を製造する方法を、膜厚に関する具体的な数値、電極及び配線材料、半導体材料を限定して説明したが、これらによって発明を限定するものではない。それぞれ同等の材料、同等の膜厚であれば本発明の効果は得られる。
また、図８（ｈ）及び図９（ｈ）の後、図示しないが、酸化珪素膜、窒化珪素膜、もしくはそれらの膜の積層膜からなる層間絶縁膜が形成される。その後、フォトリソグラフィ法、エッチング法により、コンタクトホールが形成される。
続いて、図示は省略するが、実施の形態１に係る有機ＥＬディスプレイ１０を製造する方法を説明する。具体的には、上記の表示装置用薄膜半導体装置２０上に平坦化膜、陽極１２、有機ＥＬ層１３、及び透明陰極１４を順次積層する方法を説明する。まず、平坦化膜（図示せず）を形成する。
陽極１２は、平坦化膜上に形成される。平坦化膜上に形成されたコンタクトホールを介して、陽極１２とソース電極５３とが接続される。
陽極１２の材料は、例えば、モリブデン、アルミニウム、金、銀、銅などの導電性金属若しくはそれらの合金、ＰＥＤＯＴ：ＰＳＳなどの有機導電性材料、酸化亜鉛、又は、鉛添加酸化インジウムのいずれかの材料である。これらの材料からなる膜を真空蒸着法、電子ビーム蒸着法、ＲＦスパッタ法、又は、印刷法などにより作成し、電極パターンを形成する。
有機ＥＬ層１３は、陽極１２上に、正孔注入層、正孔輸送層、発光層、電子輸送層及び電子注入層などの各層が積層されて構成される。例えば、正孔注入層として銅フタロシアニンを、正孔輸送層としてα−ＮＰＤ（Ｂｉｓ［Ｎ−（１−Ｎａｐｈｔｈｙｌ）−Ｎ−Ｐｈｅｎｙｌ］ｂｅｎｚｉｄｉｎｅ）を、発光層としてＡｌｑ３（ｔｒｉｓ（８−ｈｙｄｒｏｘｙｑｕｉｎｏｌｉｎｅ）ａｌｕｍｉｎｕｍ）を、電子輸送層としてオキサゾール誘導体を、電子注入層としてＡｌｑ３を用いることができる。なお、これらの材料は、あくまで一例であって他の材料を用いてもよい。
透明陰極１４は、有機ＥＬ層１３上に形成される透過性を有する電極である。透明陰極１４の材料は、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＳｎＯ２、Ｉｎ２Ｏ３、ＺｎＯ又はこれらの組み合わせなどである。
上記実施例は有機ＥＬディスプレイを構成する実施例であるが、本発明の適用範囲はこの限りではない。薄膜トランジスタ基板を使うものであれば、すべて適用可能であり、例えば、液晶ディスプレイ、無機ＥＬディスプレイ等に適用可能である。
また上記実施例は薄膜トランジスタの構造としてボトムゲート構造の実施例であるが、本発明は薄膜トランジスタの構造によって限定されることはなく、トップゲート構造においても適用可能である。
本発明の薄膜半導体装置、表示装置及び薄膜半導体装置の製造方法は、配線間の寄生容量を低減して信号遅延や電圧降下による表示ムラを抑えた、大画面で高精細な表示装置に有用である。
１ 薄膜半導体アレイ基板
１０ 有機ＥＬディスプレイ
１２ 陽極
１３ 有機ＥＬ層
１４ 透明陰極
２０ 表示装置用薄膜半導体装置
２１ ゲート配線
２２ ソース配線
２３ 電源配線
３０ 画素回路
４０ 第１トランジスタ
４１、５１ ゲート電極
４２、５３ ソース電極
４３、５２ ドレイン電極
４４、４９、５４ 半導体層
５０ 第２トランジスタ
６０ キャパシタ
１００ 画素
１１０ 基板
１２０ 第１ゲート配線
１２１、１２１Ａ、１２１Ｂ 第１ゲート電極
１２２ 第２ゲート配線
１２３、１２３Ａ、１２３Ｂ 第２ゲート電極
１３０、１３０Ａ、１３０Ｂ ゲート絶縁膜
１５０ 絶縁層
１５０Ｒ 感光性樹脂層
１６０、１６０Ｈ コンタクトホール
１７０ トランジスタ間絶縁層

Claims (17)

  1. 表示デバイスを駆動するための薄膜半導体素子を有する薄膜半導体装置であって、
    基板と、
    前記基板上に設置され、前記薄膜半導体素子に制御信号を印加する第１ゲート配線と、
    前記基板上方に設置され、前記第１ゲート配線と交差する金属配線と、
    前記第１ゲート配線から延設された、前記薄膜半導体素子の第１ゲート電極と、
    前記第１ゲート電極上に形成された第２ゲート電極と、
    前記第２ゲート電極上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成された半導体層と、
    前記金属配線から延設され、前記半導体層上に形成された金属電極と、
    前記第１ゲート配線と前記金属配線との交差領域であって前記第１ゲート配線と前記金属配線との間に設けられ、前記第１ゲート配線と前記金属配線との間の距離を確保するための、前記ゲート絶縁膜とは異なる絶縁層と、
    前記第２ゲート電極と同層であって、前記絶縁層の形成領域以外の前記第１ゲート配線上に、前記第１ゲート配線に沿って形成された第２ゲート配線とを備え、
    前記金属配線は、前記絶縁層上に形成され、
    前記第２ゲート配線及び前記第２ゲート電極は、前記第１ゲート配線及び前記第１ゲート電極より厚く、
    前記ゲート配線上であって前記ゲート配線の延伸方向を通る断面において、前記金属配線と前記絶縁層との境界面が、前記第２ゲート電極の上面よりも上方に位置し、
    前記絶縁層は、前記第２ゲート配線と略同じ膜厚である
    薄膜半導体装置。
  2. 前記金属配線は、前記薄膜半導体素子に表示信号を印加するソース配線であり、
    前記金属電極は、ソース電極である
    請求項１に記載の薄膜半導体装置。
  3. 前記金属配線は、電源配線であり、
    前記金属電極は、ドレイン電極である
    請求項１に記載の薄膜半導体装置。
  4. 前記第１ゲート電極及び前記第１ゲート配線は光透過性金属酸化物であり、
    前記第２ゲート電極及び前記第２ゲート配線は遮光性金属である
    請求項１〜３のうちいずれか１項に記載の薄膜半導体装置。
  5. 前記第２ゲート配線及び前記第２ゲート電極の電気抵抗値は、前記第１ゲート配線及び前記第１ゲート電極の電気抵抗値より小さい
    請求項１〜４のうちいずれか１項に記載の薄膜半導体装置。
  6. 前記絶縁層は感光性樹脂からなる
    請求項１〜５のうちいずれか１項に記載の薄膜半導体装置。
  7. 前記感光性樹脂は、耐熱性の感光性ポリイミドである
    請求項６に記載の薄膜半導体装置。
  8. 前記第２ゲート配線及び前記金属配線は、Ａｌ、Ａｇ及びＣｕのうち、少なくとも１つを含む
    請求項１〜７のうちいずれか１項に記載の薄膜半導体装置。
  9. 請求項１〜８のうちいずれか１項に記載の薄膜半導体装置と、
    前記薄膜半導体装置の上に形成された前記表示デバイスとを備える
    表示装置。
  10. 表示デバイスを駆動するための薄膜半導体素子を有する薄膜半導体装置の製造方法であって、
    基板上に、前記薄膜半導体素子に制御信号を印加する第１ゲート配線と、当該第１ゲート配線から延設された、前記薄膜半導体素子の第１ゲート電極とを同時形成する第１工程と、
    前記第１ゲート配線上に前記第１ゲート配線に沿って第２ゲート配線を形成し、これと同時に、当該第２ゲート配線から延設された第２ゲート電極を形成する第２工程と、
    前記第１ゲート配線上に、前記第２ゲート配線が形成されていない領域を形成する第３工程と、
    前記第２ゲート電極上に、ゲート絶縁膜を形成する第４工程と、
    前記ゲート絶縁膜上に、半導体層を形成する第５工程と、
    前記第２ゲート配線が形成されていない前記第１ゲート配線上の領域に、絶縁層を形成する第６工程と、
    前記絶縁層が形成された領域上に前記第１ゲート配線と交差するように金属配線を形成し、これと同時に、当該金属配線から延設された、前記薄膜半導体素子の金属電極を前記半導体層上に形成する第７工程とを含み、
    前記第６工程では、前記第１ゲート配線と前記金属配線とが交差する交差領域において、前記第１ゲート配線と前記金属配線との間隔を確保するように前記絶縁層を形成し、
    前記金属配線は前記絶縁層上に形成され、
    前記第２ゲート配線及び前記第２ゲート電極は、前記第１ゲート配線及び前記第１ゲート電極より厚く、
    前記ゲート配線上であって前記ゲート配線の延伸方向を通る断面において、前記金属配線と前記絶縁層との境界面が、前記第２ゲート電極の上面よりも上方に位置し、
    前記絶縁層は前記第２ゲート配線と略同じ膜厚である
    薄膜半導体装置の製造方法。
  11. 前記第１ゲート電極及び前記第１ゲート配線は透過性金属酸化物であり、
    前記第２ゲート電極及び前記第２ゲート配線は遮光性金属であり、
    前記絶縁層は、感光性樹脂であり、
    前記第６工程では、前記第１ゲート配線側から前記絶縁層に光を照射し、前記第２ゲート電極及び前記第２ゲート配線をフォトマスクとして用いることにより、前記感光性樹脂の一部を露光させ硬化させる工程を含む
    請求項１０に記載の薄膜半導体装置の製造方法。
  12. 表示デバイスを駆動するための薄膜半導体素子を有する薄膜半導体装置の製造方法であって、
    基板上に、前記薄膜半導体素子に制御信号を印加する第１ゲート配線と、当該第１ゲート配線から延設された、前記薄膜半導体素子の第１ゲート電極とを同時形成する第１工程と、
    前記第１ゲート配線上に前記第１ゲート配線に沿って第２ゲート配線を形成し、これと同時に、当該第２ゲート配線から延設された第２ゲート電極を形成する第２工程と、
    前記第１ゲート配線上に、前記第２ゲート配線が形成されていない領域を形成する第３工程と、
    前記第２ゲート電極上に、ゲート絶縁膜を形成する第４工程と、
    前記ゲート絶縁膜上に、半導体層を形成する第５工程と、
    前記第２ゲート配線が形成されていない前記第１ゲート配線上の領域に、絶縁層を形成する第６工程と、
    前記絶縁層が形成された領域上に前記第１ゲート配線と交差するように金属配線を形成し、これと同時に、当該金属配線から延設された、前記薄膜半導体素子の金属電極を前記半導体層上に形成する第７工程とを含み、
    前記第６工程では、前記第１ゲート配線と前記金属配線とが交差する交差領域において、前記第１ゲート配線と前記金属配線との間隔を確保するように前記絶縁層を形成し、
    前記金属配線は前記絶縁層上に形成され、
    前記第２ゲート配線及び前記第２ゲート電極は、前記第１ゲート配線及び前記第１ゲート電極より厚く、
    前記ゲート配線上であって前記ゲート配線の延伸方向を通る断面において、前記金属配線と前記絶縁層との境界面が、前記第２ゲート電極の上面よりも上方に位置し、
    前記第１ゲート電極及び前記第１ゲート配線は透過性金属酸化物であり、
    前記第２ゲート電極及び前記第２ゲート配線は遮光性金属であり、
    前記絶縁層は、感光性樹脂であり、
    前記第６工程では、前記第１ゲート配線側から前記絶縁層に光を照射し、前記第２ゲート電極及び前記第２ゲート配線をフォトマスクとして用いることにより、前記感光性樹脂の一部を露光させ硬化させる工程を含む
    薄膜半導体装置の製造方法。
  13. 前記絶縁層は、耐熱性の感光性樹脂材料である感光性ポリイミドである
    請求項１１または１２に記載の薄膜半導体装置の製造方法。
  14. 前記絶縁層は、前記ゲート絶縁膜に用いられる材料より低誘電率である感光性樹脂材料である
    請求項１１または１２に記載の薄膜半導体装置の製造方法。
  15. 前記第１工程における前記第１ゲート配線と、前記第２工程における前記第２ゲート配線とを、ハーフトーンフォトマスクを用いたフォトリソグラフィ工程により形成する
    請求項１０〜１２のいずれか１項に記載の薄膜半導体装置の製造方法。
  16. 前記第２工程では、前記第２ゲート配線及び前記第２ゲート電極を、前記第１ゲート配線及び前記第１ゲート電極より厚く形成する
    請求項１０〜１２のいずれか１項に記載の薄膜半導体装置の製造方法。
  17. 前記第１ゲート電極及び前記第１ゲート配線の熱伝導性は、前記第２ゲート電極及び前記第２ゲート配線の熱伝導性よりも低い
    請求項１０〜１２のいずれか１項に記載の薄膜半導体装置の製造方法。
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