JPWO2013008360A1 - 表示装置、表示装置に用いられる薄膜トランジスタ、及び薄膜トランジスタの製造方法 - Google Patents

表示装置、表示装置に用いられる薄膜トランジスタ、及び薄膜トランジスタの製造方法 Download PDF

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Abstract

表示素子とこの表示素子の発光を制御する薄膜トランジスタとを備えた表示装置であって、薄膜トランジスタは、絶縁性の支持基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層の上面に形成されたチャネル保護層と、チャネル保護層の上面に形成されかつチャネル層に接続される一対のコンタクト層と、一対のコンタクト層に接続されたソース電極及びドレイン電極とを備え、一対のコンタクト層はチャネル層の側面において接する界面を有する。

Description

本発明は、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などの表示装置、その表示装置に用いられる薄膜トランジスタ（以下、「ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）」とも略記する）、及びＴＦＴの製造方法に関する。
近年、電流駆動型の有機ＥＬ素子を用いた有機ＥＬ表示装置が次世代の表示装置として注目されている。中でも、アクティブマトリクス駆動型の有機ＥＬ表示装置では、電界効果トランジスタが用いられており、その電界効果トランジスタの１つとして、絶縁表面を有する基板上に設けられた半導体層がチャネル形成領域となる薄膜トランジスタが知られている。
アクティブマトリクス駆動型の有機ＥＬ表示装置に用いられる薄膜トランジスタとしては、少なくとも有機ＥＬ素子のオン／オフ等の駆動のタイミングを制御するためのスイッチングトランジスタと、有機ＥＬ素子の発光量を制御するための駆動トランジスタとが必要となる。これらの薄膜トランジスタについては、それぞれ優れたトランジスタ特性であることが好ましく、種々の研究がなされている。
例えば、スイッチングトランジスタについては、オフ電流をさらに低減し、オン電流とオフ電流との両者のばらつきを低減することが必要とされている。また、駆動トランジスタについては、オン電流をさらに向上するとともに、オン電流のばらつきを低減することが必要とされている。
また、従来、このような薄膜トランジスタのチャネル形成領域として、例えばアモルファスシリコン膜（非結晶質シリコン膜）が用いられていたが、非結晶質シリコン膜では、チャネル層におけるキャリア移動度を大きくすることができないので、高いオン電流を確保することができなかった。
そこで、チャネル層に移動度の高い結晶性シリコン等を用いることが提案されている。
しかし、チャネル層に結晶性の高いシリコンを用いたとしても、ソース電極及びドレイン電極を形成する際に、チャネル層へのエッチングダメージを与え、本来の性能を十分に発揮できない。また、大型基板に対してチャネル層へのエッチング量を均一にコントロールするのが困難であり、そのため、チャネル層の膜厚が不均一になり、薄膜トランジスタの性能がばらつくといった課題がある。これらの課題を解決するために、チャネル層を保護する、チャネル保護膜を用いたトランジスタが提案されている（例えば、特許文献１参照）。
しかしながら、薄膜トランジスタのオン時の駆動電流を維持し、オフ時のリーク電流を抑制することができ、さらに簡単な工程で電気的特性が優れた薄膜トランジスタを形成することが求められていた。
特開平６−１８８４２２号公報
本発明の表示装置は、表示素子とこの表示素子の発光を制御する薄膜トランジスタとを備えた表示装置であって、薄膜トランジスタは、絶縁性の支持基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層の上面に形成されたチャネル保護層と、チャネル保護層の上面に形成されかつチャネル層に接続される一対のコンタクト層と、一対のコンタクト層にそれぞれ接続されたソース電極及びドレイン電極とを備え、一対のコンタクト層はチャネル層の側面において接する界面を有する。
また、本発明の薄膜トランジスタは、表示装置に用いられる薄膜トランジスタであって、絶縁性の支持基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層の上面に形成されたチャネル保護層と、チャネル保護層の上面に形成されかつチャネル層に接続される一対のコンタクト層と、一対のコンタクト層にそれぞれ接続されたソース電極及びドレイン電極とを備え、一対のコンタクト層はチャネル層の側面において接する界面を有する。
また、本発明の薄膜トランジスタの製造方法は、絶縁性の支持基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層の上面に形成されたチャネル保護層と、チャネル保護層の上面に形成されかつチャネル層に接続される一対のコンタクト層と、一対のコンタクト層にそれぞれ接続されたソース電極及びドレイン電極とを備え、一対のコンタクト層はチャネル層の側面において接する界面を有する薄膜トランジスタの製造方法において、チャネル層とチャネル保護層とを同一のフォトマスクでパターニングしてエッチングし、その後一対のコンタクト層を形成する。
さらに、本発明の薄膜トランジスタの製造方法は、絶縁性の支持基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層の上面に形成されたチャネル保護層と、チャネル保護層の上面に形成されかつチャネル層に接続される一対のコンタクト層と、一対のコンタクト層にそれぞれ接続されたソース電極及びドレイン電極とを備え、一対のコンタクト層はチャネル層の側面において接する界面を有する薄膜トランジスタの製造方法において、絶縁性の基板上に薄膜トランジスタ用のゲート電極と蓄積容量部用のゲート電極とを形成した後、ゲート電極を覆うように、基板上にゲート絶縁膜とチャネル層とチャネル保護層とを形成し、チャネル層とチャネル保護層とを同一のフォトマスクでパターニングしてエッチングするとともに、蓄積容量部のチャネル層とチャネル保護層とを除去し、その後一対のコンタクト層を形成するとともに、一対のコンタクト層に接続された薄膜トランジスタのソース電極及びドレイン電極と、蓄積容量部の電極とを形成する。
上記したように本発明によれば、薄膜トランジスタのオン時の駆動電流を維持し、オフ時のリーク電流を抑制することができ、簡単な工程で電気的特性が優れた薄膜トランジスタを形成することができる。さらに、薄膜トランジスタと、蓄積容量部を同時に形成することができる。
図１は、本発明の一実施の形態による表示装置としての有機ＥＬ表示装置の一部切り欠き斜視図である。 図２は、本発明の一実施の形態による表示装置の画素の回路構成図である。 図３は、本発明の一実施の形態による表示装置の一つの画素において、有機ＥＬ素子と駆動トランジスタを構成するデバイス構造を示す断面図である。 図４Ａは、本発明の一実施の形態による薄膜トランジスタの構成を示す断面図である。 図４Ｂは、本発明の一実施の形態による薄膜トランジスタの構成を示す平面図である。 図５は、本発明の一実施の形態による薄膜トランジスタと蓄積容量部の構成を示す断面図である。 図６Ａは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｂは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｃは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｄは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｅは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｆは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｇは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｈは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｉは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｊは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。
（実施の形態）
以下、本発明の一実施の形態による表示装置、並びにその表示装置に用いる薄膜トランジスタ薄膜トランジスタ（以下、「ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）」とも略記する）及びその製造方法について、図面を参照しながら説明する。
まず、本発明の一実施の形態による表示装置について、有機ＥＬ表示装置を例にとって説明する。
図１は、本発明の一実施の形態による表示装置としての有機ＥＬ表示装置の一部切り欠き斜視図である。有機ＥＬ表示装置の概略構成を示している。図１に示すように、有機ＥＬ表示装置は、アクティブマトリクス基板１と、アクティブマトリクス基板１上にマトリクス状に複数配置された画素２と、画素２に接続され、アクティブマトリクス基板１上にアレイ状に複数配置された画素回路３と、画素２と画素回路３の上に順次積層された陽極としての電極４、有機ＥＬ層５及び陰極としての電極６からなるＥＬ素子と、画素回路３それぞれを制御回路に接続するための複数本のソース配線７及びゲート配線８とを備えている。また、ＥＬ素子の有機ＥＬ層５は、電子輸送層、発光層、正孔輸送層等の各層を順次積層することにより構成されている。
次に、画素２の回路構成の一例を、図２を用いて説明する。図２は、本発明の一実施の形態による表示装置の画素の回路構成図である。
図２に示すように、画素２は、表示素子としての有機ＥＬ素子１１と、有機ＥＬ素子１１の発光量を制御するための薄膜トランジスタにより構成される駆動トランジスタ１２と、有機ＥＬ素子１１のオン／オフ等の駆動のタイミングを制御するための薄膜トランジスタにより構成されるスイッチングトランジスタ１３と、コンデンサ１４とを備えている。そして、スイッチングトランジスタ１３のソース電極１３Ｓは、ソース配線７に接続され、ゲート電極１３Ｇは、ゲート配線８に接続され、ドレイン電極１３Ｄは、コンデンサ１４及び駆動トランジスタ１２のゲート電極１２Ｇに接続されている。また、駆動トランジスタ１２のドレイン電極１２Ｄは、電源配線９に接続され、ソース電極１２Ｓは有機ＥＬ素子１１のアノードに接続されている。すなわち、表示装置としての有機ＥＬ表示装置は、表示素子としての有機ＥＬ素子１１と表示素子の発光を制御する薄膜トランジスタとを備えている。
このような構成において、ゲート配線８にゲート信号を入力し、スイッチングトランジスタ１３をオン状態にすると、ソース配線７を介して供給される映像信号に対応する信号電圧がコンデンサ１４に書き込まれる。コンデンサ１４に書き込まれた保持電圧は、１フレーム期間を通じて保持される。
そして、コンデンサ１４に書き込まれた保持電圧により、駆動トランジスタ１２のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が有機ＥＬ素子１１のアノードからカソードに流れる。このカソードを流れる駆動電流により、有機ＥＬ素子１１が発光し、画像として表示される。
図３は、本発明の一実施の形態による有機ＥＬ表示装置の一つの画素において、有機ＥＬ素子と駆動トランジスタを構成するデバイス構造を示す断面図である。図３に示すように、有機ＥＬ表示装置は、駆動トランジスタ１２とスイッチングトランジスタ（図示せず）とが形成されるＴＦＴアレイ基板である絶縁性の支持基板２１上に、第１層間絶縁膜２２と、第２層間絶縁膜２３と、第１コンタクト部２４と、第２コンタクト部２５と、バンク２６とを備えている。さらに、図１で説明したように、下部の陽極としての電極４と、有機ＥＬ層５と、上部の陰極としての電極６とを備えている。
ここで、駆動トランジスタ１２を構成する薄膜トランジスタ３０は、ボトムゲート型のｎ型の薄膜トランジスタであり、支持基板２１上に、ゲート電極と、ゲート絶縁膜と、半導体層と、オーミックコンタクト層（以下、「コンタクト層」と略記する）、と、ソース電極及びドレイン電極とを順次積層して形成することにより構成されている。
次に、本発明の一実施の形態における薄膜トランジスタの構成及びその製造方法について、図４Ａ〜図６Ｊを用いて説明する。
図４Ａは，本発明の一実施の形態による薄膜トランジスタの構成を示す断面図である。図４Ｂは，ソース電極、ドレイン電極側から見た平面図である。図４Ａ、４Ｂに示すように、薄膜トランジスタ３０は、ボトムゲート型のｎ型の薄膜トランジスタである。薄膜トランジスタ３０は、絶縁性の支持基板２１上に形成されたゲート電極３１と、ゲート電極３１上に形成されたゲート絶縁膜３２と、ゲート絶縁膜３２上に形成されたチャネル層３３と、エッチングストッパー層としてのチャネル保護層３４上に分離形成された一対のコンタクト層３５ａ、３５ｂと、一対のコンタクト層３５ａ、３５ｂ上に形成されたソース電極３６Ｓ及びドレイン電極３６Ｄとをそれぞれ順に積層することにより構成されている。したがって、一対のコンタクト層３５ａ、３５ｂは、チャネル保護層３４の上面に形成されかつチャネル層３３に接続されている。またソース電極３６Ｓ及びドレイン電極３６Ｄは、それぞれチャネル層３３に接続されている。すなわち、ソース電極３６Ｓ及びドレイン電極３６Ｄは、一対のコンタクト層３５ａ、３５ｂにそれぞれ接続されている。
支持基板２１は、例えば、石英ガラス等のガラス基板からなる絶縁性基板である。なお、図示しないが、支持基板２１の表面には、基板中に含まれるナトリウムやリン等の不純物が半導体膜に侵入することを防止するために、シリコン窒化膜（ＳｉＮｘ）やシリコン酸化膜（ＳｉＯｘ）等の絶縁膜からなるアンダーコート膜を形成してもよい。
ゲート電極３１は、絶縁性基板からなる支持基板２１上に、例えば、モリブデン（Ｍｏ）からなり、帯状にパターン形成された電極である。ゲート電極３１としては、モリブデン（Ｍｏ）以外の金属であってもよく、例えば、モリブデンタングステン（ＭｏＷ）等によって構成してもよい。なお、ゲート電極３１の材料としては、薄膜トランジスタ３０の製造過程に加熱工程を含む場合は、熱で変質しにくい高融点金属材料であることが好ましい。本実施の形態では、ゲート電極３１として、膜厚が１００ｎｍ程度のモリブデン（Ｍｏ）を用いた。
ゲート電極３１を覆うように形成されるゲート絶縁膜３２は、例えば、二酸化シリコン（ＳｉＯ2）を用いることができる。その他、ゲート絶縁膜３２の材料としては、シリコン窒化膜（ＳｉＮ）やシリコン酸窒化膜（ＳｉＯＮ）、またはこれらの積層膜等によって構成することができる。なお、本実施の形態では、ゲート絶縁膜３２上に形成するチャネル層３３として結晶質半導体膜を用いているので、ゲート絶縁膜３２としては二酸化シリコンを用いることが好ましい。ゲート絶縁膜３２としては二酸化シリコンを用いることにより、チャネル層３３との界面状態を良好なものにすることができ、ＴＦＴにおける良好な閾値電圧特性を維持することができる。本実施の形態では、ゲート絶縁膜３２として、膜厚が２００ｎｍ程度の二酸化シリコンを用いた。
チャネル層３３は、ゲート電極３１上方においてゲート絶縁膜３２上に島状にパターン形成される。チャネル層３３は、半導体膜によって構成し、移動度の高い半導体膜で形成することにより、ＴＦＴのオン電流を高くすることができる。
チャネル層３３としては、結晶シリコンを含んだ結晶質シリコン膜や酸化物半導体、有機半導体を用いることができる。結晶質シリコン膜は、微結晶シリコンまたは多結晶シリコンによって構成することができる。結晶質シリコンは、非晶質シリコン（アモルファスシリコン）をアニール等の加熱処理で結晶化することにより形成することができる。膜厚は３０〜１００ｎｍ程度であれば、必要なオン電流を維持しつつ、オフ電流を抑制できる。本実施の形態では、チャネル層３３として、膜厚が８０ｎｍ程度の結晶質シリコン膜を用いた。また、本実施の形態において、結晶質シリコン膜における結晶粒径は１μｍ以下である。なお、チャネル層３３としては、非晶質構造と結晶質構造との混晶であっても構わない。
なお、チャネル層３３は、アンドープ層であり、意図的な不純物の添加は行われていない。但し、製造過程において意図せずに水素化非晶質シリコン膜に不純物が混ざってしまうことが考えられる。そのため、チャネル層３３であるシリコン膜中の不純物濃度は、１×１０18／ｃｍ3以下であることが好ましい。さらに、チャネル層３３としては、限りなく不純物の濃度が低いことが好ましいため、チャネル層３３の不純物濃度としては、１×１０17／ｃｍ3以下であることがより好ましい。なお、チャネル層３３であるシリコン膜の不純物濃度が高いと、オフ電流（Ｉｏｆｆ）が大きくなってしまうので好ましくない。
チャネル層３３の上にチャネル保護層３４が形成されている。チャネル保護層３４は、二酸化シリコン（ＳｉＯ2）を用いることができる。その他、チャネル保護層３４の材料としては、シリコン窒化膜（ＳｉＮ）やシリコン酸窒化膜（ＳｉＯＮ）、またはこれらの積層膜等によって構成することができる。その他に、感光性の絶縁膜材料を用いることもできる。
チャネル保護層３４は、チャネル保護層３４の後に形成されるコンタクト層３５ａ、３５ｂをエッチング等によりパターン形成する際、チャネル部分のエッチングストッパー層として機能する。このように、チャネル保護層３４が形成されることにより、エッチングによってチャネル層３３がダメージを受けてしまうことを防止することができる。従って、チャネル保護層３４を形成することは、チャネル層３３にエッチングのダメージを残さないという利点がある。
一対のコンタクト層３５ａ、３５ｂは、不純物を含む非晶質シリコン膜によって構成されており、チャネル保護層３４上に離間して形成され、チャネル層３３の側面及びチャネル保護層３４の側面も覆うようにして形成される。すなわち、一対のコンタクト層３５ａ、３５ｂは、チャネル層３３の側面３３ａ、３３ｂにおいて接する界面を有するようにして形成される。また、一対のコンタクト層３５ａ、３５ｂは、チャネル保護層３４の側面３４ａ、３４ｂと接して形成されている。一対のコンタクト層３５ａ、３５ｂは、膜厚が１０〜５０ｎｍ程度の非晶質シリコンに、リン（Ｐ）等のｎ型不純物を添加することによって形成することができる。本実施の形態では３０ｎｍの膜厚で成膜した。また、一対のコンタクト層３５ａ、３５ｂの不純物濃度は、１×１０21／ｃｍ3以上から１×１０22／ｃｍ3以下であることが好ましい。この濃度は、一般的に、シリコン膜に高濃度の不純物を入れる際に容易に実現できる濃度である。
また、一対のコンタクト層３５ａ、３５ｂにおけるｎ型不純物としては、リンに限定されるものではなく、リン以外の他の第Ｖ族の元素であっても構わない。また、ｎ型不純物に限定するものではなく、例えば、ホウ素（Ｂ）等の第３族の元素を含むｐ型不純物を用いても構わない。この一対のコンタクト層３５ａ、３５ｂは、一定濃度の不純物からなる単層から構成されていてもよいが、チャネル層３３に向かって、高濃度から低濃度になっていると、一対のコンタクト層３５ａ、３５ｂとチャネル層３３の界面の電界集中を緩和することができる。このため、オフ時のリーク電流を抑制することができるので好ましい。
具体的には、一対のコンタクト層３５ａ、３５ｂの不純物濃度は、ソース電極３６Ｓ、ドレイン電極３６Ｄに近いところでは、１×１０21／ｃｍ3以上から１×１０22／ｃｍ3以下の高濃度領域で構成する。また、一対のコンタクト層３５ａ、３５ｂの不純物濃度は、チャネル層３３に近いところでは、５×１０20／ｃｍ3以下、好ましくは、１×１０19／ｃｍ3以上１×１０20／ｃｍ3以下の低濃度領域から構成されていることが好ましい。
ソース電極３６Ｓ及びドレイン電極３６Ｄのそれぞれは、一対のコンタクト層３５ａ、３５ｂ上にそれぞれ形成されており、互いに離間するようにパターン形成されている。また、ソース電極３６Ｓ及びドレイン電極３６Ｄのそれぞれは、一対のコンタクト層３５ａ、３５ｂとそれぞれオーミック接合されており、一対のコンタクト層３５ａ、３５ｂと側面が一致するようにして形成されている。ソース電極３６Ｓ及びドレイン電極３６Ｄは、それぞれ導電性材料及び合金等の単層構造または多層構造であり、例えば、チタン（Ｔｉ）タンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属からなる単層または２つ以上の材料からなる積層膜を、膜厚が５０〜１０００ｎｍ程度となるように形成される。ソース電極３６Ｓ及びドレイン電極３６Ｄの形成方法としては、例えば、スパッタリング法が用いられる。本実施の形態では、ソース電極３６Ｓ及びドレイン電極３６Ｄとして、Ｍｏ、Ａｌ、Ｍｏの順に積層された３層の金属層で成膜している。そして、例えば、Ｍｏの膜厚を５０ｎｍ、Ａｌの膜厚を３００ｎｍ、Ｍｏの膜厚を５０ｎｍで成膜している。
以上のように、本実施の形態における薄膜トランジスタは、チャネル層３３の側面３３ａ、３３ｂ及びチャネル保護層３４の側面３４ａ、３４ｂがコンタクト層３５ａ、３５ｂによって覆われており、チャネル層３３はコンタクト層３５ａ、３５ｂを介してソース電極３６Ｓ及びドレイン電極３６Ｄと電気的に接続されている。また、チャネル保護層３４の上面３３ｃ、３３ｄはコンタクト層３５ａ、３５ｂによって覆われている。
この構成により、ソース電極３６Ｓとドレイン電極３６Ｄとの間において、キャリアが流れるキャリア移動経路としては、ソース電極３６Ｓからコンタクト層３５ａを介して、チャネル層３３の側面から注入され、チャネル層３３を通って、コンタクト層３５ｂを経由してキャリアが移動する。
ここで、図４Ａに示すように、本実施の形態における薄膜トランジスタは、ソース電極３６Ｓとドレイン電極３６Ｄとの間の距離をＬｃｈとし、ゲート電極３１の長さをＬｇｍとし、チャネル層３３の長さをＬｓｉとすると、Ｌｃｈ＜Ｌｓｉ＜Ｌｇｍであるように構成している。
図５は、上記で説明した薄膜トランジスタ３０と、これに隣接するように配置した蓄積容量部４０の構成を示す断面図である。図５に示すように、蓄積容量部４０は、支持基板２１上に形成されたゲート電極３１と、ゲート電極３１上に形成されたゲート絶縁膜３２と、ゲート絶縁膜３２上に形成されたコンタクト層３５と、コンタクト層３５上に形成された電極３６とをそれぞれ順に積層することにより構成されている。すなわち、薄膜トランジスタ３０を形成する際のプロセスにおいて形成されている。
次に、図５に示す構成の薄膜トランジスタ３０と蓄積容量部４０の製造方法について、図６Ａ〜６Ｊに示す断面図を用いて説明する。図６Ａ〜６Ｊは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。
まず、図６Ａに示すように、絶縁性のガラス基板からなる支持基板２１上に、スパッタリング法によって、モリブデン等からなるゲート金属膜３１Ｍを１００ｎｍ程度の膜厚で成膜する。なお、ゲート金属膜３１Ｍを形成する前に、支持基板２１上にアンダーコート膜を形成してもよい。
次に、ゲート金属膜３１Ｍに対してフォトリソグラフィー及びウエットエッチングを施すことにより、ゲート金属膜３１Ｍを所定の形状にパターニングして、図６Ｂに示すように、薄膜トランジスタ３０と蓄積容量部４０のゲート電極３１を形成する。
次に、図６Ｃに示すように、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって、ゲート電極３１を覆うようにして、支持基板２１上にシリコン酸化膜からなるゲート絶縁膜３２を２００ｎｍ程度の膜厚で成膜する。
次に、図６Ｄに示すように、ゲート絶縁膜３２上に結晶質シリコンからなるチャネル層用膜３３Ｆを３０ｎｍ程度の膜厚で形成する。結晶質シリコンからなるチャネル層用膜３３Ｆは、ＣＶＤ法によって直接微結晶シリコンを成膜したり、また、プラズマＣＶＤによって非晶質シリコンを成膜した後でレーザまたはランプによる加熱処理を施すことによって結晶化したりすることによって形成することができる。
次に、図６Ｅに示すように、プラズマＣＶＤによって、チャネル層用膜３３Ｆを覆うようにして、シリコン酸化膜からなるチャネル層保護膜３４Ｆを１００ｎｍ程度の膜厚で成膜する。なお、チャネル層用膜３３Ｆを成膜した後に結晶化処理等の加熱処理を行うこともできるが、チャネル層保護膜３４Ｆを積層してからレーザ照射あるいはランプ加熱してチャネル層用膜３３Ｆを結晶化してもよい。これは、レーザ照射時の光吸収率をチャネル層保護膜３４Ｆの膜厚で調整することができるという利点がある。また、チャンネル層用膜３３Ｆをチャネル層保護膜３４Ｆとゲート絶縁膜３２で挟むことにより、チャネル層用膜３３Ｆが加熱中に膜が溶融し、温度分布により一部に凝集したり、部分的に結晶成長が促進して、膜厚に均一性が乱れることを抑制できるという利点もある。
次に、図６Ｆに示すように、チャネル層用膜３３Ｆとチャネル層保護膜３４Ｆを同一のフォトマスクでパターニングしてからエッチングすることで、薄膜トランジスタ３０のチャネル層３３とチャネル保護層３４を同一形状で形成する。また、図示していないが、チャネル層保護膜３４Ｆに感光性材料を用いることで、露光＆現像でパターン形成を行い、チャネル層保護膜３４Ｆをエッチング時のマスクとして用い、チャネル層３３のパターン形成を行う。
チャネル層保護膜３４Ｆに感光性材料を用いたときのメリットは、レジスト剥離工程の工程削減ができることである。また、エッチングによるパターン形成がチャネル層のみであるので、エッチング工程が容易である。
チャネル層保護膜３４Ｆに、非感光性材料を用いたときのメリットは、材料選択が容易であることと、ＣＶＤ等で成膜した材料であるならば、膜中の不純物等やイオン性物質が少なく、ＴＦＴの初期特性ならびに信頼性が確保しやすいことである。
次に、図６Ｇに示すように、チャネル層３３とチャネル保護層３４を覆うように、ゲート絶縁膜３２上に、ｎ型不純物としてリンが添加された非晶質シリコンからなるコンタクト層用膜３５Ｆとソース・ドレイン金属膜３６Ｍを成膜する。
次に、図６Ｈに示すように、フォトリソグラフィー及びウエットエッチングを施すことにより、ソース・ドレイン金属膜３６Ｍをパターニングして、薄膜トランジスタ３０のソース電極３６Ｓ及びドレイン電極３６Ｄと、蓄積容量部４０の電極３６を分離形成する。なお、ソース・ドレイン金属膜３６Ｍのエッチングは、例えば、リン酸、硝酸及び酢酸からなる混酸によるウエットエッチングによって行うことができる。これにより、コンタクト層用膜３５Ｆが露出する。
次に、図６Ｉに示すように、図６Ｈと同一のパターンを用いたドライエッチングによって、コンタクト層用膜３５Ｆをパターニングして、薄膜トランジスタ３０の一対のコンタクト層３５ａ、３５ｂと、蓄積容量部４０のコンタクト層３５を分離形成する。また、一対のコンタクト層３５ａ、３５ｂは、図６Ｉに示すように、チャネル保護層３４の側面３４ａ、３４ｂ及びチャネル層３３の側面３３ａ、３３ｂを覆うようにして形成される。
なお、その後、図６Ｊに示すように、支持基板２１の全面を覆うように、例えば、シリコン窒化膜（ＳｉＮ2）からなるパッシベーション膜３７を４００ｎｍの膜厚で成膜する。また、図示しないが、その後続けて、フォトリソグラフィー及びウエットエッチング（あるいはドライエッチング）を施すことにより、パッシベーション膜３７に対して、ソース電極３６Ｓ、ドレイン電極３６Ｄ及びゲート電極３１へのコンタクトホールの形成工程を経て、ソース電極３６Ｓ、ドレイン電極３６Ｄ及びゲート電極３１と、表示装置内の配線電極とを接続する。
本実施の形態の薄膜トランジスタにおいては、キャリアの移動経路としてゲート絶縁膜３２とチャネル保護層３４に挟まれたチャネル層３３が存在しており、オフ時に一対のコンタクト層３５ａ、３５ｂあるいはソース電極３６Ｓ、ドレイン電極３６Ｄからのキャリアの注入が阻害されるため、オフ時のリーク電流を抑制することができる。オン時には、ソース電極３６Ｓから、ゲート電極３１とソース電極３６Ｓ間の電界の印加されたチャネル層３３にキャリアが注入される。そして、チャネル層３３はプロセス中のエッチング等のダメージを受けていないので、高いキャリアの移動度を維持でき、エッチングで膜厚が減少することもないので、面内均一性を図りやすいという効果が得られる。
また、チャネル層３３に結晶化したシリコン層を用いたが、キャリアの移動度の高い半導体層であればこれに限定されることはない。例えば、酸化物半導体でもよく、キャリアの移動度は１ｃｍ／Ｖｓ以上、より望ましくは１０ｃｍ／Ｖｓ以上であればよい。
以上のように本発明によれば、オン時のＴＦＴ駆動電流を維持しつつ、オフ時のリーク電流を抑制することができる。
さらに、図５に示したように、蓄積容量部４０にチャネル層３３を有すると、チャネル層３３の膜厚分だけ容量が低くなる。また、チャネル層３３を含んでいるとゲート電極３１とソース電極３６Ｓ間の電圧によって、ある閾値を境に容量が変動する。一対のコンタクト層３５ａ、３５ｂにｎ型の半導体を用いた場合は、ある閾値よりゲート電極が正の場合はゲート絶縁膜３２分の容量を示し、ある閾値よりゲート電極３１が負の場合はゲート絶縁膜３２とチャネル層３３と一対のコンタクト層３５ａ、３５ｂの膜厚の総和分の容量となるため、容量が低下する。
以上のように本発明によれば、有機ＥＬ表示装置などの薄膜トランジスタ（ＴＦＴ）を用いた表示装置を得る上で有用な発明である。
２１ 支持基板
３０ 薄膜トランジスタ
３１ ゲート電極
３２ ゲート絶縁膜
３３ チャネル層
３３ａ，３３ｂ 側面
３４ チャネル保護層
３５，３５ａ，３５ｂ コンタクト層
３６Ｓ ソース電極
３６Ｄ ドレイン電極
３６ 電極
本発明は、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などの表示装置、その表示装置に用いられる薄膜トランジスタ（以下、「ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）」とも略記する）、及びＴＦＴの製造方法に関する。
近年、電流駆動型の有機ＥＬ素子を用いた有機ＥＬ表示装置が次世代の表示装置として注目されている。中でも、アクティブマトリクス駆動型の有機ＥＬ表示装置では、電界効果トランジスタが用いられており、その電界効果トランジスタの１つとして、絶縁表面を有する基板上に設けられた半導体層がチャネル形成領域となる薄膜トランジスタが知られている。
アクティブマトリクス駆動型の有機ＥＬ表示装置に用いられる薄膜トランジスタとしては、少なくとも有機ＥＬ素子のオン／オフ等の駆動のタイミングを制御するためのスイッチングトランジスタと、有機ＥＬ素子の発光量を制御するための駆動トランジスタとが必要となる。これらの薄膜トランジスタについては、それぞれ優れたトランジスタ特性であることが好ましく、種々の研究がなされている。
例えば、スイッチングトランジスタについては、オフ電流をさらに低減し、オン電流とオフ電流との両者のばらつきを低減することが必要とされている。また、駆動トランジスタについては、オン電流をさらに向上するとともに、オン電流のばらつきを低減することが必要とされている。
また、従来、このような薄膜トランジスタのチャネル形成領域として、例えばアモルファスシリコン膜（非結晶質シリコン膜）が用いられていたが、非結晶質シリコン膜では、チャネル層におけるキャリア移動度を大きくすることができないので、高いオン電流を確保することができなかった。
そこで、チャネル層に移動度の高い結晶性シリコン等を用いることが提案されている。
しかし、チャネル層に結晶性の高いシリコンを用いたとしても、ソース電極及びドレイン電極を形成する際に、チャネル層へのエッチングダメージを与え、本来の性能を十分に発揮できない。また、大型基板に対してチャネル層へのエッチング量を均一にコントロールするのが困難であり、そのため、チャネル層の膜厚が不均一になり、薄膜トランジスタの性能がばらつくといった課題がある。これらの課題を解決するために、チャネル層を保護する、チャネル保護膜を用いているトランジスタが提案されている（例えば、特許文献１参照）。
しかしながら、薄膜トランジスタのオン時の駆動電流を維持し、オフ時のリーク電流を抑制することができ、さらに簡単な工程で電気的特性が優れた薄膜トランジスタを形成することが求められている。
特開平６−１８８４２２号公報
本発明の表示装置は、表示素子とこの表示素子の発光を制御する薄膜トランジスタとを備える表示装置であって、薄膜トランジスタは、絶縁性の支持基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層の上面に形成されたチャネル保護層と、チャネル保護層の上面に形成されかつチャネル層に接続される一対のコンタクト層と、一対のコンタクト層にそれぞれ接続されたソース電極及びドレイン電極とを備え、一対のコンタクト層はチャネル層の側面において接する界面を有する。
また、本発明の薄膜トランジスタは、表示装置に用いられる薄膜トランジスタであって、絶縁性の支持基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層の上面に形成されたチャネル保護層と、チャネル保護層の上面に形成されかつチャネル層に接続される一対のコンタクト層と、一対のコンタクト層にそれぞれ接続されたソース電極及びドレイン電極とを備え、一対のコンタクト層はチャネル層の側面において接する界面を有する。
また、本発明の薄膜トランジスタの製造方法は、絶縁性の支持基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層の上面に形成されたチャネル保護層と、チャネル保護層の上面に形成されかつチャネル層に接続される一対のコンタクト層と、一対のコンタクト層にそれぞれ接続されたソース電極及びドレイン電極とを備え、一対のコンタクト層はチャネル層の側面において接する界面を有する薄膜トランジスタの製造方法において、チャネル層とチャネル保護層とを同一のフォトマスクでパターニングしてエッチングし、その後一対のコンタクト層を形成する。
さらに、本発明の薄膜トランジスタの製造方法は、絶縁性の支持基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層の上面に形成されたチャネル保護層と、チャネル保護層の上面に形成されかつチャネル層に接続される一対のコンタクト層と、一対のコンタクト層にそれぞれ接続されたソース電極及びドレイン電極とを備え、一対のコンタクト層はチャネル層の側面において接する界面を有する薄膜トランジスタの製造方法において、絶縁性の基板上に薄膜トランジスタ用のゲート電極と蓄積容量部用のゲート電極とを形成した後、ゲート電極を覆うように、基板上にゲート絶縁膜とチャネル層とチャネル保護層とを形成し、チャネル層とチャネル保護層とを同一のフォトマスクでパターニングしてエッチングするとともに、蓄積容量部のチャネル層とチャネル保護層とを除去し、その後一対のコンタクト層を形成するとともに、一対のコンタクト層に接続された薄膜トランジスタのソース電極及びドレイン電極と、蓄積容量部の電極とを形成する。
上記したように本発明によれば、薄膜トランジスタのオン時の駆動電流を維持し、オフ時のリーク電流を抑制することができ、簡単な工程で電気的特性が優れた薄膜トランジスタを形成することができる。さらに、薄膜トランジスタと、蓄積容量部を同時に形成することができる。
図１は、本発明の一実施の形態による表示装置としての有機ＥＬ表示装置の一部切り欠き斜視図である。 図２は、本発明の一実施の形態による表示装置の画素の回路構成図である。 図３は、本発明の一実施の形態による表示装置の一つの画素において、有機ＥＬ素子と駆動トランジスタを構成するデバイス構造を示す断面図である。 図４Ａは、本発明の一実施の形態による薄膜トランジスタの構成を示す断面図である。 図４Ｂは、本発明の一実施の形態による薄膜トランジスタの構成を示す平面図である。 図５は、本発明の一実施の形態による薄膜トランジスタと蓄積容量部の構成を示す断面図である。 図６Ａは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｂは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｃは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｄは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｅは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｆは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｇは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｈは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｉは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｊは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。
（実施の形態）
以下、本発明の一実施の形態による表示装置、並びにその表示装置に用いる薄膜トランジスタ薄膜トランジスタ（以下、「ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）」とも略記する）及びその製造方法について、図面を参照しながら説明する。
まず、本発明の一実施の形態による表示装置について、有機ＥＬ表示装置を例にとって説明する。
図１は、本発明の一実施の形態による表示装置としての有機ＥＬ表示装置の一部切り欠き斜視図である。有機ＥＬ表示装置の概略構成を示している。図１に示すように、有機ＥＬ表示装置は、アクティブマトリクス基板１と、アクティブマトリクス基板１上にマトリクス状に複数配置された画素２と、画素２に接続され、アクティブマトリクス基板１上にアレイ状に複数配置された画素回路３と、画素２と画素回路３の上に順次積層された陽極としての電極４、有機ＥＬ層５及び陰極としての電極６からなるＥＬ素子と、画素回路３それぞれを制御回路に接続するための複数本のソース配線７及びゲート配線８とを備えている。また、ＥＬ素子の有機ＥＬ層５は、電子輸送層、発光層、正孔輸送層等の各層を順次積層することにより構成されている。
次に、画素２の回路構成の一例を、図２を用いて説明する。図２は、本発明の一実施の形態による表示装置の画素の回路構成図である。
図２に示すように、画素２は、表示素子としての有機ＥＬ素子１１と、有機ＥＬ素子１１の発光量を制御するための薄膜トランジスタにより構成される駆動トランジスタ１２と、有機ＥＬ素子１１のオン／オフ等の駆動のタイミングを制御するための薄膜トランジスタにより構成されるスイッチングトランジスタ１３と、コンデンサ１４とを備えている。そして、スイッチングトランジスタ１３のソース電極１３Ｓは、ソース配線７に接続され、ゲート電極１３Ｇは、ゲート配線８に接続され、ドレイン電極１３Ｄは、コンデンサ１４及び駆動トランジスタ１２のゲート電極１２Ｇに接続されている。また、駆動トランジスタ１２のドレイン電極１２Ｄは、電源配線９に接続され、ソース電極１２Ｓは有機ＥＬ素子１１のアノードに接続されている。すなわち、表示装置としての有機ＥＬ表示装置は、表示素子としての有機ＥＬ素子１１と表示素子の発光を制御する薄膜トランジスタとを備えている。
このような構成において、ゲート配線８にゲート信号を入力し、スイッチングトランジスタ１３をオン状態にすると、ソース配線７を介して供給される映像信号に対応する信号電圧がコンデンサ１４に書き込まれる。コンデンサ１４に書き込まれた保持電圧は、１フレーム期間を通じて保持される。
そして、コンデンサ１４に書き込まれた保持電圧により、駆動トランジスタ１２のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が有機ＥＬ素子１１のアノードからカソードに流れる。このカソードを流れる駆動電流により、有機ＥＬ素子１１が発光し、画像として表示される。
図３は、本発明の一実施の形態による有機ＥＬ表示装置の一つの画素において、有機ＥＬ素子と駆動トランジスタを構成するデバイス構造を示す断面図である。図３に示すように、有機ＥＬ表示装置は、駆動トランジスタ１２とスイッチングトランジスタ（図示せず）とが形成されるＴＦＴアレイ基板である絶縁性の支持基板２１上に、第１層間絶縁膜２２と、第２層間絶縁膜２３と、第１コンタクト部２４と、第２コンタクト部２５と、バンク２６とを備えている。さらに、図１で説明したように、下部の陽極としての電極４と、有機ＥＬ層５と、上部の陰極としての電極６とを備えている。
ここで、駆動トランジスタ１２を構成する薄膜トランジスタ３０は、ボトムゲート型のｎ型の薄膜トランジスタであり、支持基板２１上に、ゲート電極と、ゲート絶縁膜と、半導体層と、オーミックコンタクト層（以下、「コンタクト層」と略記する）、と、ソース電極及びドレイン電極とを順次積層して形成することにより構成されている。
次に、本発明の一実施の形態における薄膜トランジスタの構成及びその製造方法について、図４Ａ〜図６Ｊを用いて説明する。
図４Ａは，本発明の一実施の形態による薄膜トランジスタの構成を示す断面図である。図４Ｂは，ソース電極、ドレイン電極側から見た平面図である。図４Ａ、４Ｂに示すように、薄膜トランジスタ３０は、ボトムゲート型のｎ型の薄膜トランジスタである。薄膜トランジスタ３０は、絶縁性の支持基板２１上に形成されたゲート電極３１と、ゲート電極３１上に形成されたゲート絶縁膜３２と、ゲート絶縁膜３２上に形成されたチャネル層３３と、エッチングストッパー層としてのチャネル保護層３４上に分離形成された一対のコンタクト層３５ａ、３５ｂと、一対のコンタクト層３５ａ、３５ｂ上に形成されたソース電極３６Ｓ及びドレイン電極３６Ｄとをそれぞれ順に積層することにより構成されている。したがって、一対のコンタクト層３５ａ、３５ｂは、チャネル保護層３４の上面に形成されかつチャネル層３３に接続されている。またソース電極３６Ｓ及びドレイン電極３６Ｄは、それぞれチャネル層３３に接続されている。すなわち、ソース電極３６Ｓ及びドレイン電極３６Ｄは、一対のコンタクト層３５ａ、３５ｂにそれぞれ接続されている。
支持基板２１は、例えば、石英ガラス等のガラス基板からなる絶縁性基板である。なお、図示しないが、支持基板２１の表面には、基板中に含まれるナトリウムやリン等の不純物が半導体膜に侵入することを防止するために、シリコン窒化膜（ＳｉＮｘ）やシリコン酸化膜（ＳｉＯｘ）等の絶縁膜からなるアンダーコート膜を形成してもよい。
ゲート電極３１は、絶縁性基板からなる支持基板２１上に、例えば、モリブデン（Ｍｏ）からなり、帯状にパターン形成された電極である。ゲート電極３１としては、モリブデン（Ｍｏ）以外の金属であってもよく、例えば、モリブデンタングステン（ＭｏＷ）等によって構成してもよい。なお、ゲート電極３１の材料としては、薄膜トランジスタ３０の製造過程に加熱工程を含む場合は、熱で変質しにくい高融点金属材料であることが好ましい。本実施の形態では、ゲート電極３１として、膜厚が１００ｎｍ程度のモリブデン（Ｍｏ）が用いられている。
ゲート電極３１を覆うように形成されるゲート絶縁膜３２は、例えば、二酸化シリコン（ＳｉＯ2）を用いることができる。その他、ゲート絶縁膜３２の材料としては、シリコン窒化膜（ＳｉＮ）やシリコン酸窒化膜（ＳｉＯＮ）、またはこれらの積層膜等によって構成することができる。なお、本実施の形態では、ゲート絶縁膜３２上に形成するチャネル層３３として結晶質半導体膜を用いているので、ゲート絶縁膜３２としては二酸化シリコンを用いることが好ましい。ゲート絶縁膜３２としては二酸化シリコンを用いることにより、チャネル層３３との界面状態を良好なものにすることができ、ＴＦＴにおける良好な閾値電圧特性を維持することができる。本実施の形態では、ゲート絶縁膜３２として、膜厚が２００ｎｍ程度の二酸化シリコンが用いられている。
チャネル層３３は、ゲート電極３１上方においてゲート絶縁膜３２上に島状にパターン形成される。チャネル層３３は、半導体膜によって構成し、移動度の高い半導体膜で形成することにより、ＴＦＴのオン電流を高くすることができる。
チャネル層３３としては、結晶シリコンを含んだ結晶質シリコン膜や酸化物半導体、有機半導体を用いることができる。結晶質シリコン膜は、微結晶シリコンまたは多結晶シリコンによって構成することができる。結晶質シリコンは、非晶質シリコン（アモルファスシリコン）をアニール等の加熱処理で結晶化することにより形成することができる。膜厚は３０〜１００ｎｍ程度であれば、必要なオン電流を維持しつつ、オフ電流を抑制できる。本実施の形態では、チャネル層３３として、膜厚が８０ｎｍ程度の結晶質シリコン膜が用いられている。また、本実施の形態において、結晶質シリコン膜における結晶粒径は１μｍ以下である。なお、チャネル層３３としては、非晶質構造と結晶質構造との混晶であっても構わない。
なお、チャネル層３３は、アンドープ層であり、意図的な不純物の添加は行われていない。但し、製造過程において意図せずに水素化非晶質シリコン膜に不純物が混ざってしまうことが考えられる。そのため、チャネル層３３であるシリコン膜中の不純物濃度は、１×１０18／ｃｍ3以下であることが好ましい。さらに、チャネル層３３としては、限りなく不純物の濃度が低いことが好ましいため、チャネル層３３の不純物濃度としては、１×１０17／ｃｍ3以下であることがより好ましい。なお、チャネル層３３であるシリコン膜の不純物濃度が高いと、オフ電流（Ｉｏｆｆ）が大きくなってしまうので好ましくない。
チャネル層３３の上にチャネル保護層３４が形成されている。チャネル保護層３４は、二酸化シリコン（ＳｉＯ2）を用いることができる。その他、チャネル保護層３４の材料としては、シリコン窒化膜（ＳｉＮ）やシリコン酸窒化膜（ＳｉＯＮ）、またはこれらの積層膜等によって構成することができる。その他に、感光性の絶縁膜材料を用いることもできる。
チャネル保護層３４は、チャネル保護層３４の後に形成されるコンタクト層３５ａ、３５ｂをエッチング等によりパターン形成する際、チャネル部分のエッチングストッパー層として機能する。このように、チャネル保護層３４が形成されることにより、エッチングによってチャネル層３３がダメージを受けてしまうことを防止することができる。従って、チャネル保護層３４を形成することは、チャネル層３３にエッチングのダメージを残さないという利点がある。
一対のコンタクト層３５ａ、３５ｂは、不純物を含む非晶質シリコン膜によって構成されており、チャネル保護層３４上に離間して形成され、チャネル層３３の側面及びチャネル保護層３４の側面も覆うようにして形成される。すなわち、一対のコンタクト層３５ａ、３５ｂは、チャネル層３３の側面３３ａ、３３ｂにおいて接する界面を有するようにして形成される。また、一対のコンタクト層３５ａ、３５ｂは、チャネル保護層３４の側面３４ａ、３４ｂと接して形成されている。一対のコンタクト層３５ａ、３５ｂは、膜厚が１０〜５０ｎｍ程度の非晶質シリコンに、リン（Ｐ）等のｎ型不純物を添加することによって形成することができる。本実施の形態では３０ｎｍの膜厚で成膜されている。また、一対のコンタクト層３５ａ、３５ｂの不純物濃度は、１×１０21／ｃｍ3以上から１×１０22／ｃｍ3以下であることが好ましい。この濃度は、一般的に、シリコン膜に高濃度の不純物を入れる際に容易に実現できる濃度である。
また、一対のコンタクト層３５ａ、３５ｂにおけるｎ型不純物としては、リンに限定されるものではなく、リン以外の他の第Ｖ族の元素であっても構わない。また、ｎ型不純物に限定するものではなく、例えば、ホウ素（Ｂ）等の第３族の元素を含むｐ型不純物を用いても構わない。この一対のコンタクト層３５ａ、３５ｂは、一定濃度の不純物からなる単層から構成されていてもよいが、チャネル層３３に向かって、高濃度から低濃度になっていると、一対のコンタクト層３５ａ、３５ｂとチャネル層３３の界面の電界集中を緩和することができる。このため、オフ時のリーク電流を抑制することができるので好ましい。
具体的には、一対のコンタクト層３５ａ、３５ｂの不純物濃度は、ソース電極３６Ｓ、ドレイン電極３６Ｄに近いところでは、１×１０21／ｃｍ3以上から１×１０22／ｃｍ3以下の高濃度領域で構成する。また、一対のコンタクト層３５ａ、３５ｂの不純物濃度は、チャネル層３３に近いところでは、５×１０20／ｃｍ3以下、好ましくは、１×１０19／ｃｍ3以上１×１０20／ｃｍ3以下の低濃度領域から構成されていることが好ましい。
ソース電極３６Ｓ及びドレイン電極３６Ｄのそれぞれは、一対のコンタクト層３５ａ、３５ｂ上にそれぞれ形成されており、互いに離間するようにパターン形成されている。また、ソース電極３６Ｓ及びドレイン電極３６Ｄのそれぞれは、一対のコンタクト層３５ａ、３５ｂとそれぞれオーミック接合されており、一対のコンタクト層３５ａ、３５ｂと側面が一致するようにして形成されている。ソース電極３６Ｓ及びドレイン電極３６Ｄは、それぞれ導電性材料及び合金等の単層構造または多層構造であり、例えば、チタン（Ｔｉ）タンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属からなる単層または２つ以上の材料からなる積層膜を、膜厚が５０〜１０００ｎｍ程度となるように形成される。ソース電極３６Ｓ及びドレイン電極３６Ｄの形成方法としては、例えば、スパッタリング法が用いられる。本実施の形態では、ソース電極３６Ｓ及びドレイン電極３６Ｄとして、Ｍｏ、Ａｌ、Ｍｏの順に積層された３層の金属層が成膜されている。そして、例えば、Ｍｏの膜厚を５０ｎｍ、Ａｌの膜厚を３００ｎｍ、Ｍｏの膜厚を５０ｎｍで成膜している。
以上のように、本実施の形態における薄膜トランジスタは、チャネル層３３の側面３３ａ、３３ｂ及びチャネル保護層３４の側面３４ａ、３４ｂがコンタクト層３５ａ、３５ｂによって覆われており、チャネル層３３はコンタクト層３５ａ、３５ｂを介してソース電極３６Ｓ及びドレイン電極３６Ｄと電気的に接続されている。また、チャネル保護層３４の上面３３ｃ、３３ｄはコンタクト層３５ａ、３５ｂによって覆われている。
この構成により、ソース電極３６Ｓとドレイン電極３６Ｄとの間において、キャリアが流れるキャリア移動経路としては、ソース電極３６Ｓからコンタクト層３５ａを介して、チャネル層３３を通って、コンタクト層３５ｂを経由してキャリアが移動する。なお、キャリアは、チャネル層３３の側面から注入される。
ここで、図４Ａに示すように、本実施の形態における薄膜トランジスタは、ソース電極３６Ｓとドレイン電極３６Ｄとの間の距離をＬｃｈとし、ゲート電極３１の長さをＬｇｍとし、チャネル層３３の長さをＬｓｉとすると、Ｌｃｈ＜Ｌｓｉ＜Ｌｇｍであるように構成されている。
図５は、上記で説明した薄膜トランジスタ３０と、これに隣接するように配置した蓄積容量部４０の構成を示す断面図である。図５に示すように、蓄積容量部４０は、支持基板２１上に形成されたゲート電極３１と、ゲート電極３１上に形成されたゲート絶縁膜３２と、ゲート絶縁膜３２上に形成されたコンタクト層３５と、コンタクト層３５上に形成された電極３６とをそれぞれ順に積層することにより構成されている。すなわち、薄膜トランジスタ３０を形成する際のプロセスにおいて形成されている。
次に、図５に示す構成の薄膜トランジスタ３０と蓄積容量部４０の製造方法について、図６Ａ〜６Ｊに示す断面図を用いて説明する。図６Ａ〜６Ｊは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。
まず、図６Ａに示すように、絶縁性のガラス基板からなる支持基板２１上に、スパッタリング法によって、モリブデン等からなるゲート金属膜３１Ｍが１００ｎｍ程度の膜厚で成膜される。なお、ゲート金属膜３１Ｍが形成される前に、支持基板２１上にアンダーコート膜が形成されてもよい。
次に、ゲート金属膜３１Ｍに対してフォトリソグラフィー及びウエットエッチングが施されることにより、ゲート金属膜３１Ｍが所定の形状にパターニングされ、図６Ｂに示すように、薄膜トランジスタ３０と蓄積容量部４０のゲート電極３１が形成される。
次に、図６Ｃに示すように、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって、ゲート電極３１を覆うようにして、支持基板２１上にシリコン酸化膜からなるゲート絶縁膜３２が２００ｎｍ程度の膜厚で成膜される。
次に、図６Ｄに示すように、ゲート絶縁膜３２上に結晶質シリコンからなるチャネル層用膜３３Ｆが３０ｎｍ程度の膜厚で形成される。結晶質シリコンからなるチャネル層用膜３３Ｆは、ＣＶＤ法によって直接微結晶シリコンを成膜したり、また、プラズマＣＶＤによって非晶質シリコンを成膜した後でレーザまたはランプによる加熱処理を施すことによって結晶化したりすることによって形成することができる。
次に、図６Ｅに示すように、プラズマＣＶＤによって、チャネル層用膜３３Ｆが覆されるようにして、シリコン酸化膜からなるチャネル層保護膜３４Ｆが１００ｎｍ程度の膜厚で成膜される。なお、チャネル層用膜３３Ｆが成膜された後に結晶化処理等の加熱処理を行うこともできるが、チャネル層保護膜３４Ｆを積層してからレーザ照射あるいはランプ加熱してチャネル層用膜３３Ｆを結晶化してもよい。これは、レーザ照射時の光吸収率をチャネル層保護膜３４Ｆの膜厚で調整することができるという利点がある。また、チャネル層用膜３３Ｆをチャネル層保護膜３４Ｆとゲート絶縁膜３２で挟むことにより、チャネル層用膜３３Ｆが加熱中に膜が溶融し、温度分布により一部に凝集したり、部分的に結晶成長が促進したりして、膜厚に均一性が乱れることを抑制できるという利点もある。
次に、図６Ｆに示すように、チャネル層用膜３３Ｆとチャネル層保護膜３４Ｆを同一のフォトマスクでパターニングしてからエッチングすることで、薄膜トランジスタ３０のチャネル層３３とチャネル保護層３４が同一形状で形成される。また、図示していないが、チャネル層保護膜３４Ｆに感光性材料が用いられることで、露光＆現像でパターン形成が行なわれ、チャネル層保護膜３４Ｆがエッチング時のマスクとして用いられ、チャネル層３３のパターン形成が行われる。
チャネル層保護膜３４Ｆに感光性材料が用いられたときのメリットは、レジスト剥離工程の工程削減ができることである。また、エッチングによるパターン形成がチャネル層のみであるので、エッチング工程が容易である。
チャネル層保護膜３４Ｆに、非感光性材料が用いられたときのメリットは、材料選択が容易であることと、ＣＶＤ等で成膜した材料であるならば、膜中の不純物等やイオン性物質が少なく、ＴＦＴの初期特性ならびに信頼性が確保しやすいことである。
次に、図６Ｇに示すように、チャネル層３３とチャネル保護層３４が覆われるように、ゲート絶縁膜３２上に、ｎ型不純物としてリンが添加された非晶質シリコンからなるコンタクト層用膜３５Ｆとソース・ドレイン金属膜３６Ｍが成膜される。
次に、図６Ｈに示すように、フォトリソグラフィー及びウエットエッチングを施すことにより、ソース・ドレイン金属膜３６Ｍをパターニングして、薄膜トランジスタ３０のソース電極３６Ｓ及びドレイン電極３６Ｄと、蓄積容量部４０の電極３６を分離形成する。なお、ソース・ドレイン金属膜３６Ｍのエッチングは、例えば、リン酸、硝酸及び酢酸からなる混酸によるウエットエッチングによって行うことができる。これにより、コンタクト層用膜３５Ｆが露出する。
次に、図６Ｉに示すように、図６Ｈと同一のパターンを用いるドライエッチングによって、コンタクト層用膜３５Ｆをパターニングして、薄膜トランジスタ３０の一対のコンタクト層３５ａ、３５ｂと、蓄積容量部４０のコンタクト層３５を分離形成する。また、一対のコンタクト層３５ａ、３５ｂは、図６Ｉに示すように、チャネル保護層３４の側面３４ａ、３４ｂ及びチャネル層３３の側面３３ａ、３３ｂを覆うようにして形成される。
なお、その後、図６Ｊに示すように、支持基板２１の全面を覆うように、例えば、シリコン窒化膜（ＳｉＮ2）からなるパッシベーション膜３７が４００ｎｍの膜厚で成膜される。また、図示しないが、その後続けて、フォトリソグラフィー及びウエットエッチング（あるいはドライエッチング）が施されることにより、パッシベーション膜３７に対して、ソース電極３６Ｓ、ドレイン電極３６Ｄ及びゲート電極３１へのコンタクトホールの形成工程を経て、ソース電極３６Ｓ、ドレイン電極３６Ｄ及びゲート電極３１と、表示装置内の配線電極とが接続される。
本実施の形態の薄膜トランジスタにおいては、キャリアの移動経路としてゲート絶縁膜３２とチャネル保護層３４に挟まれたチャネル層３３が存在しており、オフ時に一対のコンタクト層３５ａ、３５ｂあるいはソース電極３６Ｓ、ドレイン電極３６Ｄからのキャリアの注入が阻害されるため、オフ時のリーク電流を抑制することができる。オン時には、ソース電極３６Ｓから、ゲート電極３１とソース電極３６Ｓ間の電界の印加されたチャネル層３３にキャリアが注入される。そして、チャネル層３３はプロセス中のエッチング等のダメージを受けていないので、高いキャリアの移動度を維持でき、エッチングで膜厚が減少することもないので、面内均一性を図りやすいという効果が得られる。
また、チャネル層３３に結晶化したシリコン層が用いられたが、キャリアの移動度の高い半導体層であればこれに限定されることはない。例えば、酸化物半導体でもよく、キャリアの移動度は１ｃｍ／Ｖｓ以上、より望ましくは１０ｃｍ／Ｖｓ以上であればよい。
以上のように本発明によれば、オン時のＴＦＴ駆動電流を維持しつつ、オフ時のリーク電流を抑制することができる。
さらに、図５に示したように、蓄積容量部４０にチャネル層３３を有すると、チャネル層３３の膜厚分だけ容量が低くなる。また、チャネル層３３を含んでいるとゲート電極３１とソース電極３６Ｓ間の電圧によって、ある閾値を境に容量が変動する。一対のコンタクト層３５ａ、３５ｂにｎ型の半導体が用いられた場合は、ある閾値よりゲート電極３１の電圧が高い場合はゲート絶縁膜３２分の容量を示し、ある閾値よりゲート電極３１の電圧が低い場合はゲート絶縁膜３２とチャネル層３３と一対のコンタクト層３５ａ、３５ｂの膜厚の総和分の容量となるため、容量が低下する。
以上のように本発明によれば、有機ＥＬ表示装置などの薄膜トランジスタ（ＴＦＴ）を用いる表示装置を得る上で有用な発明である。
２１ 支持基板
３０ 薄膜トランジスタ
３１ ゲート電極
３２ ゲート絶縁膜
３３ チャネル層
３３ａ，３３ｂ 側面
３４ チャネル保護層
３５，３５ａ，３５ｂ コンタクト層
３６Ｓ ソース電極
３６Ｄ ドレイン電極
３６ 電極

Claims (8)

  1. 表示素子と前記表示素子の発光を制御する薄膜トランジスタとを備えた表示装置であって、
    前記薄膜トランジスタは、
    絶縁性の支持基板上に形成されたゲート電極と、
    前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたチャネル層と、
    前記チャネル層の上面に形成されたチャネル保護層と、
    前記チャネル保護層の上面に形成されかつ前記チャネル層に接続される一対のコンタクト層と、
    一対の前記コンタクト層にそれぞれ接続されたソース電極及びドレイン電極と
    を備え、
    一対の前記コンタクト層は、前記チャネル層の側面において接する界面を有する表示装置。
  2. 前記チャネル保護層は、前記チャネル層と同一の形状で形成されている請求項１に記載の表示装置。
  3. 前記ソース電極と前記ドレイン電極との間の距離をＬｃｈとし、
    ゲート電極の長さをＬｇｍとし、
    前記チャネル層の長さをＬｓｉとすると、
    Ｌｃｈ＜Ｌｓｉ＜Ｌｇｍである請求項１に記載の表示装置。
  4. 表示装置に用いられる薄膜トランジスタであって、
    絶縁性の支持基板上に形成されたゲート電極と、
    前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたチャネル層と、
    前記チャネル層の上面に形成されたチャネル保護層と、
    前記チャネル保護層の上面に形成されかつ前記チャネル層に接続される一対のコンタクト層と、
    一対の前記コンタクト層にそれぞれ接続されたソース電極及びドレイン電極と
    を備え、
    一対の前記コンタクト層は前記チャネル層の側面において接する界面を有する薄膜トランジスタ。
  5. 前記チャネル保護層は、前記チャネル層と同一の形状で形成されている請求項４に記載の薄膜トランジスタ。
  6. 前記ソース電極と前記ドレイン電極との間の距離をＬｃｈとし、
    ゲート電極の長さをＬｇｍとし、
    前記チャネル層の長さをＬｓｉとすると、
    Ｌｃｈ＜Ｌｓｉ＜Ｌｇｍである請求項４に記載の薄膜トランジスタ。
  7. 絶縁性の支持基板上に形成されたゲート電極と、
    前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたチャネル層と、
    前記チャネル層の上面に形成されたチャネル保護層と、
    前記チャネル保護層の上面に形成されかつ前記チャネル層に接続される一対のコンタクト層と、
    一対の前記コンタクト層にそれぞれ接続されたソース電極及びドレイン電極と
    を備え、
    一対の前記コンタクト層は前記チャネル層の側面において接する界面を有する薄膜トランジスタの製造方法において、
    前記チャネル層と前記チャネル保護層とを同一のフォトマスクでパターニングしてエッチングし、
    その後一対の前記コンタクト層を形成する薄膜トランジスタの製造方法。
  8. 絶縁性の支持基板上に形成されたゲート電極と、
    前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたチャネル層と、
    前記チャネル層の上面に形成されたチャネル保護層と、
    前記チャネル保護層の上面に形成されかつ前記チャネル層に接続される一対のコンタクト層と、
    一対の前記コンタクト層にそれぞれ接続されたソース電極及びドレイン電極と
    を備え、
    一対の前記コンタクト層は前記チャネル層の側面において接する界面を有する薄膜トランジスタの製造方法において、
    絶縁性の支持基板上に薄膜トランジスタ用のゲート電極と蓄積容量部用のゲート電極とを形成した後、
    前記ゲート電極を覆うように、前記基板上にゲート絶縁膜とチャネル層とチャネル保護層とを形成し、
    前記チャネル層と前記チャネル保護層とを同一のフォトマスクでパターニングしてエッチングするとともに、蓄積容量部の前記チャネル層と前記チャネル保護層とを除去し、
    その後一対の前記コンタクト層を形成するとともに、一対の前記コンタクト層にそれぞれ接続された薄膜トランジスタのソース電極及びドレイン電極と、蓄積容量部の電極とを形成する薄膜トランジスタの製造方法。
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