JPWO2013008360A1 - 表示装置、表示装置に用いられる薄膜トランジスタ、及び薄膜トランジスタの製造方法 - Google Patents
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Abstract
表示素子とこの表示素子の発光を制御する薄膜トランジスタとを備えた表示装置であって、薄膜トランジスタは、絶縁性の支持基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層の上面に形成されたチャネル保護層と、チャネル保護層の上面に形成されかつチャネル層に接続される一対のコンタクト層と、一対のコンタクト層に接続されたソース電極及びドレイン電極とを備え、一対のコンタクト層はチャネル層の側面において接する界面を有する。
Description
本発明は、有機EL(Electro Luminescence)表示装置などの表示装置、その表示装置に用いられる薄膜トランジスタ(以下、「TFT(Thin Film Transistor)」とも略記する)、及びTFTの製造方法に関する。
近年、電流駆動型の有機EL素子を用いた有機EL表示装置が次世代の表示装置として注目されている。中でも、アクティブマトリクス駆動型の有機EL表示装置では、電界効果トランジスタが用いられており、その電界効果トランジスタの1つとして、絶縁表面を有する基板上に設けられた半導体層がチャネル形成領域となる薄膜トランジスタが知られている。
アクティブマトリクス駆動型の有機EL表示装置に用いられる薄膜トランジスタとしては、少なくとも有機EL素子のオン/オフ等の駆動のタイミングを制御するためのスイッチングトランジスタと、有機EL素子の発光量を制御するための駆動トランジスタとが必要となる。これらの薄膜トランジスタについては、それぞれ優れたトランジスタ特性であることが好ましく、種々の研究がなされている。
例えば、スイッチングトランジスタについては、オフ電流をさらに低減し、オン電流とオフ電流との両者のばらつきを低減することが必要とされている。また、駆動トランジスタについては、オン電流をさらに向上するとともに、オン電流のばらつきを低減することが必要とされている。
また、従来、このような薄膜トランジスタのチャネル形成領域として、例えばアモルファスシリコン膜(非結晶質シリコン膜)が用いられていたが、非結晶質シリコン膜では、チャネル層におけるキャリア移動度を大きくすることができないので、高いオン電流を確保することができなかった。
そこで、チャネル層に移動度の高い結晶性シリコン等を用いることが提案されている。
しかし、チャネル層に結晶性の高いシリコンを用いたとしても、ソース電極及びドレイン電極を形成する際に、チャネル層へのエッチングダメージを与え、本来の性能を十分に発揮できない。また、大型基板に対してチャネル層へのエッチング量を均一にコントロールするのが困難であり、そのため、チャネル層の膜厚が不均一になり、薄膜トランジスタの性能がばらつくといった課題がある。これらの課題を解決するために、チャネル層を保護する、チャネル保護膜を用いたトランジスタが提案されている(例えば、特許文献1参照)。
しかしながら、薄膜トランジスタのオン時の駆動電流を維持し、オフ時のリーク電流を抑制することができ、さらに簡単な工程で電気的特性が優れた薄膜トランジスタを形成することが求められていた。
本発明の表示装置は、表示素子とこの表示素子の発光を制御する薄膜トランジスタとを備えた表示装置であって、薄膜トランジスタは、絶縁性の支持基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層の上面に形成されたチャネル保護層と、チャネル保護層の上面に形成されかつチャネル層に接続される一対のコンタクト層と、一対のコンタクト層にそれぞれ接続されたソース電極及びドレイン電極とを備え、一対のコンタクト層はチャネル層の側面において接する界面を有する。
また、本発明の薄膜トランジスタは、表示装置に用いられる薄膜トランジスタであって、絶縁性の支持基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層の上面に形成されたチャネル保護層と、チャネル保護層の上面に形成されかつチャネル層に接続される一対のコンタクト層と、一対のコンタクト層にそれぞれ接続されたソース電極及びドレイン電極とを備え、一対のコンタクト層はチャネル層の側面において接する界面を有する。
また、本発明の薄膜トランジスタの製造方法は、絶縁性の支持基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層の上面に形成されたチャネル保護層と、チャネル保護層の上面に形成されかつチャネル層に接続される一対のコンタクト層と、一対のコンタクト層にそれぞれ接続されたソース電極及びドレイン電極とを備え、一対のコンタクト層はチャネル層の側面において接する界面を有する薄膜トランジスタの製造方法において、チャネル層とチャネル保護層とを同一のフォトマスクでパターニングしてエッチングし、その後一対のコンタクト層を形成する。
さらに、本発明の薄膜トランジスタの製造方法は、絶縁性の支持基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層の上面に形成されたチャネル保護層と、チャネル保護層の上面に形成されかつチャネル層に接続される一対のコンタクト層と、一対のコンタクト層にそれぞれ接続されたソース電極及びドレイン電極とを備え、一対のコンタクト層はチャネル層の側面において接する界面を有する薄膜トランジスタの製造方法において、絶縁性の基板上に薄膜トランジスタ用のゲート電極と蓄積容量部用のゲート電極とを形成した後、ゲート電極を覆うように、基板上にゲート絶縁膜とチャネル層とチャネル保護層とを形成し、チャネル層とチャネル保護層とを同一のフォトマスクでパターニングしてエッチングするとともに、蓄積容量部のチャネル層とチャネル保護層とを除去し、その後一対のコンタクト層を形成するとともに、一対のコンタクト層に接続された薄膜トランジスタのソース電極及びドレイン電極と、蓄積容量部の電極とを形成する。
上記したように本発明によれば、薄膜トランジスタのオン時の駆動電流を維持し、オフ時のリーク電流を抑制することができ、簡単な工程で電気的特性が優れた薄膜トランジスタを形成することができる。さらに、薄膜トランジスタと、蓄積容量部を同時に形成することができる。
(実施の形態)
以下、本発明の一実施の形態による表示装置、並びにその表示装置に用いる薄膜トランジスタ薄膜トランジスタ(以下、「TFT(Thin Film Transistor)」とも略記する)及びその製造方法について、図面を参照しながら説明する。
以下、本発明の一実施の形態による表示装置、並びにその表示装置に用いる薄膜トランジスタ薄膜トランジスタ(以下、「TFT(Thin Film Transistor)」とも略記する)及びその製造方法について、図面を参照しながら説明する。
まず、本発明の一実施の形態による表示装置について、有機EL表示装置を例にとって説明する。
図1は、本発明の一実施の形態による表示装置としての有機EL表示装置の一部切り欠き斜視図である。有機EL表示装置の概略構成を示している。図1に示すように、有機EL表示装置は、アクティブマトリクス基板1と、アクティブマトリクス基板1上にマトリクス状に複数配置された画素2と、画素2に接続され、アクティブマトリクス基板1上にアレイ状に複数配置された画素回路3と、画素2と画素回路3の上に順次積層された陽極としての電極4、有機EL層5及び陰極としての電極6からなるEL素子と、画素回路3それぞれを制御回路に接続するための複数本のソース配線7及びゲート配線8とを備えている。また、EL素子の有機EL層5は、電子輸送層、発光層、正孔輸送層等の各層を順次積層することにより構成されている。
次に、画素2の回路構成の一例を、図2を用いて説明する。図2は、本発明の一実施の形態による表示装置の画素の回路構成図である。
図2に示すように、画素2は、表示素子としての有機EL素子11と、有機EL素子11の発光量を制御するための薄膜トランジスタにより構成される駆動トランジスタ12と、有機EL素子11のオン/オフ等の駆動のタイミングを制御するための薄膜トランジスタにより構成されるスイッチングトランジスタ13と、コンデンサ14とを備えている。そして、スイッチングトランジスタ13のソース電極13Sは、ソース配線7に接続され、ゲート電極13Gは、ゲート配線8に接続され、ドレイン電極13Dは、コンデンサ14及び駆動トランジスタ12のゲート電極12Gに接続されている。また、駆動トランジスタ12のドレイン電極12Dは、電源配線9に接続され、ソース電極12Sは有機EL素子11のアノードに接続されている。すなわち、表示装置としての有機EL表示装置は、表示素子としての有機EL素子11と表示素子の発光を制御する薄膜トランジスタとを備えている。
このような構成において、ゲート配線8にゲート信号を入力し、スイッチングトランジスタ13をオン状態にすると、ソース配線7を介して供給される映像信号に対応する信号電圧がコンデンサ14に書き込まれる。コンデンサ14に書き込まれた保持電圧は、1フレーム期間を通じて保持される。
そして、コンデンサ14に書き込まれた保持電圧により、駆動トランジスタ12のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が有機EL素子11のアノードからカソードに流れる。このカソードを流れる駆動電流により、有機EL素子11が発光し、画像として表示される。
図3は、本発明の一実施の形態による有機EL表示装置の一つの画素において、有機EL素子と駆動トランジスタを構成するデバイス構造を示す断面図である。図3に示すように、有機EL表示装置は、駆動トランジスタ12とスイッチングトランジスタ(図示せず)とが形成されるTFTアレイ基板である絶縁性の支持基板21上に、第1層間絶縁膜22と、第2層間絶縁膜23と、第1コンタクト部24と、第2コンタクト部25と、バンク26とを備えている。さらに、図1で説明したように、下部の陽極としての電極4と、有機EL層5と、上部の陰極としての電極6とを備えている。
ここで、駆動トランジスタ12を構成する薄膜トランジスタ30は、ボトムゲート型のn型の薄膜トランジスタであり、支持基板21上に、ゲート電極と、ゲート絶縁膜と、半導体層と、オーミックコンタクト層(以下、「コンタクト層」と略記する)、と、ソース電極及びドレイン電極とを順次積層して形成することにより構成されている。
次に、本発明の一実施の形態における薄膜トランジスタの構成及びその製造方法について、図4A〜図6Jを用いて説明する。
図4Aは,本発明の一実施の形態による薄膜トランジスタの構成を示す断面図である。図4Bは,ソース電極、ドレイン電極側から見た平面図である。図4A、4Bに示すように、薄膜トランジスタ30は、ボトムゲート型のn型の薄膜トランジスタである。薄膜トランジスタ30は、絶縁性の支持基板21上に形成されたゲート電極31と、ゲート電極31上に形成されたゲート絶縁膜32と、ゲート絶縁膜32上に形成されたチャネル層33と、エッチングストッパー層としてのチャネル保護層34上に分離形成された一対のコンタクト層35a、35bと、一対のコンタクト層35a、35b上に形成されたソース電極36S及びドレイン電極36Dとをそれぞれ順に積層することにより構成されている。したがって、一対のコンタクト層35a、35bは、チャネル保護層34の上面に形成されかつチャネル層33に接続されている。またソース電極36S及びドレイン電極36Dは、それぞれチャネル層33に接続されている。すなわち、ソース電極36S及びドレイン電極36Dは、一対のコンタクト層35a、35bにそれぞれ接続されている。
支持基板21は、例えば、石英ガラス等のガラス基板からなる絶縁性基板である。なお、図示しないが、支持基板21の表面には、基板中に含まれるナトリウムやリン等の不純物が半導体膜に侵入することを防止するために、シリコン窒化膜(SiNx)やシリコン酸化膜(SiOx)等の絶縁膜からなるアンダーコート膜を形成してもよい。
ゲート電極31は、絶縁性基板からなる支持基板21上に、例えば、モリブデン(Mo)からなり、帯状にパターン形成された電極である。ゲート電極31としては、モリブデン(Mo)以外の金属であってもよく、例えば、モリブデンタングステン(MoW)等によって構成してもよい。なお、ゲート電極31の材料としては、薄膜トランジスタ30の製造過程に加熱工程を含む場合は、熱で変質しにくい高融点金属材料であることが好ましい。本実施の形態では、ゲート電極31として、膜厚が100nm程度のモリブデン(Mo)を用いた。
ゲート電極31を覆うように形成されるゲート絶縁膜32は、例えば、二酸化シリコン(SiO2)を用いることができる。その他、ゲート絶縁膜32の材料としては、シリコン窒化膜(SiN)やシリコン酸窒化膜(SiON)、またはこれらの積層膜等によって構成することができる。なお、本実施の形態では、ゲート絶縁膜32上に形成するチャネル層33として結晶質半導体膜を用いているので、ゲート絶縁膜32としては二酸化シリコンを用いることが好ましい。ゲート絶縁膜32としては二酸化シリコンを用いることにより、チャネル層33との界面状態を良好なものにすることができ、TFTにおける良好な閾値電圧特性を維持することができる。本実施の形態では、ゲート絶縁膜32として、膜厚が200nm程度の二酸化シリコンを用いた。
チャネル層33は、ゲート電極31上方においてゲート絶縁膜32上に島状にパターン形成される。チャネル層33は、半導体膜によって構成し、移動度の高い半導体膜で形成することにより、TFTのオン電流を高くすることができる。
チャネル層33としては、結晶シリコンを含んだ結晶質シリコン膜や酸化物半導体、有機半導体を用いることができる。結晶質シリコン膜は、微結晶シリコンまたは多結晶シリコンによって構成することができる。結晶質シリコンは、非晶質シリコン(アモルファスシリコン)をアニール等の加熱処理で結晶化することにより形成することができる。膜厚は30〜100nm程度であれば、必要なオン電流を維持しつつ、オフ電流を抑制できる。本実施の形態では、チャネル層33として、膜厚が80nm程度の結晶質シリコン膜を用いた。また、本実施の形態において、結晶質シリコン膜における結晶粒径は1μm以下である。なお、チャネル層33としては、非晶質構造と結晶質構造との混晶であっても構わない。
なお、チャネル層33は、アンドープ層であり、意図的な不純物の添加は行われていない。但し、製造過程において意図せずに水素化非晶質シリコン膜に不純物が混ざってしまうことが考えられる。そのため、チャネル層33であるシリコン膜中の不純物濃度は、1×1018/cm3以下であることが好ましい。さらに、チャネル層33としては、限りなく不純物の濃度が低いことが好ましいため、チャネル層33の不純物濃度としては、1×1017/cm3以下であることがより好ましい。なお、チャネル層33であるシリコン膜の不純物濃度が高いと、オフ電流(Ioff)が大きくなってしまうので好ましくない。
チャネル層33の上にチャネル保護層34が形成されている。チャネル保護層34は、二酸化シリコン(SiO2)を用いることができる。その他、チャネル保護層34の材料としては、シリコン窒化膜(SiN)やシリコン酸窒化膜(SiON)、またはこれらの積層膜等によって構成することができる。その他に、感光性の絶縁膜材料を用いることもできる。
チャネル保護層34は、チャネル保護層34の後に形成されるコンタクト層35a、35bをエッチング等によりパターン形成する際、チャネル部分のエッチングストッパー層として機能する。このように、チャネル保護層34が形成されることにより、エッチングによってチャネル層33がダメージを受けてしまうことを防止することができる。従って、チャネル保護層34を形成することは、チャネル層33にエッチングのダメージを残さないという利点がある。
一対のコンタクト層35a、35bは、不純物を含む非晶質シリコン膜によって構成されており、チャネル保護層34上に離間して形成され、チャネル層33の側面及びチャネル保護層34の側面も覆うようにして形成される。すなわち、一対のコンタクト層35a、35bは、チャネル層33の側面33a、33bにおいて接する界面を有するようにして形成される。また、一対のコンタクト層35a、35bは、チャネル保護層34の側面34a、34bと接して形成されている。一対のコンタクト層35a、35bは、膜厚が10〜50nm程度の非晶質シリコンに、リン(P)等のn型不純物を添加することによって形成することができる。本実施の形態では30nmの膜厚で成膜した。また、一対のコンタクト層35a、35bの不純物濃度は、1×1021/cm3以上から1×1022/cm3以下であることが好ましい。この濃度は、一般的に、シリコン膜に高濃度の不純物を入れる際に容易に実現できる濃度である。
また、一対のコンタクト層35a、35bにおけるn型不純物としては、リンに限定されるものではなく、リン以外の他の第V族の元素であっても構わない。また、n型不純物に限定するものではなく、例えば、ホウ素(B)等の第3族の元素を含むp型不純物を用いても構わない。この一対のコンタクト層35a、35bは、一定濃度の不純物からなる単層から構成されていてもよいが、チャネル層33に向かって、高濃度から低濃度になっていると、一対のコンタクト層35a、35bとチャネル層33の界面の電界集中を緩和することができる。このため、オフ時のリーク電流を抑制することができるので好ましい。
具体的には、一対のコンタクト層35a、35bの不純物濃度は、ソース電極36S、ドレイン電極36Dに近いところでは、1×1021/cm3以上から1×1022/cm3以下の高濃度領域で構成する。また、一対のコンタクト層35a、35bの不純物濃度は、チャネル層33に近いところでは、5×1020/cm3以下、好ましくは、1×1019/cm3以上1×1020/cm3以下の低濃度領域から構成されていることが好ましい。
ソース電極36S及びドレイン電極36Dのそれぞれは、一対のコンタクト層35a、35b上にそれぞれ形成されており、互いに離間するようにパターン形成されている。また、ソース電極36S及びドレイン電極36Dのそれぞれは、一対のコンタクト層35a、35bとそれぞれオーミック接合されており、一対のコンタクト層35a、35bと側面が一致するようにして形成されている。ソース電極36S及びドレイン電極36Dは、それぞれ導電性材料及び合金等の単層構造または多層構造であり、例えば、チタン(Ti)タンタル(Ta)、モリブデン(Mo)、タングステン(W)、アルミニウム(Al)、銅(Cu)などの金属からなる単層または2つ以上の材料からなる積層膜を、膜厚が50〜1000nm程度となるように形成される。ソース電極36S及びドレイン電極36Dの形成方法としては、例えば、スパッタリング法が用いられる。本実施の形態では、ソース電極36S及びドレイン電極36Dとして、Mo、Al、Moの順に積層された3層の金属層で成膜している。そして、例えば、Moの膜厚を50nm、Alの膜厚を300nm、Moの膜厚を50nmで成膜している。
以上のように、本実施の形態における薄膜トランジスタは、チャネル層33の側面33a、33b及びチャネル保護層34の側面34a、34bがコンタクト層35a、35bによって覆われており、チャネル層33はコンタクト層35a、35bを介してソース電極36S及びドレイン電極36Dと電気的に接続されている。また、チャネル保護層34の上面33c、33dはコンタクト層35a、35bによって覆われている。
この構成により、ソース電極36Sとドレイン電極36Dとの間において、キャリアが流れるキャリア移動経路としては、ソース電極36Sからコンタクト層35aを介して、チャネル層33の側面から注入され、チャネル層33を通って、コンタクト層35bを経由してキャリアが移動する。
ここで、図4Aに示すように、本実施の形態における薄膜トランジスタは、ソース電極36Sとドレイン電極36Dとの間の距離をLchとし、ゲート電極31の長さをLgmとし、チャネル層33の長さをLsiとすると、Lch<Lsi<Lgmであるように構成している。
図5は、上記で説明した薄膜トランジスタ30と、これに隣接するように配置した蓄積容量部40の構成を示す断面図である。図5に示すように、蓄積容量部40は、支持基板21上に形成されたゲート電極31と、ゲート電極31上に形成されたゲート絶縁膜32と、ゲート絶縁膜32上に形成されたコンタクト層35と、コンタクト層35上に形成された電極36とをそれぞれ順に積層することにより構成されている。すなわち、薄膜トランジスタ30を形成する際のプロセスにおいて形成されている。
次に、図5に示す構成の薄膜トランジスタ30と蓄積容量部40の製造方法について、図6A〜6Jに示す断面図を用いて説明する。図6A〜6Jは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。
まず、図6Aに示すように、絶縁性のガラス基板からなる支持基板21上に、スパッタリング法によって、モリブデン等からなるゲート金属膜31Mを100nm程度の膜厚で成膜する。なお、ゲート金属膜31Mを形成する前に、支持基板21上にアンダーコート膜を形成してもよい。
次に、ゲート金属膜31Mに対してフォトリソグラフィー及びウエットエッチングを施すことにより、ゲート金属膜31Mを所定の形状にパターニングして、図6Bに示すように、薄膜トランジスタ30と蓄積容量部40のゲート電極31を形成する。
次に、図6Cに示すように、プラズマCVD(Chemical Vapor Deposition)によって、ゲート電極31を覆うようにして、支持基板21上にシリコン酸化膜からなるゲート絶縁膜32を200nm程度の膜厚で成膜する。
次に、図6Dに示すように、ゲート絶縁膜32上に結晶質シリコンからなるチャネル層用膜33Fを30nm程度の膜厚で形成する。結晶質シリコンからなるチャネル層用膜33Fは、CVD法によって直接微結晶シリコンを成膜したり、また、プラズマCVDによって非晶質シリコンを成膜した後でレーザまたはランプによる加熱処理を施すことによって結晶化したりすることによって形成することができる。
次に、図6Eに示すように、プラズマCVDによって、チャネル層用膜33Fを覆うようにして、シリコン酸化膜からなるチャネル層保護膜34Fを100nm程度の膜厚で成膜する。なお、チャネル層用膜33Fを成膜した後に結晶化処理等の加熱処理を行うこともできるが、チャネル層保護膜34Fを積層してからレーザ照射あるいはランプ加熱してチャネル層用膜33Fを結晶化してもよい。これは、レーザ照射時の光吸収率をチャネル層保護膜34Fの膜厚で調整することができるという利点がある。また、チャンネル層用膜33Fをチャネル層保護膜34Fとゲート絶縁膜32で挟むことにより、チャネル層用膜33Fが加熱中に膜が溶融し、温度分布により一部に凝集したり、部分的に結晶成長が促進して、膜厚に均一性が乱れることを抑制できるという利点もある。
次に、図6Fに示すように、チャネル層用膜33Fとチャネル層保護膜34Fを同一のフォトマスクでパターニングしてからエッチングすることで、薄膜トランジスタ30のチャネル層33とチャネル保護層34を同一形状で形成する。また、図示していないが、チャネル層保護膜34Fに感光性材料を用いることで、露光&現像でパターン形成を行い、チャネル層保護膜34Fをエッチング時のマスクとして用い、チャネル層33のパターン形成を行う。
チャネル層保護膜34Fに感光性材料を用いたときのメリットは、レジスト剥離工程の工程削減ができることである。また、エッチングによるパターン形成がチャネル層のみであるので、エッチング工程が容易である。
チャネル層保護膜34Fに、非感光性材料を用いたときのメリットは、材料選択が容易であることと、CVD等で成膜した材料であるならば、膜中の不純物等やイオン性物質が少なく、TFTの初期特性ならびに信頼性が確保しやすいことである。
次に、図6Gに示すように、チャネル層33とチャネル保護層34を覆うように、ゲート絶縁膜32上に、n型不純物としてリンが添加された非晶質シリコンからなるコンタクト層用膜35Fとソース・ドレイン金属膜36Mを成膜する。
次に、図6Hに示すように、フォトリソグラフィー及びウエットエッチングを施すことにより、ソース・ドレイン金属膜36Mをパターニングして、薄膜トランジスタ30のソース電極36S及びドレイン電極36Dと、蓄積容量部40の電極36を分離形成する。なお、ソース・ドレイン金属膜36Mのエッチングは、例えば、リン酸、硝酸及び酢酸からなる混酸によるウエットエッチングによって行うことができる。これにより、コンタクト層用膜35Fが露出する。
次に、図6Iに示すように、図6Hと同一のパターンを用いたドライエッチングによって、コンタクト層用膜35Fをパターニングして、薄膜トランジスタ30の一対のコンタクト層35a、35bと、蓄積容量部40のコンタクト層35を分離形成する。また、一対のコンタクト層35a、35bは、図6Iに示すように、チャネル保護層34の側面34a、34b及びチャネル層33の側面33a、33bを覆うようにして形成される。
なお、その後、図6Jに示すように、支持基板21の全面を覆うように、例えば、シリコン窒化膜(SiN2)からなるパッシベーション膜37を400nmの膜厚で成膜する。また、図示しないが、その後続けて、フォトリソグラフィー及びウエットエッチング(あるいはドライエッチング)を施すことにより、パッシベーション膜37に対して、ソース電極36S、ドレイン電極36D及びゲート電極31へのコンタクトホールの形成工程を経て、ソース電極36S、ドレイン電極36D及びゲート電極31と、表示装置内の配線電極とを接続する。
本実施の形態の薄膜トランジスタにおいては、キャリアの移動経路としてゲート絶縁膜32とチャネル保護層34に挟まれたチャネル層33が存在しており、オフ時に一対のコンタクト層35a、35bあるいはソース電極36S、ドレイン電極36Dからのキャリアの注入が阻害されるため、オフ時のリーク電流を抑制することができる。オン時には、ソース電極36Sから、ゲート電極31とソース電極36S間の電界の印加されたチャネル層33にキャリアが注入される。そして、チャネル層33はプロセス中のエッチング等のダメージを受けていないので、高いキャリアの移動度を維持でき、エッチングで膜厚が減少することもないので、面内均一性を図りやすいという効果が得られる。
また、チャネル層33に結晶化したシリコン層を用いたが、キャリアの移動度の高い半導体層であればこれに限定されることはない。例えば、酸化物半導体でもよく、キャリアの移動度は1cm/Vs以上、より望ましくは10cm/Vs以上であればよい。
以上のように本発明によれば、オン時のTFT駆動電流を維持しつつ、オフ時のリーク電流を抑制することができる。
さらに、図5に示したように、蓄積容量部40にチャネル層33を有すると、チャネル層33の膜厚分だけ容量が低くなる。また、チャネル層33を含んでいるとゲート電極31とソース電極36S間の電圧によって、ある閾値を境に容量が変動する。一対のコンタクト層35a、35bにn型の半導体を用いた場合は、ある閾値よりゲート電極が正の場合はゲート絶縁膜32分の容量を示し、ある閾値よりゲート電極31が負の場合はゲート絶縁膜32とチャネル層33と一対のコンタクト層35a、35bの膜厚の総和分の容量となるため、容量が低下する。
以上のように本発明によれば、有機EL表示装置などの薄膜トランジスタ(TFT)を用いた表示装置を得る上で有用な発明である。
21 支持基板
30 薄膜トランジスタ
31 ゲート電極
32 ゲート絶縁膜
33 チャネル層
33a,33b 側面
34 チャネル保護層
35,35a,35b コンタクト層
36S ソース電極
36D ドレイン電極
36 電極
30 薄膜トランジスタ
31 ゲート電極
32 ゲート絶縁膜
33 チャネル層
33a,33b 側面
34 チャネル保護層
35,35a,35b コンタクト層
36S ソース電極
36D ドレイン電極
36 電極
本発明は、有機EL(Electro Luminescence)表示装置などの表示装置、その表示装置に用いられる薄膜トランジスタ(以下、「TFT(Thin Film Transistor)」とも略記する)、及びTFTの製造方法に関する。
近年、電流駆動型の有機EL素子を用いた有機EL表示装置が次世代の表示装置として注目されている。中でも、アクティブマトリクス駆動型の有機EL表示装置では、電界効果トランジスタが用いられており、その電界効果トランジスタの1つとして、絶縁表面を有する基板上に設けられた半導体層がチャネル形成領域となる薄膜トランジスタが知られている。
アクティブマトリクス駆動型の有機EL表示装置に用いられる薄膜トランジスタとしては、少なくとも有機EL素子のオン/オフ等の駆動のタイミングを制御するためのスイッチングトランジスタと、有機EL素子の発光量を制御するための駆動トランジスタとが必要となる。これらの薄膜トランジスタについては、それぞれ優れたトランジスタ特性であることが好ましく、種々の研究がなされている。
例えば、スイッチングトランジスタについては、オフ電流をさらに低減し、オン電流とオフ電流との両者のばらつきを低減することが必要とされている。また、駆動トランジスタについては、オン電流をさらに向上するとともに、オン電流のばらつきを低減することが必要とされている。
また、従来、このような薄膜トランジスタのチャネル形成領域として、例えばアモルファスシリコン膜(非結晶質シリコン膜)が用いられていたが、非結晶質シリコン膜では、チャネル層におけるキャリア移動度を大きくすることができないので、高いオン電流を確保することができなかった。
そこで、チャネル層に移動度の高い結晶性シリコン等を用いることが提案されている。
しかし、チャネル層に結晶性の高いシリコンを用いたとしても、ソース電極及びドレイン電極を形成する際に、チャネル層へのエッチングダメージを与え、本来の性能を十分に発揮できない。また、大型基板に対してチャネル層へのエッチング量を均一にコントロールするのが困難であり、そのため、チャネル層の膜厚が不均一になり、薄膜トランジスタの性能がばらつくといった課題がある。これらの課題を解決するために、チャネル層を保護する、チャネル保護膜を用いているトランジスタが提案されている(例えば、特許文献1参照)。
しかしながら、薄膜トランジスタのオン時の駆動電流を維持し、オフ時のリーク電流を抑制することができ、さらに簡単な工程で電気的特性が優れた薄膜トランジスタを形成することが求められている。
本発明の表示装置は、表示素子とこの表示素子の発光を制御する薄膜トランジスタとを備える表示装置であって、薄膜トランジスタは、絶縁性の支持基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層の上面に形成されたチャネル保護層と、チャネル保護層の上面に形成されかつチャネル層に接続される一対のコンタクト層と、一対のコンタクト層にそれぞれ接続されたソース電極及びドレイン電極とを備え、一対のコンタクト層はチャネル層の側面において接する界面を有する。
また、本発明の薄膜トランジスタは、表示装置に用いられる薄膜トランジスタであって、絶縁性の支持基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層の上面に形成されたチャネル保護層と、チャネル保護層の上面に形成されかつチャネル層に接続される一対のコンタクト層と、一対のコンタクト層にそれぞれ接続されたソース電極及びドレイン電極とを備え、一対のコンタクト層はチャネル層の側面において接する界面を有する。
また、本発明の薄膜トランジスタの製造方法は、絶縁性の支持基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層の上面に形成されたチャネル保護層と、チャネル保護層の上面に形成されかつチャネル層に接続される一対のコンタクト層と、一対のコンタクト層にそれぞれ接続されたソース電極及びドレイン電極とを備え、一対のコンタクト層はチャネル層の側面において接する界面を有する薄膜トランジスタの製造方法において、チャネル層とチャネル保護層とを同一のフォトマスクでパターニングしてエッチングし、その後一対のコンタクト層を形成する。
さらに、本発明の薄膜トランジスタの製造方法は、絶縁性の支持基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層の上面に形成されたチャネル保護層と、チャネル保護層の上面に形成されかつチャネル層に接続される一対のコンタクト層と、一対のコンタクト層にそれぞれ接続されたソース電極及びドレイン電極とを備え、一対のコンタクト層はチャネル層の側面において接する界面を有する薄膜トランジスタの製造方法において、絶縁性の基板上に薄膜トランジスタ用のゲート電極と蓄積容量部用のゲート電極とを形成した後、ゲート電極を覆うように、基板上にゲート絶縁膜とチャネル層とチャネル保護層とを形成し、チャネル層とチャネル保護層とを同一のフォトマスクでパターニングしてエッチングするとともに、蓄積容量部のチャネル層とチャネル保護層とを除去し、その後一対のコンタクト層を形成するとともに、一対のコンタクト層に接続された薄膜トランジスタのソース電極及びドレイン電極と、蓄積容量部の電極とを形成する。
上記したように本発明によれば、薄膜トランジスタのオン時の駆動電流を維持し、オフ時のリーク電流を抑制することができ、簡単な工程で電気的特性が優れた薄膜トランジスタを形成することができる。さらに、薄膜トランジスタと、蓄積容量部を同時に形成することができる。
(実施の形態)
以下、本発明の一実施の形態による表示装置、並びにその表示装置に用いる薄膜トランジスタ薄膜トランジスタ(以下、「TFT(Thin Film Transistor)」とも略記する)及びその製造方法について、図面を参照しながら説明する。
以下、本発明の一実施の形態による表示装置、並びにその表示装置に用いる薄膜トランジスタ薄膜トランジスタ(以下、「TFT(Thin Film Transistor)」とも略記する)及びその製造方法について、図面を参照しながら説明する。
まず、本発明の一実施の形態による表示装置について、有機EL表示装置を例にとって説明する。
図1は、本発明の一実施の形態による表示装置としての有機EL表示装置の一部切り欠き斜視図である。有機EL表示装置の概略構成を示している。図1に示すように、有機EL表示装置は、アクティブマトリクス基板1と、アクティブマトリクス基板1上にマトリクス状に複数配置された画素2と、画素2に接続され、アクティブマトリクス基板1上にアレイ状に複数配置された画素回路3と、画素2と画素回路3の上に順次積層された陽極としての電極4、有機EL層5及び陰極としての電極6からなるEL素子と、画素回路3それぞれを制御回路に接続するための複数本のソース配線7及びゲート配線8とを備えている。また、EL素子の有機EL層5は、電子輸送層、発光層、正孔輸送層等の各層を順次積層することにより構成されている。
次に、画素2の回路構成の一例を、図2を用いて説明する。図2は、本発明の一実施の形態による表示装置の画素の回路構成図である。
図2に示すように、画素2は、表示素子としての有機EL素子11と、有機EL素子11の発光量を制御するための薄膜トランジスタにより構成される駆動トランジスタ12と、有機EL素子11のオン/オフ等の駆動のタイミングを制御するための薄膜トランジスタにより構成されるスイッチングトランジスタ13と、コンデンサ14とを備えている。そして、スイッチングトランジスタ13のソース電極13Sは、ソース配線7に接続され、ゲート電極13Gは、ゲート配線8に接続され、ドレイン電極13Dは、コンデンサ14及び駆動トランジスタ12のゲート電極12Gに接続されている。また、駆動トランジスタ12のドレイン電極12Dは、電源配線9に接続され、ソース電極12Sは有機EL素子11のアノードに接続されている。すなわち、表示装置としての有機EL表示装置は、表示素子としての有機EL素子11と表示素子の発光を制御する薄膜トランジスタとを備えている。
このような構成において、ゲート配線8にゲート信号を入力し、スイッチングトランジスタ13をオン状態にすると、ソース配線7を介して供給される映像信号に対応する信号電圧がコンデンサ14に書き込まれる。コンデンサ14に書き込まれた保持電圧は、1フレーム期間を通じて保持される。
そして、コンデンサ14に書き込まれた保持電圧により、駆動トランジスタ12のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が有機EL素子11のアノードからカソードに流れる。このカソードを流れる駆動電流により、有機EL素子11が発光し、画像として表示される。
図3は、本発明の一実施の形態による有機EL表示装置の一つの画素において、有機EL素子と駆動トランジスタを構成するデバイス構造を示す断面図である。図3に示すように、有機EL表示装置は、駆動トランジスタ12とスイッチングトランジスタ(図示せず)とが形成されるTFTアレイ基板である絶縁性の支持基板21上に、第1層間絶縁膜22と、第2層間絶縁膜23と、第1コンタクト部24と、第2コンタクト部25と、バンク26とを備えている。さらに、図1で説明したように、下部の陽極としての電極4と、有機EL層5と、上部の陰極としての電極6とを備えている。
ここで、駆動トランジスタ12を構成する薄膜トランジスタ30は、ボトムゲート型のn型の薄膜トランジスタであり、支持基板21上に、ゲート電極と、ゲート絶縁膜と、半導体層と、オーミックコンタクト層(以下、「コンタクト層」と略記する)、と、ソース電極及びドレイン電極とを順次積層して形成することにより構成されている。
次に、本発明の一実施の形態における薄膜トランジスタの構成及びその製造方法について、図4A〜図6Jを用いて説明する。
図4Aは,本発明の一実施の形態による薄膜トランジスタの構成を示す断面図である。図4Bは,ソース電極、ドレイン電極側から見た平面図である。図4A、4Bに示すように、薄膜トランジスタ30は、ボトムゲート型のn型の薄膜トランジスタである。薄膜トランジスタ30は、絶縁性の支持基板21上に形成されたゲート電極31と、ゲート電極31上に形成されたゲート絶縁膜32と、ゲート絶縁膜32上に形成されたチャネル層33と、エッチングストッパー層としてのチャネル保護層34上に分離形成された一対のコンタクト層35a、35bと、一対のコンタクト層35a、35b上に形成されたソース電極36S及びドレイン電極36Dとをそれぞれ順に積層することにより構成されている。したがって、一対のコンタクト層35a、35bは、チャネル保護層34の上面に形成されかつチャネル層33に接続されている。またソース電極36S及びドレイン電極36Dは、それぞれチャネル層33に接続されている。すなわち、ソース電極36S及びドレイン電極36Dは、一対のコンタクト層35a、35bにそれぞれ接続されている。
支持基板21は、例えば、石英ガラス等のガラス基板からなる絶縁性基板である。なお、図示しないが、支持基板21の表面には、基板中に含まれるナトリウムやリン等の不純物が半導体膜に侵入することを防止するために、シリコン窒化膜(SiNx)やシリコン酸化膜(SiOx)等の絶縁膜からなるアンダーコート膜を形成してもよい。
ゲート電極31は、絶縁性基板からなる支持基板21上に、例えば、モリブデン(Mo)からなり、帯状にパターン形成された電極である。ゲート電極31としては、モリブデン(Mo)以外の金属であってもよく、例えば、モリブデンタングステン(MoW)等によって構成してもよい。なお、ゲート電極31の材料としては、薄膜トランジスタ30の製造過程に加熱工程を含む場合は、熱で変質しにくい高融点金属材料であることが好ましい。本実施の形態では、ゲート電極31として、膜厚が100nm程度のモリブデン(Mo)が用いられている。
ゲート電極31を覆うように形成されるゲート絶縁膜32は、例えば、二酸化シリコン(SiO2)を用いることができる。その他、ゲート絶縁膜32の材料としては、シリコン窒化膜(SiN)やシリコン酸窒化膜(SiON)、またはこれらの積層膜等によって構成することができる。なお、本実施の形態では、ゲート絶縁膜32上に形成するチャネル層33として結晶質半導体膜を用いているので、ゲート絶縁膜32としては二酸化シリコンを用いることが好ましい。ゲート絶縁膜32としては二酸化シリコンを用いることにより、チャネル層33との界面状態を良好なものにすることができ、TFTにおける良好な閾値電圧特性を維持することができる。本実施の形態では、ゲート絶縁膜32として、膜厚が200nm程度の二酸化シリコンが用いられている。
チャネル層33は、ゲート電極31上方においてゲート絶縁膜32上に島状にパターン形成される。チャネル層33は、半導体膜によって構成し、移動度の高い半導体膜で形成することにより、TFTのオン電流を高くすることができる。
チャネル層33としては、結晶シリコンを含んだ結晶質シリコン膜や酸化物半導体、有機半導体を用いることができる。結晶質シリコン膜は、微結晶シリコンまたは多結晶シリコンによって構成することができる。結晶質シリコンは、非晶質シリコン(アモルファスシリコン)をアニール等の加熱処理で結晶化することにより形成することができる。膜厚は30〜100nm程度であれば、必要なオン電流を維持しつつ、オフ電流を抑制できる。本実施の形態では、チャネル層33として、膜厚が80nm程度の結晶質シリコン膜が用いられている。また、本実施の形態において、結晶質シリコン膜における結晶粒径は1μm以下である。なお、チャネル層33としては、非晶質構造と結晶質構造との混晶であっても構わない。
なお、チャネル層33は、アンドープ層であり、意図的な不純物の添加は行われていない。但し、製造過程において意図せずに水素化非晶質シリコン膜に不純物が混ざってしまうことが考えられる。そのため、チャネル層33であるシリコン膜中の不純物濃度は、1×1018/cm3以下であることが好ましい。さらに、チャネル層33としては、限りなく不純物の濃度が低いことが好ましいため、チャネル層33の不純物濃度としては、1×1017/cm3以下であることがより好ましい。なお、チャネル層33であるシリコン膜の不純物濃度が高いと、オフ電流(Ioff)が大きくなってしまうので好ましくない。
チャネル層33の上にチャネル保護層34が形成されている。チャネル保護層34は、二酸化シリコン(SiO2)を用いることができる。その他、チャネル保護層34の材料としては、シリコン窒化膜(SiN)やシリコン酸窒化膜(SiON)、またはこれらの積層膜等によって構成することができる。その他に、感光性の絶縁膜材料を用いることもできる。
チャネル保護層34は、チャネル保護層34の後に形成されるコンタクト層35a、35bをエッチング等によりパターン形成する際、チャネル部分のエッチングストッパー層として機能する。このように、チャネル保護層34が形成されることにより、エッチングによってチャネル層33がダメージを受けてしまうことを防止することができる。従って、チャネル保護層34を形成することは、チャネル層33にエッチングのダメージを残さないという利点がある。
一対のコンタクト層35a、35bは、不純物を含む非晶質シリコン膜によって構成されており、チャネル保護層34上に離間して形成され、チャネル層33の側面及びチャネル保護層34の側面も覆うようにして形成される。すなわち、一対のコンタクト層35a、35bは、チャネル層33の側面33a、33bにおいて接する界面を有するようにして形成される。また、一対のコンタクト層35a、35bは、チャネル保護層34の側面34a、34bと接して形成されている。一対のコンタクト層35a、35bは、膜厚が10〜50nm程度の非晶質シリコンに、リン(P)等のn型不純物を添加することによって形成することができる。本実施の形態では30nmの膜厚で成膜されている。また、一対のコンタクト層35a、35bの不純物濃度は、1×1021/cm3以上から1×1022/cm3以下であることが好ましい。この濃度は、一般的に、シリコン膜に高濃度の不純物を入れる際に容易に実現できる濃度である。
また、一対のコンタクト層35a、35bにおけるn型不純物としては、リンに限定されるものではなく、リン以外の他の第V族の元素であっても構わない。また、n型不純物に限定するものではなく、例えば、ホウ素(B)等の第3族の元素を含むp型不純物を用いても構わない。この一対のコンタクト層35a、35bは、一定濃度の不純物からなる単層から構成されていてもよいが、チャネル層33に向かって、高濃度から低濃度になっていると、一対のコンタクト層35a、35bとチャネル層33の界面の電界集中を緩和することができる。このため、オフ時のリーク電流を抑制することができるので好ましい。
具体的には、一対のコンタクト層35a、35bの不純物濃度は、ソース電極36S、ドレイン電極36Dに近いところでは、1×1021/cm3以上から1×1022/cm3以下の高濃度領域で構成する。また、一対のコンタクト層35a、35bの不純物濃度は、チャネル層33に近いところでは、5×1020/cm3以下、好ましくは、1×1019/cm3以上1×1020/cm3以下の低濃度領域から構成されていることが好ましい。
ソース電極36S及びドレイン電極36Dのそれぞれは、一対のコンタクト層35a、35b上にそれぞれ形成されており、互いに離間するようにパターン形成されている。また、ソース電極36S及びドレイン電極36Dのそれぞれは、一対のコンタクト層35a、35bとそれぞれオーミック接合されており、一対のコンタクト層35a、35bと側面が一致するようにして形成されている。ソース電極36S及びドレイン電極36Dは、それぞれ導電性材料及び合金等の単層構造または多層構造であり、例えば、チタン(Ti)タンタル(Ta)、モリブデン(Mo)、タングステン(W)、アルミニウム(Al)、銅(Cu)などの金属からなる単層または2つ以上の材料からなる積層膜を、膜厚が50〜1000nm程度となるように形成される。ソース電極36S及びドレイン電極36Dの形成方法としては、例えば、スパッタリング法が用いられる。本実施の形態では、ソース電極36S及びドレイン電極36Dとして、Mo、Al、Moの順に積層された3層の金属層が成膜されている。そして、例えば、Moの膜厚を50nm、Alの膜厚を300nm、Moの膜厚を50nmで成膜している。
以上のように、本実施の形態における薄膜トランジスタは、チャネル層33の側面33a、33b及びチャネル保護層34の側面34a、34bがコンタクト層35a、35bによって覆われており、チャネル層33はコンタクト層35a、35bを介してソース電極36S及びドレイン電極36Dと電気的に接続されている。また、チャネル保護層34の上面33c、33dはコンタクト層35a、35bによって覆われている。
この構成により、ソース電極36Sとドレイン電極36Dとの間において、キャリアが流れるキャリア移動経路としては、ソース電極36Sからコンタクト層35aを介して、チャネル層33を通って、コンタクト層35bを経由してキャリアが移動する。なお、キャリアは、チャネル層33の側面から注入される。
ここで、図4Aに示すように、本実施の形態における薄膜トランジスタは、ソース電極36Sとドレイン電極36Dとの間の距離をLchとし、ゲート電極31の長さをLgmとし、チャネル層33の長さをLsiとすると、Lch<Lsi<Lgmであるように構成されている。
図5は、上記で説明した薄膜トランジスタ30と、これに隣接するように配置した蓄積容量部40の構成を示す断面図である。図5に示すように、蓄積容量部40は、支持基板21上に形成されたゲート電極31と、ゲート電極31上に形成されたゲート絶縁膜32と、ゲート絶縁膜32上に形成されたコンタクト層35と、コンタクト層35上に形成された電極36とをそれぞれ順に積層することにより構成されている。すなわち、薄膜トランジスタ30を形成する際のプロセスにおいて形成されている。
次に、図5に示す構成の薄膜トランジスタ30と蓄積容量部40の製造方法について、図6A〜6Jに示す断面図を用いて説明する。図6A〜6Jは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。
まず、図6Aに示すように、絶縁性のガラス基板からなる支持基板21上に、スパッタリング法によって、モリブデン等からなるゲート金属膜31Mが100nm程度の膜厚で成膜される。なお、ゲート金属膜31Mが形成される前に、支持基板21上にアンダーコート膜が形成されてもよい。
次に、ゲート金属膜31Mに対してフォトリソグラフィー及びウエットエッチングが施されることにより、ゲート金属膜31Mが所定の形状にパターニングされ、図6Bに示すように、薄膜トランジスタ30と蓄積容量部40のゲート電極31が形成される。
次に、図6Cに示すように、プラズマCVD(Chemical Vapor Deposition)によって、ゲート電極31を覆うようにして、支持基板21上にシリコン酸化膜からなるゲート絶縁膜32が200nm程度の膜厚で成膜される。
次に、図6Dに示すように、ゲート絶縁膜32上に結晶質シリコンからなるチャネル層用膜33Fが30nm程度の膜厚で形成される。結晶質シリコンからなるチャネル層用膜33Fは、CVD法によって直接微結晶シリコンを成膜したり、また、プラズマCVDによって非晶質シリコンを成膜した後でレーザまたはランプによる加熱処理を施すことによって結晶化したりすることによって形成することができる。
次に、図6Eに示すように、プラズマCVDによって、チャネル層用膜33Fが覆されるようにして、シリコン酸化膜からなるチャネル層保護膜34Fが100nm程度の膜厚で成膜される。なお、チャネル層用膜33Fが成膜された後に結晶化処理等の加熱処理を行うこともできるが、チャネル層保護膜34Fを積層してからレーザ照射あるいはランプ加熱してチャネル層用膜33Fを結晶化してもよい。これは、レーザ照射時の光吸収率をチャネル層保護膜34Fの膜厚で調整することができるという利点がある。また、チャネル層用膜33Fをチャネル層保護膜34Fとゲート絶縁膜32で挟むことにより、チャネル層用膜33Fが加熱中に膜が溶融し、温度分布により一部に凝集したり、部分的に結晶成長が促進したりして、膜厚に均一性が乱れることを抑制できるという利点もある。
次に、図6Fに示すように、チャネル層用膜33Fとチャネル層保護膜34Fを同一のフォトマスクでパターニングしてからエッチングすることで、薄膜トランジスタ30のチャネル層33とチャネル保護層34が同一形状で形成される。また、図示していないが、チャネル層保護膜34Fに感光性材料が用いられることで、露光&現像でパターン形成が行なわれ、チャネル層保護膜34Fがエッチング時のマスクとして用いられ、チャネル層33のパターン形成が行われる。
チャネル層保護膜34Fに感光性材料が用いられたときのメリットは、レジスト剥離工程の工程削減ができることである。また、エッチングによるパターン形成がチャネル層のみであるので、エッチング工程が容易である。
チャネル層保護膜34Fに、非感光性材料が用いられたときのメリットは、材料選択が容易であることと、CVD等で成膜した材料であるならば、膜中の不純物等やイオン性物質が少なく、TFTの初期特性ならびに信頼性が確保しやすいことである。
次に、図6Gに示すように、チャネル層33とチャネル保護層34が覆われるように、ゲート絶縁膜32上に、n型不純物としてリンが添加された非晶質シリコンからなるコンタクト層用膜35Fとソース・ドレイン金属膜36Mが成膜される。
次に、図6Hに示すように、フォトリソグラフィー及びウエットエッチングを施すことにより、ソース・ドレイン金属膜36Mをパターニングして、薄膜トランジスタ30のソース電極36S及びドレイン電極36Dと、蓄積容量部40の電極36を分離形成する。なお、ソース・ドレイン金属膜36Mのエッチングは、例えば、リン酸、硝酸及び酢酸からなる混酸によるウエットエッチングによって行うことができる。これにより、コンタクト層用膜35Fが露出する。
次に、図6Iに示すように、図6Hと同一のパターンを用いるドライエッチングによって、コンタクト層用膜35Fをパターニングして、薄膜トランジスタ30の一対のコンタクト層35a、35bと、蓄積容量部40のコンタクト層35を分離形成する。また、一対のコンタクト層35a、35bは、図6Iに示すように、チャネル保護層34の側面34a、34b及びチャネル層33の側面33a、33bを覆うようにして形成される。
なお、その後、図6Jに示すように、支持基板21の全面を覆うように、例えば、シリコン窒化膜(SiN2)からなるパッシベーション膜37が400nmの膜厚で成膜される。また、図示しないが、その後続けて、フォトリソグラフィー及びウエットエッチング(あるいはドライエッチング)が施されることにより、パッシベーション膜37に対して、ソース電極36S、ドレイン電極36D及びゲート電極31へのコンタクトホールの形成工程を経て、ソース電極36S、ドレイン電極36D及びゲート電極31と、表示装置内の配線電極とが接続される。
本実施の形態の薄膜トランジスタにおいては、キャリアの移動経路としてゲート絶縁膜32とチャネル保護層34に挟まれたチャネル層33が存在しており、オフ時に一対のコンタクト層35a、35bあるいはソース電極36S、ドレイン電極36Dからのキャリアの注入が阻害されるため、オフ時のリーク電流を抑制することができる。オン時には、ソース電極36Sから、ゲート電極31とソース電極36S間の電界の印加されたチャネル層33にキャリアが注入される。そして、チャネル層33はプロセス中のエッチング等のダメージを受けていないので、高いキャリアの移動度を維持でき、エッチングで膜厚が減少することもないので、面内均一性を図りやすいという効果が得られる。
また、チャネル層33に結晶化したシリコン層が用いられたが、キャリアの移動度の高い半導体層であればこれに限定されることはない。例えば、酸化物半導体でもよく、キャリアの移動度は1cm/Vs以上、より望ましくは10cm/Vs以上であればよい。
以上のように本発明によれば、オン時のTFT駆動電流を維持しつつ、オフ時のリーク電流を抑制することができる。
さらに、図5に示したように、蓄積容量部40にチャネル層33を有すると、チャネル層33の膜厚分だけ容量が低くなる。また、チャネル層33を含んでいるとゲート電極31とソース電極36S間の電圧によって、ある閾値を境に容量が変動する。一対のコンタクト層35a、35bにn型の半導体が用いられた場合は、ある閾値よりゲート電極31の電圧が高い場合はゲート絶縁膜32分の容量を示し、ある閾値よりゲート電極31の電圧が低い場合はゲート絶縁膜32とチャネル層33と一対のコンタクト層35a、35bの膜厚の総和分の容量となるため、容量が低下する。
以上のように本発明によれば、有機EL表示装置などの薄膜トランジスタ(TFT)を用いる表示装置を得る上で有用な発明である。
21 支持基板
30 薄膜トランジスタ
31 ゲート電極
32 ゲート絶縁膜
33 チャネル層
33a,33b 側面
34 チャネル保護層
35,35a,35b コンタクト層
36S ソース電極
36D ドレイン電極
36 電極
30 薄膜トランジスタ
31 ゲート電極
32 ゲート絶縁膜
33 チャネル層
33a,33b 側面
34 チャネル保護層
35,35a,35b コンタクト層
36S ソース電極
36D ドレイン電極
36 電極
Claims (8)
- 表示素子と前記表示素子の発光を制御する薄膜トランジスタとを備えた表示装置であって、
前記薄膜トランジスタは、
絶縁性の支持基板上に形成されたゲート電極と、
前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたチャネル層と、
前記チャネル層の上面に形成されたチャネル保護層と、
前記チャネル保護層の上面に形成されかつ前記チャネル層に接続される一対のコンタクト層と、
一対の前記コンタクト層にそれぞれ接続されたソース電極及びドレイン電極と
を備え、
一対の前記コンタクト層は、前記チャネル層の側面において接する界面を有する表示装置。 - 前記チャネル保護層は、前記チャネル層と同一の形状で形成されている請求項1に記載の表示装置。
- 前記ソース電極と前記ドレイン電極との間の距離をLchとし、
ゲート電極の長さをLgmとし、
前記チャネル層の長さをLsiとすると、
Lch<Lsi<Lgmである請求項1に記載の表示装置。 - 表示装置に用いられる薄膜トランジスタであって、
絶縁性の支持基板上に形成されたゲート電極と、
前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたチャネル層と、
前記チャネル層の上面に形成されたチャネル保護層と、
前記チャネル保護層の上面に形成されかつ前記チャネル層に接続される一対のコンタクト層と、
一対の前記コンタクト層にそれぞれ接続されたソース電極及びドレイン電極と
を備え、
一対の前記コンタクト層は前記チャネル層の側面において接する界面を有する薄膜トランジスタ。 - 前記チャネル保護層は、前記チャネル層と同一の形状で形成されている請求項4に記載の薄膜トランジスタ。
- 前記ソース電極と前記ドレイン電極との間の距離をLchとし、
ゲート電極の長さをLgmとし、
前記チャネル層の長さをLsiとすると、
Lch<Lsi<Lgmである請求項4に記載の薄膜トランジスタ。 - 絶縁性の支持基板上に形成されたゲート電極と、
前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたチャネル層と、
前記チャネル層の上面に形成されたチャネル保護層と、
前記チャネル保護層の上面に形成されかつ前記チャネル層に接続される一対のコンタクト層と、
一対の前記コンタクト層にそれぞれ接続されたソース電極及びドレイン電極と
を備え、
一対の前記コンタクト層は前記チャネル層の側面において接する界面を有する薄膜トランジスタの製造方法において、
前記チャネル層と前記チャネル保護層とを同一のフォトマスクでパターニングしてエッチングし、
その後一対の前記コンタクト層を形成する薄膜トランジスタの製造方法。 - 絶縁性の支持基板上に形成されたゲート電極と、
前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたチャネル層と、
前記チャネル層の上面に形成されたチャネル保護層と、
前記チャネル保護層の上面に形成されかつ前記チャネル層に接続される一対のコンタクト層と、
一対の前記コンタクト層にそれぞれ接続されたソース電極及びドレイン電極と
を備え、
一対の前記コンタクト層は前記チャネル層の側面において接する界面を有する薄膜トランジスタの製造方法において、
絶縁性の支持基板上に薄膜トランジスタ用のゲート電極と蓄積容量部用のゲート電極とを形成した後、
前記ゲート電極を覆うように、前記基板上にゲート絶縁膜とチャネル層とチャネル保護層とを形成し、
前記チャネル層と前記チャネル保護層とを同一のフォトマスクでパターニングしてエッチングするとともに、蓄積容量部の前記チャネル層と前記チャネル保護層とを除去し、
その後一対の前記コンタクト層を形成するとともに、一対の前記コンタクト層にそれぞれ接続された薄膜トランジスタのソース電極及びドレイン電極と、蓄積容量部の電極とを形成する薄膜トランジスタの製造方法。
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EP4160697A4 (en) * | 2020-12-01 | 2023-10-11 | BOE Technology Group Co., Ltd. | OXIDE THIN FILM TRANSISTOR AND PREPARATION METHOD THEREFOR, AND DISPLAY DEVICE |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06326314A (ja) * | 1993-05-12 | 1994-11-25 | Hitachi Ltd | 薄膜トランジスタおよびその製造方法 |
JP2009212219A (ja) * | 2008-03-03 | 2009-09-17 | Casio Comput Co Ltd | Elディスプレイパネル及びトランジスタアレイパネル |
JP2010287634A (ja) * | 2009-06-09 | 2010-12-24 | Casio Computer Co Ltd | トランジスタを有するトランジスタ基板及びトランジスタを有するトランジスタ基板の製造方法 |
JP2011071440A (ja) * | 2009-09-28 | 2011-04-07 | Hitachi Displays Ltd | 有機el表示装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06188422A (ja) * | 1992-12-18 | 1994-07-08 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
JP4200458B2 (ja) * | 2006-05-10 | 2008-12-24 | ソニー株式会社 | 薄膜トランジスタの製造方法 |
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Patent Citations (4)
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