JP5499425B2 - 半導体集積回路装置 - Google Patents
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Description
Stephen Mick, Lei Luo, John Wilson and Paul Franzon "Buried Bump and AC Coupled Interconnection Technology" IEEE TRANSACTIONS ON ADVANCED PACKAGING VOL.27,NO.1(2004)
前記一対の第1の差動伝送線路と互いに容量性結合および誘導性結合による結合線路系(ただし、マイクロストリップラインの線路間結合を除く。)をなすように前記一対の第1の差動伝送線路に所定の距離を有して平行に対向配置された一対の第2の差動伝送線路、及び前記一対の第2の差動伝送線路の終端に接続された差動信号受信素子を備えると共に前記第1の半導体集積回路素子に積層された第2の半導体集積回路素子と、
を備え、
前記一対の第1の差動伝送線路及び前記一対の第2の差動伝送線路のそれぞれは、一対のそれぞれの終端間に終端抵抗が接続され、一対のそれぞれが互いに平行に直線状に延びて配設された伝送線路であることを特徴とする半導体集積回路装置。
図1は、本発明の第1の実施の形態に係る半導体集積回路装置を示す斜視図である。同図においては、内部に配置する各部材の配置をわかり易くするため、内部に配置する各部材を実線で示している。
この半導体集積回路装置100は、データを送出する差動信号送信素子11を搭載した第1の半導体集積回路素子1と、データを受信する差動信号受信素子21を搭載すると共に薄厚のシリコン等からなる誘電体4を介して第1の半導体集積回路素子1に積層された第2の半導体集積回路素子2とを備えて構成されている。なお、第1および第1の2の半導体集積回路素子1,2との間に誘電体4を設けずに空間としてもよい。
図2は、差動信号受信素子に接続されるデータ復調回路のブロック図である。データ復調回路30は、差動信号受信素子21の出力端に接続された第1,第2のスレッショルド検出手段31,32と、この第1,第2のスレッショルド検出手段31,32の両出力端に接続された論理反転手段33とを備えて構成されている。
図3は、図2に示したデータ復調回路の具体的な回路構成を示す回路図である。このデータ復調回路30は、第1,第2のスレッショルド検出手段31,32としてのコンパレータ34,35と、論理反転手段33としてのR-S(リセット・セット)フリップフロップ(RS−FF)回路36とを備えて構成されている。
図4は、差動信号受信素子の動作を示す波形図である。図1〜図4を参照して、第1の実施の形態における半導体集積回路装置及びデータ復調回路の動作を説明する。
図5は、本発明の第2の実施の形態に係る半導体集積回路装置を示す断面図である。
本実施の形態は、第1の実施の形態において、第1,第2の半導体集積回路素子1,2のそれぞれに差動信号送信素子及び差動信号受信素子を設ける構成にしたものであり、その他の構成は第1の実施の形態と同様である。なお、第1および第1の2の半導体集積回路素子1,2との間に誘電体4を設けずに空間としてもよい。
次に、第2の実施の形態における半導体集積回路装置の動作を説明する。
差動信号送信素子11から差動データ信号が出力されると、この差動データ信号は接続用電極17A,17Bを介して第1の差動伝送線路12A,12Bに出力され、その終端に向かって進行した後、接続用電極17C,17Dを介して終端抵抗13で終端されると共に差動信号受信素子14に入力される。
次に、差動信号送信素子24から差動データ信号が出力されると、この差動データ信号は、接続用電極27A,27Bを介して第2の差動伝送線路22A,22Bに出力され、その終端に向かって進行し、接続用電極27C,27Dを介して終端抵抗23で終端されると共に差動信号受信素子21に入力される。
図6は、本発明の第3の実施の形態に係る半導体集積回路装置を示す断面図である。
本実施の形態は、第2の実施の形態において、第2の半導体集積回路素子2に誘電体5を介して第3の半導体集積回路素子3を積層すると共に、第1,第2の半導体集積回路素子1,2の層構造及び素子配置を変更し、更に、第2の半導体集積回路素子2に差動信号送信素子、差動伝送線路及び差動信号受信素子を増設したものであり、その他の構成は第2の実施の形態と同様である。なお、第1および第1の2の半導体集積回路素子1,2との間に誘電体4を設けずに空間としてもよく、第2および第3の半導体集積回路素子2,3との間に誘電体5を設けずに空間としてもよい。
次に、第3の実施の形態における半導体集積回路装置の動作を説明する。
第1の半導体集積回路素子1の差動信号送信素子11から差動データ信号が出力されると、この差動データ信号は接続用電極17A,17B及び貫通電極41A,41Bを介して第1の差動伝送線路12A,12Bに出力され、その終端に向かって進行した後、貫通電極41C,41D及び接続用電極17C,17Dを介して終端抵抗13で終端されると共に、差動信号受信素子14に入力される。
次に、第2の半導体集積回路素子2の差動信号送信素子24から差動データ信号が出力されると、この差動データ信号は、接続用電極27A,27Bを介して第2の差動伝送線路22A,22Bに出力され、終端に向かって進行した後、接続用電極27C,27Dを介して終端抵抗23で終端されると共に、差動信号受信素子21に入力される。
次に、差動信号送信素子43から差動データ信号が出力されると、この差動データ信号は、接続用電極47A,47B及び貫通電極45A,45Bを介して第3の差動伝送線路42A,42Bに出力され、その終端に向かって進行した後、貫通電極45C,45D及び接続用電極47C,47Dを介して終端抵抗46で終端されると共に、差動信号受信素子44に入力される。
次に、差動信号送信素子51から差動データ信号が出力されると、この差動データ信号は、接続用電極50A,50Bを介して第4の差動伝送線路49A,49Bに出力され、終端に向かって進行した後、接続用電極50C,50Dを介して終端抵抗53で終端されると共に、差動信号受信素子52に入力される。
図7は、本発明の第4の実施の形態に係る半導体集積回路装置を示す断面図である。
この半導体集積回路装置100は、第2の実施の形態と同様に、第1〜第3の半導体集積回路素子1〜3を積層した構成を有するが、メタル配線層が対面する配置にせず、半導体集積回路層とメタル配線層が交互になるように配置したものである。そして、第1〜第3の半導体集積回路素子1〜3のメタル配線層は、共に上側に配置されている。なお、第1および第2の半導体集積回路素子1,2との間に誘電体4を設けずに空間としてもよく、第2および第3の半導体集積回路素子2,3との間に誘電体5を設けずに空間としてもよい。
次に、第4の実施の形態における半導体集積回路装置の動作を説明する。
第1の半導体集積回路素子1の差動信号送信素子11から差動データ信号が出力されると、この差動データ信号は接続用電極56A,56Bを介して第1の差動伝送線路55A,55Bに出力され、その終端に向かって進行した後、接続用電極56C,56Dを介して終端抵抗で終端されると共に差動信号受信素子14に入力される。
次に、第2の半導体集積回路素子2の差動信号送信素子24から差動データ信号が出力されると、この差動データ信号は、接続用電極58A,58Bを介して第2の差動伝送線路57A,57Bに出力され、その終端に向かって進行し、接続用電極58C,58Dを介して差動信号受信素子21に伝送される。
図8は、本発明の第5の実施の形態に係る半導体集積回路装置を示す接続図である。なお、図8においては、メタル配線層、半導体集積回路層及び誘電体の図示を省略している。また、誘電体を設けずに空間としてもよい。
(差動信号送信素子11から差動信号受信素子21への伝送)
差動信号送信素子11から差動データ信号が出力されると、この差動データ信号は第1の差動伝送線路12A,12Bに出力され、その終端に向かって進行した後、終端抵抗13で終端されると共に差動信号受信素子14に入力される。
次に、差動信号送信素子24から差動データ信号が出力されると、この差動データ信号は、第2の差動伝送線路22A,22Bへ出力され、その終端に向かって進行し、終端抵抗23で終端されると共に差動信号受信素子21に入力される。
図9は、本発明の第6の実施の形態に係る半導体集積回路装置を示す接続図である。なお、図9においては、メタル配線層、半導体集積回路層及び誘電体の図示を省略している。また、誘電体を設けずに空間としてもよい。
(差動信号送信素子11から差動信号受信素子21への伝送)
差動信号送信素子11から差動データ信号が出力されると、この差動データ信号は終端抵抗13及び差動信号受信素子14に印加されると共に、第1の差動伝送線路12A,12Bへ出力され、その終端に向かって進行した後、終端抵抗18で終端される。
次に、差動信号送信素子24から出力された差動データ信号は、終端抵抗23及び差動信号受信素子21に印加されると共に、第2の差動伝送線路22A,22Bを介して終端抵抗28で終端される。
図10は、本発明の第7の実施の形態に係る半導体集積回路装置を示す接続図である。なお、図10においても、メタル配線層、半導体集積回路層及び誘電体の図示を省略している。また、誘電体を設けずに空間としてもよい。
(差動信号送信素子11から差動信号受信素子21への伝送)
差動信号送信素子11から差動データ信号が出力されると、この差動データ信号は終端抵抗13及び差動信号受信素子14に印加されると共に、第1の差動伝送線路12A,12Bに出力され、その終端に向かって進行した後、終端抵抗18で終端される。
次に、差動信号送信素子24から差動データ信号が出力されると、この差動データ信号は、終端抵抗23及び差動信号受信素子21に印加されると共に、第2の差動伝送線路22A,22Bを介して終端抵抗28で終端される。
図11は、本発明の第8の実施の形態に係る半導体集積回路装置を示す接続図である。本実施の形態は、第1の差動伝送線路12A,12Bを前記各実施の形態に比べて長くし、更に、図5の第2の実施の形態に示した第2の半導体集積回路素子2における各部材の3組分からなる第5〜第7の差動伝送線路80A,80B,81A,81B,82A,82Bを第1の差動伝送線路12A,12Bに対向させて所定間隔に配置したものである。
次に、半導体集積回路装置100の動作について説明する。
差動信号送信素子11から第1の差動伝送線路12A,12Bに差動データ信号が出力されると、この差動データ信号は、その終端に向かって進行した後、終端抵抗13で終端されると共に差動信号受信素子14に入力される。
差動信号送信素子91Aから差動データ信号が出力された場合、
第5の差動伝送線路80A,90Bを介して終端抵抗90Aで終端されると共に差動信号受信素子92Aに印加される。
図12は、本発明の第9の実施の形態に係る半導体集積回路装置を示す接続図である。
本実施の形態は、第1の実施の形態において、送信側から受信側に電源供給を行うための電源供給回路を追加したものである。
図12において、発振回路71が高周波数で発振すると、その発振信号は第1の差動伝送線路12A’,12B’の一端に印加される。第1の差動伝送線路12A’,12B’には、第2の差動伝送線路22A’,22B’が容量結合及び誘導結合により結合されているため、発振回路71からの高周波信号は、第2の差動伝送線路22A’,22B’に伝送され、整流回路72に入力される。
図13は、本発明の実施例に係る伝達特性図である。本発明者らは、第1の実施の形態に示した半導体集積回路装置100を以下のパラメータで構成し、その特性の解析を行った。なお、図13において、「S21」は20log(out/in)を示し、1milは25.4μである。
なお、本発明は、上記各実施の形態に限定されず、その要旨を変更しない範囲内で種々な変形が可能である。例えば、各実施の形態間の構成要素の組合せは任意に行うことができる。
2 第2の半導体集積回路素子
3 第3の半導体集積回路素子
4,5 誘電体
11,21 差動信号送信素子
14,24,44,52 差動信号受信素子
12A,12B,12A’,12B’,55A,55B 第1の差動伝送線路
22A,22B,22A’,22B’,57A,57B 第2の差動伝送線路
13,18,23,28,46,53 終端抵抗
15,25 メタル配線層
16,26 半導体集積回路層
17A〜17D,27A〜27D 接続用電極
30 データ復調回路
31 第1のスレッショルド検出手段
32 第2のスレッショルド検出手段
33 論理反転手段
34,35 コンパレータ
36 R-Sフリップフロップ回路
41A〜41D,45A〜45D 貫通電極
42A,42B,59A,59B 第3の差動伝送線路
43,51 差動信号送信素子
47A〜47D,50A〜50D 接続用電極
49A,49B 第4の差動伝送線路
56A〜56D,58A〜58D,60A〜60D 接続用電極
70 電源供給回路
71 発振回路
72 整流回路
80A,80B,81A,81B,82A,82B 第5〜第7の差動伝送線路
90A〜90C 終端抵抗
91A〜91C 差動信号送信素子
92A〜92C 差動信号受信素子
100,102 半導体集積回路装置
101,201,301 背面配線層
103,105,203,205 メタル配線層
104,202,204 半導体集積回路層
302,303 半導体集積回路層
721A〜721D ダイオード
722 平滑コンデンサ
VTH1,VTH2 閾値
Claims (12)
- 差動信号送信素子及び前記差動信号送信素子からの信号を伝送すると共に同一平面上に配設された一対の第1の差動伝送線路を備えた第1の半導体集積回路素子と、
前記一対の第1の差動伝送線路と互いに容量性結合および誘導性結合による結合線路系(ただし、マイクロストリップラインの線路間結合を除く。)をなすように前記一対の第1の差動伝送線路に所定の距離を有して平行に対向配置された一対の第2の差動伝送線路、及び前記一対の第2の差動伝送線路の終端に接続された差動信号受信素子を備えると共に前記第1の半導体集積回路素子に積層された第2の半導体集積回路素子と、
を備え、
前記一対の第1の差動伝送線路及び前記一対の第2の差動伝送線路のそれぞれは、一対のそれぞれの終端間に終端抵抗が接続され、一対のそれぞれが互いに平行に直線状に延びて配設された伝送線路であることを特徴とする半導体集積回路装置。 - 前記第1及び第2の差動伝送線路は、前記第1及び第2の半導体集積回路素子の積層面の近傍に配置されていることを特徴とする請求項1に記載の半導体集積回路装置。
- 前記終端抵抗は、前記第1及び第2の差動伝送線路の特性インピーダンスに等しい値を有することを特徴とする請求項1に記載の半導体集積回路装置。
- 前記第1及び第2の差動伝送線路は、相互に近接して配置した場合に比べ、幅広で十分な長さを有し、相互間の距離が最も遠くなる位置に配設されていることを特徴とする請求項1に記載の半導体集積回路装置。
- 前記第1及び第2の差動伝送線路は、信号が前記第1及び第2の差動伝送線路を通過する時間をtd、前記差動信号受信素子における受信信号の立ち上がり時間をtrとするとき、前記対向配置により平行する部分の長さをtd≧trに設定することを特徴とする請求項1に記載の半導体集積回路装置。
- 前記第1及び第2の差動伝送線路は、それぞれの線幅が50μm以下であると共に前記平行に配設された2つの線路間隔が50μm以下であり、他方の差動伝送線路に対して均一に平行する部分の長さが500μm以下であることを特徴とする請求項1に記載の半導体集積回路装置。
- 前記一対の第2の差動伝送線路は、複数からなり、それぞれの一端に差動信号送信素子が接続され、他端に差動信号受信素子が接続されていることを特徴とする請求項1に記載の半導体集積回路装置。
- 前記第1の半導体集積回路素子は、前記差動信号送信素子が前記一対の第1の差動伝送線路の一端に接続されると共に他端に差動信号受信素子が接続され、
前記第2の半導体集積回路素子は、前記差動信号受信素子が前記一対の第2の差動伝送線路の一端に接続されると共に他端に差動信号送信素子が接続されていることを特徴とする請求項1に記載の半導体集積回路装置。 - 前記第1及び第2の半導体集積回路素子は、前記一対の第1及び第2の差動伝送線路の一端に差動信号送信素子と差動信号受信素子が並列に接続され、他端に終端抵抗が接続されていることを特徴とする請求項1に記載の半導体集積回路装置。
- 前記第1及び第2の半導体集積回路素子は、前記一対の第1及び第2の差動伝送線路が配線されたメタル配線層を有し、前記メタル配線層は相互に対向配置されていることを特徴とする請求項1に記載の半導体集積回路装置。
- 前記第1の半導体集積回路素子は、前記一対の第1の差動伝送線路と同様に構成された電源供給用の一対の第1の差動伝送線路と、前記電源供給用の一対の第1の差動伝送線路の一端に高周波電流を印加する発振手段とを備え、
前記第2の半導体集積回路素子は、前記一対の第2の差動伝送線路と同様に構成された電源供給用の一対の第2の差動伝送線路と、前記電源供給用の第2の差動伝送線路の終端に接続された整流回路とを備えることを特徴とする請求項1に記載の半導体集積回路装置。 - 前記差動信号受信素子は、前記差動入力端子に入力された差動信号の立ち上がり及び立下りのタイミングで論理を反転させることにより前記差動信号を復調するデータ復調回路が接続されていることを特徴とする請求項1に記載の半導体集積回路装置。
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