JP5496445B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体素子を内蔵した半導体装置の製造方法に関する。
近年、電子機器の小型化・高機能化・高性能化が求められ、それに対する半導体パッケージの高密度実装技術は必須となっている。従来の配線基板と半導体素子の接続方法としては、金線等を用いるワイヤーボンディング接続及び半田ボールを用いるフリップチップ接続が用いられているが、いずれについても以下に示すような課題があった。例えば、ワイヤーボンディング接続では低コストのメリットはあるが、狭ピッチ化においてはワイヤー径を小さくする必要があるため、ワイヤー切れ及び接続条件が狭くなるという問題点があった。また、フリップチップ接続では、ワイヤーボンディング接続に比べて高速伝送が可能であるが、半導体素子の端子数が多い場合又は狭ピッチ接続の場合においては、半田バンプの接続強度が弱くなることから、接続箇所のクラックの発生及びボイドによる接続不良が多発していた。
そこで、近年、半導体装置の高集積化及び高機能化を実現し、パッケージの薄型化、低コスト化、高周波対応及びめっき接続による低ストレス接続等の多くのメリットを有する高密度実装技術として、基板に半導体素子を内蔵する半導体装置、所謂、半導体素子内蔵技術が提案されている。この半導体素子内蔵技術を利用した半導体装置は、例えば特許文献１乃至３に開示されている。
特開２００２−１６１７３号公報 特開２００１−２５０９０２号公報 特開２００１−２３７３６２号公報
しかし、従来の半導体素子内蔵技術では、先ず、樹脂又は金属からなる基材の片面若しくは両面上に、又は平面上に設けられた凹部内に半導体素子（チップ）を搭載していた。基板プロセスでは、コスト等の理由から基材が大板であることが求められるが、樹脂又は金属からなる基材では、その反り・うねり・非平坦性から、基材上に高精度にチップを搭載することが困難になっていた。また、基材上には事前にチップ搭載用の位置マークを設ける必要があるため、この位置マーク形成工程がコストアップの要素になっていた。
また、図１３及び図１４に示すように、従来の半導体装置は、位置マーク２２又は位置マーク由来の窪み２７を有していた。しかしながら、これらの位置マーク２２及び位置マーク由来の窪み２７は、絶縁樹脂１２の表面の非平坦部としてクラックの起点になること等の理由により半導体装置の信頼性を低下させる原因となっていた。また、半導体装置の薄化を実現するために、製造後に基材を除去するには、基材が金属であれば金属をエッチングする必要がある。従って、工程が増えることによりコストアップとなるという問題点があった。
本発明はかかる問題点に鑑みてなされたものであって、高精度なチップ搭載を実現し、製造工程中において、基材上にチップ搭載時の位置マークを設ける必要がなく、基材の除去を容易にすることができる、高密度、薄型及び低コストを実現する半導体装置の製造方法を提供することを目的とする。
本発明に係る半導体装置の製造方法は、
半導体素子を搭載するための位置マークが設けられた支持基板上に、平坦面を上にして透明基板を配置する工程と、
前記透明基板上に剥離材料を設ける工程と、
前記剥離材料上に接着層を形成する工程と、
前記支持基板上の前記位置マークを基準として、前記接着層上に電極端子が設けられた面を上にして前記半導体素子を搭載する工程と、
前記半導体素子搭載後に前記支持基板を除去する工程と、
前記半導体素子の前記電極端子が設けられた面及び側面を封止し前記半導体素子の前記電極端子が設けられた面の反対側の面と平行かつ同一平面をなすように、前記接着層上に絶縁層を形成する工程と、
前記半導体素子の前記電極端子と電気的に接続された１又は複数層の配線層を形成する工程と、
前記透明基板と前記剥離材料とを硬化した前記接着層から剥離し、前記接着層を露出させる工程と、を有することを特徴とする。
この場合に、前記透明基板は、ガラス基板としてもよい。
また、前記剥離材料は、光硬化性材料としてもよい。
本発明によれば、高精度なチップ搭載を実現し、製造工程中において、基材上にチップ搭載時の位置マークを設ける必要がなく、基材の除去を容易にすることができる、高密度、薄型及び低コストを実現する半導体装置の製造方法が得られる。
本発明においては、絶縁層が、半導体素子の電極端子が設けられた面及び側面を封止し、電極端子が設けられた面の反対側に平坦面を有している。この平坦面は、例えばガラス製の透明基板上に、半導体素子を所謂フェイスアップの状態で配置し、その後絶縁層を半導体素子の電極端子が設けられた面及び側面を封止するように形成することにより生じるものである。ガラス製の基板は、反り、うねり及び凹凸等が非常に小さいため、透明基板を大板としても、高集積化された半導体素子を所望の位置に高精度に搭載することができる。また、絶縁層に形成された平坦面も反り等が非常に小さい面となるため、この面にヒートシンク又は他の部品を安定して高精度に搭載することもできる。
また、本発明においては、半導体素子を搭載するための位置マークが設けられた支持基板の上に基材となる透明基板を配置し、この透明基板上に半導体素子及び絶縁層等を配置・形成する。支持基板上の位置マークは、半導体素子を配置する際に透明基板を通して認識されるので、半導体装置、特に絶縁層には位置マーク及び位置マーク由来の窪み・突起が残存しない。これにより、従来この部分から発生し易かったクラックの発生を防止し、半導体装置の信頼性を向上させることができる。なお、本発明において、絶縁層の平坦面とは、絶縁層の表面に上記の位置マーク及び位置マーク由来の窪みが残存していないことを含むものとする。
なお、透明基板は、製造途中で半導体装置から取り外すことにより、半導体装置を薄型化することができるが、半導体装置と一体化してもよい。また、支持基板を製造途中で除去した後再利用することにより、半導体装置ごとの位置マーク形成工程を省略することができる。
更に、透明基板と半導体素子及び絶縁層との間に剥離材料を設けることにより、透明基板を半導体装置から容易に剥離させることができる。特に、剥離材料として光硬化するものを使用することで、ガラスの透過性を利用し、透明基板の下面側から光を照射して容易に分離することが可能となる。また、接着層を設けることにより、半導体装置を所定の位置に保持して配線層等の形成を高精度に行うことができる。なお、これらを併用することとしてもよい。
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は、本第１実施形態に係る半導体装置を示す断面図である。なお、以下の各実施形態の説明において、上記絶縁層は、絶縁樹脂１２のことを指す。
図１に示すように、本実施形態の半導体装置２６は、その１面に電極素子１３を有する半導体素子１１を備えている。絶縁樹脂１２は、半導体素子１１の電極端子１３が設けられた面及び側面を封止するように形成されている。電極端子１３の上面側には、電極端子１３と半導体装置２６の外部端子１７とを電気的に接続するための配線層１５、絶縁層１６及びビア１４が設けられている。ソルダーレジスト１８は、外部端子１７の一部を露出させ残部を覆うように絶縁層１６の表面上に設けられている。また、半導体素子１１は、電極端子１３が設けられた面の反対側の面が、絶縁樹脂１２から露出しており、絶縁層１２には、半導体素子１１を搭載するための位置マーク及び位置マーク由来の窪み・突起が設けられていない。絶縁樹脂１２の下面は半導体素子１１の裏面と平行であり、本実施形態においては同一平面となっている。また、この絶縁樹脂１２の下面は平坦性の高い面である。図示しないが、上記同一平面上にヒートシンク又は他の部品を搭載することとしてもよい。なお、本明細書においては、半導体素子１１について、電極素子１３が設けられた面の反対側の面を半導体素子１１の裏面といい、絶縁樹脂１２について、半導体素子１１の裏面側の面を絶縁樹脂１２の下面という。
絶縁樹脂１２は、例えば感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、又はポリノルボルネン樹脂等と、ガラスクロス若しくはアラミド繊維等で形成された織布若しくは不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ、ＰＢＯ、又はポリノルボルネン樹脂等を含浸させた材料とを使用することができる。
配線層１５の主成分は、銅、銀、金、ニッケル、アルミニウム、及びパラジウムからなる群から選択された１種又は複数の金属である。特に、電気抵抗値及びコストの観点から、銅が最も好適である。
絶縁層１６は、例えば感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、又はポリノルボルネン樹脂等と、ガラスクロス若しくはアラミド繊維等で形成された織布若しくは不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ、ＰＢＯ、又はポリノルボルネン樹脂等を含浸させた材料とを使用することができる。なお、絶縁層１６は、絶縁樹脂１２と同一材料であってもよい。
なお、図１に示す本実施形態においては、配線層１５が２層、絶縁層１６が３層として構成されているが、これに限定されることなく、配線層１５と絶縁層１６は必要とされる層数で構成することができる。また、図１において、配線層１５は絶縁層１６の領域に形成されているが、例えば、配線層１５の半導体素子１１側から見て第１層目を絶縁樹脂１２の領域に形成することとしてもよい。
外部端子１７としては、配線層１５と同様の材料を選択して使用することができ、その表面には、金、銀、銅、錫及び半田材料からなる群から選択された１種又は複数の金属を形成してもよい。また、ソルダーレジスト１８としては、例えば感光性レジストインクを使用することができる。
本実施形態においては、絶縁樹脂１２の下面が平坦性の高い面となるように構成されている。これは、製造方法の説明で後述するように、半導体素子１１が、平坦面を有する透明ガラス板上に配置され、その後絶縁樹脂１２が形成されたためである。ガラス板は、樹脂及び金属等と比べて反り、うねり及び凹凸等が非常に小さい。また、半導体素子１１も、基材としてガラス板が使用されている。そのため、半導体素子１１をガラス板上の狙いの位置に高精度に搭載することができる。なお、半導体素子１１の裏面と絶縁樹脂１２の下面とが同一平面であり、絶縁樹脂１２の下面が平坦性の高い面であることから、半導体素子１１の裏面側にヒートシンク又は他の部品を安定して高精度に搭載することもできる。
また、本実施形態においては、半導体装置２６、特に絶縁樹脂１２は、半導体素子１１を搭載するための位置マーク及び位置マーク由来の窪み・突起を有していない。これは、製造方法の説明で後述するように、半導体装置２６に含まれない支持基板に位置マークが設けられているためである。即ち、半導体素子１１を位置決めする際には、半導体装置２６と支持基板との間に位置するガラス板を通して位置マークを認識する。上述したように、ガラス板は平坦性が高いため、絶縁樹脂１２等に位置マークを設けることなく半導体素子１１の位置決めを正確に行うことができる。このように、半導体装置２６が位置マーク及び位置マーク由来の窪み・突起を有していないため、従来この部分から発生し易かったクラックの発生を防止し、半導体装置２６の信頼性を向上させることができる。
なお、上述した本実施形態の半導体装置は、半導体装置２６の片面に外部端子１７を設けた片面端子の半導体装置であるが、本発明はこれに限定されるものではない。例えば、半導体素子１１の裏面側へ露出するようにビアを設けることにより、両面端子の半導体装置とすることとしてもよい。
また、上述した本実施形態の半導体装置は、半導体素子１１の裏面が絶縁樹脂１２の下面と同一平面であるが、本発明はこれに限定されるものではない。例えば、図２に示すように、半導体素子１１の裏面を絶縁樹脂１２の下面よりも突出させることとしてもよい。このように構成することにより、半導体素子１１の露出面積が大きくなるため、放熱特性を向上させることができる。また、半導体素子１１の突出部を加工することで半導体素子１１の厚さを調整することができる。
更に、図３のように、半導体素子１１の裏面が絶縁樹脂１２の下面よりも窪んでいるように構成することとしてもよい。このように構成することにより、半導体素子１１の端部における剥離及びチッピングを回避することができる。
更にまた、ビア１４、配線層１５及び絶縁層１６からなる配線体の所望の位置に、回路のノイズフィルターの役割を果たすコンデンサを設けることとしてもよい。コンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２若しくはＮｂ２Ｏ５等の金属酸化物、又は、ＢＳＴ（ＢａｘＳｒ１−ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）若しくはＰＬＺＴ（Ｐｂ１−ｙＬａｙＺｒｘＴｉ１−ｘＯ３）等のペロブスカイト系材料、又はＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料、及び磁性材料を混合した有機材料等を使用してもよい。更に、半導体素子及びコンデンサ以外に、例えば抵抗体等のディスクリート部品を設けることとしてもよい。
更にまた、半導体素子１１の裏面側に、例えばスティフナー又はヒートスプレッダー等を搭載することとしてもよい。
次に、本発明の第２の実施形態について説明する。図４は、本第２実施形態に係る半導体装置を示す断面図である。なお、図４について以下に示す事項以外は第１の実施形態と同様であるので、図４において、図１と同一構成物には同一符号を付してその詳細な説明は省略する。
図４に示すように、本実施形態の半導体装置２６は、半導体素子１１の裏面が絶縁樹脂１２の下面よりも窪んでいる。この窪みには、硬化した接着材料１９が設けられており、接着材料１９の露出した面は隣接する絶縁樹脂１２の下面と同一平面をなしている。上記以外の構成は、図１に示す第１の実施形態と同様であり、絶縁樹脂１２に半導体素子１１を搭載するための位置マーク及び位置マーク由来の窪み・突起が設けられていないことも同様である。
接着材料１９は、例えば感光性又は非感光性の有機材料であり、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ、ＰＢＯ、又はポリノルボルネン樹脂等を使用することができる。
本実施形態においては、半導体素子１１の裏面と絶縁樹脂１２とにより形成された窪みに硬化した接着材料１９が設けられている。これは、後述する製造方法（図１１）において、基材及び剥離材料上に半導体素子１１を配置する際の密着性を高めるためである。このように、接着材料１９を介して半導体素子１１を配置することで、配線体の形成工程における熱履歴及び応力等によって半導体素子１１のズレが生じることを防止できる。
なお、図４に示す本実施形態の半導体装置においては、半導体素子１１の裏面に接着材料１９が設けられている。これは、図３に示す半導体装置に接着材料１９に設けられているものに相当するが、絶縁樹脂１２の下面に設けることとしてもよい。また、図５に示すように、半導体素子１１の裏面及び隣接する絶縁樹脂１２の下面の両方に接着材料１９が設けることとしてもよい。これにより、半導体素子１１の裏面側は同一材料の同一平面となるため、この面にヒートシンク又は各種部品を安定して搭載することができる。
次に、本発明の第３の実施形態について説明する。図６は、本第３実施形態に係る半導体装置を示す断面図である。なお、図６について以下に示す事項以外は第１の実施形態と同様であるので、図６において、図１と同一構成物には同一符号を付してその詳細な説明は省略する。
図６に示すように、本実施形態の半導体装置２６は、半導体素子１１の裏面及びこれに隣接する絶縁樹脂１２の下面に接するように透明基板２３が設けられている。透明基板２３としては、例えば、無アルカリガラス、金属ガラス、ソーダ石灰ガラス、アクリルガラス、クリスタルガラス、石英ガラス、グラスファイバー、水ガラス又はガラスセラミックス等が用いられる。上記以外の構成は、図１に示す第１の実施形態と同様であり、絶縁層１２に半導体素子１１を搭載するための位置マーク及び位置マーク由来の窪み・突起が設けられていないことも同様である。
本実施形態においては、半導体装置２６に透明基板２３を設けることで半導体装置２６の剛性を向上させることができ、その結果、反り・うねりのない半導体装置２６を実現することができる。即ち、半導体装置２６の機械的強度が高くなるため、熱時の変形が少なくなり、半導体装置を機器に実装したときの二次実装信頼性が向上する。また、透明基板２３は、平坦性に優れているため、その下面側に高精度にヒートシンク又は各種部品を搭載できる。
なお、図６に示す本実施形態では、図１に示す半導体装置２６の半導体素子１１の裏面側に透明基板２３を設けているが、本発明はこれに限定されるものではない。例えば、第１及び第２の実施形態の説明で参照した図２乃至図５のいずれかの半導体装置２６の半導体素子１１の裏面側に透明基板２３を設けることとしてもよい。
また、図６に示す本実施形態の半導体装置では、半透明基板２３に貫通孔を有する金属ビア２５は設けられていないが、図７に示すように金属ビア２５を設けることとしてもよい。これにより、半導体素子１１から発生する熱を透明基板２３から効率良く放熱することができる。
次に、本発明の第４の実施形態について説明する。図８は、本第３実施形態に係る半導体装置を示す断面図である。なお、図８について以下に示す事項以外は第１の実施形態と同様であるので、図８において、図１と同一構成物には同一符号を付してその詳細な説明は省略する。
図８に示すように、本実施形態の半導体装置２６は、半導体素子１１の裏面及びこれに隣接する絶縁樹脂１２の下面に接するようにヒートシンク２０が設けられている。上記以外の構成は、図１に示す第１の実施形態と同様であり、絶縁層１２に半導体素子１１を搭載するための位置マーク及び位置マーク由来の窪み・突起が設けられていないことも同様である。
本実施形態においては、半導体装置２６にヒートシンク２０を設けることにより、半導体装置２６の放熱性を向上させることができる。
なお、図８に示す本実施形態では、図１に示す半導体装置２６の半導体素子１１の裏面側にヒートシンク２０を設けているが、本発明はこれに限定されるものではない。例えば、第１乃至第３の実施形態の説明で参照した図２乃至図７のいずれかの半導体装置２６の半導体素子１１の裏面側に透明基板２３を設けることとしてもよい。また、図８に示すヒートシンク２０は一例であり、ヒートシンク２０が搭載されている面に、例えばスティフナー又はヒートスプレッダー等、他の部品を設けることとしてもよい。
次に、本発明の第５の実施形態について説明する。本実施形態は、図１に示す第１の実施形態に係る半導体装置の製造方法の実施形態である。図９（ａ）乃至（ｇ）は、本第５実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。また、図１０（ａ）及び（ｂ）は、半導体素子搭載時の位置マークを説明するための断面図及び上面図である。
先ず、図９（ａ）に示すとおり、位置マーク２２が設けられた支持基板２１を用意する。支持基板２１の材料としては、樹脂、金属及びガラス等のいずれか又はそれらの組み合わせを使用することができる。また、位置マーク２２は、高精度に認識でき、位置マーク２２としての機能を果たすように、各種の方法により設けることができる。例えば、支持基板２１上に金属を析出させる方法、及びウェットエッチング又は機械加工により窪みを設ける方法を用いることができる。本実施形態では、支持基板２１は厚さ５ｍｍのステンレスとし、位置マーク２２は支持基板２１上に電界めっきによりニッケルを５μｍの厚さで形成した。
次に、図９（ｂ）に示すとおり、位置マーク２２が設けられた支持基板２１の上に、透明基板２３を平坦面が上になるように搭載する。透明基板２３としては、例えば、無アルカリガラス、金属ガラス、ソーダ石灰ガラス、アクリルガラス、クリスタルガラス、石英ガラス、グラスファイバー、水ガラス又はガラスセラミックス等を使用することができる。また、透明基板２３は、可視的に透明ではなくても、太陽光、レーザー光、放射光、赤外線、紫外線又はＸ線等の光を照射することにより、支持基板２１上の位置合わせマーク２２を確認できるものであればよい。本実施形態では、無アルカリガラスを用いた。次に、透明基板２３上に剥離材料２４を設ける。剥離材料２４の機能としては、密着性があるが、紫外線等を照射することで硬化し、低密着性となるものが望ましい。本実施形態では、紫外線硬化フィルムを用いた。
次に、図９（ｃ）に示すとおり、半導体素子１１を電極端子１３が設けられた面が上（透明基板２３側の反対側）となるように、所謂フェイスアップの状態で、剥離材料２４を介して透明基板２３上に搭載する。この際、図１０に示すように、透明基板２３の透過性を利用することで、支持基板２１の位置マーク２２を基準として半導体素子１１の搭載を行う。なお、図１０（ａ）及び（ｂ）は、図９（ｃ）に相当する図であるが、便宜上透明基板２３と剥離材料２４との１辺の長さが異なっている。
ここで、透明基板２３として使用した無アルカリガラスは、樹脂及び金属と比べて、例えば１ｍ×１ｍ程度の大きさでも反り・うねりが非常に小さいため、半導体素子１１を高精度に搭載することができる。なお、図９及び図１０においては、簡単のため半導体素子１１を１個図示しているが、半導体素子１１は、複数個搭載してもよい。また、位置マーク２２を認識し易くするために、剥離材料２４は、透明であること及び薄いことが望ましいが、剥離材料２４に対して、例えば位置マーク２２に相当する部分に穴を開けることとしてもよい。
次に、図９（ｄ）に示すとおり、支持基板２１を半導体素子１１が搭載された透明基板２３から取り外す。取り外された支持基板２１は、繰り返し使用することできる。
次に、図９（ｅ）に示すとおり、半導体素子１１の電極端子１３が設けられている面とその側面とが覆われるように絶縁樹脂１２を積層する。絶縁樹脂１２は、例えば感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ、ＰＢＯ、又はポリノルボルネン樹脂等と、ガラスクロス若しくはアラミド繊維等で形成された織布若しくは不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ、ＰＢＯ、又はポリノルボルネン樹脂等を含浸させた材料とを使用することができる。積層方法は、例えば、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス法、真空ラミネート法、スピンコート法、ダイコート法又はカーテンコート法等を使用することができる。本実施形態では、エポキシ樹脂を真空ラミネート法で形成した。なお、絶縁樹脂１２を形成する際には、有機材料に対して事前に半導体素子１１に相当する箇所に穴を設けることとしてもよい。
次に、図９（ｆ）に示すとおり、半導体素子１１上の電極端子１３と外部端子１７を電気的に接続するために、ビア１４、配線層１５及び絶縁層１６を形成する。ビア１４については、先ず、絶縁樹脂１２に対して、ビア１４に相当する位置に開口部を設ける。この開口部は、絶縁樹脂１２が感光性の材料を使用する場合、フォトリソグラフィーにより形成される。絶縁樹脂１２が非感光性の材料、又は、感光性の材料でパターン解像度が低い材料を使用する場合、開口部は、レーザー加工法、ドライエッチング法又はブラスト法により形成される。本実施形態では、レーザー加工法を用いて開口部を形成した。次に、開口部内に、主成分が銅、銀、金、ニッケル、アルミニウム、及びパラジウムからなる群から選択された１種又は複数の金属を充填させ、ビア１４を形成する。充填は、電解めっき、無電解めっき、印刷法又は溶融金属吸引法等の方法により行う。なお、ビア１４の位置に予め通電用のポストを形成した後に絶縁層１６を形成し、研磨により絶縁層１６の表面を削って通電用ポストを露出させることによりビア１４を形成することもできる。この方法によれば、絶縁層１６を開口させる必要はない。
配線層１５については、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等の方法により形成する。サブトラクティブ法は、基板上に設けられた銅箔上に所望のパターンのレジストを形成し、不要な銅箔をエッチングした後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成し、レジスト開口部内に電解めっき法による金属を析出させ、レジストを除去した後に給電層をエッチングして所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方法である。配線層１５としては、主成分が銅、銀、金、ニッケル、アルミニウム、及びパラジウムからなる群から選択された１種又は複数の金属を使用することができる。特に、電気抵抗値及びコストの観点から、銅により形成することが望ましい。本実施形態では、銅をセミアディティブ法により形成した。
絶縁層１６は、例えば感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ、ＰＢＯ又はポリノルボルネン樹脂等と、ガラスクロス若しくはアラミド繊維等で形成された織布若しくは不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ、ＰＢＯ、又はポリノルボルネン樹脂等を含浸させた材料とを使用することができる。本実施形態では、エポキシ樹脂を用いた。絶縁層１６の積層方法としては、上述の絶縁樹脂１２の積層方法と同様の方法を使用することができる。なお、図９では、導体２層、絶縁３層の例を示したが、ビア１４、配線層１５及び絶縁層１６を形成する工程を所望の層数に合わせて繰り返すこととしてもよい。
次に、最上層の配線層１５上にソルダーレジスト１８のパターンを形成する。ソルダーレジスト１８は、半導体装置２６の表面回路保護と難燃性とを発現するために形成される。ソルダーレジスト１８の材料は、エポキシ系、アクリル系、ウレタン系又はポリイミド系の有機材料からなり、必要に応じて無機材料又は有機材料のフィラーを添加することができる。また、ソルダーレジスト１８として、例えば感光性レジストインクを使用することができる。本実施形態では、感光性レジストインクを用いた。次に、ソルダーレジスト１８から開口した表面に外部端子１７を形成する。外部端子１７としては、配線層１５と同様の材料を選択して使用することができ、その表面には、金、銀、銅、錫及び半田材料からなる群から選択された１種又は複数の金属を形成してもよい。本実施形態では、外部端子１７の表面に厚さ３μｍのニッケル及び０．５μｍの金を順に積層した。なお、本実施形態ではソルダーレジスト１８を使用しているが、半導体装置２６としてはソルダーレジスト１８を使用せずに構成してもよい。
次に、図９（ｇ）に示すとおり、透明基板２３を半導体装置２６から剥離する。この際、透明ガラス２３の下面側から剥離材料２４に紫外線を照射する。上述のように、本実施形態では紫外線硬化特性のある剥離材料２４を使用しているため、紫外線を照射することにより剥離材料２４の密着性が低下し、容易に透明基板２３を半導体装置２６から剥離することができる。以上により、本実施形態の半導体装置２６が得られる。なお、図９（ｇ）においては、半導体装置１１の裏面と絶縁材料１２は同一平面であるが、半導体装置１１の裏面を絶縁材料１２よりも突出しているか又は窪んでいるように構成することもできる。その場合、半導体素子１１及び絶縁樹脂１２の一方又は両方をドライエッチング、ウェットエッチング又は機械加工等により除去することとしてもよく、電解めっき又はＣＶＤ等を用いて材料を積層することとしてもよい。
本実施形態の製造方法においては、支持基板２１上に位置マーク２２を設け、その上に透明基板２３を配置し、この透明基板２３上に半導体装置２６を形成する。このように、透過性に優れた透明基板２３を使用することで、支持基板２１に設けられた位置マーク２２を利用するため、半導体装置２６に位置マーク２２を形成する工程が不要となる。ここで、支持基板２１は再利用することができるため、位置マーク形成に要する工数を削減することができる。また、透明基板２３として使用されるガラス板は、樹脂及び金属に比べて反り、うねり及び凹凸が非常に小さいため、大板においても、高精度な半導体素子１１の搭載が可能となる。更に、透明基板２３の上面に剥離材料２４を設けることで、上述したように透明基板２３を半導体装置２６から容易に剥離することができる。以上説明したように、本実施形態の製造方法によれば、半導体素子を高精度に搭載しながら低コストの半導体装置を作製することができる。
次に、本発明の第６の実施形態について説明する。本実施形態は、図４に示す第２の実施形態に係る半導体装置についての製造方法の実施形態である。図１１（ａ）乃至（ｇ）は、本第６実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。
先ず、図１１（ａ）及び（ｂ）に示すように、位置マーク２２が設けられた支持基板２１上に透明基板２３を搭載し、その上に剥離材料２４を形成する。上記の工程は、第５の実施形態に係る半導体装置の製造方法と同様である。なお、以下の製造方法の説明において、上述の第５の実施形態と同様の工程については、その詳細な説明を省略する。
次に、図１１（ｃ）に示すように、剥離材料２４上に接着材料１９を形成する。接着材料１９は、例えば感光性又は非感光性の有機材料であり、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ、ＰＢＯ、又はポリノルボルネン樹脂等を使用することができる。本実施形態では、エポキシ樹脂を用いた。次に、接着材料１９上に半導体素子１１を搭載する。この際、上述の第５の実施形態と同様に、半導体素子１１を電極端子１３が設けられた面が上となるように、所謂フェイスアップの状態で、透明基板２３上に搭載する。
次に、図１１（ｅ）乃至（ｇ）に示すように、絶縁樹脂１２、ビア１４、配線層１５、絶縁層１６、外部端子１７及びソルダーレジスト１８を形成する。その後、透明基板２３を半導体装置２６から剥離する。上記の工程は、第５の実施形態と同様である。以上により、本実施形態の半導体装置２６が得られる。
本実施形態の製造方法においては、半導体素子１１を、接着材料１９を介して剥離材料２４上に搭載する。上述したように、剥離材料２４は剥離工程までは密着性を有しているのが好ましいが、接着材料１９を設けることにより、更に半導体素子１１の密着性が高くなる。これにより、配線体の形成工程における熱履歴及び応力等によって半導体素子１１のズレが生じるのを効果的に防止することができる。以上説明したように、本実施形態の製造方法によれば、半導体素子１１の搭載精度を高く保つことができる。
次に、本発明の第７の実施形態について説明する。本実施形態は、図６に示す第３の実施形態に係る半導体装置についての製造方法の実施形態である。図１２（ａ）乃至（ｆ）は、本第７実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。
先ず、図１２（ａ）に示すとおり、位置マーク２２が設けられた支持基板２１を用意する。上記の工程は、上述の第５の実施形態と同様である。
次に、図１２（ｂ）に示すとおり、位置マーク２２が設けられた支持基板２１の上に透明ガラス２３を搭載する。透明基板２３としては、例えば、無アルカリガラス、金属ガラス、ソーダ石灰ガラス、アクリルガラス、クリスタルガラス、石英ガラス、グラスファイバー、水ガラス又はガラスセラミックス等を使用することができる。また、透明基板２３は、可視的に透明ではなくても、太陽光、レーザー光、放射光、赤外線、紫外線又はＸ線等の光を照射することにより、支持基板２１上の位置合わせマーク２２を確認できるものであればよい。本実施形態では、無アルカリガラスを用いた。なお、透明基板２３には、図７に示すような貫通する金属ビア２５を設けてもよい。これにより、半導体素子１１の熱を透明基板２３から効率良く放熱することができる。
次に、図１２（ｃ）に示すとおり、半導体素子１１を電極端子１３を設けられた面が上となるように、所謂フェイスアップの状態で、透明基板２３上に搭載する。この際、第５の実施形態と同様に、透明基板２３の透過性を利用することで、支持基板２１の位置マーク２２を基準として半導体素子１１の搭載を行う。
次に、図１２（ｄ）に示すとおり、支持基板２１を半導体素子１１が搭載された透明基板２３から取り外す。その後、図１２（ｅ）及び（ｆ）に示すとおり、絶縁樹脂１２、ビア１４、配線層１５、絶縁層１６、外部端子１７及びソルダーレジスト１８を形成する。上記の工程は、第５の実施形態と同様である。なお、本実施形態の製造方法においては、透明基板２３を半導体素子１１及び絶縁樹脂１２から取り外さない。このように、透明基板２３を半導体素子１１及び絶縁樹脂１２と一体化することにより、本実施形態の半導体装置２６が得られる。
本実施形態の製造方法においては、透明基板２３を半導体素子１１及び絶縁樹脂１２と一体化することにより半導体装置２６を作製する。これにより、反り・うねりの少ない半導体装置２６を作製することが可能となり、信頼性を向上させることができる。なお、上述の第５の実施形態において説明したように、製造工程において半導体装置２６に対する位置マークの形成工程が不要になる点、及び半導体素子１１を高精度に搭載できる点については、本実施形態においても同様である。
本発明の第１の実施形態に係る半導体装置を示す断面図である。 第１の実施形態に係る半導体装置の第１の変形例を示す断面図である。 第１の実施形態に係る半導体装置の第２の変形例を示す断面図である。 本発明の第２の実施形態に係る半導体装置を示す断面図である。 第２の実施形態に係る半導体装置の変形例を示す断面図である。 本発明の第３の実施形態に係る半導体装置を示す断面図である。 第３の実施形態に係る半導体装置の変形例を示す断面図である。 本発明の第４の実施形態に係る半導体装置を示す断面図である。 （ａ）乃至（ｇ）は、本発明の第５の実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。 （ａ）及び（ｂ）は、半導体素子搭載時の位置マークを説明するための断面図及び上面図である。 （ａ）乃至（ｇ）は、本発明の第６の実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。 （ａ）乃至（ｆ）は、本発明の第７の実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。 第１の従来の半導体装置を示す断面図である。 第２の従来の半導体装置を示す断面図である。
符号の説明
１１；半導体素子
１２；絶縁樹脂
１３；電極端子
１４；ビア
１５；配線層
１６；絶縁層
１７；外部端子
１８；ソルダーレジスト
１９；接着材料
２０；ヒートシンク
２１；支持基板
２２；位置マーク
２３；透明基板
２４；剥離材料
２５；金属ビア
２６；半導体装置
２７；位置マーク由来の窪み

Claims (3)

  1. 半導体素子を搭載するための位置マークが設けられた支持基板上に、平坦面を上にして透明基板を配置する工程と、
    前記透明基板上に剥離材料を設ける工程と、
    前記剥離材料上に接着層を形成する工程と、
    前記支持基板上の前記位置マークを基準として、前記接着層上に電極端子が設けられた面を上にして前記半導体素子を搭載する工程と、
    前記半導体素子搭載後に前記支持基板を除去する工程と、
    前記半導体素子の前記電極端子が設けられた面及び側面を封止し前記半導体素子の前記電極端子が設けられた面の反対側の面と平行かつ同一平面をなすように、前記接着層上に絶縁層を形成する工程と、
    前記半導体素子の前記電極端子と電気的に接続された１又は複数層の配線層を形成する工程と、
    前記透明基板と前記剥離材料とを硬化した前記接着層から剥離し、前記接着層を露出させる工程と、を有することを特徴とする半導体装置の製造方法。
  2. 前記透明基板は、ガラス基板であることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記剥離材料は、光硬化性材料であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
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CN2008101255394A CN101320716B (zh) 2007-06-08 2008-06-10 半导体器件及其制造方法
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008120755A1 (ja) * 2007-03-30 2008-10-09 Nec Corporation 機能素子内蔵回路基板及びその製造方法、並びに電子機器
JP5496445B2 (ja) * 2007-06-08 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8003496B2 (en) 2009-08-14 2011-08-23 Stats Chippac, Ltd. Semiconductor device and method of mounting semiconductor die to heat spreader on temporary carrier and forming polymer layer and conductive layer over the die
US20110079908A1 (en) * 2009-10-06 2011-04-07 Unisem Advanced Technologies Sdn. Bhd. Stress buffer to protect device features
KR20110037332A (ko) * 2009-10-06 2011-04-13 삼성전기주식회사 인쇄회로기판 및 그 제조방법
EP2309535A1 (en) * 2009-10-09 2011-04-13 Telefonaktiebolaget L M Ericsson (Publ) Chip package with a chip embedded in a wiring body
JP5879030B2 (ja) 2010-11-16 2016-03-08 新光電気工業株式会社 電子部品パッケージ及びその製造方法
JP5732839B2 (ja) * 2010-12-13 2015-06-10 住友ベークライト株式会社 半導体素子封止体の製造方法および半導体パッケージの製造方法
JP5703010B2 (ja) * 2010-12-16 2015-04-15 新光電気工業株式会社 半導体パッケージ及びその製造方法
JP5715835B2 (ja) * 2011-01-25 2015-05-13 新光電気工業株式会社 半導体パッケージ及びその製造方法
JP2013030593A (ja) * 2011-07-28 2013-02-07 J Devices:Kk 半導体装置、該半導体装置を垂直に積層した半導体モジュール構造及びその製造方法
US8487421B2 (en) 2011-08-01 2013-07-16 Tessera, Inc. Microelectronic package with stacked microelectronic elements and method for manufacture thereof
JP5864180B2 (ja) 2011-09-21 2016-02-17 新光電気工業株式会社 半導体パッケージ及びその製造方法
JP2013069807A (ja) 2011-09-21 2013-04-18 Shinko Electric Ind Co Ltd 半導体パッケージ及びその製造方法
JP2013074184A (ja) * 2011-09-28 2013-04-22 Nitto Denko Corp 半導体装置の製造方法
JP5810958B2 (ja) * 2012-02-17 2015-11-11 富士通株式会社 半導体装置の製造方法及び電子装置の製造方法
JP2014056924A (ja) * 2012-09-12 2014-03-27 Hitachi Chemical Co Ltd 半導体装置の製造方法及びそれに用いる熱硬化性樹脂組成物並びにそれらにより得られる半導体装置
JP2014086598A (ja) * 2012-10-24 2014-05-12 Hitachi Chemical Co Ltd 半導体装置の製造方法、半導体装置、及び感光性樹脂組成物
CN104885581B (zh) * 2012-12-28 2018-04-24 日立化成株式会社 带有支持基板的层叠体及其制造方法以及多层配线基板的制造方法
JP6377894B2 (ja) * 2013-09-03 2018-08-22 信越化学工業株式会社 半導体装置の製造方法、積層型半導体装置の製造方法、及び封止後積層型半導体装置の製造方法
US9379041B2 (en) * 2013-12-11 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fan out package structure
CN103794587B (zh) * 2014-01-28 2017-05-17 江阴芯智联电子科技有限公司 一种高散热芯片嵌入式重布线封装结构及其制作方法
CN103745936B (zh) * 2014-02-08 2016-08-17 华进半导体封装先导技术研发中心有限公司 扇出型方片级封装的制作方法
CN103745938B (zh) * 2014-02-08 2016-08-17 华进半导体封装先导技术研发中心有限公司 扇出型圆片级封装的制作方法
CN103887256B (zh) * 2014-03-27 2017-05-17 江阴芯智联电子科技有限公司 一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法
GB2524791B (en) * 2014-04-02 2018-10-03 At & S Austria Tech & Systemtechnik Ag Placement of component in circuit board intermediate product by flowable adhesive layer on carrier substrate
CN104966677B (zh) * 2015-07-08 2018-03-16 华进半导体封装先导技术研发中心有限公司 扇出型芯片封装器件及其制备方法
CN105023888B (zh) * 2015-07-08 2018-01-16 华进半导体封装先导技术研发中心有限公司 板级扇出型芯片封装器件及其制备方法
JP2017022213A (ja) * 2015-07-08 2017-01-26 凸版印刷株式会社 プリント配線基板
CN106548973A (zh) * 2015-09-17 2017-03-29 中芯长电半导体（江阴）有限公司 扇出型晶圆级封装方法
CN105140191B (zh) * 2015-09-17 2019-03-01 中芯长电半导体（江阴）有限公司 一种封装结构及再分布引线层的制作方法
CN105161432A (zh) * 2015-09-17 2015-12-16 中芯长电半导体（江阴）有限公司 一种芯片封装方法
CN105161433A (zh) * 2015-09-28 2015-12-16 中芯长电半导体（江阴）有限公司 扇出型晶圆级封装方法
JP6634795B2 (ja) * 2015-11-27 2020-01-22 日立化成株式会社 半導体装置の製造方法
CN105514087A (zh) * 2016-01-26 2016-04-20 中芯长电半导体（江阴）有限公司 双面扇出型晶圆级封装方法及封装结构
JP2017139365A (ja) * 2016-02-04 2017-08-10 パナソニックＩｐマネジメント株式会社 半導体パッケージの製造方法
CN105977233A (zh) * 2016-04-28 2016-09-28 合肥祖安投资合伙企业(有限合伙) 芯片封装结构及其制造方法
CN107768320A (zh) * 2016-08-18 2018-03-06 恒劲科技股份有限公司 电子封装件及其制法
JP6520875B2 (ja) 2016-09-12 2019-05-29 株式会社村田製作所 インダクタ部品およびインダクタ部品内蔵基板
JP6307730B1 (ja) * 2016-09-29 2018-04-11 株式会社新川 半導体装置の製造方法、及び実装装置
JP6971052B2 (ja) * 2017-04-20 2021-11-24 京セラ株式会社 半導体装置の製造方法および半導体装置
JP7130047B2 (ja) * 2017-12-06 2022-09-02 安徽▲雲▼塔▲電▼子科技有限公司 集積回路モジュール構造及びその製作方法
CN107845614A (zh) * 2017-12-06 2018-03-27 安徽云塔电子科技有限公司 一种集成电路模组结构及其制作方法
JP2019121733A (ja) 2018-01-10 2019-07-22 東京応化工業株式会社 積層体の製造方法、積層体、及び電子装置の製造方法
JP7179526B2 (ja) * 2018-08-10 2022-11-29 ローム株式会社 半導体装置および半導体装置の製造方法
CN112349608A (zh) * 2019-08-09 2021-02-09 矽磐微电子(重庆)有限公司 芯片封装结构的制作方法
US11139179B2 (en) 2019-09-09 2021-10-05 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
CN111146091B (zh) * 2019-12-26 2022-07-12 中芯集成电路（宁波）有限公司 一种散热封装结构的制造方法及散热结构
CN114666995B (zh) * 2022-02-25 2024-03-26 珠海越亚半导体股份有限公司 封装基板及其制作方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4941255A (en) * 1989-11-15 1990-07-17 Eastman Kodak Company Method for precision multichip assembly
US5355283A (en) * 1993-04-14 1994-10-11 Amkor Electronics, Inc. Ball grid array with via interconnection
US5436203A (en) * 1994-07-05 1995-07-25 Motorola, Inc. Shielded liquid encapsulated semiconductor device and method for making the same
JPH0870081A (ja) * 1994-08-29 1996-03-12 Nippondenso Co Ltd Ｉｃパッケージおよびその製造方法
JP2871613B2 (ja) * 1996-08-21 1999-03-17 日本電気株式会社 マルチチップモジュール用基板及びその製造方法
US6982478B2 (en) * 1999-03-26 2006-01-03 Oki Electric Industry Co., Ltd. Semiconductor device and method of fabricating the same
JP2001144213A (ja) * 1999-11-16 2001-05-25 Hitachi Ltd 半導体装置の製造方法および半導体装置
DE19960246A1 (de) * 1999-12-14 2001-07-05 Infineon Technologies Ag Gehäuseanordnung eines Halbleiterbausteins
JP3589928B2 (ja) 2000-02-22 2004-11-17 株式会社東芝 半導体装置
JP3456462B2 (ja) * 2000-02-28 2003-10-14 日本電気株式会社 半導体装置及びその製造方法
JP2001250902A (ja) 2000-03-08 2001-09-14 Toshiba Corp 半導体パッケージ及びその製造方法
JP2002016173A (ja) 2000-06-30 2002-01-18 Mitsubishi Electric Corp 半導体装置
US6954272B2 (en) * 2002-01-16 2005-10-11 Intel Corporation Apparatus and method for die placement using transparent plate with fiducials
JP3918681B2 (ja) * 2002-08-09 2007-05-23 カシオ計算機株式会社 半導体装置
JP2004079716A (ja) * 2002-08-14 2004-03-11 Nec Electronics Corp 半導体用ｃｓｐ型パッケージ及びその製造方法
JP4748943B2 (ja) * 2003-02-28 2011-08-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4200285B2 (ja) * 2003-04-02 2008-12-24 パナソニック株式会社 回路基板の製造方法
JP4515041B2 (ja) * 2003-04-24 2010-07-28 キヤノンマシナリー株式会社 ウェーハシートのエキスパンド装置
US7431705B2 (en) * 2003-11-30 2008-10-07 Union Semiconductor Technology Corporation Die-first multi-chip modules and methods of manufacture
JP4285707B2 (ja) * 2003-12-25 2009-06-24 カシオ計算機株式会社 半導体装置
JP4271590B2 (ja) * 2004-01-20 2009-06-03 新光電気工業株式会社 半導体装置及びその製造方法
JP4535002B2 (ja) * 2005-09-28 2010-09-01 Ｔｄｋ株式会社 半導体ｉｃ内蔵基板及びその製造方法
WO2007067819A2 (en) * 2005-12-09 2007-06-14 Precision Human Biolaboratory Optical molecular detection
JP5496445B2 (ja) * 2007-06-08 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

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