JP2017139365A - 半導体パッケージの製造方法 - Google Patents

半導体パッケージの製造方法 Download PDF

Info

Publication number
JP2017139365A
JP2017139365A JP2016019861A JP2016019861A JP2017139365A JP 2017139365 A JP2017139365 A JP 2017139365A JP 2016019861 A JP2016019861 A JP 2016019861A JP 2016019861 A JP2016019861 A JP 2016019861A JP 2017139365 A JP2017139365 A JP 2017139365A
Authority
JP
Japan
Prior art keywords
support substrate
semiconductor package
components
manufacturing
mounting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016019861A
Other languages
English (en)
Inventor
石川 隆稔
Takatoshi Ishikawa
隆稔 石川
和俊 吉川
Kazutoshi Yoshikawa
和俊 吉川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Priority to JP2016019861A priority Critical patent/JP2017139365A/ja
Publication of JP2017139365A publication Critical patent/JP2017139365A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Wire Bonding (AREA)

Abstract

【課題】支持基板を用いた半導体パッケージプロセスにおいて半導体チップを高精度で搭載することができる半導体パッケージの製造方法を提供することを目的とする。【解決手段】部品5を樹脂封止した半導体パッケージの製造方法において、部品5の搭載位置に基準となる認識点4が形成された基板保持部3上に、予め透明な粘着層2が形成された透明な支持基板1を保持し、粘着層2および支持基板1を介して基板保持部3の認識点4を認識し、認識点4の認識結果に基づいて支持基板1上に粘着層2を介して複数の部品5を搭載する。これにより、支持基板1に部品5を搭載する部品搭載する際の部品5相互間の相対位置精度を確保することができる。【選択図】図2

Description

本発明は、CSPなどの半導体パッケージを製造する半導体パッケージの製造方法に関するものである。
近年、携帯型情報端末や携帯電話といった電子機器の高機能化・薄型化に伴い、これに内蔵される半導体パッケージもCSP(Chip Size Package)と呼ばれる小型化されたものが使用されている。また、CSPを製造するプロセスとして近年ではeWLP(Embededd Wafer Level Packaging)が注目されており、一部のCSPの製造で既に採用されている(例えば特許文献1参照)。
前述したeWLPにより半導体パッケージを製造するに際しては、製造過程において半導体チップを下方から支持するための支持基板を用いる必要がある。そこで特許文献1の製造方法では、以下のような方法を用いるようにしている。すなわち、まず両面に粘着層を有する粘着シートの一方側の粘着層を支持基板に貼り付け、粘着シートの上面に複数の半導体チップを搭載する。次に、粘着シート上の複数の半導体チップを一括して樹脂封止し、半導体チップを内蔵した樹脂部を完成させる。次に半導体チップを内蔵した樹脂部を、基板と一体化した粘着シートから分離して半導体チップを露出させる。そして露出した半導体チップの回路面に配線層等を形成し、その後樹脂部を切り出して個片化することにより、半導体パッケージが製造される。
特開2011−129649号公報
しかしながら近年、実装精度の要求が高まっており、上述の特許文献例に示す先行技術では、半導体パッケージに必要とされる実装精度で半導体チップの搭載を行うことが困難であるという課題があった。すなわち上述の先行技術では、パッケージング工程において支持基板に半導体チップを搭載する際に、支持基板には配線パターン等の半導体チップの位置合わせのための基準となる認識点が設けられていないため、半導体チップなどの部品を高精度で支持基板に搭載することができなかった。
そこで本発明は、支持基板を用いた半導体パッケージプロセスにおいて部品を高精度で搭載することができる半導体パッケージの製造方法を提供することを目的とする。
本発明の半導体パッケージの製造方法は、認識点が形成された基板保持部上に透明な支持基板を保持し、前記支持基板を介して前記基板保持部の前記認識点を認識し、前記認識点の認識結果に基づいて前記支持基板上に粘着部を介して複数の部品を搭載する。
本発明によれば、支持基板を用いた半導体パッケージプロセスにおいて部品を高精度で搭載することができる。
本発明の一実施の形態の半導体パッケージの製造方法の工程説明図 本発明の一実施の形態の半導体パッケージの製造方法の工程説明図 本発明の一実施の形態の半導体パッケージの製造方法において用いられる部品搭載装置の正面図 本発明の一実施の形態の半導体パッケージの製造方法の工程説明図 本発明の一実施の形態の半導体パッケージの製造方法の工程説明図
次に本発明の実施の形態を図面を参照して説明する。図1〜図5は、半導体パッケージの製造方法を示している。図1(a)において、支持基板1はガラスなどの透明素材より成るガラス基板であり、支持基板1の上面1aには透明な粘着層2が予め形成されている。粘着層2は、支持基板1に搭載される部品5(半導体チップ・・図2参照)を保持する目的で形成される。
図1(b)に示すように、支持基板1は下面1bを基板保持部3の保持面3aに接触させて保持される(図2(a)参照)。図1(c)は、図1(b)におけるA−A矢視、すなわち基板保持部3の平面を示しており、基板保持部3の保持面3aには、支持基板1に搭載される部品5の搭載位置3bの基準となる認識点4が、各搭載位置3bに対応して形成されている。
ここで 支持基板1に複数の部品5を搭載する際には、部品5相互の相対位置精度を高精度に確保する必要があるため、基板保持部3における搭載位置3bおよび認識点4は部品5相互において必要とされる相対位置精度に見合った精度で形成される。ここに示す例では、認識点4は搭載位置3bの対角点近傍に設定されている。すなわち図1に示す工程では、認識点4が形成された基板保持部3上に透明な支持基板1を保持する。
図1(d)は、基板保持部3に保持された状態の支持基板1を示しており、支持基板1および支持基板1の上面1aに形成された粘着層2を介して、認識点4を光学的に認識することが可能となっている。すなわち、支持基板1への部品5の搭載に際しては、図2(a)に示すように、部品搭載装置11(図3参照)の搭載位置認識カメラ23によって、基板保持部3に形成された認識点4を支持基板1および粘着層2を介して撮像して認識する。
ここで図3を参照して、部品搭載装置11の構成を説明する。部品搭載装置11は、部品5を供給する部品供給部12および基板保持部3に保持された支持基板1が載置される基板載置部14の上方に、ヘッド移動機構17によって移動する搭載ヘッド18を配設した構成となっている。部品供給部12は、複数の部品5をウェハ状態で貼着保持したウェハシート15をウェハ保持部12aに保持させた構成となっており、部品5は電極6が形成された電極形成面5aを上向きにした姿勢で保持されている。
これらの部品5は、第1位置[P1]にて上方に配置された取り出し位置認識カメラ21による位置認識結果に基づき、部品取り出しヘッド16によって個別に取り出される。取り出された部品5は、第2位置[P2]にて受け渡しステージ13に載置される(矢印a)。受け渡しステージ13に載置された部品5は、上方に配設された受け渡し位置認識カメラ22による位置認識結果に基づき、搭載ヘッド18の吸着ノズル19によって吸着保持される。
そして保持された部品5は、第3位置[P3]にて、基板載置部14の載置ステージ14aに載置された基板保持部3上の支持基板1 に移送搭載される(矢印b)。このとき、上方に配設された搭載位置認識カメラ23によって基板保持部3に形成された認識点4を認識した認識結果に基づき、搭載位置が制御される。
すなわち、図2(b)に示すように、 吸着ノズル19は部品5において電極6が形成された電極形成面5aを吸着保持し、認識点4の認識結果を参照しながら部品5を基板保持部3に設定された認識点4に対して位置合わせする。そして図2(c)に示すように、基板保持部3に保持された支持基板1の上面に粘着層2を介して複数の部品5を搭載する。すなわち図2に示す各工程では、支持基板1を介して基板保持部3の認識点4を認識し、この認識点4の認識結果に基づいて支持基板1上に粘着層2を介して複数の認識点4を搭載する。
このとき、基板保持部3に形成された認識点4を認識した結果を基準として部品5を搭載していることから、支持基板1に搭載された複数の部品5の相対位置は、図1(c)に示す正しい搭載位置3bの配置に合致したものとなっており、高精度の部品搭載が実現されている。この搭載位置精度の向上効果は、電極6が形成された電極形成面5aを上向きにした状態で、下方からの部品認識が難しい種類の部品5を搭載対象とするプロセスにおいて特に顕著な効果を有する。
次に複数の部品5が搭載された支持基板1を対象として、樹脂封止層形成を行う。すなわち図4(a)に示すように、複数の部品5が搭載された支持基板1の上面に、部品5の電極6を覆う厚みで樹脂を塗布して樹脂封止層7を形成する。これにより、支持基板1上に搭載された認識点4を樹脂封止することにより複数の認識点4を封止した樹脂封止部7*が形成される。
次いで図4(b)に示すように、樹脂封止部7*の上面をグラインディングツールなどによって研削して研削面7aを形成する。これにより、部品5の電極6も併せて研削され、研削面7aには電極6の高さサイズのばらつきが平滑化された電極研削面6aが露呈された状態となる。次に樹脂封止部7*の研削面7aには、接続用のバンプ形成のための再配線層(配線部)が形成される。すなわち図4(c)に示すように、研削面7aには各電極6と導通する回路電極9が形成され、さらに回路電極9を覆うとともにバンプ形成位置にバンプ形成孔8aを有する絶縁層8が形成される。
次に再配線層形成後の樹脂封止部7*を対象として、バンプ形成が行われる。すなわち図5(a)に示すように、各バンプ形成孔8aには、半田や金などの金属より成るバンプ10が回路電極9と導通して形成される。次いで図5(b)に示すように、樹脂封止部7*の下面7bから粘着層2を剥離することにより、樹脂封止部7*を支持基板1および粘着層2から取り外す。
この後、ダイシングが行われる。すなわち図5(c)に示すように、樹脂封止部7*に封止された複数の部品5の部品間を切断して、複数の半導体パッケージ50を形成する。これにより、図5(d)に示すように、半導体チップである部品5を樹脂封止層7によって樹脂封止するとともに、部品5の電極6に導通するバンプ10が形成された構成の半導体パッケージ50が製造される。
上記説明したように、本実施の形態に示す半導体パッケージの製造方法においては、認識点4が形成された基板保持部3上に透明な支持基板1を保持し、支持基板1を介して基板保持部3の認識点4を認識し、認識点4の認識結果に基づいて支持基板1上に粘着層2を介して複数の部品5を搭載するようにしている。これにより、支持基板1に部品5を搭載する部品搭載する際の部品5相互間の相対位置精度を確保することが可能となり、高い形状精度の半導体パッケージ50を製造することが可能となっている。
さらに本実施の形態においては、固定的に使用される基板保持部3に認識点4を形成するようにしていることから、支持基板1には認識点4を形成する必要がない。したがって支持基板1として簡易な構成のものを使用して使い捨てすることが可能となり、製造プロセス上有利となるという利点がある。
本発明の半導体パッケージの製造方法は、支持基板を用いた半導体パッケージプロセスにおいて半導体チップを高精度で搭載することができるという効果を有し、半導体チップを樹脂封止して半導体パッケージを製造する分野において有用である。
1 支持基板
2 粘着層
3 基板保持部
4 認識点
5 部品
6 電極
7 樹脂封止層
7* 樹脂封止部
9 回路電極
10 バンプ

Claims (4)

  1. 認識点が形成された基板保持部上に透明な支持基板を保持し、
    前記支持基板を介して前記基板保持部の前記認識点を認識し、
    前記認識点の認識結果に基づいて前記支持基板上に粘着部を介して複数の部品を搭載する、半導体パッケージの製造方法。
  2. 前記粘着部は前記支持基板上に予め形成されており、前記粘着部は透明である、請求項1記載の半導体パッケージの製造方法。
  3. 前記支持基板はガラス基板である、請求項1記載の半導体パッケージの製造方法。
  4. 前記支持基板上に搭載された部品を樹脂封止することにより前記複数の部品を封止した樹脂封止部を形成し、
    前記樹脂封止部に封止された前記複数の部品に配線部を形成し、
    前記樹脂封止部を前記透明支持基板及び前記粘着部から取り外し、
    前記樹脂封止部に封止された前記複数の部品の部品間を切断して半導体パッケージを形成する、請求項1に記載の半導体パッケージの製造方法。
JP2016019861A 2016-02-04 2016-02-04 半導体パッケージの製造方法 Pending JP2017139365A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2016019861A JP2017139365A (ja) 2016-02-04 2016-02-04 半導体パッケージの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016019861A JP2017139365A (ja) 2016-02-04 2016-02-04 半導体パッケージの製造方法

Publications (1)

Publication Number Publication Date
JP2017139365A true JP2017139365A (ja) 2017-08-10

Family

ID=59566105

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016019861A Pending JP2017139365A (ja) 2016-02-04 2016-02-04 半導体パッケージの製造方法

Country Status (1)

Country Link
JP (1) JP2017139365A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190110026A (ko) 2018-03-19 2019-09-27 파스포드 테크놀로지 주식회사 다이 본딩 장치 및 반도체 장치의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004047543A (ja) * 2002-07-09 2004-02-12 Fujitsu Ltd 半導体装置の製造方法
JP2008306071A (ja) * 2007-06-08 2008-12-18 Nec Corp 半導体装置及びその製造方法
JP2011129649A (ja) * 2009-12-16 2011-06-30 Nitto Denko Corp 半導体装置製造用耐熱性粘着シート、該シートに用いる粘着剤、及び該シートを用いた半導体装置の製造方法
JP2014168036A (ja) * 2012-06-29 2014-09-11 Nitto Denko Corp 封止層被覆半導体素子、その製造方法および半導体装置
JP2014192184A (ja) * 2013-03-26 2014-10-06 Panasonic Corp 半導体パッケージの製造方法、半導体チップ支持キャリア及びチップ搭載装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004047543A (ja) * 2002-07-09 2004-02-12 Fujitsu Ltd 半導体装置の製造方法
JP2008306071A (ja) * 2007-06-08 2008-12-18 Nec Corp 半導体装置及びその製造方法
JP2011129649A (ja) * 2009-12-16 2011-06-30 Nitto Denko Corp 半導体装置製造用耐熱性粘着シート、該シートに用いる粘着剤、及び該シートを用いた半導体装置の製造方法
JP2014168036A (ja) * 2012-06-29 2014-09-11 Nitto Denko Corp 封止層被覆半導体素子、その製造方法および半導体装置
JP2014192184A (ja) * 2013-03-26 2014-10-06 Panasonic Corp 半導体パッケージの製造方法、半導体チップ支持キャリア及びチップ搭載装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190110026A (ko) 2018-03-19 2019-09-27 파스포드 테크놀로지 주식회사 다이 본딩 장치 및 반도체 장치의 제조 방법

Similar Documents

Publication Publication Date Title
TWI536525B (zh) 晶片封裝體
JP6043959B2 (ja) 半導体パッケージの製造方法、半導体チップ支持キャリア及びチップ搭載装置
KR100970855B1 (ko) 양면 전극 패키지 및 그 제조방법
JP5151053B2 (ja) 半導体装置の製造方法
JP2011061004A (ja) 半導体装置及びその製造方法
KR102222415B1 (ko) 열 스프레더를 구비한 집적회로 패키징 시스템 및 그 제조 방법
JP2007311378A (ja) 半導体装置の製造方法および半導体装置
JP2003060118A (ja) 半導体装置の製造方法
US20140377886A1 (en) Method of manufacturing semiconductor device including grinding semiconductor wafer
US11935789B2 (en) Method of floated singulation
KR20090030540A (ko) 반도체 패키지, 이를 제조하기 위한 반도체 패키지의제조장치와 반도체 패키지의 제조방법, 그리고 반도체패키지를 구비한 전자 기기
JP2008153324A (ja) マイクロボール搭載方法および搭載装置
JP2009200203A (ja) ダイボンディング装置及びダイボンディング方法
TW202203417A (zh) 半導體裝置及半導體裝置的製造方法
JP2017139365A (ja) 半導体パッケージの製造方法
JP2012059829A (ja) 半導体チップの剥離装置、ダイボンディング装置、半導体チップの剥離方法、半導体装置の製造方法
JPH10150069A (ja) 半導体パッケージ及びその製造方法
US6680221B2 (en) Bare chip mounting method and bare chip mounting system
KR100948999B1 (ko) 반도체 패키지 제조 방법
EP2568499A2 (en) Semiconductor device including insulating resin film provided in a space between semiconductor chips
JP2004119573A (ja) 半導体装置の製造方法およびフィルム貼付装置
JP2012099693A (ja) 半導体装置の製造方法
JP4952527B2 (ja) 半導体装置の製造方法及び半導体装置
JP3863816B2 (ja) 回路装置
JP2016051837A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20160525

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181109

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20190116

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190822

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190903

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20200317