JP5495838B2 - 電解効果型トランジスタ - Google Patents

Description

本発明は、電界効果型トランジスタに係り、特に、分極電荷埋め込みチャネル構造の電界効果型トランジスタに関する。

窒化物半導体を用いた電界効果型トランジスタ（Field Effect Transistor（FET）、ＧａＮ系ＦＥＴ、ヘテロ構造電界効果型トランジスタ（Heterostructure Field Effect Transistor: HFET）を含む）は、次世代の高温、高出力、高耐圧の高周波トランジスタとして非常に有望であり、実用化に向けて現在盛んに研究が行われている。

上記したＦＥＴのうちＧａＮ系のＨＦＥＴは、通常、極性面上（すなわちｃ軸方向）に形成されるため、ヘテロ界面に大きな分極電荷が存在する。このため、キャリア供給のためのドーピングを施さなくても、伝導に寄与するキャリア（チャネル電子（２次元電子））がチャネルに誘起される。

このため、ＧａＮ系のＨＦＥＴは、大電流が得られやすいという有利な面があるため、一般的に、いわゆるデプレション型のデバイス動作に向いている。また、これと相反するエンハンスメント型のデバイス動作も可能ではあることが報告されているものの、エンハンスメント型のデバイス動作には不向きであり、高い正のしきい値電圧を得ることが困難であることが、非特許文献１に記載されている。

なお、デプレション型のデバイスとは、しきい値電圧が負の値であって、ノーマリーオン型とも呼ばれるデバイスである。デプレション型のデバイス動作とは、ゲートに電圧を印加しない状態、すなわちゲート電圧ゼロの場合であってもドレイン電圧の印加によってドレイン電流が流れ、ゲートに負の電圧を印加することによってドレイン電流がゼロになる（すなわちピンチオフする）デバイス動作をいう。

一方、エンハンスメント型のデバイスとは、しきい値電圧が正の値であって、ノーマリーオフ型とも呼ばれるデバイスである。エンハンスメント型のデバイス動作とは、ゲートに電圧を印加しない状態、すなわちゲート電圧ゼロの場合にはドレイン電圧の印加によってもドレイン電流が流れず、ゲートに正の電圧を印加することによってドレイン電流が流れるデバイス動作をいう。

以下、このようなＧａＮ系のエンハンスメント型の電界効果型トランジスタ（以下、簡単のため、ＧａＮ系エンハンスメント型ＦＥＴと記す）のデバイス動作について、より詳細に説明する。

図６は、従来のＧａＮ系エンハンスメント型ＦＥＴを説明するための図である。図示したＧａＮ系エンハンスメント型ＦＥＴでは、極性面である＋ｃ面（（０００１）面）上に、障壁層半導体６０５、チャネル層半導体６０６による障壁層半導体／チャネル層半導体へテロ構造が形成されている。

障壁層半導体／チャネル層半導体へテロ構造上には、ソース電極６０１、ゲート電極６０２、ドレイン電極６０３が形成されている。ＧａＮ系エンハンスメント型ＦＥＴにあっては、ゲート電極６０２の下方に存在する障壁層半導体６０５の層の厚さ（以降、「層厚」と記す）が一般に小さいことが特徴となっている。

図６に示した構造では、高いゲート耐圧を得るために、ゲート電極６０２と障壁層半導体６０５の間に絶縁膜が挿入された、いわゆる絶縁ゲート（あるいはＭＩＳ（ＭＩＳ：Metal-Insulator-Semiconductor））構造が用いられている。また、図６に示した構造では、低いソース抵抗を得るために、ソース電極６０１、ゲート電極６０２間、及びゲート電極６０２、ドレイン電極６０３間の障壁層半導体６０５の層厚が、ゲート電極６０２の下方に存在する障壁層半導体６０５の層厚に比べて大きい、いわゆるリセスゲート構造が用いられている。

図７は、図６に示したＧａＮ系エンハンスメント型ＦＥＴの、ゲート電極６０２の下方に存在する障壁層半導体６０５（以下、チャネルと記す）の層構造のポテンシャル（以下、チャネル・ポテンシャルと記す）の形状を模式的に示したものである。

図６に示した障壁層半導体／チャネル層半導体へテロ界面には正の分極電荷が存在するため、半導体基板にキャリア供給のためのドーピングが施されていなくても、２次元電子がチャネルのヘテロ界面近傍に誘起される。図７には、誘起された２次元電子がチャネル電子となっている様子が示されている。

ＧａＮ系エンハンスメント型ＦＥＴのチャネル構造は、その特徴として、障壁層半導体６０５の層厚が薄く設計されている。このため、障壁層半導体の層厚がより大きいデプレション型ＦＥＴに比べて２次元電子濃度が低くなる。その結果、ＧａＮ系エンハンスメント型ＦＥＴでは、しきい値電圧が正の方向に移動することにより、エンハンスメント型のデバイス動作が擬似的に実現される。

M. Asif Khan, Q. Chen, C. J. Sun, J. W. Yang, and M. Blasingame, Enhancement and depletion mode GaN/AlGaN heterostructure fieldeffect transistors. Appl. Phys. Stat. Lett. 68(4), 514 (1996).

しかしながら、電力応用においては、デプレション型のデバイス動作と同時に、エンハンスメント型のデバイス動作の実現が必須である。そこで、通常の極性面上（すなわちｃ軸方向）に形成するエンハンスメント型のデバイスにおいて高い正のしきい値が実現可能なＦＥＴを開発することが強く望まれていた。

本発明は、上記した点に鑑みてなされたものであって、チャネル構造を変更することなく、チャネルのしきい値電圧がより高いエンハンスメント型の電界効果型トランジスタを提供することを目的とする。

以上述べた課題を解決するため、本発明の請求項１に記載の電界効果型トランジスタは、複数層の窒化物半導体を有する電界効果型トランジスタにおいて、前記複数層の窒化物半導体のうち、電界効果型トランジスタにおける電気伝導に寄与するキャリアが走行するチャネル層半導体（例えば図４に示したチャネル層半導体１０２）と、前記チャネル層半導体よりも下層にあって、当該チャネル層半導体よりもバンドギャップの大きい窒化物半導体からなる下方障壁層半導体（例えば図４に示した下方障壁層半導体１０４）と、前記チャネル層半導体と前記下方障壁層半導体との間にあって、バンドギャップが前記下方障壁層半導体のバンドギャップより大きい薄層高障壁層半導体（例えば図４に示した薄層高障壁層半導体１０３）と、を含む層構造を有し、前記薄層高障壁層半導体のバンドギャップ及び厚さが、前記チャネル層半導体のバンド端と前記下方障壁層半導体のバンド端の位置が略一致するよう設定されていることを特徴とする。

このような発明によれば、見かけ上、従来構造のチャネル層半導体中に負の分極電荷を埋め込んだものと同等の状況が実現でき、その結果、チャネル層半導体のポテンシャルが高くなり、高い正のしきい値が実現される。

また、チャネル層半導体のポテンシャルを高くし、しかも下方障壁層半導体と薄層高障壁層半導体とのへテロ界面近傍に副次的チャネルが発生することを防ぐことができる。

また、請求項２に記載の電界効果型トランジスタは、請求項１において、前記チャネル層半導体と前記薄層高障壁半導体との界面に発生する分極電荷と、前記薄層高障壁半導体と前記下方障壁層半導体との界面に発生する分極電荷とによって、前記薄層高障壁層半導体内部に形成される電界と、前記薄層高障壁層半導体の厚さとの積によって与えられる前記薄層高障壁層半導体の両端でのバンド端位置の差が、前記チャネル層半導体と前記下方障壁層半導体とのバンド端位置の差に略等しいことを特徴とする。

このような発明によれば、薄層高障壁層半導体内部に形成される電界と薄層高障壁層半導体の厚さとの積により、チャネル層半導体のポテンシャルを高くし、しかも下方障壁層半導体と薄層高障壁層半導体とのへテロ界面近傍に副次的チャネルが発生することを防ぐことができる。

請求項３に記載の電界効果型トランジスタは、請求項１または２において、ＧａＮ系電界効果型トランジスタ、またはヘテロ構造電界効果型トランジスタ（Heterostructure Field Effect Transistor:HFET）であることを特徴とする。

このような発明によれば、ＧａＮ系電界効果型トランジスタ、ヘテロ構造電界効果型トランジスタに本発明の電界効果型トランジスタを適用することができる。

請求項４に記載の電界効果型トランジスタは、請求項１、２または３において、前記薄層高障壁層半導体の厚さが、０．５ｎｍ以上、５ｎｍ以下であることを特徴とする。

このような発明によれば、チャネル層半導体のポテンシャルを高くし、しかも下方障壁層半導体と薄層高障壁層半導体とのへテロ界面近傍に副次的チャネルが発生することを防ぐ薄層高障壁層半導体の厚さを最適化することができる。

本発明は、チャネル構造を変更することなく、チャネルのしきい値電圧がより高いエンハンスメント型の電界効果型トランジスタを提供することができる。

本発明の実施形態１、実施形態２の電界効果型トランジスタのチャネル構造を説明するための模式図である。 図１に示した電界効果型トランジスタのチャネル・ポテンシャルの形状を模式的に示した図である。 薄層高障壁層半導体を設けることなく、チャネル層半導体の直下に下方障壁層半導体を設けた場合のチャネル・ポテンシャルの形状を模式的に示した図である。 本発明の実施形態１の電界効果型トランジスタを説明するための図である。 本発明の実施形態２の電界効果型トランジスタを説明するための図である。 従来のＧａＮ系エンハンスメント型ＦＥＴを説明するための図である。 図６に示したＧａＮ系エンハンスメント型ＦＥＴのチャネル・ポテンシャルの形状を模式的に示したものである。

以下、本発明の電界効果型トランジスタの実施形態１、実施形態２を説明する。なお、実施形態１、実施形態２でいう電界効果型トランジスタ（Field Effect Transistor（FET）は、ＧａＮ系ＦＥＴ、ヘテロ構造電界効果型トランジスタ（Heterostructure Field Effect Transistor: HFET）を含むものとする。

（理論）
本明細書では、実施形態１、実施形態２の具体的な構成に先立って、実施形態１、実施形態２の電界効果型トランジスタが作用、効果を奏する理論について説明する。

図１は、本発明の実施形態１、実施形態２の電界効果型トランジスタのチャネル構造を説明するための模式図である。実施形態１、実施形態２の電界効果型トランジスタのチャネル構造は、分極電荷埋め込みチャネル構造である。図示したチャネルは、ゲート電極下に存在する障壁層半導体１０１、障壁層半導体１０１と共に障壁層半導体／チャネル層半導体へテロ構造を形成するチャネル層半導体１０２を有している。

さらに、実施形態１、実施形態２の電界効果型トランジスタは、チャネル層半導体１０２よりも下層に、チャネル層半導体１０２よりもバンドギャップの大きい窒化物半導体からなる下方障壁層半導体１０４を有している。チャネル層半導体１０２と下方障壁層半導体１０４との間には、バンドギャップが下方障壁層半導体１０４のバンドギャップより大きい、薄層高障壁層半導体（図中にバンド端整合半導体層とも記す）１０３が挿入されている。薄層高障壁層半導体１０３は、０．５ｎｍ以上、５ｎｍ以下の厚さを有するものとする。

このような実施形態１、実施形態２の電界効果型トランジスタは、チャネル層半導体／薄層高障壁層半導体／下方障壁層半導体の層構造を有するものであればよく、チャネル層半導体１０２上の障壁層半導体１０１の有無に限定されるものではない。なお、障壁層半導体１０１がある場合、実施形態１、実施形態２の電界効果型トランジスタはＨＦＥＴとなる。障壁層半導体１０１がない場合、実施形態１、実施形態２の電界効果型トランジスタはＦＥＴとなる。

図２は、図１に示した電界効果型トランジスタのチャネル・ポテンシャルの形状を模式的に示した図である。図１に示したチャネル層半導体／薄層高障壁層半導体の界面に発生する分極電荷と、薄層高障壁層半導体／下方障壁層半導体の界面に発生する分極電荷は、薄層高障壁層半導体１０３の内部に形成される電界と、薄層高障壁層半導体１０３の厚さ（以降、層厚と記す）との積によって与えられる。

薄層高障壁層半導体１０３の両端において、バンド端（伝導帯端）位置（バンド端のエネルギー的なレベル）の差は、チャネル層半導体１０２と下方障壁層半導体１０４とのバンド端位置の差に等しくなるように設計されている。この結果、薄層高障壁層半導体１０３の両端において、チャネル層半導体１０２のバンド端と下方障壁層半導体１０４のバンド端の位置が一致する。図２には、この状態が模式的に示されている。

薄層高障壁層半導体１０３の両端に生じる正味の分極電荷は負となり、この負電荷によって、チャネル層半導体１０２のポテンシャルの位置がより高くなる。この結果、２次元電子がより強固に空乏化し、ＦＥＴ動作において高い正のしきい値が実現可能となる。具体的な設計条件は後述するものとする。

次に、図２に示した、薄層高障壁層半導体１０３の両端でチャネル層半導体のバンド端と下方障壁層半導体のバンド端の位置が一致することの意味について説明する。

図３は、薄層高障壁層半導体１０３を設けることなく、チャネル層半導体１０２の直下に下方障壁層半導体１０４を設けた場合のチャネル・ポテンシャルの形状を模式的に示した図である。チャネル層半導体１０２の直上に障壁半導体１０１が存在するＨＦＥＴの場合、いわゆるダブル・ヘテロ構造チャネルのチャネル・ポテンシャルの形状に等しい形状のチャネル・ポテンシャルが発生する。

図３において、チャネル層半導体／下方障壁層半導体界面に生じる負の分極電荷は、図２に示した薄層高障壁層半導体の正味の負電荷と等量である。そのため、図３においても、チャネル層半導体１０２のポテンシャルを図２に示した場合と同様に高くすることになる。しかし、図３に示した例では、ヘテロ界面におけるバンド端不連続によって、チャネル層半導体１０２のポテンシャルは図２におけるチャネル層半導体１０２のポテンシャルに比べて低くなっている。したがって、図３に示した例は、ＦＥＴ動作におけるしきい値電圧が、図２に示した場合に比べて低くなる。

また、図３に示した場合と反対に、図２に示した薄層高障壁層半導体１０３が、チャネル層半導体１０２のポテンシャルをさらに高くするために、薄層高障壁層半導体１０３の両端において、チャネル層半導体１０２のバンド端の位置が、下方障壁層半導体１０４のバンド端の位置よりも高くなるように設計することが考えられる。しかし、このような場合には、下方障壁層半導体１０４側の薄層高障壁層半導体／下方障壁層半導体へテロ界面近傍に２次元電子が生じ、これが副次的チャネルとして作用するという不具合が生じる。

以上のことから、図２に示したように、薄層高障壁層半導体１０３の両端において、チャネル層半導体１０２のバンド端の位置と下方障壁層半導体１０４のバンド端の位置が一致するように設計することにより、上記した副次的チャネルが生じる不具合を回避しながらチャネル層半導体１０２のポテンシャルを最大限に高めることが可能となる。すなわち、実施形態１、実施形態２の電界効果型トランジスタでは、チャネル層半導体中に負の分極電荷を埋め込んだ構造と見かけ上同等の状況を実現することが可能となる。その結果、チャネル層半導体のポテンシャルが高くなり、デバイス動作において高いしきい値電圧を実現することができる。

（実施形態１）
次に、以上の理論に基づいて構成された、実施形態１の電界効果型トランジスタを説明する。

図４は、本発明の実施形態１の電界効果型トランジスタを説明するための図である。図４中、図１に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。

実施形態１の電界効果型トランジスタは、下方障壁層半導体１０４、薄層高障壁層半導体１０３、チャネル層半導体１０２、障壁層半導体１０１を順に積層して構成されている。障壁層半導体１０１上にはソース電極４０１、ゲート電極４０２、ドレイン電極４０３が形成されている。ソース電極４０１、ゲート電極４０２、ドレイン電極４０３はいずれも金属電極である。また、実施形態１の電界効果型トランジスタは、リセスゲート構造を有していて、ゲート電極４０２下の障壁層半導体１０１に凹部１０１ａが形成されている。凹部１０１ａ内にはゲート絶縁膜４０４が形成されている。

下方障壁層半導体１０４は、チャネル層半導体１０２よりもバンドギャップの大きい窒化物半導体からなる。薄層高障壁層半導体１０３は、下方障壁層半導体１０４よりも大きいバンドギャップを有し、その層厚は０．５ｎｍ以上、５ｎｍ以下とする。

薄層高障壁層半導体１０３のバンドギャップ及び層厚は、チャネル層半導体１０２のバンド端の位置と下方障壁層半導体１０４のバンド端の位置が一致するように設計されている。すなわち、チャネル層半導体／薄層高障壁層半導体の界面に発生する分極電荷及び薄層高障壁層半導体／下方障壁層半導体の界面に発生する分極電荷によって薄層高障壁層半導体１０３内部に形成される電界と、薄層高障壁層半導体１０３の層厚との積によって与えられる薄層高障壁層半導体の両端でのバンド端位置の差が、チャネル層半導体１０２と下方障壁層半導体１０４とのバンド端位置の差に等しくなるように設計されている。

このことから、実施形態１では、薄層高障壁層半導体１０３を図中にバンド端整合半導体層とも記す。

実施形態１の障壁層半導体１０１にはＡｌ_Ｘ１Ｇａ_１−Ｘ１Ｎ（０＜Ｘ１≦１）、チャネル層半導体１０２にはＧａＮ、下方障壁層半導体１０４にはＡｌ_Ｘ２Ｇａ_１−Ｘ２Ｎ（０＜Ｘ２≦１）、薄層高障壁層半導体１０３には層厚０．５ｎｍ以上、５ｎｍ以下のＡｌ_Ｘ３Ｇａ_１−Ｘ３Ｎ（０＜Ｘ２＜Ｘ３＜１）が用いられている。

障壁層半導体１０１の層厚は任意である。下方障壁層半導体１０４の層厚は任意であるが、バッファ層であるため、一般的に１００ｎｍ以上であり、多くの場合、１〜３μｍ程度の厚膜である。薄層高障壁層半導体１０３の層厚は、挿入層として有意であるために０．５ｎｍ以上の層厚が必要である。一方、薄層高障壁層半導体１０３の層厚が５ｎｍを超えると、下方障壁層半導体１０４における薄層高障壁層半導体１０３との界面近傍に２次元電子が生じ得る。このため、薄層高障壁層半導体１０３の層厚の上限は５ｎｍとする。

図４に示した電界効果型トランジスタにおいて、チャネル層半導体１０２及び下方障壁層半導体１０４のバンド端の位置の差（バンド端不連続）ΔＥ_Ｃは、次式で与えられる。

ΔＥ_Ｃ＝０．７５×（６．２−３．４）×Ｘ２＝２．１×Ｘ２ [ｅＶ] …式（１）
なお、上記した式において、ＧａＮのバンドギャップは３．４[ｅＶ]、ＡｌＮのバンドギャップは６．２[ｅＶ]。バンド端不連続はバンドギャップ差の０．７５倍とする。

また、薄層高障壁層半導体１０３の両端に生じる分極電荷によって薄層高障壁層半導体１０３内部に電界が形成される。形成された電界により、薄層高障壁層半導体１０３の両端に生じるポテンシャルの差ΔＥ_ｂは式（２）で与えられる。式（２）は、系の分極効果の詳細が考慮された最終結果である。式中のｄは、薄層高障壁層半導体１０３の層厚を示す。

ΔＥ_ｂ＝１．０２×（Ｘ３−Ｘ２）×ｄ [ｅＶ] …式（２）
したがって、薄層高障壁層半導体１０３のＡｌ_Ｘ３Ｇａ_１−Ｘ３Ｎ（０＜Ｘ２＜Ｘ３＜１）のＡｌ組成Ｘ３（０＜Ｘ２＜Ｘ３＜１）と層厚ｄｎｍ（０．５ｎｍ≦ｄ≦５ｎｍ）との間に要求される条件は、次の式（３）で与えられる。なお、式（３）は、ΔＥ_Ｃ＝ΔＥ_ｂの条件の下導き出されたものである。

２．１×Ｘ２[ｅＶ］＝１．０２×（Ｘ３−Ｘ２）×ｄ［ｅＶ］ …式（３）
式（３）により、実施形態１における薄層高障壁層半導体１０３の設計条件は、以下の式（４）、（５）のように表される。

０＜Ｘ２＜Ｘ３＜１ …式（４）
０．５ｎｍ≦ｄ≦５ｎｍ） …式（５）
ただし、式（３）の両辺の値の差異が、０．０５[ｅＶ]以下である場合、実施形態１では物理的に等式が成り立つとみなすことができる。このため、このような場合にも実施形態１の設計条件を満たすものとする。

また、薄層高障壁層半導体１０３は、その挿入位置に係らず電界効果型トランジスタに負電荷を与えることが可能である。このため、薄層高障壁層半導体１０３の挿入位置は任意とする。

実施形態１では、以上説明した設計条件に基づいて、図４に示した電界効果型トランジスタを以下のように構成した。すなわち、実施形態１の電界効果型トランジスタには、障壁層半導体１０１としてＡｌ_０．３Ｇａ_０．７Ｎが使用されている。Ａｌ_０．３Ｇａ_０．７Ｎの層厚は、ゲート電極４０２下で２ｎｍ、ゲート電極４０２下以外では２０ｎｍである。チャネル層半導体１０２には層厚４０ｎｍのＧａＮ、下方障壁層半導体１０４には層厚１．５μｍのＡｌ_０．２Ｇａ_０．８Ｎが用いられている。薄層高障壁層半導体１０３は、層厚２ｎｍのＡｌ_０．３Ｇａ_０．７Ｎである。

このような障壁層半導体１０１、チャネル層半導体１０２、薄層高障壁層半導体１０３、下方障壁層半導体１０４は、ｃ面サファイア基板、ＳｉＣ基板あるいはＳｉ基板上に、有機金属気相成長法（ＭＯＶＰＥ： Metal Organic Vapor Phase Epitaxy）等の結晶成長法によって成長される。このようなプロセスにより、２０ｎｍＡｌ_０．３Ｇａ_０．７Ｎ／４０ｎｍＧａＮ／２ｎｍＡｌ_０．３Ｇａ_０．７Ｎ／１．５μｍＡｌ_０．２Ｇａ_０．８Ｎ構造が形成される。

２０ｎｍＡｌ_０．３Ｇａ_０．７Ｎ／４０ｎｍＧａＮ／２ｎｍＡｌ_０．３Ｇａ_０．７Ｎ／１．５μｍＡｌ_０．２Ｇａ_０．８Ｎ構造を、ドライエッチング法等の周知のプロセス技術によってエッチングすることにより、図４に示したリセスゲート構造が形成される。形成されたリセスゲート構造の凹部１０１ａには、ゲート絶縁膜４０４として３０ｎｍのＡｌ_２Ｏ_３膜が形成される。実施形態１では、以上の工程により、＋８Ｖの高いしきい値電圧を有するエンハンスメント型の電界効果型トランジスタが実現された。

また、実施形態１は、このような構成に限定されるものではない。すなわち、実施形態１は、薄層高障壁層半導体１０３のバンドギャップ及び層厚が、チャネル層半導体１０２のバンド端の位置と下方障壁層半導体１０４のバンド端の位置が一致するように設計されていればよい。

したがって、実施形態１は、図４に示したように、障壁層半導体１０１としてＡｌ_Ｘ１Ｇａ_１−Ｘ１Ｎ（０＜Ｘ１≦１）、チャネル層半導体１０２としてＧａＮ、下方障壁層半導体１０４としてＡｌ_Ｘ２Ｇａ_１−Ｘ２Ｎ（０＜Ｘ２≦１）、薄層高障壁層半導体として層厚０．５ｎｍ以上、５ｎｍ以下のＡｌ_Ｘ３Ｇａ_１−Ｘ３Ｎ（０＜Ｘ２＜Ｘ３＜１）を用いるものに限定されるものではなく、他の窒化物半導体を用いるものであってもよい。他の窒化物としては、例えば、ＡｌＧａＮ、ｎＧａＮ、ｎＮ、ＩｎＡｌＮ、ｎＡｌＧａＮ、ｌＮを含むいかなる窒化物半導体であってもよい。

また、実施形態１は、ゲート電極４０２下以外の構造について図４に示した構造と異なるものであってもよい。例えば、ゲート電極４０２下以外の領域は、例えば、再成長ＧａＮによって形成されているような場合であっても、ゲート電極４０２の下方の窒化物半導体チャネル構造が以上説明した特徴を有する限り本発明に含まれる。また、窒化物層半導体の一部あるいは全部に、窒化物層半導体のポテンシャルを高めるために、Ｍｇ等のドーパントがドーピングされている場合であっても、ゲート電極４０２下方の窒化物半導体チャネル構造が以上説明した特徴を有する限り本発明の効果を有する。したがって、このような構成も本発明に含まれることは言うまでもない。

（実施形態２）
次に、本発明の実施形態２について説明する。

図５は、本発明の実施形態２の電界効果型トランジスタを説明するための図である。なお、図５において、図１に示した構成と同様の構成については同様の符号を付して示し、説明の一部を略す。

実施形態２の電界効果型トランジスタは、ゲート電極４０２下の障壁層半導体１０１が全て除去されている点で実施形態１の電界効果型トランジスタと相違する。実施形態２の電界効果型トランジスタは、ゲート電極４０２下の障壁層半導体１０１が完全に除去されているため、一般的にはチャネル電子の移動度が低下するという不利な点を有する。しかし、チャネル層半導体１０２のポテンシャルがより高くなる結果、より高いしきい値が得られる効果を奏する。

本発明の発明者らは、ＡｌＧａＮ障壁層が完全に除去された実施形態２の電界効果型トランジスタを製造した。この結果、実施形態１の電界効果型トランジスタよりも利得が２０％低下するものの、+１０Ｖという、実施形態１の電界効果型トランジスタより高いしきい値電圧を有する電界効果型トランジスタを得ることができた。

本発明は、高温、高出力、高耐圧の高周波化合物半導体電界効果型トランジスタに適用することができる。

１０１、６０５ 障壁層半導体
１０１ａ 凹部
１０２、６０６ チャネル層半導体
１０３ 薄層高障壁層半導体
１０４ 下方障壁層半導体
４０１、６０１ ソース電極
４０２、６０２ ゲート電極
４０３、６０３ ドレイン電極
４０４ ゲート絶縁膜

Claims (4)

1. 複数層の窒化物半導体を有する電界効果型トランジスタにおいて、
   前記複数層の窒化物半導体のうち、電界効果型トランジスタにおける電気伝導に寄与するキャリアが走行するチャネル層半導体と、
   前記チャネル層半導体よりも下層にあって、当該チャネル層半導体よりもバンドギャップの大きい窒化物半導体からなる下方障壁層半導体と、
   前記チャネル層半導体と前記下方障壁層半導体との間にあって、バンドギャップが前記下方障壁層半導体のバンドギャップより大きい薄層高障壁層半導体と、
   を含む層構造を有し、
   前記薄層高障壁層半導体のバンドギャップ及び厚さが、前記チャネル層半導体のバンド端と前記下方障壁層半導体のバンド端の位置が略一致するよう設定されている
   ことを特徴とする電界効果型トランジスタ。
2. 前記チャネル層半導体と前記薄層高障壁半導体との界面に発生する分極電荷と、前記薄層高障壁半導体と前記下方障壁層半導体との界面に発生する分極電荷とによって、前記薄層高障壁層半導体内部に形成される電界と、前記薄層高障壁層半導体の厚さとの積によって与えられる前記薄層高障壁層半導体の両端でのバンド端位置の差が、前記チャネル層半導体と前記下方障壁層半導体とのバンド端位置の差に略等しいことを特徴とする請求項１に記載の電界効果型トランジスタ。
3. ＧａＮ系電界効果型トランジスタ、またはヘテロ構造電界効果型トランジスタ（Heterostructure Field Effect Transistor:HFET）であることを特徴とする請求項１または２に記載の電界効果型トランジスタ。
4. 前記薄層高障壁層半導体の厚さが、０．５ｎｍ以上、５ｎｍ以下であることを特徴とする請求項１、２または３に記載の電界効果型トランジスタ。
   

Images