JP2013026593A - 電界効果トランジスタ - Google Patents

Abstract

【課題】窒化物半導体を用いた電界効果トランジスタで、高いドレイン電流が実現できるようにする。
【解決手段】ドレイン電極１０７とゲート領域１２１との間のドレイン領域１２３の距離は、ソース電極１０６とゲート領域１２１との間のソース領域１２２の距離より長く形成され、加えて、ゲート電極１０４は、ゲート領域１２１からソース電極１０６の側に延在する延在部１４１を備えて形成されている。ゲート電極１０４のソース電極１０６の側への延在部１４１により、ゲート電極１０４に対する電圧印加でソース領域１２２のチャネル層１０１における電子濃度が増加可能とされている。
【選択図】 図１

Description

本発明は、窒化物半導体を用いた電界効果トランジスタに関し、特に、高温・高出力・高耐圧で高周波特性に優れたエンハンスメント型の電界効果トランジスタに関する。

窒化物半導体を用いた電界効果トランジスタ（Field Effect Transistor:ＦＥＴ）として、例えばヘテロ構造電界効果トランジスタ（Hetero structure Field Effect Transistor:ＨＦＥＴ）がある。この窒化物半導体電界効果トランジスタは、次世代の高温・高出力・高耐圧の高周波トランジスタとして非常に有望であり、実用化に向けて現在盛んに研究が行われている。

窒化物半導体を用いたＨＦＥＴは、通常、極性面である＋ｃ軸方向にエピタキシャル成長することで形成され、ヘテロ界面に大きな分極電荷が存在する。このために、一般にキャリア供給のためのドーピングを施さなくても、伝導に寄与するキャリアがチャネルに誘起される（チャネル電子；２次元電子）。この特徴は、大電流が得られやすいという有利な面があるが、一般にデバイス動作としては、しきい値が負の、いわゆるデプレション型のデバイス動作に向いている。これは、ゲートに電圧を印加しない状態（ゲート電圧ゼロ）でもドレイン電圧の印加によってドレイン電流が流れ、ゲートに負の電圧を印加することによってドレイン電流がゼロになる（ピンチオフする）トランジスタ動作をするノーマリーオン型である。

一方、エンハンスメント型の動作をする窒化物半導体を用いたＨＦＥＴも提案されている（非特許文献１参照）が、一般に不利であり、エンハンスメント型のデバイス動作において高いドレイン電流を実現することは一般に困難である。なお、エンハンスメント型は、ノーマリーオフ型とも呼ばれ、ゲートに電圧を印加しない状態（ゲート電圧ゼロ）では、ドレイン電圧の印加によってもドレイン電流が流れず、ゲートに正の電圧を印加することによってドレイン電流が流れるトランジスタ動作となる。

しかし、特に電力応用においては、デプレション型のデバイス動作と同時に、エンハンスメント型のデバイス動作を高いドレイン電流とともに実現することが必須である。このため、高いドレイン電流が実現可能な、窒化物半導体を用いたエンハンスメント型の電界効果トランジスタを開発することが強く望まれていた。

M. Asif Khan et al. , "Enhancement and depletion mode GaN/AlGaN heterostructure field effect transistors", Appl. Phys. Lett. , vol.68, no.4, pp.514-516, 1996.

ところが、上述した従来のエンハンスメント型の窒化物半導体電界効果トランジスタにおいては、ドレイン電流の増加を図ることが実効的に困難な状況にある。この点について、図７，図８を用いて説明する。一般的なエンハンスメント型の窒化物半導体電界効果トランジスタの一部構成を模式的に示す断面図である。

この窒化物半導体電界効果トランジスタは、半導体基板（不図示）の極性面である＋ｃ面上すなわち（０００１）面上に、チャネル層７０１、障壁層７０２のへテロ構造を備え、障壁層７０２の上に、ソース電極７０３およびドレイン電極７０４を備え、さらに、ソース電極７０３およびドレイン電極７０４の間に、絶縁層７０５を介してゲート電極７０６を備えている。

ゲート電極７０６の下方に存在する障壁層７０２の層厚を、チャネル電子の空乏を得るために薄く形成することが、一般的にはエンハンスメント型の窒化物半導体電界効果トランジスタの特徴になっている。また、ソース電極からゲート電極７０６下のチャネル電子へのアクセス抵抗を低くする（低いソース抵抗とする）ために、ソース電極７０３とゲート電極７０６との間およびゲート電極７０６とドレイン電極７０４との間における障壁層７０２の層厚が、ゲート電極７０６の下方に存在する障壁層７０２の層厚に比べて大きい、いわゆるリセスゲート構造とされている。このことは、窒化物半導体を用いた典型的なエンハンスメント型電界効果トランジスタの特徴である。

さらに、この窒化物半導体電界効果トランジスタにおいては、高いゲート耐圧を得るために、ゲート電極７０６と障壁層７０２の間に絶縁層７０５を配置した、いわゆる絶縁ゲート構造あるいはＭＩＳ（Metal-Insulator-Semiconductor）構造が用いられている。この絶縁ゲート構造においては、ゲート電極７０６の下方の領域に存在する障壁層７０２の層厚は、より高いしきい値を得るために、ゼロであっても構わない。ただし、この場合には、一般に、チャネル界面の品質が劣化するため、キャリアとしてチャネル層７０１を流れるチャネル電子の速度が低下し、ドレイン電流の低下が起こるという問題が発生する場合がある。

このような窒化物半導体電界効果トランジスタにおいては、実用上十分な耐圧を得るために、ソース電極７０３とゲート電極７０６との間に対し、ゲート電極７０６とドレイン電極７０４との間を長くした構造としている。

図８は、上述したエンハンスメント型の窒化物半導体電界効果トランジスタにおけるチャネル電子の有無の様子を模式的に示した断面図である。ゲート電極７０６の下方の障壁層７０２の層厚は小さく、これ以外の領域の障壁層７０２の層厚は大きい。この結果、チャネル層７０１のゲート電極７０６の下方の領域においては、キャリアとなる電子が空乏した電子空乏領域８０２が存在し、これ以外の領域においては、キャリアとして２次元電子８０１が存在する状態になっている。

従って、ゲート電極７０６に電圧が印加されない（ゲート電圧ゼロ）時には、ソース・ドレイン電極間に電圧（ドレイン電圧）が印加されても素子に電流（ドレイン電流）は流れない。一方、ゲート電極７０６に正のゲート電圧が印加されると、ゲートリセス領域にチャネル電子が誘起され、この結果、ドレイン電流が流れるようになり、かくしてエンハンスメント動作が実現される。

しかし、上述したエンハンスメント型の窒化物半導体電界効果トランジスタにおいては、ソース抵抗（ソース電極７０３とゲート電極７０６との間の抵抗）が一般に大きいため、正ゲート電圧印加時におけるデバイス動作状態においても、十分に高いドレイン電流を得ることができないという問題がある。

本発明は、以上のような問題点を解消するためになされたものであり、窒化物半導体を用いた電界効果トランジスタで、高いドレイン電流が実現できるようにすることを目的とする。

本発明に係る電界効果トランジスタは、第１窒化物半導体からなるチャネル層と、第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体からなる障壁層と、障壁層の上のゲート領域に形成されたゲート電極と、ゲート領域におけるチャネル層に形成された空乏領域と、ゲート領域と離間して障壁層の上に形成されたソース電極と、ゲート電極を挟んでソース電極と対向し、ゲート領域と離間して障壁層の上に形成されたドレイン電極とを備え、ドレイン電極とゲート領域との距離は、ソース電極とゲート領域との距離より長く形成され、ゲート電極は、ゲート領域からソース電極の側に延在して形成され、ゲート電極に対する電圧印加でゲート領域とソース電極との間のチャネル層における電子濃度が増加可能とされ、ゲート電極は、ゲート領域からドレイン電極の側に１μｍ以下の範囲で延在して形成されている。

上記電界効果トランジスタにおいて、チャネル層および障壁層は主表面を（０００１）面として形成され、ゲート領域に対応する障壁層に他の領域より薄い溝部を形成することにより空乏領域が形成されているようにすればよい。また、チャネル層および障壁層は主表面を（０００１）面として形成され、ゲート領域に対応する障壁層にフッ素プラズマを照射することにより空乏領域が形成されているようにしてもよい。

上記電界効果トランジスタにおいて、障壁層は、層厚５ｎｍ以下に形成され、ゲート領域以外の障壁層にイオン打ち込みにより形成された不純物導入領域を備えるようにしてもよい。また、チャネル層および障壁層は主表面を非極性面として形成され、ゲート領域以外の障壁層にイオン打ち込みにより形成された不純物導入領域を備えるようにしてもよい。なお、ゲート電極は、ゲート絶縁層を介して形成されているようにしてもよい。

上記チャネル層および障壁層の材料の組み合わせは、Ａｌ_XＧａ_1-XＮおよびＧａＮ(０＜Ｘ≦１)、Ａｌ_X1Ｇａ_1-X1ＮおよびＩｎ_X2Ｇａ_1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、Ａｌ_X1Ｇａ_1-X1ＮおよびＡｌ_X2Ｇａ_1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＧａＮおよびＩｎ_XＧａ_1-XＮ（０＜Ｘ≦１）、Ｉｎ_X1Ｇａ_1-X1ＮおよびＩｎ_X2Ｇａ_1-X2Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、Ｉｎ_XＡｌ_1-XＮおよびＧａＮ（０≦Ｘ＜０．５）、Ｉｎ_X1Ａｌ_1-X1ＮおよびＡｌ_X2Ｇａ_1-X2Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、Ｉｎ_X1Ａｌ_1-X1ＮおよびＩｎ_X2Ｇａ_1-X2Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）の中より選択されたものであればよい。

以上説明したように、本発明によれば、ゲート電極は、ゲート領域からソース電極の側に延在して形成され、ゲート電極に対する電圧印加でゲート領域とソース電極との間のチャネル層における電子濃度が増加可能とされているようにしたので、窒化物半導体を用いた電界効果トランジスタで、高いドレイン電流が実現できるという優れた効果が得られる。

図１は、本発明の実施の形態１における電界効果トランジスタの構成を示す断面図である。 図２は、実施の形態１における電界効果トランジスタにおける、ゲート電圧の変化に対するチャネル電子の変化を示す特性図である。 図３は、本発明の実施の形態２における電界効果トランジスタの構成を示す断面図である。 図４は、本発明の実施の形態３における電界効果トランジスタの構成を示す断面図である。 図５は、本発明の実施の形態４における電界効果トランジスタの構成を示す断面図である。 図６は、六方晶窒化物半導体結晶における面方位を示す斜視図である。 図７は、一般的なエンハンスメント型の窒化物半導体電界効果トランジスタの一部構成を模式的に示す断面図である。 図８は、一般的なエンハンスメント型の窒化物半導体電界効果トランジスタの一部構成を模式的に示す断面図である。

以下、本発明の実施の形態について図を参照して説明する。

[実施の形態１]
はじめに、本発明の実施の形態１について図１を用いて説明する。図１は、本発明の実施の形態１における電界効果トランジスタの構成を示す断面図である。この電界効果トランジスタは、まず、第１窒化物半導体からなるチャネル層１０１と、第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体からなる障壁層１０２と、障壁層１０２の上のゲート領域１２１に形成されたゲート電極１０４とを備える。

また、ゲート領域１２１におけるチャネル層１０１に形成された空乏領域１０５と、ゲート領域１２１と離間して障壁層１０２の上に形成されたソース電極１０６と、ゲート電極１０４を挟んでソース電極１０６と対向し、ゲート領域１２１と離間して障壁層１０２の上に形成されたドレイン電極１０７とを備える。

また、ドレイン電極１０７とゲート領域１２１との間の距離（ドレイン領域１２３の長さ）は、ソース電極１０６とゲート領域１２１との間の距離（ソース領域１２２の長さ）より長く形成され、加えて、ゲート電極１０４は、ゲート領域１２１からソース電極１０６の側に延在する延在部１４１を備えて形成されている。後述するように、ゲート電極１０４のソース電極１０６の側への延在部１４１により、ゲート電極１０４に対する電圧印加でソース領域１２２のチャネル層１０１における電子濃度が増加可能とされている。本実施の形態では、ソース領域１２２の全域にゲート電極１０４の延在部１４１が形成され、ソース領域１２２の全域が、ゲート電極１０４で覆われた構成としている。

本実施の形態では、チャネル層１０１および障壁層１０２は、主表面を（０００１）面として形成され、ゲート領域１２１に対応する障壁層１０２に他の領域より薄い溝部を形成することにより空乏領域１０５を形成している。溝部においては、障壁層１０２は他の領域より薄く形成されているため、チャネル電子の空乏（空乏領域１０５）を得ることができる。これは、いわゆるリセスゲート構造と呼ばれている構造である。

なお、障壁層１０２は、層厚１ｎｍ〜５０ｎｍの範囲とされていればよい。また、リセスゲート構造としているゲート領域１２１においては、障壁層１０２は、層厚１０ｎｍ以下とされていればよい。ゲート領域１２１における障壁層１０２の層厚は、０ｎｍとしてもよい。また、このようにゲート領域１２１において障壁層１０２を除去している場合、ゲート領域１２１のチャネル層１０１が、ある程度薄く（０〜１０ｎｍ）されて凹部を形成していてもよい。また、ゲート領域１２１以外の障壁層１０２は、ノンドープとしてもよく、また、Ｓｉなどの不純物を導入することで、ソース抵抗およびドレイン抵抗を低下させるようにしてもよい。

ここで、障壁層１０２の層厚について説明する。リセスゲート構造とする場合、ゲート領域１２１以外の素子領域においては、当該の領域のチャネル層１０１に２次元電子を発生させるために、障壁層１０２は１ｎｍ以上の層厚がいかなる場合でも必要である。また一般に、障壁層１０２の層厚の増大とともに発生する２次元電子の濃度も増大するが、５０ｎｍを超える層厚があっても２次元電子の濃度がさらに増大することは起こらない。従って、障壁層１０２の層厚は、１ｎｍ〜５０ｎｍの範囲とされていればよい。

また、電界効果トランジスタのエンハンスメント動作のためには、ゲート領域１２１においてチャネル電子が空乏することが必要である。このためには、ゲート領域１２１における障壁層１０２の層厚が１０ｎｍ以下であることが重要となる。また、ゲート領域１２１において障壁層１０２が存在せず、ゲート領域１２１のチャネル層１０１の上端位置が、ゲート領域１２１以外のチャネル層１０１の上端位置より下方に存在していても差し支えないが、位置の高低差が１０ｎｍを超えると、素子のエンハンスメント動作に際してゲート領域１２１に誘起したチャネル電子とゲート領域１２１以外の領域の２次元電子との間で、良好な電気的接続が得られない。従って、上記の高低差の範囲は、０ｎｍ〜１０ｎｍとされてればよい。

さらに、本実施の形態では、ゲート電極１０４の下方の全ての領域に、ゲート絶縁層１０３を備えている。ゲート絶縁層１０３は、層厚１００ｎｍ以下とされていればよい。ゲート絶縁層１０３は、ゲート耐圧を増大するために、少なくともゲート電極１０４の下方の全ての領域に形成されていることが重要となる。ただし、ゲート絶縁層１０３の層厚が１００ｎｍを超えると、素子の利得が大幅に低下する。このため、ゲート絶縁層１０３の層厚は１００ｎｍ以下とすることが重要である。なお、図１では、ドレイン領域１２３の間の領域にもゲート絶縁層１０３を形成しているが、この領域におけるゲート絶縁層１０３はなくてもよく、また、層厚は任意である。

本実施の形態における電界効果トランジスタは、ゲート電極１０４が、ゲート領域１２１からソース電極１０６の側に延在する延在部１４１が形成されているようにしたので、正のゲート電圧印加によって、ソース・ゲート間領域の障壁層１０２とチャネル層１０１との界面近傍のチャネル層１０１内に２次元電子が誘起され、ソース抵抗が低減し、この結果、ドレイン電流が増大する。

以下、ソース抵抗の低減について図２を用いて説明する。まず、図２の（ａ）の実線に示すように、真性ゲート領域（ゲート領域１２１）における電子濃度は、いずれの形態の電界効果トランジスタにおいても、しきい値以上のゲート電圧が印加されると線形に増加する。一方、ソース領域１２２にゲート電極１０４の延在部が形成されていない場合、図２の（ｂ）の一点鎖線に示すように、ソース領域１２２における電子濃度は、ゲート電圧によらず一定である。

これに対し、ソース領域１２２にゲート電極１０４の延在部１４１を形成する場合、図２の（ｃ）の破線に示すように、ソース領域１２２における電子濃度はゲート電圧の印加とともに線形に増加する（ソース領域キャリア誘起）。ここで、ソース領域１２２における電子濃度の増大は、ソース抵抗の低減に帰するため、本実施の形態によれば、ソース抵抗がゲート電圧の印加とともに低下し、この結果、ドレイン電流も従来型電界効果トランジスタと比較して増大する。このように、本実施の形態によれば、高いドレイン電流を実現することが可能となる。

例えば、ソース領域１２２の５０％以上が、ゲート電極１０４の延在部１４１によって覆われていれば、一般的な使用範囲においては、十分に大きなキャリア誘起の効果によるソース抵抗の低減が得られる。また、特に、全てのソース領域１２２をゲート電極１０４の延在部１４１で覆うことで、ゲート電圧印加によってソース領域に誘起されるキャリアは、最大となる。ソース電極１０６側へのゲート電極１０４の延在部１４１の長さは、ゲート電極１０４に対する電圧印加でソース領域１２２のチャネル層１０１における電子濃度が、所望の範囲に増加可能とされる範囲とすればよい。

なお、一般に、ソース領域１２２の５０％以上が、ゲート電極１０４の延在部１４１によって覆われた構成では、ソース・ゲート容量が増大することによって超高周波動作が損なわれることになる。しかしながら、エンハンスメント型電界効果トランジスタが適用される電力応用においては、超高周波動作は要求されておらず、ソース領域１２２の５０％以上が、ゲート電極１０４の延在部１４１によって覆われた構成でも、十分に適用可能である。電力応用においては、高いドレイン電流が得られる効果が大きい。

一方、ドレイン領域１２３の側には、ゲート電極１０４の延在部１４２の長さを１μｍ以下としている。この構造とすることで、ゲート領域１２１とドレイン電極１０７との間の領域（ドレイン領域）における電子濃度の増大によるドレイン耐圧の低下が防止できる。また、ドレイン電極１０７の側のゲート電極１０４の端部（延在部１４２）は、ドレイン電極１０７の側のゲート領域１２１の端部に対応しているので、このゲート領域１２１の端部における電界集中を緩和させることができる。なお、この電界集中の領域は、ゲート領域１２１の端部より０〜１μｍの領域であり、ドレイン電極１０７の側へのゲート電極１０４の延在部１４２の長さは、１μｍ以下とすればよい。

以下、実際に作製した電界効果トランジスタを例に説明する。まず、チャネル層１０１は、層厚３μｍのＧａＮから構成する。次に、障壁層１０２は、Ａｌ_0.3Ｇａ_0.7Ｎから構成し、ゲート領域１２１においては、層厚３ｎｍとし、ソース領域１２２およびドレイン領域１２３においては、層厚２０ｎｍとする。

例えば、ｃ面サファイア基板あるいはＳｉＣ基板あるいはＳｉ基板等の半導体基板上に、層厚３μｍのＧａＮからなるチャネル層１０１、および、層厚２０ｎｍのＡｌ_0.3Ｇａ_0.7Ｎからなる障壁層１０２を、有機金属気相成長法（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）などの結晶成長法によって成長させた後、ドライエッチング法などの従来のパターニング技術によって成形して作製することができる。

例えば、障壁層１０２となるＡｌ_0.3Ｇａ_0.7Ｎ層を積層した後、ゲート領域１２１をドライエッチング法などにより選択的に除去することで、ゲート電極１０４の下部の構造（リセスゲート構造）が形成できる。例えば、ゲート領域１２１のソース・ドレイン間方向の長さ（リセスゲート長）を０．５μｍに形成する。

次に、電極金属を蒸着させてソース電極１０６およびドレイン電極１０７を形成する。次に、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）などの堆積方法によって層厚３０ｎｍ程度にＡｌ₂Ｏ₃を堆積することで、ゲート絶縁層１０３を形成する。

次に、ゲート絶縁層１０３の上に、電極金属を蒸着してゲート電極１０４を形成する。ここで、ソース領域１２２のソース・ドレイン間方向の長さ（ソース・ゲート間距離）を１．０μｍとし、ドレイン領域１２３のソース・ドレイン間方向の長さ（ドレイン・ゲート間距離）を６．５μｍとした。また、ゲート電極１０４のソース電極１０６側に延在する延在部１４１の長さは、１．１μｍとした。この場合、ゲート電極１０４は、ゲート絶縁層１０３を介してソース電極１０６の端部の上にまで延在した状態となり、ソース領域１２２の全域が、ゲート電極１０４で覆われた状態となる。また、ゲート電極１０４のドレイン電極１０７側に延在する延在部１４２の長さは、０．１μｍとした。

上述したように作製した本実施の形態における電界効果トランジスタの特性を評価したところ、＋３Ｖなるしきい値を有するエンハンスメント型のデバイス動作において、最大２．０Ａ／ｍｍなる高いドレイン電流密度が実現された。なお、比較のために、ゲート電極のソース側に延在させる長さを０．１μｍとし、他の構成は上述同様とした電界効果トランジスタを作製したところ、＋３Ｖなるしきい値を有するエンハンスメント型のデバイス動作が得られたが、ドレイン電流密度は最大０．７Ａ／ｍｍとなった。このように、ゲート電極をソース側に延在させていない構成では、本実施の形態の電界効果トランジスタによる最大ドレイン電流密度２．０Ａ／ｍｍに比較して、低いドレイン電流密度となる。

[実施の形態２]
次に、本発明の実施の形態２について図３を用いて説明する。図３は、本発明の実施の形態２における電界効果トランジスタの構成を示す断面図である。この電界効果トランジスタは、まず、第１窒化物半導体からなるチャネル層３０１と、第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体からなる障壁層３０２と、障壁層３０２の上のゲート領域３２１に形成されたゲート電極３０４とを備える。

また、ゲート領域３２１におけるチャネル層３０１に形成された空乏領域３０５と、ゲート領域３２１と離間して障壁層３０２の上に形成されたソース電極３０６と、ゲート電極３０４を挟んでソース電極３０６と対向し、ゲート領域３２１と離間して障壁層３０２の上に形成されたドレイン電極３０７とを備える。

また、ドレイン電極３０７とゲート領域３２１との間の距離（ドレイン領域３２３の長さ）は、ソース電極３０６とゲート領域３２１との間の距離（ソース領域３２２の長さ）より長く形成され、加えて、ゲート電極３０４は、ゲート領域３２１からソース電極３０６の側に延在する延在部３４１を備えて形成されている。後述するように、ゲート電極３０４のソース電極３０６の側への延在部３４１により、ゲート電極３０４に対する電圧印加でソース領域３２２のチャネル層３０１における電子濃度が増加可能とされている。実施の形態２では、ソース領域３２２の全域にゲート電極３０４の延在部３４１が形成され、ソース領域３２２の全域が、ゲート電極３０４で覆われた構成としている。

実施の形態２では、チャネル層３０１および障壁層３０２は、主表面を（０００１）面として形成され、ゲート領域３２１に対応する障壁層３０２にフッ素プラズマを照射することにより、空乏領域３０５を形成している。障壁層３０２を形成した後、空乏領域３０５となる箇所にフッ素プラズマを照射すればよい。障壁層３０２にフッ素プラズマの照射処理がされているため、チャネル層３０１の空乏領域３０５は、チャネル電子の空乏を得ることができる。

なお、障壁層３０２は、層厚１ｎｍ〜５０ｎｍの範囲とされていればよい。ゲート領域３２１以外の素子領域においては、当該の領域のチャネル層３０１に２次元電子を発生させるために、障壁層３０２は１ｎｍ以上の層厚がいかなる場合でも必要である。また一般に、障壁層３０２の層厚の増大とともに発生する２次元電子の濃度も増大するが、５０ｎｍを超える層厚があっても２次元電子の濃度がさらに増大することは起こらない。従って、障壁層３０２の層厚は、１ｎｍ〜５０ｎｍの範囲とされていればよい。また、ゲート領域３２１以外の障壁層３０２は、ノンドープとしてもよく、また、Ｓｉなどの不純物を導入することで、ソース抵抗およびドレイン抵抗を低下させるようにしてもよい。

さらに、実施の形態２では、ゲート電極３０４の下方の全ての領域に、ゲート絶縁層３０３を備えている。ゲート絶縁層３０３は、層厚１００ｎｍ以下とされていればよい。ゲート絶縁層３０３は、ゲート耐圧を増大するために、少なくともゲート電極３０４の下方の全ての領域に形成されていることが重要となる。ただし、ゲート絶縁層３０３の層厚が１００ｎｍを超えると、素子の利得が大幅に低下する。このため、ゲート絶縁層３０３の層厚は１００ｎｍ以下とすることが重要である。なお、図３では、ドレイン領域３２３の間の領域にもゲート絶縁層３０３を形成しているが、この領域におけるゲート絶縁層３０３はなくてもよく、また、層厚は任意である。

実施の形態２における電界効果トランジスタは、ゲート電極３０４が、ゲート領域３２１からソース電極３０６の側に延在する延在部３４１が形成されているようにしたので、正のゲート電圧印加によって、ソース・ゲート間領域の障壁層３０２とチャネル層３０１との界面近傍のチャネル層３０１内に２次元電子が誘起され、ソース抵抗が低減し、この結果、ドレイン電流が増大する。ソース領域３２２における電子濃度は、ゲート電圧の印加とともに線形に増加する（ソース領域キャリア誘起）。ここで、ソース領域３２２における電子濃度の増大は、ソース抵抗の低減に帰するため、実施の形態２によれば、ソース抵抗がゲート電圧の印加とともに低下し、この結果、ドレイン電流も従来型電界効果トランジスタと比較して増大する。このように、実施の形態２によれば、高いドレイン電流を実現することが可能となる。

例えば、ソース領域３２２の５０％以上が、ゲート電極３０４の延在部３４１によって覆われていれば、一般的な使用範囲においては、十分に大きなキャリア誘起の効果によるソース抵抗の低減が得られる。また、特に、全てのソース領域３２２をゲート電極３０４の延在部３４１で覆うことで、ゲート電圧印加によってソース領域に誘起されるキャリアは、最大となる。ソース電極３０６側へのゲート電極３０４の延在部３４１の長さは、ゲート電極３０４に対する電圧印加でソース領域３２２のチャネル層３０１における電子濃度が、所望の範囲に増加可能とされる範囲とすればよい。

なお、一般に、ソース領域３２２の５０％以上が、ゲート電極３０４の延在部３４１によって覆われた構成では、ソース・ゲート容量が増大することによって超高周波動作が損なわれることになる。しかしながら、エンハンスメント型電界効果トランジスタが適用される電力応用においては、超高周波動作は要求されておらず、ソース領域３２２の５０％以上が、ゲート電極３０４の延在部３４１によって覆われた構成でも、十分に適用可能である。電力応用においては、高いドレイン電流が得られる効果が大きい。

一方、ドレイン領域３２３の側には、ゲート電極３０４の延在部３４２の長さを１μｍ以下としている。この構造とすることで、ゲート領域３２１とドレイン電極３０７との間の領域（ドレイン領域）における電子濃度の増大によるドレイン耐圧の低下が防止できる。また、ドレイン電極３０７の側のゲート電極３０４の端部（延在部３４２）は、ドレイン電極３０７の側のゲート領域３２１の端部に対応しているので、このゲート領域３２１の端部における電界集中を緩和させることができる。なお、この電界集中の領域は、ゲート領域３２１の端部より０〜１μｍの領域であり、ドレイン電極３０７の側へのゲート電極３０４の延在部３４２の長さは、１μｍ以下とすればよい。

以下、実際に作製した電界効果トランジスタを例に説明する。まず、チャネル層３０１は、層厚３μｍのＧａＮから構成する。また、障壁層３０２は、層厚２０ｎｍのＡｌ_0.3Ｇａ_0.7Ｎから構成する。

例えば、ｃ面サファイア基板あるいはＳｉＣ基板あるいはＳｉ基板等の半導体基板上に、層厚３μｍのＧａＮからなるチャネル層３０１、および、層厚２０ｎｍのＡｌ_0.3Ｇａ_0.7Ｎからなる障壁層３０２を、有機金属気相成長法などの結晶成長法によって成長させればよい。

また、公知のプラズマ処理装置を用い、障壁層３０２のゲート領域３２１に対してフッ素プラズマを照射することで、空乏領域３０５を形成する。例えば、ソース・ドレイン間方向の長さ０．５μｍのゲート領域３２１が開放しているマスクパターンを用い、この領域に選択的にフッ素プラズマを照射すればよい。

次に、電極金属を蒸着させてソース電極３０６およびドレイン電極３０７を形成する。次に、原子層堆積法などの堆積方法によって層厚３０ｎｍ程度にＡｌ₂Ｏ₃を堆積することで、ゲート絶縁層３０３を形成する。

次に、ゲート絶縁層３０３の上に、電極金属を蒸着してゲート電極３０４を形成する。ここで、ソース領域３２２のソース・ドレイン間方向の長さ（ソース・ゲート間距離）を１．０μｍとし、ドレイン領域３２３のソース・ドレイン間方向の長さ（ドレイン・ゲート間距離）を６．５μｍとした。また、ゲート電極３０４のソース電極３０６側に延在する延在部３４１の長さは、１．１μｍとした。この場合、ゲート電極３０４は、ゲート絶縁層３０３を介してソース電極３０６の端部の上にまで延在した状態となり、ソース領域３２２の全域が、ゲート電極３０４で覆われた状態となる。また、ゲート電極３０４のドレイン電極３０７側に延在する延在部３４２の長さは、０．１μｍとした。

上述したように作製した実施の形態２における電界効果トランジスタの特性を評価したところ、＋３Ｖなるしきい値を有するエンハンスメント型のデバイス動作において、最大２．０Ａ／ｍｍなる高いドレイン電流密度が実現された。前述した実施の形態１と実施の形態２とを比較すると、素子特性は同じであるが、実施の形態２においてはフッ素プラズマ処理のプロセスが必要である一方、実施の形態１で必要なリセスゲート構造の形成プロセスが不要であるという、プロセス上の得失が存在する。

[実施の形態３]
次に、本発明の実施の形態３について図４を用いて説明する。図４は、本発明の実施の形態３における電界効果トランジスタの構成を示す断面図である。この電界効果トランジスタは、まず、第１窒化物半導体からなるチャネル層４０１と、第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体からなる障壁層４０２と、障壁層４０２の上のゲート領域４２１に形成されたゲート電極４０４とを備える。

また、ゲート領域４２１におけるチャネル層４０１に形成された空乏領域４０５と、ゲート領域４２１と離間して障壁層４０２の上に形成されたソース電極４０６と、ゲート電極４０４を挟んでソース電極４０６と対向し、ゲート領域４２１と離間して障壁層４０２の上に形成されたドレイン電極４０７とを備える。

また、ドレイン電極４０７とゲート領域４２１との間の距離（ドレイン領域４２３の長さ）は、ソース電極４０６とゲート領域４２１との間の距離（ソース領域４２２の長さ）より長く形成され、加えて、ゲート電極４０４は、ゲート領域４２１からソース電極４０６の側に延在する延在部４４１を備えて形成されている。後述するように、ゲート電極４０４のソース電極４０６の側への延在部４４１により、ゲート電極４０４に対する電圧印加でソース領域４２２のチャネル層４０１における電子濃度が増加可能とされている。実施の形態３では、ソース領域４２２の全域にゲート電極４０４の延在部４４１が形成され、ソース領域４２２の全域が、ゲート電極４０４で覆われた構成としている。

なお、実施の形態３では、障壁層４０２は、層厚５ｎｍ以下に形成し、ゲート領域４２１以外の障壁層４０２には、イオン打ち込みにより不純物を導入する（不純物導入領域を形成する）ことで、空乏領域４０５を形成している。例えば、ゲート領域４２１以外の領域に選択的にイオン打ち込みにより不純物を導入することで、不純物導入領域が形成できる。

不純物導入領域の下のチャネル層４０１においては、チャネル電子が存在する状況が実現できる。一方、不純物が導入されていないゲート領域４２１においては、障壁層４０２が層厚５ｎｍ以下に形成されているので、空乏領域４０５は、チャネル電子の空乏を得ることができる。

さらに、実施の形態３では、ゲート電極４０４の下方の全ての領域に、ゲート絶縁層４０３を備えている。ゲート絶縁層４０３は、層厚１００ｎｍ以下とされていればよい。ゲート絶縁層４０３は、ゲート耐圧を増大するために、少なくともゲート電極４０４の下方の全ての領域に形成されていることが重要となる。ただし、ゲート絶縁層４０３の層厚が１００ｎｍを超えると、素子の利得が大幅に低下する。このため、ゲート絶縁層４０３の層厚は１００ｎｍ以下とすることが重要である。なお、図４では、ドレイン領域４２３の間の領域にもゲート絶縁層４０３を形成しているが、この領域におけるゲート絶縁層４０３はなくてもよく、また、層厚は任意である。

実施の形態３における電界効果トランジスタは、ゲート電極４０４が、ゲート領域４２１からソース電極４０６の側に延在する延在部４４１が形成されているようにしたので、正のゲート電圧印加によって、ソース・ゲート間領域の障壁層４０２とチャネル層４０１との界面近傍のチャネル層４０１内に２次元電子が誘起され、ソース抵抗が低減し、この結果、ドレイン電流が増大する。ソース領域４２２における電子濃度はゲート電圧の印加とともに線形に増加する（ソース領域キャリア誘起）。ここで、ソース領域４２２における電子濃度の増大は、ソース抵抗の低減に帰するため、実施の形態３によれば、ソース抵抗がゲート電圧の印加とともに低下し、この結果、ドレイン電流も従来型電界効果トランジスタと比較して増大する。このように、実施の形態３によれば、高いドレイン電流を実現することが可能となる。

例えば、ソース領域４２２の５０％以上が、ゲート電極４０４の延在部４４１によって覆われていれば、一般的な使用範囲においては、十分に大きなキャリア誘起の効果によるソース抵抗の低減が得られる。また、特に、全てのソース領域４２２をゲート電極４０４の延在部４４１で覆うことで、ゲート電圧印加によってソース領域に誘起されるキャリアは、最大となる。ソース電極４０６側へのゲート電極４０４の延在部４４１の長さは、ゲート電極４０４に対する電圧印加でソース領域４２２のチャネル層４０１における電子濃度が、所望の範囲に増加可能とされる範囲とすればよい。

なお、一般に、ソース領域４２２の５０％以上が、ゲート電極４０４の延在部４４１によって覆われた構成では、ソース・ゲート容量が増大することによって超高周波動作が損なわれることになる。しかしながら、エンハンスメント型電界効果トランジスタが適用される電力応用においては、超高周波動作は要求されておらず、ソース領域４２２の５０％以上が、ゲート電極４０４の延在部４４１によって覆われた構成でも、十分に適用可能である。電力応用においては、高いドレイン電流が得られる効果が大きい。

一方、ドレイン領域４２３の側には、ゲート電極４０４の延在部４４２の長さを１μｍ以下としている。この構造とすることで、ゲート領域４２１とドレイン電極４０７との間の領域（ドレイン領域）における電子濃度の増大によるドレイン耐圧の低下が防止できる。また、ドレイン電極４０７の側のゲート電極４０４の端部（延在部４４２）は、ドレイン電極４０７の側のゲート領域４２１の端部に対応しているので、このゲート領域４２１の端部における電界集中を緩和させることができる。なお、この電界集中の領域は、ゲート領域４２１の端部より０〜１μｍの領域であり、ドレイン電極４０７の側へのゲート電極４０４の延在部４４２の長さは、１μｍ以下とすればよい。

以下、実際に作製した電界効果トランジスタを例に説明する。まず、チャネル層４０１は、層厚３μｍのＧａＮから構成する。また、障壁層４０２は、層厚４ｎｍのＡｌ_0.3Ｇａ_0.7Ｎから構成する。

例えば、ｃ面サファイア基板あるいはＳｉＣ基板あるいはＳｉ基板等の半導体基板上に、層厚３μｍのＧａＮからなるチャネル層４０１、および、層厚４ｎｍのＡｌ_0.3Ｇａ_0.7Ｎからなる障壁層４０２を、有機金属気相成長法などの結晶成長法によって成長させればよい。

また、公知のイオン注入装置を用い、障壁層４０２のゲート領域３２１以外の領域に対してＳｉをイオン打ち込みすることで、空乏領域４０５が形成された状態とする。例えば、ソース・ドレイン間方向の長さ０．５μｍのゲート領域４２１をマスクするマスクパターンを用い、このマスクパターン以外の領域に選択的にシリコンをイオン打ち込みすればよい。

次に、電極金属を蒸着させてソース電極４０６およびドレイン電極４０７を形成する。次に、原子層堆積法などの堆積方法によって層厚３０ｎｍ程度にＡｌ₂Ｏ₃を堆積することで、ゲート絶縁層４０３を形成する。

次に、ゲート絶縁層４０３の上に、電極金属を蒸着してゲート電極４０４を形成する。ここで、ソース領域４２２のソース・ドレイン間方向の長さ（ソース・ゲート間距離）を１．０μｍとし、ドレイン領域４２３のソース・ドレイン間方向の長さ（ドレイン・ゲート間距離）を６．５μｍとした。また、ゲート電極４０４のソース電極４０６側に延在する延在部４４１の長さは、１．１μｍとした。この場合、ゲート電極４０４は、ゲート絶縁層４０３を介してソース電極４０６の端部の上にまで延在した状態となり、ソース領域４２２の全域が、ゲート電極４０４で覆われた状態となる。また、ゲート電極４０４のドレイン電極４０７側に延在する延在部４４２の長さは、０．１μｍとした。

上述したように作製した実施の形態３における電界効果トランジスタの特性を評価したところ、＋３Ｖなるしきい値を有するエンハンスメント型のデバイス動作において、最大２．０Ａ／ｍｍなる高いドレイン電流密度が実現された。前述した実施の形態１と実施の形態３とを比較すると、素子特性は同じであるが、実施の形態３においては不純物導入のプロセスが必要である一方、実施の形態１で必要なリセスゲート構造の形成プロセスが不要であるという、プロセス上の得失が存在する。

なお、上述した実施の形態においては、チャネル層４０１および障壁層４０２は、主表面を（０００１）面として形成してもよく、また、主表面を非極性面としてもよい。いずれの面に形成しても、障壁層４０２は、層厚５ｎｍ以下に形成しているので、不純物を導入していないゲート領域４２１の障壁層４０２では、２次元電子ガスが生じることはなく、空乏領域４０５は、チャネル電子の空乏を得ることができる。

[実施の形態４]
次に、本発明の実施の形態４について図５を用いて説明する。図５は、本発明の実施の形態４における電界効果トランジスタの構成を示す断面図である。この電界効果トランジスタは、まず、第１窒化物半導体からなるチャネル層５０１と、第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体からなる障壁層５０２と、障壁層５０２の上のゲート領域５２１に形成されたゲート電極５０４とを備える。

また、ゲート領域５２１におけるチャネル層５０１に形成された空乏領域５０５と、ゲート領域５２１と離間して障壁層５０２の上に形成されたソース電極５０６と、ゲート電極５０４を挟んでソース電極５０６と対向し、ゲート領域５２１と離間して障壁層５０２の上に形成されたドレイン電極５０７とを備える。

また、ドレイン電極５０７とゲート領域５２１との間の距離（ドレイン領域５２３の長さ）は、ソース電極５０６とゲート領域５２１との間の距離（ソース領域５２２の長さ）より長く形成され、加えて、ゲート電極５０４は、ゲート領域５２１からソース電極５０６の側に延在する延在部５４１を備えて形成されている。後述するように、ゲート電極５０４のソース電極５０６の側への延在部５４１により、ゲート電極５０４に対する電圧印加でソース領域５２２のチャネル層５０１における電子濃度が増加可能とされている。実施の形態４では、ソース領域５２２の全域にゲート電極５０４の延在部５４１が形成され、ソース領域５２２の全域が、ゲート電極５０４で覆われた構成としている。

なお、実施の形態４では、チャネル層５０１および障壁層５０２は、主表面を非極性面として形成し、ゲート領域５２１以外の障壁層５０２には、イオン打ち込みにより不純物を導入する（不純物導入領域を形成する）ことで、空乏領域５０５を形成している。例えば、ゲート領域５２１以外の領域に選択的にイオン打ち込みにより不純物を導入することで、不純物導入領域が形成できる。

不純物導入領域の下のチャネル層５０１においては、チャネル電子が存在する状況が実現できる。一方、不純物が導入されていないゲート領域５２１においては、各窒化物半導体の層が非極性の面方位に形成されているので、空乏領域５０５は、チャネル電子の空乏を得ることができる。

非極性の面方位に形成することについて、図６を用いてより詳細に説明する。図６は、六方晶窒化物半導体結晶における面方位を示す斜視図である。実施の形態４の最大の特徴は、極性面（ｃ面：（０００１）面）の窒化物半導体ではなく、ａ面：（００−２０）面、あるいは、ｍ面：（１−１００）面などの非極性面の窒化物半導体を用いることにある。非極性面で形成した障壁層／チャネル層ヘテロ構造においては、通常の極性面で形成したヘテロ構造の場合とは異なり、分極効果が存在しない。このため、ヘテロ界面には２次元電子は発生しない。従って、不純物を導入していないゲート領域５２１では、エンハンスメント動作を得るために必要な、空乏領域５０５が形成できる。

なお、障壁層５０２の層厚は、チャネル電子を空乏させるためには任意であるが、層厚が５０ｎｍを超えると、ソース電極５０６あるいはドレイン電極５０７からチャネル電子への電気的抵抗が一般に増大し、デバイス動作に不利となる。従って、障壁層５０２の層厚は、５０ｎｍ以下とすることが適切である。

さらに、実施の形態４では、ゲート電極５０４の下方の全ての領域に、ゲート絶縁層５０３を備えている。ゲート絶縁層５０３は、層厚１００ｎｍ以下とされていればよい。ゲート絶縁層５０３は、ゲート耐圧を増大するために、少なくともゲート電極５０４の下方の全ての領域に形成されていることが重要となる。ただし、ゲート絶縁層５０３の層厚が１００ｎｍを超えると、素子の利得が大幅に低下する。このため、ゲート絶縁層５０３の層厚は１００ｎｍ以下とすることが重要である。なお、図５では、ドレイン領域５２３の間の領域にもゲート絶縁層５０３を形成しているが、この領域におけるゲート絶縁層５０３はなくてもよく、また、層厚は任意である。

実施の形態４における電界効果トランジスタは、ゲート電極５０４が、ゲート領域５２１からソース電極５０６の側に延在する延在部５４１が形成されているようにしたので、正のゲート電圧印加によって、ソース・ゲート間領域の障壁層５０２とチャネル層５０１との界面近傍のチャネル層５０１内に２次元電子が誘起され、ソース抵抗が低減し、この結果、ドレイン電流が増大する。ソース領域５２２における電子濃度はゲート電圧の印加とともに線形に増加する（ソース領域キャリア誘起）。ここで、ソース領域５２２における電子濃度の増大は、ソース抵抗の低減に帰するため、実施の形態４によれば、ソース抵抗がゲート電圧の印加とともに低下し、この結果、ドレイン電流も従来型電界効果トランジスタと比較して増大する。このように、実施の形態４によれば、高いドレイン電流を実現することが可能となる。

例えば、ソース領域５２２の５０％以上が、ゲート電極５０４の延在部５４１によって覆われていれば、一般的な使用範囲においては、十分に大きなキャリア誘起の効果によるソース抵抗の低減が得られる。また、特に、全てのソース領域５２２をゲート電極５０４の延在部５４１で覆うことで、ゲート電圧印加によってソース領域に誘起されるキャリアは、最大となる。ソース電極５０６側へのゲート電極５０４の延在部５４１の長さは、ゲート電極５０４に対する電圧印加でソース領域５２２のチャネル層５０１における電子濃度が、所望の範囲に増加可能とされる範囲とすればよい。

なお、一般に、ソース領域５２２の５０％以上が、ゲート電極５０４の延在部５４１によって覆われた構成では、ソース・ゲート容量が増大することによって超高周波動作が損なわれることになる。しかしながら、エンハンスメント型電界効果トランジスタが適用される電力応用においては、超高周波動作は要求されておらず、ソース領域５２２の５０％以上が、ゲート電極５０４の延在部５４１によって覆われた構成でも、十分に適用可能である。電力応用においては、高いドレイン電流が得られる効果が大きい。

一方、ドレイン領域５２３の側には、ゲート電極５０４の延在部５４２の長さを１μｍ以下としている。この構造とすることで、ゲート領域５２１とドレイン電極５０７との間の領域（ドレイン領域）における電子濃度の増大によるドレイン耐圧の低下が防止できる。また、ドレイン電極５０７の側のゲート電極５０４の端部（延在部５４２）は、ドレイン電極５０７の側のゲート領域５２１の端部に対応しているので、このゲート領域５２１の端部における電界集中を緩和させることができる。なお、この電界集中の領域は、ゲート領域５２１の端部より０〜１μｍの領域であり、ドレイン電極５０７の側へのゲート電極５０４の延在部５４２の長さは、１μｍ以下とすればよい。

以下、実際に作製した電界効果トランジスタを例に説明する。まず、チャネル層５０１は、層厚３μｍのＧａＮから構成する。また、障壁層５０２は、層厚４ｎｍのＡｌ_0.3Ｇａ_0.7Ｎから構成する。これらは、主表面を非極性面として形成する。

例えば、ｍ面やａ面のサファイア基板あるいはＳｉＣ基板あるいはＳｉ基板等の半導体基板上に、層厚３μｍのＧａＮからなるチャネル層５０１、および、層厚４ｎｍのＡｌ_0.3Ｇａ_0.7Ｎからなる障壁層５０２を、有機金属気相成長法などの結晶成長法によって成長させればよい。

また、公知のイオン注入装置を用い、障壁層５０２のゲート領域３２１以外の領域に対してＳｉをイオン打ち込みすることで、空乏領域５０５が形成された状態とする。例えば、ソース・ドレイン間方向の長さ０．５μｍのゲート領域５２１をマスクするマスクパターンを用い、このマスクパターン以外の領域に選択的にシリコンをイオン打ち込みすればよい。

次に、電極金属を蒸着させてソース電極５０６およびドレイン電極５０７を形成する。次に、原子層堆積法などの堆積方法によって層厚３０ｎｍ程度にＡｌ₂Ｏ₃を堆積することで、ゲート絶縁層５０３を形成する。

次に、ゲート絶縁層５０３の上に、電極金属を蒸着してゲート電極５０４を形成する。ここで、ソース領域５２２のソース・ドレイン間方向の長さ（ソース・ゲート間距離）を１．０μｍとし、ドレイン領域５２３のソース・ドレイン間方向の長さ（ドレイン・ゲート間距離）を６．５μｍとした。また、ゲート電極５０４のソース電極５０６側に延在する延在部５４１の長さは、１．１μｍとした。この場合、ゲート電極５０４は、ゲート絶縁層５０３を介してソース電極５０６の端部の上にまで延在した状態となり、ソース領域５２２の全域が、ゲート電極５０４で覆われた状態となる。また、ゲート電極５０４のドレイン電極５０７側に延在する延在部５４２の長さは、０．１μｍとした。

上述したように作製した実施の形態４における電界効果トランジスタの特性を評価したところ、＋４Ｖなるしきい値を有するエンハンスメント型のデバイス動作において、最大１．０Ａ／ｍｍなる高いドレイン電流密度が実現された。前述した実施の形態１と実施の形態４とを比較すると、実施の形態４では、非極性面の窒化物半導体ヘテロ構造における良好な電子空乏を活用した結果、＋４Ｖという高いしきい値（実施の形態１では＋３Ｖ）が得られる利点がある。ただし、非極性ヘテロ構造の結晶成長が困難であるために電子移動度が低下し、この結果、ドレイン電流も最大１．０Ａ／ｍｍなる値（実施の形態１では２．０Ａ／ｍｍ）にとどまるという不利な点が存在する。

以上に説明したように、本発明では、窒化物半導体を用いた電界効果トランジスタにおいて、ゲート電極を、ゲート領域からソース電極の側に延在して形成することで、ゲート電極に対する電圧印加でゲート領域とソース電極との間のチャネル層における電子濃度を増加できるようにした。この結果、本発明によれば、高いドレイン電流が実現できるようになる。

なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、ゲート絶縁層をＡｌ₂Ｏ₃から構成したＭＩＳ構造の場合を例に説明したが、これに限るものではなく、ゲート絶縁層は、ＳｉＮ、ＳｉＯ₂、ＡｌＮ、ＺｒＯ₂、ＨｆＯ₂などの絶縁材料から構成してもよい。また、ゲート絶縁層を用いたＭＩＳ構造に限るものではなく、ゲート電極が、ショットキー接続する構成としてもよい。ただし、ゲート電極とソース電極とは、絶縁分離している必要がある。

また、チャネル層および障壁層の材料の組み合わせは、Ａｌ_XＧａ_1-XＮおよびＧａＮ(０＜Ｘ≦１)、Ａｌ_X1Ｇａ_1-X1ＮおよびＩｎ_X2Ｇａ_1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、Ａｌ_X1Ｇａ_1-X1ＮおよびＡｌ_X2Ｇａ_1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＧａＮおよびＩｎ_XＧａ_1-XＮ（０＜Ｘ≦１）、Ｉｎ_X1Ｇａ_1-X1ＮおよびＩｎ_X2Ｇａ_1-X2Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、Ｉｎ_XＡｌ_1-XＮおよびＧａＮ（０≦Ｘ＜０．５）、Ｉｎ_X1Ａｌ_1-X1ＮおよびＡｌ_X2Ｇａ_1-X2Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、Ｉｎ_X1Ａｌ_1-X1ＮおよびＩｎ_X2Ｇａ_1-X2Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）の中より選択されたものであればよい。チャネル層が、障壁層よりもバンドギャップが小さい窒化物半導体から構成されていればよい。

１０１…チャネル層、１０２…障壁層、１０３…ゲート絶縁層、１０４…ゲート電極、１０５…空乏領域、１０６…ソース電極、１０７…ドレイン電極、１２１…ゲート領域、１２２…ソース領域、１２３…ドレイン領域、１４１，１４２…延在部。

Claims (7)

1. 第１窒化物半導体からなるチャネル層と、
   前記第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体からなる障壁層と、
   前記障壁層の上のゲート領域に形成されたゲート電極と、
   前記ゲート領域における前記チャネル層に形成された空乏領域と、
   前記ゲート領域と離間して前記障壁層の上に形成されたソース電極と、
   前記ゲート電極を挟んで前記ソース電極と対向し、前記ゲート領域と離間して前記障壁層の上に形成されたドレイン電極と
   を備え、
   前記ドレイン電極と前記ゲート領域との距離は、前記ソース電極と前記ゲート領域との距離より長く形成され、
   前記ゲート電極は、前記ゲート領域から前記ソース電極の側に延在して形成され、前記ゲート電極に対する電圧印加で前記ゲート領域と前記ソース電極との間の前記チャネル層における電子濃度が増加可能とされ、
   前記ゲート電極は、前記ゲート領域から前記ドレイン電極の側に１μｍ以下の範囲で延在して形成されている
   ことを特徴とする電界効果トランジスタ。
2. 請求項１記載の電界効果トランジスタにおいて、
   前記チャネル層および前記障壁層は主表面を（０００１）面として形成され、
   前記ゲート領域に対応する前記障壁層に他の領域より薄い溝部を形成することにより前記空乏領域が形成されていることを特徴とする電界効果トランジスタ。
3. 請求項１記載の電界効果トランジスタにおいて、
   前記チャネル層および前記障壁層は主表面を（０００１）面として形成され、
   前記ゲート領域に対応する前記障壁層にフッ素プラズマを照射することにより前記空乏領域が形成されていることを特徴とする電界効果トランジスタ。
4. 請求項１記載の電界効果トランジスタにおいて、
   前記障壁層は、層厚５ｎｍ以下に形成され、
   前記ゲート領域以外の前記障壁層にイオン打ち込みにより形成された不純物導入領域を備えることを特徴とする電界効果トランジスタ。
5. 請求項１記載の電界効果トランジスタにおいて、
   前記チャネル層および前記障壁層は主表面を非極性面として形成され、
   前記ゲート領域以外の前記障壁層にイオン打ち込みにより形成された不純物導入領域を備えることを特徴とする電界効果トランジスタ。
6. 請求項１〜５のいずれか１項に記載の電界効果トランジスタにおいて、
   前記ゲート電極は、ゲート絶縁層を介して形成されていることを特徴とする電界効果トランジスタ。
7. 請求項１〜６のいずれか１項に記載の電界効果トランジスタにおいて、
   前記チャネル層および前記障壁層の材料の組み合わせは、Ａｌ_XＧａ_1-XＮおよびＧａＮ(０＜Ｘ≦１)、Ａｌ_X1Ｇａ_1-X1ＮおよびＩｎ_X2Ｇａ_1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、Ａｌ_X1Ｇａ_1-X1ＮおよびＡｌ_X2Ｇａ_1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＧａＮおよびＩｎ_XＧａ_1-XＮ（０＜Ｘ≦１）、Ｉｎ_X1Ｇａ_1-X1ＮおよびＩｎ_X2Ｇａ_1-X2Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、Ｉｎ_XＡｌ_1-XＮおよびＧａＮ（０≦Ｘ＜０．５）、Ｉｎ_X1Ａｌ_1-X1ＮおよびＡｌ_X2Ｇａ_1-X2Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、Ｉｎ_X1Ａｌ_1-X1ＮおよびＩｎ_X２Ｇａ_1-X2Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）の中より選択されたものであることを特徴とする電界効果トランジスタ。

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