JP5481724B2 - 半導体素子内蔵基板 - Google Patents

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Description

本発明は、基板内に半導体素子を内蔵した半導体素子内蔵基板に関する。
図１３は、基板内に半導体素子１０を内蔵した半導体素子内蔵基板７０の構成を示す。この半導体素子内蔵基板７０は、図１０に示すように、第１の基板２０に、フリップチップ接続により半導体素子１０を搭載し、半導体素子１０を搭載した第１の基板２０の半導体素子搭載面にはんだ端子４０を介して第２の基板３０を接合し（図１１）、第１の基板２０と第２の基板３０との間に樹脂５０を充填して、第１の基板２０と第２の基板３０とを一体化した積層基板６０を形成し（図１２）、積層基板６０の接続パッド２４に接続端子６２を接合して形成される。
第１の基板２０の素子搭載面には半導体素子１０と接続される電極２１とはんだ端子４０が接合されるパッド２２を除いてソルダーレジストからなる保護膜２３が被覆されている（図１０）。はんだ端子４０は、銅ボール４０ａの外面をはんだ４０ｂによって被覆したものであり、第１の基板２０と第２の基板３０とを所定間隔をあけて、第１の基板２０のパッド２２と第２の基板３０のパッド３２とに接合される（図１１）。
特開２００８−１３５７８１号公報 特開２００４−３１９６７６号公報
図１３に示す半導体素子内蔵基板７０を製造する際には、第１の基板２０と第２の基板３０との間に樹脂５０を充填して積層基板６０を形成した後、リフロー加熱によって積層基板６０に接続端子（はんだボール）６２を接合する。この加熱工程では、はんだが溶融する温度にまで加熱するから、この際に樹脂５０によって封止されているはんだ端子４０からはんだ４０ｂが溶け出し、隣接するパッド２２、３２上にはんだ４０ｂが流れ出してパッド間において電気的短絡が生じるという問題がある。図１３に、はんだの流れ出し（S部分）を示す。
はんだ４０ｂの流れ出しによって電気的短絡が生じる理由は、封止用の樹脂５０と、第１の基板２０と第２の基板３０の表面をそれぞれ保護する保護膜２３、３３との密着性が、必ずしも良好でないことにある。すなわち、保護膜２３、３３にはソルダーレジストが用いられるが、このソルダーレジストと樹脂５０との密着性が不十分であるため、樹脂５０によって半導体素子１０とはんだ端子４０とを封止した際に、樹脂５０とソルダーレジストとの間に空隙が生じる場合があり、この空隙内にはんだ４０ｂが流れ出してパッド間が電気的に短絡する。
樹脂５０と保護膜２３、３３との密着性を向上させる方法として、保護膜２３、３３にあらかじめプラズマ処理を施して保護膜２３、３３の表面を粗面化し、樹脂５０と保護膜２３、３３との密着性を向上させる方法も行われている。しかしながら、このような方法を適用した場合でも、樹脂５０と保護膜２３、３３との界面に空隙が生じ、溶融したはんだが空隙内に流れ出して、電気的短絡が生じるといった問題が生じている。
樹脂５０と保護膜２３、３３との密着性は、特性的にばらつきがあり、実際の製造工程において密着性を的確に制御することは困難であり、はんだリフローによって接続端子６２を接合する工程において生じる電気的短絡は製品不良に直結するという問題がある。
本発明はこれらの課題を解決すべくなされたものであり、半導体素子内蔵基板を製造する際にはんだの流れ出しによる電気的短絡が生じることを防止し、製造歩留まりを向上させることができる半導体素子内蔵基板を提供することを目的とする。
上記目的を達成するため、本発明は次の構成を備える。
本発明に係る一半導体素子内蔵基板は、第１の基板上に半導体素子が搭載され、前記第１の基板の前記半導体素子が搭載された面に、はんだ端子を介して第２の基板が接合され、前記第１の基板の前記半導体素子が搭載された面と、前記第２の基板の前記第１の基板に対向する面とに保護膜が被覆され、前記第１の基板と前記第２の基板の双方に、前記はんだ端子が接合されたパッドの周囲を包囲するように前記保護膜上に突起状に形成され、前記はんだ端子からのはんだの流れ出しを防止するダムが設けられ、前記第１の基板の前記ダムと前記第２の基板のダムとが、平面配置において少なくとも部分的に重複せずに設けられ、前記第１の基板と前記第２の基板との間に、前記半導体素子及び前記はんだ端子を封止して充填された樹脂を介して、前記第１の基板と前記第２の基板とが一体化されていることを特徴とする。
本発明に係る他の半導体素子内蔵基板は、第１の基板上に半導体素子が搭載され、前記第１の基板の前記半導体素子が搭載された面に、はんだ端子を介して第２の基板が接合され、前記第１の基板の前記半導体素子が搭載された面と、前記第２の基板の前記第１の基板に対向する面とに保護膜が被覆され、前記第１の基板と前記第２の基板の双方に、前記はんだ端子が接合されたパッドの周囲を包囲するように前記保護膜上に突起状に形成され、前記はんだ端子からのはんだの流れ出しを防止するダムが設けられ、前記ダムには、前記パッドの周囲を包囲する周方向に分断する少なくとも１個所の分断部が形成され、前記第１の基板の前記ダムの前記分断部と前記第２の基板の前記ダムの前記分断部とが、平面配置において重複せずに設けられ、前記第１の基板と前記第２の基板との間に、前記半導体素子及び前記はんだ端子を封止して充填された樹脂を介して、前記第１の基板と前記第２の基板とが一体化されていることを特徴とする。
また、前記第１の基板の前記半導体素子が搭載された面と、前記第２の基板の前記第１の基板に対向する面とに保護膜が被着形成され、前記ダムは、前記保護膜上に突起状に形成されていることにより、はんだ端子からのはんだの流れ出しを遮って、パッド間が電気的に短絡することを確実に防止することができる。
また、前記ダムは、前記パッドの周囲を連続して一周する形状に設けられていることにより、はんだの流れ出しを確実に防止することができる。
また、前記ダムが、前記第１の基板と前記第２の基板の双方に設けられ、前記第１の基板と前記第２の基板の対向するパッドにおけるダムが、平面配置において重複しない部位が生じる配置に設けられていることにより、第１の基板と第２の基板との間に確実に樹脂を充填することができる。
また、前記第１の基板と前記第２の基板のいずれか一方あるいは双方の前記ダムは、前記パッドの周囲を包囲する周方向に分断する少なくとも１個所の分断部が形成された形状に設けられていることにより、第１の基板と第２の基板との間に充填する樹脂の充填性を良好にすることができる。
また、前記第１の基板と前記第２の基板のいずれか一方あるいは双方の前記ダムは、前記パッドの周方向に分断する２個所の分断部が前記パッドを挟む対称位置に一対配置された形状に設けられ、隣り合う複数の前記パッドに設けられ、前記分断部で分断された前記ダムの開き方向が、同一方向に揃って配置されていることにより、ダムの開き方向を第１の基板と第２の基板との間に樹脂を充填する際の樹脂の注入方向に合わせることによって、さらに樹脂の充填性を良好にすることができる。
また、前記第１の基板と前記第２の基板のいずれか一方あるいは双方の前記ダムは、前記パッドの周方向に分断する２個所の分断部が前記パッドを挟む対称位置に一対配置された形状に設けられ、隣り合う複数の前記パッドに設けられ、前記分断部で分断された前記ダムの開き方向が、前記パッドごとに交互に９０度ずつ変わって配置されていることにより、第１の基板と第２の基板との間に充填する樹脂の充填性を良好とし、かつ、隣り合ったパッド間における電気的短絡を効果的に防止することができる。
また、前記分断部が設けられた前記ダムが、前記第１の基板の前記ダムの前記分断部と前記第２の基板の前記ダムの前記分断部とが、平面配置において重複せずに設けられていることにより、第１の基板と第２の基板との間に充填する樹脂の充填性を良好にすることができる。
本発明に係る半導体素子内蔵基板によれば、第１の基板と第２の基板のいずれか一方あるいは双方に、パッドからのはんだの流れ出しを防止するダムを設けたことにより、はんだ端子から流れ出すはんだがダムによって遮られ、パッド間において電気的短絡が生じることを防止することができる。また、第１の基板と第２の基板との間に樹脂を充填する際にダムが樹脂に対してアンカー的に作用し、樹脂と第１の基板と第２の基板との密着性を良好にし、樹脂と基板との界面にはんだが流れ出す空隙が発生することを抑制し、はんだの流れ出しによる電気的短絡を防止することができる。
半導体素子内蔵基板の第１の実施の形態の構成を示す断面図である。 第１の実施の形態におけるダムの構成を示す斜視図である。 ダムの作用を示す斜視図（ａ）、（ｂ）である。 第１の基板の製造工程を示す基板の断面図（ａ）、（ｂ）、（ｃ）である。 第２の基板の製造工程を示す基板の断面図（ａ）、（ｂ）、（ｃ）である。 半導体素子内蔵基板の製造工程を示す基板の断面図（ａ）、（ｂ）、（ｃ）である。 ダムの他の形成例を示す平面図（ａ）、（ｂ）、（ｃ）、（ｄ）である。 ダムの他の形成例を示す断面図（ａ）及び平面図（ｂ）である。 ダムの他の形成例を示す断面図（ａ）及び平面図（ｂ）、（ｃ）である。 半導体素子内蔵基板の従来の製造工程を示す断面図である。 半導体素子内蔵基板の従来の製造工程を示す断面図である。 半導体素子内蔵基板の従来の製造工程を示す断面図である。 半導体素子内蔵基板の従来の製造工程を示す断面図である。
（半導体素子内蔵基板）
図１は、本発明に係る半導体素子内蔵基板の一実施形態の構成を示す断面図である。
本実施形態の半導体素子内蔵基板１００の基本的な構成は、図１３に示した従来の半導体素子内蔵基板７０の構成と共通する。すなわち、第１の基板２０上に半導体素子１０が搭載され、第１の基板２０に、はんだ端子４０を介して第２の基板３０が接合され、第１の基板２０と第２の基板３０との間に樹脂５０が充填されて、半導体素子１０及びはんだ端子４０が封止され、第１の基板２０の外面の接続パッド２４に接続端子６２が接合されている。
半導体素子１０は、電極１１を第１の基板２０の電極（素子接続パッド）２１に接合してフリップチップ接続され、半導体素子１０と第１の基板２０とが対向する領域にアンダーフィル樹脂１２が充填されて第１の基板２０に搭載されている。
第１の基板２０の半導体素子搭載面には、半導体素子１０が接続される電極２１及びはんだ端子４０が接合されるパッド２２を含む配線パターンが形成され、第１の基板２０の半導体素子搭載面は、電極２１、パッド２２を除いてソルダーレジストからなる保護膜２３によって被覆されている。第１の基板２０の半導体素子搭載面の反対面（実装面）には接続端子６２が接合される接続パッド２４を含む配線パターンが形成され、第１の基板２０の実装面は、接続パッド２４を除いてソルダーレジストからなる保護膜２５によって被覆されている。
第１の基板２０の半導体素子搭載面に形成された配線パターンと、実装面に形成された配線パターンとは、第１の基板２０を厚さ方向に貫通するスルーホール２６を介して電気的に接続される。
第２の基板３０の第１の基板２０に対向する面には、はんだ端子４０が接合されるパッド３２を含む配線パターンが形成され、第２の基板３０の樹脂５０が密着する面はパッド３２を除いて、ソルダーレジストからなる保護膜３３によって被覆されている。また、第２の基板３０の外面（BGA型の半導体素子などが搭載される実装面）には、接続パッド３４を含む配線パターンが形成され、第２の基板３０の実装面は接続パッド３４を除いてソルダーレジストからなる保護膜３５によって被覆されている。
第２の基板３０のパッド３２を含む配線パターンと、接続パッド３４を含む配線パターンとは、第２の基板３０を厚さ方向に貫通するスルーホール３６を介して電気的に接続される。
本実施形態の半導体素子内蔵基板１００において特徴的な構成は、第１の基板２０に設けられたパッド２２と第２の基板３０に設けられたパッド３２の周囲に、パッド２２、３２からのはんだの流れ出しを阻止するダム２３ａ、３３ａを設けたことにある。ダム２３ａは、パッド２２の周囲を円形のリング状に囲む配置として保護膜２３上に設けられ、ダム３３ａは、パッド３２の周囲を円形状に囲む配置として保護膜３３上に設けられている。
図２に、第１の基板２０の表面に形成されたダム２３ａの斜視図を示す。ダム２３ａは第１の基板２０の表面に保護膜２３から露出するパッド２２の周縁部の径よりも大径に、パッド２２を円環状に囲む配置として、保護膜２３の表面から一段高く形成される。ダム２３ａは、保護膜２３と同様にソルダーレジストによって形成されている。
図３に、第１の基板２０に設けたダム２３ａの作用を示す。図３（ａ）は、パッド２２にはんだ端子４０を接合した状態を示す。はんだ端子４０は、実際には、第２の基板３０のパッド３２にも接合される。図３は、第２の基板３０との接合状態を省略して示している。
図３（ｂ）は、接続端子６２を接合するリフロー加熱を行った際に、はんだ端子４０のはんだ４０ｂがパッド２２との接合領域から外側に流れ出した状態を示す。前述したように、このはんだ４０ｂの流れ出しは、樹脂５０と保護膜２３との密着が不十分で、樹脂５０と保護膜２３との界面に生じた空隙内にはんだ４０ｂが流れ出すことによって生じる。
本実施形態においては、パッド２２を囲むようにパッド２２の周囲にダム２３ａを設けたことにより、パッド２２から流れ出したはんだ４０ｂがダム２３ａによって遮られ、隣りのパッド２２にまではんだ４０ｂが流れ出すことを防止し、はんだ４０ｂの流れ出しによって電気的短絡が生じることを防止する。
図１に示すように、半導体素子内蔵基板１００においては、第１の基板２０に設ける各々のパッド２２の周囲にダム２３ａを設ける。樹脂５０と保護膜２３との界面に生じる空隙の発生個所は不定であるが、パッド２２ごとにダム２３ａを設けたことにより、接続パッド２４にはんだボールなどの接続端子６２を接合するリフロー加熱工程等において、はんだ端子４０からはんだ４０ｂが流れ出すことによってパッド２２間が電気的に短絡することを確実に防止することができる。
また、パッド２２の周囲にダム２３ａを設けたことによって、ダム２３ａを設けない場合と比較して保護膜２３と樹脂５０との接触面積が大きくなり、ダム２３ａが樹脂５０に対してアンカー的に作用して、保護膜２３と樹脂５０との密着性（くいつき）が向上し、保護膜２３と樹脂５０との界面に空隙が生じ難くなり、これによって接続パッド２４に接続端子６２を接合するリフロー加熱工程等においてはんだ４０ｂが加熱され溶融されて流れ出すことを防止するという作用もある。
図２は第１の基板２０に設けるダム２３ａの構成を示したが、第２の基板３０に設けるダム３３ａについても、まったく同様に形成される。
樹脂５０によって半導体素子１０とはんだ端子４０とを封止する際には、第２の基板３０の保護膜３３と樹脂５０の界面にも空隙が生じ得るから、第２の基板３０のパッド３２とはんだ端子４０との接合部分からも、後工程の接続端子６２を接合するためのリフロー加熱工程等においてはんだ４０ｂが流れ出す可能性がある。この場合も、パッド３２の周囲に円環状にダム３３ａを設けることによって、パッド３２から流れ出したはんだ４０ｂがダム３３ａによって遮られ、はんだ４０ｂによってパッド３２間が電気的に短絡することを防止することができる。
なお、接続パッド２４に接続端子６２を接合するリフロー工程においては、第１の基板２０を下側にしてリフローするから、はんだ端子４０の溶融したはんだ４０ｂが、隣り合ったパッド２２、３２に流れ出す作用は、第２の基板３０よりも下側の第１の基板２０において生じやすい。したがって、第２の基板３０におけるはんだ４０ｂの流れ出しがさほど問題にならない場合には、第１の基板２０についてのみパッド２２の周囲にダム２３ａを設け、第２の基板３０にはダム３３ａを設けない設計とすることができる。リフロー加熱の際の第１の基板２０と第２の基板３０の上下関係が逆転する場合には、これとは逆になる。
図１に示す半導体素子内蔵基板１００は、第２の基板３０上に設けた接続パッド３４を介して、半導体素子を搭載した別の半導体パッケージ、たとえばBGA型の半導体装置を実装するといったように用いられる。また、第２の基板３０上に半導体素子や回路部品を実装するといった使用方法もある。この場合は、第２の基板３０の素子搭載面には、接続パッド３４にかえて、半導体素子や回路部品と電気的に接続されるパッドあるいは電極を設けるようにされる。
（半導体素子内蔵基板の製造方法）
上述した半導体素子内蔵基板１００において特徴とする構成は、第１の基板２０と第２の基板３０のパッド２２、３２の周囲に、それぞれダム２３ａ、３３ａを設けた点にある。
図４は、第１の基板２０にダム２３ａを形成する工程を示す。図４（ａ）は、基板２０ａの半導体素子搭載面を、電極２１とパッド２２を露出させてソルダーレジストからなる保護膜２３によって被覆し、基板２０ａの実装面を接続パッド２４を露出させてソルダーレジストからなる保護膜２５によって被覆した状態を示す。
基板２０ａの素子搭載面には電極２１とパッド２２を含む配線パターンが形成され、実装面には接続パッド２４を含む配線パターンが形成されている。基板２０ａの両面に配線パターンを形成する方法としては、基板２０ａの両面に被着形成された導体層をパターニングする方法、基板２０ａの両面にめっきシード層を形成し、めっきシード層をめっき給電層とする電解めっきを施して形成する方法等が利用できる。基板２０ａを厚さ方向に貫通するスルーホール２６はスルーホールめっきによって形成することができる。
保護膜２３を電極２１とパッド２２が露出するようにパターニングするには、感光性のソルダーレジストによって基板２０ａの表面を被覆し、電極２１とパッド２２の平面配置パターンにしたがってソルダーレジストを露光及び現像すればよい。接続パッド２４が露出するように保護膜２５を形成する場合も、感光性のソルダーレジストを用いて、接続パッド２４の平面配置に合わせて露光及び現像する。
図４（ｂ）、（ｃ）は、ダム２３ａを形成する工程を示す。図４（ｂ）は、保護膜２３、２５を形成した後、保護膜２３が形成されている基板２０ａの素子搭載面を感光性のソルダーレジスト２３０によって被覆した状態を示す。この感光性のソルダーレジスト２３０をダム２３ａの平面パターン（円環状のパターン）に合わせて露光及び現像することによってダム２３ａを形成することができる（図４（ｃ））。
本実施形態においては、ソルダーレジスト２３０を露光及び現像する工程において、半導体素子１０をフリップチップ接続する際にアンダーフィル樹脂が流れ出すことを防止するダム２３ｂについても形成している。アンダーフィル樹脂の流れ止め用のダム２３ｂは、電極２１が配置されている領域（半導体素子の搭載領域）の外側域を囲む矩形の枠状に形成する。
はんだ４０ｂの流れ止め用のダム２３ａ、及びアンダーフィル樹脂の流れ止め用のダム２３ｂは感光性のソルダーレジスト２３０を露光及び現像して形成するから、ダム２３ａ、２３ｂの配置、大きさ、形状は、露光パターンを変更するのみで任意に設定することができる。ダム２３ａ、２３ｂの高さはソルダーレジスト２３０の厚さによって規定される。したがって、形成しようとするダム２３ａ、２３ｂの高さに合わせて、適宜厚さのソルダーレジスト２３０を選択して使用する。ソルダーレジスト２３０はレジスト材をコーティングする方法、あるいはレジストフィルムをラミネートする方法によって形成する。
ソルダーレジスト２３０には保護膜２３を形成する際に使用するソルダーレジストと同一の材料を使用するが、異種材料を使用することもできる。
本実施形態の製造方法によれば、同一の露光及び現像工程において、はんだ４０ｂの流れ止め用のダム２３ａと、アンダーフィル樹脂の流れ止め用のダム２３ｂを形成できるという利点がある。
第２の基板３０にダム３３ａを形成する方法も第１の基板２０にダム２３ａを形成する方法と同様である。
図５（ａ）は、第１の基板２０に対向する一方の面にパッド３２を含む配線パターンが形成され、他方の面に接続パッド３４を含む配線パターンが形成された基板３０ａの両面にそれぞれ保護膜３３、３５を形成し、基板３０ａの一方の面にダム３３ａとなる感光性のソルダーレジスト３３０を被着形成した状態を示す。
このソルダーレジスト３３０を露光及び現像し、基板３０ａの一方の面に形成されたパッド３２の周囲を囲む配置にダム３３ａを形成することによって第２の基板３０を形成する（図５（ｂ））。
第１の基板２０と第２の基板３０とを接合するはんだ端子４０は、第２の基板３０のパッド３２にあらかじめ接合して用いる（図５（ｃ））。はんだ端子４０として、本実施形態においては銅ボール４０ａをコアとし、はんだ４０ｂによって銅ボール４０ａの外面を被覆したはんだ端子４０を使用している。銅ボール４０ａをコアとすることによって、第１の基板２０と第２の基板３０との離間間隔を確実に一定の間隔を保って確保することができる。もちろん、銅ボール等のコアを有しないはんだボールをはんだ端子として用いることもできる。
図６（ａ）は、第１の基板２０に半導体素子１０を搭載した状態を示す。半導体素子１０は、電極１１と電極２１とを位置合わせして接合した後、半導体素子１０と第１の基板２０との間にアンダーフィル樹脂１２を充填し、アンダーフィル樹脂１２を熱硬化させて搭載する。ダム２３ｂを設けたことにより、アンダーフィル樹脂１２がパッド２２上にまで流れ出すことを防止する。なお、第１の基板２０の素子搭載領域にアンダーフィル樹脂１２を供給した後に、半導体素子１０をフリップチップ接続することもできる。
第１の基板２０に半導体素子１０を搭載する前後の工程として、第１の基板２０の素子搭載面側に対してプラズマ処理を施し、保護膜２３、ダム２３ａの表面を粗面化する。第１の基板２０に半導体素子１０を搭載する前におけるプラズマ処理によってアンダーフィル樹脂１２と保護膜（ソルダーレジスト）２３との密着性を向上させることができ、第１の基板２０に半導体素子１０を搭載した後のプラズマ処理により、樹脂５０と保護膜２３との密着性を向上させることができる。
プラズマ処理によって保護膜２３とダム２３ａの表面を粗面化されることにより、樹脂５０と保護膜２３及びダム２３ａとの密着性（くいつき）が向上し、樹脂５０と保護膜２３及びダム２３ａとの界面に空隙が生じることを抑制する。
図６（ｂ）は、はんだ端子４０を介して第１の基板２０と第２の基板３０とを接合した状態を示す。第１の基板２０と第２の基板３０のパッド２２、３２とを位置合わせし、第１の基板２０と第２の基板３０との離間間隔を維持してはんだ４０ｂを溶融して接合することにより、第１の基板２０と第２の基板３０とを接合することができる。
図６（ｃ）は、第１の基板２０と第２の基板３０とによって挟まれた隙間内に樹脂５０を充填して、第１の基板２０と第２の基板３０とが一体化された積層基板６０を形成した状態である。第１の基板２０と第２の基板３０とを樹脂封止用の金型によりクランプし、第１の基板２０と第２の基板３０との間に溶融した樹脂５０を注入し、熱硬化させることによって、半導体素子１０とはんだ端子４０とが樹脂５０によって封止され、第１の基板２０と第２の基板３０とが一体化された積層基板６０が得られる。
ダム２３ａ、２３ｂ、３３ａを設けたことによって樹脂５０と第１の基板２０、第２の基板３０との接触面積を拡大することができ、ダム２３ａ、２３ｂ、３３ａによるアンカー作用によって第１の基板２０と第２の基板３０がより強固に一体化される。
第１の基板２０と第２の基板３０とを一体的に連結して積層基板６０を形成した後、接続パッド２４にはんだボールを配置し、リフロー加熱によって、接続パッド２４に接続端子６２を接合して半導体素子内蔵基板１００が得られる。図１が、図６（ｃ）の接続パッド２４に接続端子６２を接合した状態である。
リフロー加熱の際に、樹脂５０中に封止されたはんだ端子４０のはんだ４０ｂが溶融して、樹脂５０と保護膜２３、３３との界面の空隙に溶融したはんだ４０ｂが侵入しても、ダム２３ａ、３３ａによってはんだ４０ｂの流れ出しが遮られ、パッド間が電気的に短絡することが防止され、電気的短絡による不良発生を抑え、半導体素子内蔵基板１００を確実に製造することができる。
上述した実施形態においては、積層基板６０に接続端子６２を接合して半導体素子内蔵基板１００としたが、接続端子６２を接合する前の積層基板６０を半導体素子内蔵基板ととらえることもできる。半導体素子内蔵基板には、第２の基板３０上に半導体素子や回路部品を実装して半導体装置とする使い方もある。このような場合には、積層基板６０の第２の基板３０の素子搭載面に、半導体素子や回路部品に接続される電極あるいはパッドを形成しておき、積層基板６０に半導体素子や回路部品を実装した後、リフロー加熱工程により、積層基板６０の第１の基板２０の接続パッド２４に接続端子６２を接合する。このリフロー加熱工程においても、上述したとまったく同様にダム２３ａ、３３ａが電気的短絡を防止するように作用する。
（ダムの形成例）
図７に、第１の基板２０に形成するダム２３ａの他の形成例を示す。
図７（ａ）は、ダム２３ａの平面形状を楕円のリング状とした例である。第１の基板２０に配置されているパッド２２の配置間隔が、一方向については狭く、一方向と直交する方向には広く空いているような場合には、パッド２２の配置間隔が広い方向を長軸とする楕円形にダム２３ａを形成することによって、はんだが流れ出す領域をできるだけ広く確保して、ダム２３ａ外へのはんだの流れ出しによる電気的短絡を効果的に防止することができる。
ダム２３ａをパッド２２の周囲を連続的に一周する形状とする場合は、円形状、楕円状に限らず、矩形等の多角形状あるいは任意の包囲形状とすることができる。ダム２３ａ、３３ａの形状あるいは配置は、感光性のソルダーレジストを露光する露光パターンを適宜設計することによって、任意に設定することができる。
図７（ｂ）、（ｃ）、（ｄ）は、ダム２３ａをパッド２２の周囲を連続的に一周する形状とせず、パッド２２の周囲を包囲する周方向の少なくとも１個所を分断した形態とした例である。
図７（ｂ）は、円環状のダム２３ａを２個所で分断した円弧状のダム２３ａを形成した例、図７（ｃ）は、直線状のダム２３ａを形成した例、図７（ｄ）は、直線部分の端部をパッド２２側に折曲した形態とした例である。いずれも、パッド２２ごとに、パッド２２を挟む対称位置に一対のダム２３ａを配置している。
図７（ｂ）、（ｃ）は、各々のパッド２２におけるダム２３ａの向きを平行向き、すなわち各々のパッド２２に設けられているダム２３ａの開き方向が同一方向に揃うように配置した例、図７（ｄ）は、パッド２２ごとにダム２３ａの向き、すなわちダム２３ａの開き方向を９０度ずつ交互に向きを変える配置とした例である。
第１の基板２０と第２の基板３０とを接合した後、第１の基板２０と第２の基板３０との間に樹脂５０を充填する際には、基板の一端側から樹脂５０を注入して充填する。したがって、図７（ｂ）、（ｃ）に示すように、ダム２３ａに設けた分断部分が樹脂５０の流動方向（図中の矢印の方向）に開く配置にすると、ダム２３ａがパッド２２の周囲を包囲する形状とした場合とくらべて、ダム２３ａによって樹脂５０の流動が妨げられにくくなり、樹脂５０を確実に充填することができる。これによって、樹脂５０と保護膜２３との界面に空隙が生じることが抑制され、空隙にはんだが流れ出すことによって生じる電気的短絡を抑制することができる。
このようにダム２３ａに分断部分を設ける場合に、樹脂５０の注入方向（流動方向）を考慮して、ダム２３ａの形状を設定することは有効である。
図７（ｄ）は、樹脂５０の流動方向とダム２３ａの向きをとくに関連づけていない例である。第１の基板２０と第２の基板３０との離間間隔は実際にはかなり狭く、第１の基板２０と第２の基板３０にダム２３ａ、３３ａを形成すると、ダム２３ａ、３３ａを形成した部位においては樹脂５０が通過する隙間がさらに狭くなる。したがって、ダム２３ａに分断部分を設けて樹脂５０が通過する流路を広くすることは、樹脂５０の流れ方向に関わらず、第１の基板２０と第２の基板３０との間に樹脂５０を充填しやすくする方法として有効である。樹脂５０が充填される際には、樹脂５０はより通過しやすい流路を介して充填される。
また、図７（ｂ）、（ｃ）に示す例においては、隣り合ったパッド２２間はダム２３ａによって仕切られているが、ダム２３ａの開き側にパッド２２を配置した場合には、ダム２３ａの開き側に配置されるパッド２２との間における電気的短絡を抑制する作用が不十分になるおそれがある。これに対し、図７（ｄ）に示すように、パッド２２ごとにダム２３ａの向きを９０度ずつ変えるようにすると、ダム２３ａの仕切り位置が等方的になり、どの方向にもダム２３ａが電気的短絡を抑制するように作用するという利点がある。
図７（ｂ）、（ｃ）、（ｄ）は、パッド２２の周囲に設けるダムに２個所の分断部を設けた例であるが、ダムに設ける分段個所を１個所あるいは３個所以上とすることも可能である。また、分断個所を設ける場合のダムの形状も、任意に設定することができる。
また、図７は、第１の基板２０に設けるダム２３ａについて説明したが、第２の基板３０に設けるダム３３ａについてもまったく同様の形態とすることができる。
図８、９は、第１の基板２０と第２の基板３０とに設けるダム２３ａ、３３ａの相互の配置位置関係を特徴とする例である。
図８は、第１の基板２０に設けるダム２３ａを第２の基板３０に設けるダム３３ａよりも小径として、対向する位置関係にあるパッド２２、３２に設けるダム２３ａ、３３ａの平面配置が重複しない配置（重なり合わない配置）とした例である。第１の基板２０と第２の基板３０のパッド２２、３２は、同一の平面位置にあるから、図８（ｂ）に示すように、ダム２３ａとダム３３ａは同芯状の平面配置となる。
このように、第１の基板２０と第２の基板３０の対向するパッド２２、３２におけるダム２３ａ、３３ａの配置を、平面方向に重複しない配置とすることにより、第１の基板２０と第２の基板３０との隙間に樹脂５０を充填する際に、パッド２２、３２の近傍における樹脂５０の充填性、流れ性を良好とし、樹脂５０を第１の基板２０と第２の基板３０との間に充填する操作を確実に行うことができる。
なお、第１の基板２０のダム２３ａを第２の基板３３ａのダム３３ａよりも大径とした場合も同様である。なお、ダム２３ａ、３３ａの形状は円形のリング状に限らず、第１の基板２０のダム２３ａと第２の基板３０のダム３３ａが平面配置において重複しないように、言い換えれば、少なくとも部分的に平面配置において重複しない部分が生じるように配置することによって、樹脂５０の充填性を向上させることができる。
図９は分断部分を設けたダム２３ａ、３３ａの分断位置の向き（開き方向）を、第１の基板２０と第２の基板３０とで交差する配置、すなわちダム２３ａ、３３ａの分断位置が平面配置において重複しない配置とした例である。図９（ｂ）は、第１の基板２０におけるダム２３ａの平面配置、図９（ｃ）は、第２の基板３０におけるダム３３ａの平面配置を示す。図９（ａ）は、図９（ｂ）、（ｃ）のA-A線断面図である。
ダム２３ａとダム３３ａの分断位置が平面配置において重複しない配置とすれば、ダム２３ａ、３３ａが完全に対向して配置された場合と比較して、第１の基板２０と第２の基板３０のダム２３ａ、３３ａの隙間が実質的に広がり、樹脂５０の流れ性を良くすることができる。
図９に示す例においても、ダム２３ａ、３３ａの平面形状は円弧形状に限らず適宜形状とすることができ、またダム２３ａ、３３ａに設ける分段位置、開き方向も図示例のものに限られるものではない。
１０ 半導体素子
１１ 電極
１２ アンダーフィル樹脂
２０ 第１の基板
２１ 電極
２２、３２ パッド
２３、２５、３３、３５ 保護膜
２３ａ、３３ａ ダム
２４、３４ 接続パッド
３０ 第２の基板
４０ はんだ端子
４０ａ 銅ボール
４０ｂ はんだ
５０ 樹脂
６０ 積層基板
６２ 接続端子
７０ 半導体素子内蔵基板
１００ 半導体素子内蔵基板
２３０、３３０ ソルダーレジスト

Claims (8)

  1. 第１の基板上に半導体素子が搭載され、
    前記第１の基板の前記半導体素子が搭載された面に、はんだ端子を介して第２の基板が接合され、
    前記第１の基板の前記半導体素子が搭載された面と、前記第２の基板の前記第１の基板に対向する面とに保護膜が被覆され、
    前記第１の基板と前記第２の基板の双方に、前記はんだ端子が接合されたパッドの周囲を包囲するように前記保護膜上に突起状に形成され、前記はんだ端子からのはんだの流れ出しを防止するダムが設けられ、
    前記第１の基板の前記ダムと前記第２の基板の前記ダムとが、平面配置において少なくとも部分的に重複せずに設けられ、
    前記第１の基板と前記第２の基板との間に、前記半導体素子及び前記はんだ端子を封止して充填された樹脂を介して、前記第１の基板と前記第２の基板とが一体化されていることを特徴とする半導体素子内蔵基板。
  2. 前記第１の基板と前記第２の基板のいずれか一方あるいは双方の前記ダムは、前記パッドの周囲を包囲する周方向に分断する少なくとも１個所の分断部が形成された形状に設けられていることを特徴とする請求項１記載の半導体素子内蔵基板。
  3. 前記第１の基板と前記第２の基板のいずれか一方あるいは双方の前記ダムは、前記パッドの周方向に分断する２個所の分断部が前記パッドを挟む対称位置に一対配置された形状に設けられ、
    隣り合う複数の前記パッドに設けられ、前記分断部で分断された前記ダムの開き方向が、同一方向に揃って配置されていることを特徴とする請求項１または２記載の半導体素子内蔵基板。
  4. 前記第１の基板と前記第２の基板のいずれか一方あるいは双方の前記ダムは、前記パッドの周方向に分断する２個所の分断部が前記パッドを挟む対称位置に一対配置された形状に設けられ、
    隣り合う複数の前記パッドに設けられ、前記分断部で分断された前記ダムの開き方向が、前記パッドごとに交互に９０度ずつ変わって配置されていることを特徴とする請求項１または２記載の半導体素子内蔵基板。
  5. 前記分断部が設けられた前記ダムが、前記第１の基板と前記第２の基板の双方に設けられ、
    前記第１の基板の前記ダムの前記分断部と前記第２の基板の前記ダムの前記分断部とが、平面配置において重複せずに設けられていることを特徴とする請求項２〜４のいずれか一項記載の半導体素子内蔵基板。
  6. 第１の基板上に半導体素子が搭載され、
    前記第１の基板の前記半導体素子が搭載された面に、はんだ端子を介して第２の基板が接合され、
    前記第１の基板の前記半導体素子が搭載された面と、前記第２の基板の前記第１の基板に対向する面とに保護膜が被覆され、
    前記第１の基板と前記第２の基板の双方に、前記はんだ端子が接合されたパッドの周囲を包囲するように前記保護膜上に突起状に形成され、前記はんだ端子からのはんだの流れ出しを防止するダムが設けられ、
    前記ダムには、前記パッドの周囲を包囲する周方向に分断する少なくとも１個所の分断部が形成され、
    前記第１の基板の前記ダムの前記分断部と前記第２の基板の前記ダムの前記分断部とが、平面配置において重複せずに設けられ、
    前記第１の基板と前記第２の基板との間に、前記半導体素子及び前記はんだ端子を封止して充填された樹脂を介して、前記第１の基板と前記第２の基板とが一体化されていることを特徴とする半導体素子内蔵基板。
  7. 前記ダムは、前記パッドの周方向に分断する２個所の分断部が前記パッドを挟む対称位置に一対配置された形状に設けられ、
    隣り合う複数の前記パッドに設けられ、前記分断部で分断された前記ダムの開き方向が、同一方向に揃って配置されていることを特徴とする請求項６記載の半導体素子内蔵基板。
  8. 前記ダムは、前記パッドの周方向に分断する２個所の分断部が前記パッドを挟む対称位置に一対配置された形状に設けられ、
    隣り合う複数の前記パッドに設けられ、前記分断部で分断された前記ダムの開き方向が、前記パッドごとに交互に９０度ずつ変わって配置されていることを特徴とする請求項６記載の半導体素子内蔵基板。
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