JP5477372B2 - 機能素子内蔵基板、及びその製造方法、並びに電子機器 - Google Patents

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Description

本発明は、機能素子内蔵基板、及びその製造方法に関する。さらに、前記機能素子内蔵基板を搭載した電子機器に関する。
電子機器の小型化・薄型化を実現する技術として、機能素子内蔵基板が注目を集めている。機能素子内蔵基板の製造方法として、加圧・加熱プロセスを用いて機能素子を絶縁層に埋設する方法（特許文献１）と、ラミネートプロセスを用いる方法がある。
機能素子内蔵基板においては、機能素子とこれを埋設した絶縁層との線形熱膨張係数の差等により発生する応力に起因する反りが問題となっている。ラミネートプロセスにより機能素子を絶縁層に埋設する方法は、通常、機能素子と、これを埋設する絶縁層の材料の相違による弾性率や線形熱膨張係数等の物理的な諸定数の差によって、反りが発生しやすい。そこで、特許文献２においては、装置内における熱膨張のバランスをとり、熱膨張に起因した反りの発生を抑制するために、機能素子（電子部品）の厚さ方向に対する中心位置と基体本体の厚さ方向に対する中心位置を略一致させる構成が提案されている。
特開２００２−２７０７１２号公報 特開２００６−０４９４２４号公報
上記特許文献１のように加圧・加熱プロセスを適用する方法は、反りの抑制効果が認められるものの、基板埋設層の上下に一定の厚みの回路基板を設ける必要があり、設計自由度及び基板の薄化の点で問題があった。また、大きな圧力をかけるため、特に薄化された半導体チップ等の機能素子において割れが生じやすいという問題もあった。上記特許文献２の方法においては、より反りの低減効果が大きい技術が望まれていた。
本発明は、上記背景に鑑みてなされたものであり、その目的とするところは、設計自由度や薄化を維持しつつ、反りを効果的に低減可能な機能素子内蔵基板及びその製造方法を提供することである。
本発明に係る機能素子内蔵基板は、機能素子と、前記機能素子を埋設する絶縁層と、前記絶縁層の上部、若しくは前記絶縁層の主面に露出する導電体と前記機能素子とを接続するための接続導体とを備える。そして、反り量低減手段として、前記機能素子の第１主面、及び当該第１主面とは反対側の第２主面と接続された前記接続導体の設置状態に応じて、前記機能素子の前記第１主面上に形成された、若しくは形成した場合の前記接続導体の高さＴｖ（１）と、前記機能素子の前記第２主面上に形成された、若しくは形成した場合の前記接続導体の高さＴｖ（２）の比率を調整する手段を適用した。
本発明に係る電子機器は、上記態様の機能素子内蔵基板を備えるものである。
本発明に係る機能素子内蔵基板の製造方法は、機能素子を用意し、前記機能素子の第１主面、及び前記第１主面とは反対側に位置する第２主面の少なくともいずれかに接続導体を配設し、前記機能素子を絶縁層に埋設し、反り量を低減するように、研磨、若しくは研削して、前記機能素子の前記第１主面、及び前記第２主面と接続された前記接続導体の設置状態に応じて、前記機能素子の前記第１主面上に形成された、若しくは形成した場合の前記接続導体の高さＴｖ（１）と、前記機能素子の前記第２主面上に形成された、若しくは形成した場合の前記接続導体の高さＴｖ（２）の比率を調整するものである。
本発明によれば、設計自由度や薄化を維持しつつ、反りを効果的に低減可能な機能素子内蔵基板及びその製造方法を提供することができるという優れた効果を有する。
実施形態１に係る機能素子内蔵基板の模式的端面図。 実施形態２に係る機能素子内蔵基板の模式的端面図。 実施形態２に係る機能素子及び第１接続導体の模式的平面図。 機能素子の第１主面に占める第１接続導体の面積率に対して、式（１）若しくは式（６）から算出されるＴｖ（１）をプロットした図。 機能素子の第１主面に占める第１接続導体の面積率に対して、機能素子内蔵基板の機能素子の部分の反り量をプロットした図。 製造方法２−１に係る機能素子内蔵基板の製造工程端面図。 製造方法２−１に係る機能素子内蔵基板の製造工程端面図。 製造方法２−１に係る機能素子内蔵基板の製造工程端面図。 製造方法２−１に係る機能素子内蔵基板の製造工程端面図。 製造方法２−１に係る機能素子内蔵基板の製造工程端面図。 製造方法２−２に係る機能素子内蔵基板の製造工程端面図。 製造方法２−２に係る機能素子内蔵基板の製造工程端面図。 製造方法２−３に係る機能素子内蔵基板の製造工程端面図。 製造方法２−３に係る機能素子内蔵基板の製造工程端面図。 製造方法２−４に係る機能素子内蔵基板の製造工程端面図。 製造方法２−４に係る機能素子内蔵基板の製造工程端面図。 製造方法２−４に係る機能素子内蔵基板の製造工程端面図。 実施形態３に係る機能素子内蔵基板の模式的端面図。 製造方法３−１に係る機能素子内蔵基板の製造工程端面図。 製造方法３−１に係る機能素子内蔵基板の製造工程端面図。 製造方法３−１に係る機能素子内蔵基板の製造工程端面図。 製造方法３−２に係る機能素子内蔵基板の製造工程端面図。 製造方法３−２に係る機能素子内蔵基板の製造工程端面図。 製造方法３−２に係る機能素子内蔵基板の製造工程端面図。 変形例３−１に係る機能素子内蔵基板の模式的端面図。 実施形態４に係る機能素子内蔵基板の模式的端面図。 製造方法４−１に係る機能素子内蔵基板の製造工程端面図。 製造方法４−１に係る機能素子内蔵基板の製造工程端面図。 製造方法４−１に係る機能素子内蔵基板の製造工程端面図。 実施形態５に係る機能素子内蔵基板の模式的端面図。 実施形態６に係る機能素子内蔵基板の模式的端面図。 実施形態７に係る機能素子内蔵基板の模式的端面図。 実施形態８に係る機能素子内蔵基板の模式的端面図。 実施形態９に係る機能素子内蔵基板の模式的端面図。
以下、本発明を適用した実施形態の一例について説明する。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。
［実施形態１］
図１に本実施形態１に係る機能素子内蔵基板１０１の模式的端面図を示す。同図に示すように、本実施形態１に係る機能素子内蔵基板１０１は、機能素子１、絶縁層１０、第１接続導体２１、第２接続導体２２を備える。
機能素子１は、絶縁層１０に埋設されている。ここで、機能素子１の図１中の上側の主面を第１主面１Ａとし、第１主面１Ａと反対側の面を第２主面１Ｂとする。機能素子１としては、電子部品であれば特に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、種々の態様のものが含まれる。一例を挙げれば、抵抗器、コンデンサ等の受動素子、ダイオードやトランジスタなどの能動素子を挙げることができる。好ましい形態としては、半導体チップ等の半導体素子を挙げることができる。さらに、好ましい形態として、１０００ピン以上の多ピンの半導体素子を挙げることができる。
第１接続導体２１及び第２接続導体２２は、機能素子１と、機能素子１から離間した位置に配置される導電体（不図示）とを電気的に接続する役割を担う。第１接続導体２１及び第２接続導体２２の形態は特に限定されないが、例えば、電極端子、ビア、配線、導電性ペースト等により形成したバンプ等を挙げることができる。なお、本実施形態１においては、第１接続導体２１、第２接続導体２２が両方配設されている例を述べているが、本発明は、少なくともどちらか一方が配設されているものに対して好適に適用することができる。
第１接続導体２１は、図１に示すように、機能素子１の第１主面１Ａから延在して、絶縁層１０の第１表面１０Ａにおいて露出するように形成されている。なお、第１接続導体２１として、上記構成に代えて、絶縁層１０の第１表面１０Ａに露出するように絶縁層１０内に配設された配線層等の導電体（不図示）と機能素子１とを接続するように形成してもよい。後者の構成については、後述する。
第２接続導体２２は、図１に示すように、機能素子１の第２主面１Ｂから延在して、絶縁層１０の第２表面１０Ｂにおいて露出するように形成されている。なお、第１接続導体２１と同様に、第２接続導体２２として、上記構成に代えて、絶縁層１０の第２表面１０Ｂに露出するように絶縁層１０内に配設された配線層等の導電体（不図示）と機能素子１とを接続するように形成してもよい。
本発明者らが鋭意検討を重ねたところ、反り量低減手段として、第１主面１Ａ、及び第２主面１Ｂと接続された接続導体の設置状態に応じて、以下のＴｖ（１）とＴｖ（２）の比率を調整する手段を適用することが有効であることがわかった。ここで、Ｔｖ（１）とは、機能素子１の第１主面１Ａ上に形成された、若しくは形成した場合の接続導体の高さを示す。Ｔｖ（２）とは、機能素子１の第２主面１Ｂ上に形成された、若しくは形成した場合の第２接続導体２２の高さを示す。
なお、Ｔｖ（１）が、「機能素子１の第１主面１Ａ上に形成された、若しくは形成した場合の第１接続導体２１の高さ」を示すとは、実際に第１主面１Ａ上に第１接続導体２１が形成されている場合の高さの他、実際には形成されていないが、仮に形成した場合の第１接続導体２１の高さを含む趣旨である。すなわち、第１接続導体２１が形成されていない場合とは、第２接続導体２２のみが配設されている場合を指す。同様に、Ｔｖ（２）が、「機能素子１の第２主面１Ｂ上に形成された、若しくは形成した場合の第２接続導体２２の高さ」を示すとは、実際に第２主面１Ｂ上に第２接続導体２２が形成されている場合のほか、実際には形成されていないが、仮に形成した場合の接続導体の高さを含む趣旨である。すなわち、第２接続導体２２が形成されていない場合とは、第１接続導体２１のみが配設されている場合を指す。
上記特許文献２においては、前述したように、機能素子の厚さ方向に対する中心位置と基体本体の厚さ方向に対する中心位置を略一致させる構成が提案されている。これにより、装置内における熱膨張のバランスをとり、熱膨張に起因した反りの発生を抑制できることが記載されている。しかしながら、上記特許文献２においては、機能素子１と電気的接続を図るために設けられた接続導体の影響を考慮していなかった。
一方、本実施形態１によれば、機能素子１と電気的接続を図るために設けられた接続導体を考慮することにより、上記特許文献２に比してより効果的に反り量の低減を図ることができる。昨今の電子機器の高機能化に伴って、機能素子内蔵基板に埋設される機能素子と接続される接続導体の数、及び接続導体の密度は増加する傾向にある。このような状況下、機能素子と接続される接続導体を考慮して機能素子の配設位置を調整することによる反り量の低減効果は大きい。また、絶縁層１０中における機能素子１の配置位置を調整するだけなので、設計自由度や絶縁層１０の薄化を維持することが可能である。
第１接続導体２１、第２接続導体２２の設置状態に応じて、以下のＴｖ（１）とＴｖ（２）の比率を調整する第１の方法として、実質的に下記式（１）を満足するように、機能素子１を絶縁層１０に配設する方法を挙げることができる。
Figure 0005477372
但し、Ｅ（ｂ）は、下記式（２）、Ｅ（ａ）は下記式（３）、α（ａ）は下記式（４）、α（ｂ）は下記式（５）を満足するものである。また、αｓは、機能素子１の線熱膨張係数を示す。
Figure 0005477372
但し、Ａｖ（１）は、機能素子１の第１主面１Ａ側に配設された第１接続導体２１の第１主面１Ａ上に占める面積を示し、Ａｆ（１）は、機能素子１の第１主面１Ａの面積を示し、Ｅｖ（１）は、機能素子１の第１主面１Ａ側に配設された第１接続導体２１の電極材料の弾性率を示し、Ｅｉ（１）は、機能素子１の第１主面１Ａ側に配設された絶縁層１０の弾性率を示す。
Figure 0005477372
但し、Ａｖ（２）は、機能素子１の第２主面１Ｂ側に配設された第２接続導体２２の第２主面１Ｂ上に占める面積を示し、Ａｆ（２）は、機能素子１の第２主面１Ｂの面積を示し、Ｅｖ（２）は、機能素子１の第２主面１Ｂ側に配設された第２接続導体２２の電極材料の弾性率を示し、Ｅｉ（２）は、機能素子１の第２主面１Ｂ側に配設された絶縁層１０の弾性率を示す。なお、本実施形態１においては、機能素子１の第１主面１Ａ側と第２主面１Ｂ側の絶縁層１を同一材料により構成したので、Ｅｉ（１）＝Ｅｉ（２）となる。なお、第１主面１Ａ側の絶縁層と第２主面１Ｂ側の絶縁層を別の材料により構成してもよい。
Figure 0005477372
但し、αｖ（１）は、機能素子１の第１主面１Ａ側に配設された第１接続導体２１の電極材料の線形熱膨張係数を示し、αｉ（１）は、機能素子１の第１主面１Ａ側に配設された絶縁層１０の線形熱膨張係数を示す。
Figure 0005477372
但し、αｖ（２）は、機能素子１の第２主面１Ｂ側に配設された第２接続導体２２の電極材料の線形熱膨張係数を示し、αｉ（２）は、機能素子１の第２主面１Ｂ側に配設された絶縁層１０の線形熱膨張係数を示す。なお、本実施形態１においては、機能素子１の第１主面１Ａ側と第２主面１Ｂ側の絶縁層１０の弾性率は等しいので、αｉ（１）＝αｉ（２）となる。
接続導体２０の設置状態に応じて、以下のＴｖ（１）とＴｖ（２）の比率を調整する第２の方法として、実質的に下記式（６）を満足するように、機能素子１を絶縁層１０に配設する方法を挙げることができる。
Figure 0005477372
線熱膨張係数の値を考慮した上記式（１）を満足することがより好ましいが、上記式（６）によれば、より簡便に機能素子１の絶縁層１０中の配設位置を決定できるというメリットを有する。α（ａ）とα（ｂ）の差が大きくない場合において、特に式（６）は有効である。
上記式（１）若しくは上記式（６）を満足させることにより、機能素子１の第１主面１Ａ側と第２主面１Ｂ側にかかる弾性率や熱膨張係数等の物理的な諸定数の差による応力を一致させることができる。その結果、機能素子１の第１主面１Ａ側と第２主面１Ｂ側にかかる弾性率や熱膨張係数の差による応力による反りを解消し、反りを効果的に低減可能な機能素子内蔵基板を提供することができる。また、絶縁層１０中における機能素子１の配置位置を、上記式（１）又は式（６）を満足するように調整するだけなので、設計自由度や絶縁層１０の薄化を維持することが可能である。
［実施形態２］
以下、上記実施形態１とは異なる機能素子内蔵基板の例について説明する。以降の図面において、上記実施形態１と同一の要素部材には同一の符号を付し、適宜その説明を省略する。
本実施形態２に係る機能素子内蔵基板は、以下の点を除く基本的な構造は、上記実施形態１と同様である。すなわち、上記実施形態１においては、機能素子１の第２主面１Ｂから絶縁層１０の表面まで延在される第２接続導体２２を配設していたのに対し、本実施形態２においては、これを配設していない点において相違する。
図２は、本実施形態２に係る機能素子内蔵基板１０２の模式的端面図である。機能素子内蔵基板１０２は、同図に示すように、電子部品等の機能素子１が絶縁層１０ａの内部に埋設されている。機能素子内蔵基板１０２においては、接続導体として、第２接続導体２２は配設されておらず、第１接続導体２１が配設されている。機能素子１は、特に限定されるものではないが、例えば、回路面（素子形成面）を第１主面１Ａとする半導体チップ等の半導体素子を好適に適用できる。機能素子１の第１主面１Ａの表面には、第１接続導体２１と重畳する位置に、不図示のパッドなどが設けられている。
絶縁層１０ａの材料としては、特に限定されないが、好適な例として、エポキシ樹脂、ポリイミド樹脂、液晶ポリマーなどをベースとしたものを挙げることができる。絶縁層１０ａの表面と第１接続導体２１の表面は、同じ高さとなるように形成されている。第１接続導体２１により、不図示の外部の導電体（電極、配線、接続端子等）と機能素子１とを電気的に接続させることができる。
図３に、本実施形態２に係る機能素子１及び第１接続導体２１の模式的平面図を示す。機能素子１の平面視上の形状は、正方形状とした。第１接続導体２１の平面視上の形状は外径４０μｍの円形状とした。第１接続導体２１の配置位置は、特に限定されるものではないが、本実施形態２においては、ペリフェラル配置ではなくエリア配置とした。言い換えると、本実施形態２においては、第１主面１Ａの外周領域に第１接続導体２１を配設するのではなく、第１主面１Ａ全体に亘って、第１接続導体２１を配設した。より具体的には、第１主面１Ａの全体に亘って、図３に示すように、１６０μｍの千鳥配置となるように第１接続導体２１を配設した。換言すると、第１主面１Ａの全体に亘って、一辺が３２０μｍの正方形状の頂点、及びこれらの頂点を結ぶ対角線の交点の位置に第１接続導体２１を配置した。なお、機能素子１や第１接続導体２１の形状、配置領域、サイズ等、及び機能素子１の形状、サイズ等は一例であり、上記態様に限定されるものではない。
次に、上記式（１）及び式（６）と反り量の関係について検討した結果の一例を説明する。機能素子内蔵基板１０２において、Ｔｖ（２）を２０μｍに固定した場合の式（１）及び式（６）から其々に導出されるＴｖ（１）の厚みを算出した。図４中の横軸は、機能素子１の第１主面１Ａの面積に占める第１接続導体２１の面積率であり、縦軸は、式（１）及び式（６）から導出されたＴｖ（１）の値である。
図４より、上記式（１）及び式（６）どちらにおいても、ほぼ同じＴｖ（１）が算出されることがわかる。また、機能素子１の第１主面１Ａに対する第１接続導体２１の占める面積率(%)が大きくなるにつれて、Ｔｖ（２）に対するＴｖ（１）の設定値を小さくする必要があることがわかる。
本発明者らがシミュレーションした条件においては、機能素子１の第１主面１Ａに対する第１接続導体２１の占める面積率（％）が４％の場合、第１接続導体２１を全く配設しない場合に対して、Ｔｖ（１）の厚みを概ね１０μｍ程度薄くすることが有効であることがわかる。
図５に、機能素子内蔵基板１０２において、機能素子１の第１主面１Ａの面積に占める第１接続導体２１の面積率に対して、反り量を簡易シミュレーションにより求めた結果を示す。また、比較例として、機能素子１の第１主面１Ａ側のＴｖ（１）の厚みと第２主面１Ｂ側のＴｖ（２）を常に等しく設定した場合、すなわち、上記特許文献２の態様とした場合のシミュレーション結果も合わせて示す。
図５より、上記式（１）及び式（６）どちらにおいても、ほぼ同じ反り量となることがわかる。また、機能素子１の第１主面１Ａに対する第１接続導体２１の占める面積率(%)が大きくなるにつれて、反り量が徐々に大きくなるが、比較例に比して十分に反り量の低減効果が大きいことがわかる。上記特許文献２と比較した際の本発明の反り量の低減効果は、特に、機能素子１の第１主面１Ａの面積に占める第１接続導体２１の面積率が１％以上の場合において大きい。
なお、本実施形態２に係る機能素子内蔵基板１０２は、機能素子１の第２主面１Ｂ側に第２接続導体２２を設けていないので、上記式（１）のＥ（ｂ）はＥｉ（１）となる。従って、下記式（７）のように表すこともできる。
Figure 0005477372
また、上記式（６）も同様にして、下記式（８）のように表すこともできる。
Figure 0005477372
（製造方法２−１）次に、本実施形態２に係る機能素子内蔵基板１０２の製造方法の一例について図６Ａ〜図６Ｅの製造工程端面図を用いつつ説明する。
まず、支持板等の支持体６０を用意する。支持体６０の材料は、特に限定されないが、好適な例として、Ｃｕ、Ｓｉ、ガラス、アルミニウム、ステンレス、ポリイミド、エポキシ等からなる単材料、または複合材料を挙げることができる。
支持体６０の除去工程において、エッチング以外の方法を適用する場合には、離型材を予め支持体６０の材料内部に供給しておくことが好ましい。例えば、Ｓｉ、ガラス、アルミニウム、ステンレス、ポリイミド樹脂、エポキシ樹脂等からなる単材料の板に接着された離型層の好適例として、以下のものを挙げることができる。すなわち、層の銅箔間に離型層を形成した三井金属鉱業株式会社製キャリア付き銅箔「Ｍｉｃｒｏ Ｔｈｉｎ」シリーズや、住友スリーエム株式会社製の片面離型テープ「ＰＴＦＥテープ」等である。なお、上記支持体の材料、除去方法、及び剥離材などの具体例は、一例であって、種々の変更が可能である。
次に、支持体６０の上に未硬化の第１絶縁層１１を供給する（図６Ａ参照）。第１絶縁層１１としては、特に限定されるものではないが、好適な例として、エポキシ樹脂、ポリイミド樹脂、液晶ポリマー等をベースとしたものを挙げることができる。第１絶縁層１１の供給方法としては、特に限定されるものではないが、好適な方法としては、真空ラミネート法を挙げることができる。第１絶縁層１１の厚みも、特に限定されるものではないが、例えば、２０μｍ程度とすることができる。
第１絶縁層１１を形成後、第１接続導体２１が第１主面１Ａ上に配設された機能素子１を搭載する（図６Ｂ参照）。機能素子１の厚みは、例えば５０μｍ程度とすることができる。機能素子１の第１主面１Ａの一辺は、例えば、９ｍｍ程度とすることができる。第１接続導体２１の配置や形状として、前述の図３に示す構成を採用した場合、第１接続導体２１の第１主面１Ａに占める割合は凡そ４％程度となる。なお、機能素子１の第１主面１Ａに対する第１接続導体２１の占める割合や配置位置は、上記態様に限定されず、任意に設定可能である。
第１接続導体２１として、本実施形態２においては円柱状のビアを設けた例について説明しているが、これに代えて、１層以上の配線層や、金のスタッドバンプなどからなる電極端子等を適用してもよく、種々の変形が可能である。第１接続導体２１の材質は、特に限定されないが、例えば、銅、金、ニッケルなどの金属材料を好適に適用することができる。第１接続導体２１の機能素子１の第１主面１Ａと平行な断面の面積は、高さ方向に異なるものであってもよいが、高さ方向に対して断面積が同一となるように形成することが好ましい。その理由は、上記式（１）又は式（６）は、高さ方向に対して断面積が同一であることを前提としているためである。すなわち、高さ方向に対して断面積が同一でない場合においても効果が得られるものの、高さ方向に対して断面積を同一とした方がより効果が大きいためである。
機能素子１を配設後、機能素子１の第１接続導体２１側より、未硬化の第２絶縁層１２を供給する（図６Ｃ参照）。第２絶縁層１２の材料及び供給方法は、上記第１絶縁層１１と同様に選定することができる。第１絶縁層１１と第２絶縁層１２は、同一種類のものであっても異なる種類のものであってもよいが、同種の材料とすることが好ましい。絶縁層の材料を同一として絶縁層内の弾性率、線熱膨張係数の差をなくすことにより、上記式（１）又は式（６）による機能素子部分の応力低減効果に加え、機能素子部分以外でも効果的に反り低減を図ることができる。
続いて、第１絶縁層１１及び第２絶縁層１２を一括して硬化させる（図６Ｄ参照）。これにより、第１絶縁層１１、第２絶縁層１２が一体となる。以後、これらの２層の絶縁層を区別せずに、単に絶縁層１０ａと表記する。なお、第１絶縁層１１及び第２絶縁層１２の硬化方法は、公知の方法を適用すればよい。例えば、加熱による熱硬化、光照射による光硬化などを挙げることができる。
次に、研削装置やバフ研磨装置等を使用して、第１接続導体２１を絶縁層１０ａの表面に露出するように、研削、若しくは研磨を行う（図６Ｅ参照）。この際、上記式（１）又は式（６）を満足するように、第１接続導体２１及び絶縁層１０ａを研削、若しくは研磨する。このように、研削、研磨により、Ｔｖ（１）及びＴｖ（２）の関係が、上記式（１）又は式（６）を満足するようにしているので、製造工程を追加したり、他の基板を追加したりする必要がない。また、設計自由度や薄化を維持することができる。
研磨、若しくは研削工程後、露出した第１接続導体２１の表面部分に存在する研磨くず等の樹脂残渣などを、例えば、希硫酸洗浄、又はデスミア処理を行うことにより取り除く。
さらに、支持体６０を除去することにより、図２に示すような機能素子内蔵基板１０２を得る。支持体６０を除去する方法は、支持体６０の材料がＣｕ等の金属の場合、エッチングが好適である。一方、離型材が予め支持体６０の材料内部に供給されている場合には、離型面を剥離する方法が好適である。以上の工程等を経て、機能素子内蔵基板１０２を得る。
（製造方法２−２）上記製造方法２−１とは異なる製造方法について図７Ａ、図７Ｂを参照しつつ説明する。製造方法２−２に係る製造方法は、上記製造方法２−１の図６Ｂまでの工程は同様である。すなわち、支持体６０上に第１絶縁層１１を形成し、第１主面１Ａの上層に第１接続導体２１が配設された機能素子１を搭載する工程までは、上記製造方法２−１と同様である。
次に、第２絶縁層１２ａ、第３絶縁層１３を、機能素子１の第１主面１Ａ側より供給する（図７Ａ、図７Ｂ参照）。第２絶縁層１２ａ、第３絶縁層１３としては、前述の第１絶縁層１１と同様の基準で材料を選定することができる。第２絶縁層１２ａ、第３絶縁層１３の形成方法も、前述の第１絶縁層１１で述べたとおりである。第１絶縁層１１、第２絶縁層１２ａ、第３絶縁層１３の材料は、異種材料であっても同一材料であってもよい。より好ましくは、前述した理由により、同一材料とすることである。
第２絶縁層１２ａは、機能素子１の外周側壁に機能素子１を取り囲むように配設される。第２絶縁層１２ａの形成方法は、特に限定されないが、例えば、プレス等によって予め開口部１２Ｐが形成された第２絶縁層１２ａを第１絶縁層１１上に配設する方法を適用することができる。
続いて、第１絶縁層１１、第２絶縁層１２ａ、第３絶縁層１３を一括して硬化させることにより、図６Ｄに示すように、これらの絶縁層が一体的に硬化する。その後、上記式（１）又は式（６）に適合するように、第１接続導体２１と絶縁層１０ａを研磨、若しくは研削する。そして、支持体６０を除去することにより図２に示すような機能素子内蔵基板１０２を得る。
（製造方法２−３）上記とは異なる製造方法について、図８Ａ、図８Ｂを参照しつつ説明する。製造方法２−３に係る製造方法は、上記製造方法２−１の図６Ｂの工程までは同様である。すなわち、支持体６０上に第１絶縁層１１を形成し、第１主面１Ａの上層に第１接続導体２１が配設された機能素子１を搭載する工程までは、上記製造方法２−１と同様である。
次に、第２絶縁層１２ｂを、機能素子１の第１主面１Ａ側より供給する（図８Ａ参照）。第２絶縁層１２ｂとしては、前述の第１絶縁層１１と同様の基準で材料を選定することができる。第２絶縁層１２ｂの形成方法も、前述の第１絶縁層１１で述べたとおりである。第１絶縁層１１、第２絶縁層１２ｂは、異種材料であっても同一材料であってもよい。前述した理由により、同一材料とすることがより好ましい。
続いて、第１絶縁層１１、第２絶縁層１２ｂを一括して硬化させることにより、図８Ｂに示すように、これらの絶縁層が一体的に硬化する。その後、上記式（１）又は式（６）に適合するように、第１接続導体２１と絶縁層１０ａを研磨、若しくは研削する。そして、支持体６０を除去することにより図２に示すような機能素子内蔵基板１０２を得る。
（製造方法２−４）上記とは異なる製造方法について、図９Ａ〜図９Ｃを参照しつつ説明する。製造方法２−４に係る製造方法は、支持体６０を用いずに製造する点において、上述の製造方法とは相違する。
第１絶縁層１１、第２絶縁層１２ｃ、第３絶縁層１３ｃ、及び第１接続導体２１が第１主面１Ａ側に配設された機能素子１を用意する。そして、機能素子１の第２主面１Ｂ側に第１絶縁層１１が、機能素子１の側壁外周部に第２絶縁層１２ｃが、機能素子１の第１主面１Ａ側に第３絶縁層１３ｃが配設されるようにする（図９Ａ、図９Ｂ参照）。
続いて、第１絶縁層１１、第２絶縁層１２ｃ、第３絶縁層１３ｃを一括して硬化させることにより、これらの絶縁層を一体的に硬化する。その後、上記式（１）又は式（６）に適合するように、第１接続導体２１と絶縁層１０を研磨、若しくは研削する。以上の工程等を経て、機能素子内蔵基板１０２を得る。
なお、上述した製造方法は、一例であって、本発明の趣旨を逸脱しない範囲において、種々の製造方法を適用できることは言うまでもない。例えば、第１接続導体２１を予め機能素子１に取り付けたものを搭載する例について述べたが、機能素子１を第１絶縁層１１上に搭載後に、第１接続導体２１を形成するようにしてもよい。
本実施形態２によれば、Ｔｖ（１）とＴｖ（２）の比率が、上記式（１）若しくは式（６）を満足しているので、上記実施形態１と同様に、設計自由度や絶縁層の薄化を維持しつつ、反りを効果的に低減可能な機能素子内蔵基板を提供することができる。
［実施形態３］
本実施形態３に係る機能素子内蔵基板１０３は、以下の点を除く基本的な構造は、上記実施形態２と同様である。すなわち、上記実施形態２においては、機能素子１の側壁外周部に絶縁層のみが配設されていたのに対し、本実施形態３においては、機能素子１の側壁外周部に補強材４０が配設されている点において相違する。
図１０に、本実施形態３に係る機能素子内蔵基板１０３の模式的端面図を示す。補強材４０は、前述したように、機能素子１の側壁外周部に、絶縁層１０ｄを介して対向配置されている。すなわち、補強材４０は、平面視上、機能素子１よりも一回り大きいサイズの開口部が形成され、機能素子１の側壁を取り囲むように配置している。なお、補強材４０としては、機能素子１の側壁を取り囲む構成に限定されるものではなく、例えば、複数の補強材を、機能素子１の側壁と対向するように配設してもよい。
補強材４０の材料は、特に限定されないが、１ＧＰａ以上、１０００ＧＰａ以下のものを適用することが好ましい。補強材４０として樹脂を適用する場合、一般の絶縁樹脂材は、弾性率が１ＧＰａ程度であるが、１ＧＰａ以上の弾性率の樹脂を用いることにより、効果的に剛性と平坦性を高めることができる。補強材４０として樹脂を適用する場合の好ましい上限は、特に限定されないが、入手容易性を考慮すると１００ＧＰａ以下である。より好ましい範囲は、１０ＧＰａ以上、１００ＧＰａ以下であり、特に好ましい範囲は、３０ＧＰａ以上、１００ＧＰａ以下である。
補強材４０の好適な具体例としては、ポリイミド系樹脂、ポリベンゾオキサゾル系樹脂、エポキシ系樹脂、アクリル系樹脂、ベンゾシクロブテン（ＢＣＢ）系樹脂等の高弾性樹脂や、銅、ＳＵＳ、コバール合金等の金属材料を挙げることができる。
（製造方法３−１）次に、本実施形態３に係る機能素子内蔵基板１０３の製造方法の一例について図１１Ａ、図１１Ｂの製造工程端面図を用いつつ説明する。
製造方法３−１に係る製造方法は、上記製造方法２−１と、図６Ｂの工程までは同様である。すなわち、支持体６０上に第１絶縁層１１を形成し、第１主面１Ａの上層に第１接続導体２１が配設された機能素子１を搭載する工程までは上記製造方法２−１と同様である。
次に、補強材４０、第２絶縁層１２ｄを、機能素子１の第１主面１Ａ側より供給する（図１１Ａ、図１１Ｂ参照）。第２絶縁層１２ｄとしては、前述の第１絶縁層１１と同様の基準で材料を選定することができる。第２絶縁層１２ｄの形成方法も、前述の第１絶縁層１１で述べたとおりである。第１絶縁層１１、第２絶縁層１２ｄの材料は、異種材料であっても同一材料であってもよい。より好ましくは、同一材料とする。その理由は、前述したとおりである。
補強材４０は、機能素子１の外周側壁に配設される。補強材４０の形成方法は、特に限定されないが、例えば、プレスによる方法、補強材４０が金属材料の場合にはエッチングによる方法等によって予め開口部４０Ｐが形成された補強材４０を第１絶縁層１１上に配設する方法を適用することができる。
続いて、第１絶縁層１１、第２絶縁層１２ｄを一括して硬化させることにより、これらの絶縁層を一体的に硬化する。補強材４０として、未硬化の樹脂を適用する場合には、同時に補強材４０の硬化も行う。その後、上記式（１）又は式（６）に適合するように、第１接続導体２１と絶縁層１０ａを研磨、若しくは研削する（図１１Ｃ参照）。そして、支持体６０を除去することにより図１０に示すような機能素子内蔵基板１０３を得る。
（製造方法３−２）上記とは異なる製造方法について、図１２Ａ〜図１２Ｃを参照しつつ説明する。製造方法３−２に係る製造方法は、支持体６０を用いずに製造する点において、上述の製造方法３−１とは相違する。
第１絶縁層１１、第２絶縁層１２ｄ、補強材４０、及び第１接続導体２１が第１主面１Ａ側に配設された機能素子１を用意する。そして、機能素子１の第２主面１Ｂ側に第１絶縁層１１が、機能素子１の側壁外周部に補強材４０が、機能素子１の第１主面１Ａ側に第２絶縁層１２ｄが配設されるようにする（図１２Ａ、図１２Ｂ参照）。
続いて、第１絶縁層１１、第２絶縁層１２ｄを一括して硬化させることにより、これらの絶縁層を一体的に硬化させることができる。補強材４０として未硬化樹脂を用いた場合には、同時に硬化させる。その後、上記式（１）又は式（６）に適合するように、第１接続導体２１と絶縁層１０ｄを研磨、若しくは研削する。以上の工程等を経て、機能素子内蔵基板１０３を得る。
（変形例３−１） 次に、実施形態３の変形例の一例について説明する。変形例３−１に係る機能素子内蔵基板の基本的な構成は、実施形態３と同様である。すなわち、実施形態３においては、機能素子１の側壁と補強材４０が絶縁層１０ｄを介して離間配置されていたが、変形例３−１に係る機能素子内蔵基板１０３ｅは、機能素子１の側壁と補強材４０ｅが当接している点において相違する。
図１３に、変形例３−１に係る機能素子内蔵基板１０３ｅの模式的端面図を示す。同図に示すように、機能素子１の側壁と補強材４０ｅが、絶縁層１０ｅを介さずに直接当接している。
補強材４０ｅとしては、絶縁性材料を適用する。好適な例としては、ポリイミド系樹脂、ポリベンゾオキサゾル系樹脂、エポキシ系樹脂、アクリル系樹脂、ベンゾシクロブテン（ＢＣＢ）系樹脂等の高弾性樹脂などを挙げることができる。
本実施形態３に係る機能素子内蔵基板１０３及び変形例３−１に係る機能素子内蔵基板１０３ｅによれば、Ｔｖ（１）とＴｖ（２）の比率が、上記式（１）若しくは式（６）を満足しているので、上記実施形態１と同様に、設計自由度や絶縁層の薄化を維持しつつ、反りを効果的に低減可能な機能素子内蔵基板を提供することができる。さらに、補強材４０を設けることにより、機能素子内蔵基板１０３の平坦性及び強度信頼性を向上させることができる。
［実施形態４］
本実施形態４に係る機能素子内蔵基板１０４は、以下の点を除く基本的な構造は、上記実施形態３と同様である。すなわち、上記実施形態３においては、機能素子１と略同一高さの補強材４０を配設していたのに対し、本実施形態４においては、機能素子１の高さよりも小さい厚みの補強材が、機能素子の高さ方向の中央近傍と対向するように配設されている点において相違する。
図１４に、本実施形態４に係る機能素子内蔵基板１０４の模式的端面図を示す。補強材４０ｆは、前述したように、機能素子１の側壁外周部に、絶縁層１０ｆを介して対向配置されている。すなわち、補強材４０ｆは、平面視上、機能素子１よりも一回り大きいサイズの開口部が形成され、機能素子１の側壁を取り囲むように配置している。
補強材４０ｆは、機能素子１の厚みよりも薄いものが、機能素子１の厚み方向の中央領域と対向配置するように配設されている。
補強材４０ｆの材料としては、特に限定されるものではないが、補強繊維を好適に適用することができる。補強繊維の好適な例として、アラミド不織布、アラミドフィルム、ガラスクロス、シリカフィルム、ポリテトラフルオロエチレン等のフッ素樹脂、液晶ポリマー、ポリイミドフィルム等を挙げることができる。
（製造方法４−１）次に、本実施形態４に係る機能素子内蔵基板１０４の製造方法の一例について図１５Ａ〜図１５Ｃの製造工程端面図を用いつつ説明する。
製造方法４−１に係る製造方法は、上記製造方法２−１の図６Ｂの工程までは同様である。すなわち、支持体６０上に第１絶縁層１１を形成し、第１主面１Ａの上層に第１接続導体２１が配設された機能素子１を搭載する工程までは上記製造方法２−１と同様である。
次に、第２絶縁層１２ｆ、補強材４０ｆ、第３絶縁層１３ｆをこの順に積層した構造体を、例えばラミネート法により得る。そして、これらの積層体に対して、機能素子１の平面視上の形状よりも一回り大きい開口部を形成することにより積層体５０を得る。また、補強材４０ｆとしてガラスクロスを適用する場合には、樹脂にガラスクロスを含浸させたシートを入手することが可能であり、これを積層体５０として用いてもよい。
次いで、積層体５０及び第４絶縁層１４を、機能素子１の第１主面１Ａ側より供給する（図１５Ａ、図１５Ｂ参照）。第４絶縁層１４としては、前述の第１絶縁層１１と同様の基準で材料を選定することができる。第４絶縁層４の形成方法も、前述の第１絶縁層１１で述べたとおりである。第１絶縁層１１〜第４絶縁層１４の材料は、異種材料であっても同一材料であってもよい。より好ましくは、同一材料とする。その理由は、前述したとおりである。
続いて、第１絶縁層１１、第４絶縁層１４、積層体５０を一括して硬化させることにより、隣接する絶縁層を一体的に硬化する。補強材４０ｆが、未硬化樹脂の場合には、補強材も同時に硬化する。その後、上記式（１）又は式（６）に適合するように、第１接続導体２１と絶縁層１０ａを研磨、若しくは研削する（図１５Ｃ参照）。そして、支持体６０を除去することにより図１４に示すような機能素子内蔵基板１０３を得る。
なお、製造方法４−１に代えて、上記製造方法３−２のように支持体６０を用いずに製造することもできる。
本実施形態４に係る機能素子内蔵基板１０４によれば、Ｔｖ（１）とＴｖ（２）の比率が、上記式（１）若しくは式（６）を満足しているので、上記実施形態１と同様に、設計自由度や絶縁層の薄化を維持しつつ、反りを効果的に低減可能な機能素子内蔵基板を提供することができる。さらに、補強材４０ｆを設けることにより、機能素子内蔵基板１０４の平坦性及び強度信頼性を向上させることができる。
［実施形態５］
本実施形態５に係る機能素子内蔵基板１０５は、以下の点を除く基本的な構造は、上記実施形態２と同様である。すなわち、上記実施形態２においては、絶縁層１０ａの第１表面１０Ａに配線層が形成されていなかったが、本実施形態５においては、絶縁層の上層に配線層が形成されている点において相違する。
図１６に、本実施形態５に係る機能素子内蔵基板１０５の模式的端面図を示す。機能素子内蔵基板１０５は、絶縁層１０ｇの第１表面１０Ａに、第１配線層３１が形成されている。第１配線層３１は、例えば、金、銀、銅、ニッケル、無鉛はんだなどの一種類以上の金属を好適に適用することができる。第１配線層３１の製造方法は、例えば、メッキ法や印刷法を適用することができる。第１配線層３１を絶縁層１０ｇの上層に設けることにより、配線設計自由度が向上する。
本実施形態５に係る機能素子内蔵基板１０５によれば、Ｔｖ（１）とＴｖ（２）の比率が、上記式（１）若しくは式（６）を満足しているので、上記実施形態１と同様に、設計自由度や絶縁層の薄化を維持しつつ、反りを効果的に低減可能な機能素子内蔵基板を提供することができる。また、第１配線層３１を設けることにより、配線設計自由度が向上する。
［実施形態６］
本実施形態６に係る機能素子内蔵基板１０６は、以下の点を除く基本的な構造は、上記実施形態５と同様である。すなわち、上記実施形態５においては、絶縁層１０ｇの第１表面１０Ａに第１配線層３１を配設していたが、本実施形態６においては、絶縁層の第１表面１０Ａ及び第２表面１０Ｂの両側に配線層が配設されている点において相違する。
図１７に、本実施形態６に係る機能素子内蔵基板１０６の模式的端面図を示す。機能素子内蔵基板１０６は、絶縁層１０ｈの第１表面１０Ａ上に、第１配線層３１が形成されている。また、第２配線層３２は、絶縁層１０ｇの第２表面１０Ｂ上に露出するように、絶縁層１０ｇ内に形成されている。第２配線層３２の材料や形成方法は、第１配線層３１と同様にして選定できる。第１配線層３１と第２配線層３２は、同一材料であっても異なる材料であってもよい。
第１配線層３１と第２配線層３２の一部は、ビア３５により接続されている。ビア３５は、絶縁層１０ｈの表面から、第２配線層３２の表面まで貫通するように構成されている。第１配線層３１に加え、第２配線層３２を設けることにより、配線設計自由度がさらに向上する。第２配線層３２は、例えば、支持体６０上に最初に形成し、その後に絶縁層を配設することにより容易に形成することができる。
なお、本実施形態６に係るＴｖ（２）は、機能素子１の第２主面１Ｂから第２配線層３２の表面までの距離を云う。
本実施形態６に係る機能素子内蔵基板１０６によれば、Ｔｖ（１）とＴｖ（２）の比率が、上記式（１）若しくは式（６）を満足しているので、上記実施形態１と同様に、設計自由度や絶縁層の薄化を維持しつつ、反りを効果的に低減可能な機能素子内蔵基板を提供することができる。また、第１配線層３１に加えて第２配線層３２を設けることにより、さらに配線設計自由度を向上させることができる。また、絶縁層１０ｈの第１表面１０Ａと第２表面１０Ｂの両側に配線層を配設しているので、構造の対称化を図り、反りの低減に有利な構造とすることができる。
［実施形態７］
本実施形態７に係る機能素子内蔵基板１０７は、以下の点を除く基本的な構造は、上記実施形態２と同様である。すなわち、上記実施形態２においては、絶縁層１０ａの第１表面１０Ａに接続端子や電子部品が配設されていなかったが、本実施形態７においては、絶縁層の第１表面１０Ａ上に接続端子や電子部品が配設されている点において相違する。
図１８に、本実施形態７に係る機能素子内蔵基板１０７の模式的端面図を示す。機能素子内蔵基板１０７は、絶縁層１０ｉの第１表面１０Ａ上に、電子部品２が配設されている。電子部品２と絶縁層１０ｉの間には、接続端子３６が第１接続導体２１の位置に重畳するように配置されている。そして、接続端子３６が配設されていない、電子部品２と絶縁層１０ｉの間隙には、アンダーフィル材などの封止材５１が充填されている。
機能素子１と電子部品２を、第１接続導体２１及び接続端子３６のみを介して接続させることにより、信号伝送速度を高速化し、処理能力を向上させることができる。
本実施形態７に係る機能素子内蔵基板１０７によれば、Ｔｖ（１）とＴｖ（２）の比率が、上記式（１）若しくは式（６）を満足しているので、上記実施形態１と同様に、設計自由度や絶縁層の薄化を維持しつつ、反りを効果的に低減可能な機能素子内蔵基板を提供することができる。また、機能素子１と電子部品２を、第１接続導体２１及び接続端子３６のみを介して接続させることにより、信号伝送速度を高速化し、処理能力を向上させることができる。例えば、計算速度を高速化させ、計算効率を高めることができる。
［実施形態８］
本実施形態８に係る機能素子内蔵基板１０８は、以下の点を除く基本的な構造は、上記実施形態７と同様である。すなわち、上記実施形態７においては、絶縁層１０ｉの第２表面１０Ｂに接続端子や電子部品が配設されていなかったが、本実施形態８においては、絶縁層の第２表面１０Ｂ上に接続端子や電子部品が配設されている点において相違する。
図１９に、本実施形態８に係る機能素子内蔵基板１０８の模式的端面図を示す。機能素子内蔵基板１０８は、絶縁層１０ｊの第１表面１０Ａ上に、電子部品２が配設されている。同様に、絶縁層１０ｊの第２表面１０Ｂ上に、電子部品３が配設されている。電子部品２と絶縁層１０ｊの間には、接続端子３６が第１接続導体２１の位置に重畳するように配置されている。そして、電子部品２と絶縁層１０ｊの間隙には、封止材５１が充填されている。同様にして、電子部品３と絶縁層１０ｊの第２主面１０Ｂの間には、接続端子３６が第２接続導体２２の位置に重畳するように配置されている。そして、電子部品３と絶縁層１０ｊの間隙には、封止材５１が充填されている。また、絶縁層１０ｊの第１表面１０Ａに形成された接続端子３６と、第２表面１０Ｂに形成された接続端子３６の一部を接続するために、絶縁層１０ｊを貫通するビア３５が配設されている。
本実施形態８においては、機能素子１と電子部品２は、第１接続導体２１、接続端子３６を介して電気的に接続されている。また、電子部品２と電子部品３は、ビア３５と、２つの接続端子３６を介して電気的に接続されている。これにより、信号伝送速度を高速化し、処理能力を向上させることができる。例えば、計算速度を高速化させ、計算効率を高めることができる。
本実施形態８に係る機能素子内蔵基板１０８によれば、Ｔｖ（１）とＴｖ（２）の比率が、上記式（１）若しくは式（６）を満足しているので、上記実施形態１と同様に、設計自由度や絶縁層の薄化を維持しつつ、反りを効果的に低減可能な機能素子内蔵基板を提供することができる。また、機能素子１と電子部品２、電子部品２と電子部品３を短い接続距離にて接続させることにより、信号伝送速度を高速化し、処理能力を向上させることができる。また、構造が対象であることから、反り低減のために好適な構造となっている。
［実施形態９］
本実施形態９に係る機能素子内蔵基板１０９は、以下の点を除く基本的な構造は、上記実施形態６と同様である。すなわち、上記実施形態６においては、補強材を配設していなかったのに対し、本実施形態９においては、補強材を配設している点において相違する。
図２０に、本実施形態９に係る機能素子内蔵基板１０９の模式的端面図を示す。機能素子内蔵基板１０９は、絶縁層１０ｋの第１表面１０Ａ上に、第１配線層３１が形成されている。また、第２配線層３２は、絶縁層１０ｋの第２表面１０Ｂに露出するように、絶縁層１０ｋ内に形成されている。第２配線層３２の材料や形成方法は、実施形態６で述べたとおりである。
第１配線層３１と第２配線層３２の一部は、ビア３５により接続されている。また、機能素子１の側壁部には、補強材４０ｋが配設されている。補強材４０ｋは、実施形態４のような構造としてもよい。なお、本実施形態９に係るＴｖ（２）は、機能素子１の第２主面１Ｂから第２配線層３２の表面までの距離を云う。
本実施形態９に係る機能素子内蔵基板１０９によれば、Ｔｖ（１）とＴｖ（２）の比率が、上記式（１）若しくは式（６）を満足しているので、上記実施形態１と同様に、設計自由度や絶縁層の薄化を維持しつつ、反りを効果的に低減可能な機能素子内蔵基板を提供することができる。また、上記実施形態６で述べた効果に加え、補強材４０を設けることにより、機能素子内蔵基板１０９の平坦性及び強度信頼性を向上させることができる。
本発明に係る機能素子内蔵基板は、電子機器に搭載される。電子機器において、多層配線構造を有する場合、本発明に係る機能素子内蔵基板が当該多層配線構造内に１つ配設された構造の他、厚み方向に複数配設された構造としてもよい。
本発明は、上記実施形態１〜９に限定されるものではなく、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。例えば、上記実施形態１〜９の機能素子内蔵基板の各要素は、自由に組み合わせることができる。また、上記実施形態１〜９においては、機能素子内蔵基板内に機能素子が１つ配設された例について述べたが、１つの機能素子内蔵基板内に複数の機能素子を搭載してもよい。その場合のＴｖ（１）、Ｔｖ（２）は、其々の機能素子が配設された絶縁層の領域において適合するように設定すればよい。
以上、本発明を実施形態を参照して説明したが、本願発明は、上記実施形態によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は、２００９年３月１１日に出願された日本出願特願２００９−０５８３５３を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１ 機能素子
１Ａ 第１主面
１Ｂ 第２主面
２ 電子部品
３ 電子部品
１０ 絶縁層
１１ 第１絶縁層
１２ 第２絶縁層
１３ 第３絶縁層
２１ 第１接続導体
２２ 第２接続導体
３１ 第１配線層
３２ 第２配線層
３５ ビア
３６ 接続端子
４０ 補強材
５０ 積層体
５１ 封止材
６０ 支持体
１０１〜１０９ 機能素子内蔵基板

Claims (12)

  1. 機能素子と、
    前記機能素子を埋設する絶縁層と、
    前記絶縁層の上部、若しくは前記絶縁層の主面に露出する導電体と前記機能素子とを接続するための接続導体と、
    を備え、
    反り量低減手段として、前記機能素子の第１主面上に形成された前記接続導体の高さＴｖ（１）と、前記機能素子の前記第１主面とは反対側の第２主面に対する上方に前記導電体が設けられている場合には前記第２主面から当該導電体までの離間距離Ｔｖ（２）、前記第２主面に対する上方に前記導電体が設けられていない場合には前記第２主面から当該第２主面側の前記絶縁層の表面までの離間距離Ｔｖ（２）の比率を調整する手段を適用し、
    前記Ｔｖ（１）と前記Ｔｖ（２）の比率が、実質的に下記式（１）を満足している機能素子内蔵基板。
    Figure 0005477372
     但し、Ｅ（ａ）は、下記式（２）、Ｅ（ｂ）は下記式（３）、α（ａ）は下記式（４）、α（ｂ）は下記式（５）を満足するものである。
    Figure 0005477372
     但し、Ａｖ（１）は、前記機能素子の前記第１主面側に配設された前記接続導体の前記第１主面上に占める面積を示し、Ａｆ（１）は、前記機能素子の前記第１主面の面積を示し、Ｅｖ（１）は、前記機能素子の前記第１主面側に配設された前記接続導体の電極材料の弾性率を示し、Ｅｉ（１）は、前記機能素子の前記第２主面側に配設された前記絶縁層の弾性率を示す。
    Figure 0005477372
     但し、Ａｖ（２）は、前記機能素子の前記第２主面側に配設された前記接続導体の前記第２主面上に占める面積を示し、Ａｆ（２）は、前記機能素子の前記第２主面の面積を示し、Ｅｖ（２）は、前記機能素子の前記第２主面側に配設された前記接続導体の電極材料の弾性率を示し、Ｅｉ（２）は、前記機能素子の前記第２主面側に配設された絶縁層の弾性率を示す。
    Figure 0005477372
     但し、αｖ（１）は、前記機能素子の前記第１主面側に配設された前記接続導体の電極材料の線形熱膨張係数を示し、αｉ（１）は、前記機能素子の前記第１主面側に配設された絶縁層の線形熱膨張係数を示す。
    Figure 0005477372
     但し、αｖ（２）は、前記機能素子の前記第２主面側に配設された前記接続導体の電極材料の線形熱膨張係数を示し、αｉ（２）は、前記機能素子の前記第２主面側に配設された絶縁層の線形熱膨張係数を示す。
  2. 機能素子と、
    前記機能素子を埋設する絶縁層と、
    前記絶縁層の上部、若しくは前記絶縁層の主面に露出する導電体と前記機能素子とを接続するための接続導体と、
    を備え、
    反り量低減手段として、前記機能素子の第１主面上に形成された前記接続導体の高さＴｖ（１）と、前記機能素子の前記第１主面とは反対側の第２主面に対する上方に前記導電体が設けられている場合には前記第２主面から当該導電体までの離間距離Ｔｖ（２）、前記第２主面に対する上方に前記導電体が設けられていない場合には前記第２主面から当該第２主面側の前記絶縁層の表面までの離間距離Ｔｖ（２）の比率を調整する手段を適用し、
    前記Ｔｖ（１）と前記Ｔｖ（２）の比率が、実質的に下記式（６）を満足している機能素子内蔵基板。
    Figure 0005477372
     但し、Ｅ（ａ）は、下記式（２）、Ｅ（ｂ）は下記式（３）を示す。
    Figure 0005477372
     但し、Ａｖ（１）は、前記機能素子の前記第１主面側に配設された前記接続導体の前記第１主面上に占める面積を示し、Ａｆ（１）は、前記機能素子の前記第１主面の面積を示し、Ｅｖ（１）は、前記機能素子の前記第１主面側に配設された前記接続導体の電極材料の弾性率を示し、Ｅｉ（１）は、前記機能素子の前記第２主面側に配設された前記絶縁層の弾性率を示す。
    Figure 0005477372
     但し、Ａｖ（２）は、前記機能素子の前記第２主面側に配設された前記接続導体の前記第２主面上に占める面積を示し、Ａｆ（２）は、前記機能素子の前記第２主面の面積を示し、Ｅｖ（２）は、前記機能素子の前記第２主面側に配設された前記接続導体の電極材料の弾性率を示し、Ｅｉ（２）は、前記機能素子の前記第２主面側に配設された絶縁層の弾性率を示す。
  3. 前記接続導体は、前記機能素子の前記第１主面側にのみ配設されていることを特徴とする請求項１又は２に記載の機能素子内蔵基板。
  4. 前記接続導体の配置は、エリア配置であることを特徴とする請求項１〜３のいずれか１項に記載の機能素子内蔵基板。
  5. 前記絶縁層が一種類の材料により構成されていることを特徴とする請求項１〜４のいずれか１項に記載の機能素子内蔵基板。
  6. 前記機能素子の側壁近傍に補強材が配設されていることを特徴とする請求項１〜５のいずれか１項に記載の機能素子内蔵基板。
  7. 前記補強材の弾性率が、１ＧＰａ以上、１０００ＧＰａ以下であることを特徴とする請求項６に記載の機能素子内蔵基板。
  8. 前記補強材の少なくとも一部に補強繊維を含むことを特徴とする請求項６又は７に記載の機能素子内蔵基板。
  9. 請求項１〜８のいずれか１項に記載の機能素子内蔵基板を搭載した電子機器。
  10. 前記機能素子内蔵基板は、多層配線構造の少なくとも一部に配設されていることを特徴とする請求項９に記載の電子機器。
  11. 機能素子を用意し、
    前記機能素子の第１主面、及び前記第１主面とは反対側に位置する第２主面のうちの少なくとも前記第１主面上に接続導体を配設し、
    前記機能素子を絶縁層に埋設し、
    反り量を低減するように、研磨、若しくは研削して、前記機能素子の前記第１主面上に形成された前記接続導体の高さＴｖ（１）と、
    前記第２主面に対する上方に導電体を設ける場合には前記第２主面から当該導電体までの離間距離Ｔｖ（２）、前記第２主面に対する上方に前記導電体を設けない場合には前記第２主面から当該第２主面側の前記絶縁層の表面までの離間距離Ｔｖ（２）と、の比率が、実質的に下記式（１）を満足するように、前記接続導体の高さを調整する機能素子内蔵基板の製造方法。
    Figure 0005477372
     但し、Ｅ（ａ）は、下記式（２）、Ｅ（ｂ）は下記式（３）、α（ａ）は下記式（４）、α（ｂ）は下記式（５）を満足するものである。
    Figure 0005477372
     但し、Ａｖ（１）は、前記機能素子の前記第１主面側に配設された前記接続導体の前記第１主面上に占める面積を示し、Ａｆ（１）は、前記機能素子の前記第１主面の面積を示し、Ｅｖ（１）は、前記機能素子の前記第１主面側に配設された前記接続導体の電極材料の弾性率を示し、Ｅｉ（１）は、前記機能素子の前記第２主面側に配設された前記絶縁層の弾性率を示す。
    Figure 0005477372
     但し、Ａｖ（２）は、前記機能素子の前記第２主面側に配設された前記接続導体の前記第２主面上に占める面積を示し、Ａｆ（２）は、前記機能素子の前記第２主面の面積を示し、Ｅｖ（２）は、前記機能素子の前記第２主面側に配設された前記接続導体の電極材料の弾性率を示し、Ｅｉ（２）は、前記機能素子の前記第２主面側に配設された前記絶縁層の弾性率を示す。
    Figure 0005477372
     但し、αｖ（１）は、前記機能素子の前記第１主面側に配設された前記接続導体の電極材料の線形熱膨張係数を示し、αｉ（１）は、前記機能素子の前記第１主面側に配設された前記絶縁層の線形熱膨張係数を示す。
    Figure 0005477372
     但し、αｖ（２）は、前記機能素子の前記第２主面側に配設された前記接続導体の電極材料の線形熱膨張係数を示し、αｉ（２）は、前記機能素子の前記第２主面側に配設された前記絶縁層の線形熱膨張係数を示す。
  12. 機能素子を用意し、
    前記機能素子の第１主面、及び前記第１主面とは反対側に位置する第２主面のうちの少なくとも前記第１主面上に接続導体を配設し、
    前記機能素子を絶縁層に埋設し、
    反り量を低減するように、研磨、若しくは研削して、前記機能素子の前記第１主面上に形成された前記接続導体の高さＴｖ（１）と、
    前記第２主面に対する上方に導電体を設ける場合には前記第２主面から当該導電体までの離間距離Ｔｖ（２）、前記第２主面に対する上方に前記導電体を設けない場合には前記第２主面から当該第２主面側の前記絶縁層の表面までの離間距離Ｔｖ（２）と、の比率が、実質的に下記式（６）を満足するように、前記接続導体の高さを調整する機能素子内蔵基板の製造方法。
    Figure 0005477372
     但し、Ｅ（ａ）は、下記式（２）、Ｅ（ｂ）は下記式（３）を示す。
    Figure 0005477372
     但し、Ａｖ（１）は、前記機能素子の前記第１主面側に配設された前記接続導体の前記第１主面上に占める面積を示し、Ａｆ（１）は、前記機能素子の前記第１主面の面積を示し、Ｅｖ（１）は、前記機能素子の前記第１主面側に配設された前記接続導体の電極材料の弾性率を示し、Ｅｉ（１）は、前記機能素子の前記第２主面側に配設された前記絶縁層の弾性率を示す。
    Figure 0005477372
     但し、Ａｖ（２）は、前記機能素子の前記第２主面側に配設された前記接続導体の第２主面上に占める面積を示し、Ａｆ（２）は、前記機能素子の前記第２主面の面積を示し、Ｅｖ（２）は、前記機能素子の前記第２主面側に配設された前記接続導体の電極材料の弾性率を示し、Ｅｉ（２）は、前記機能素子の前記第２主面側に配設された絶縁層の弾性率を示す。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7238301B2 (ja) * 2018-09-05 2023-03-14 株式会社レゾナック 材料の選定方法及びパネルの製造方法
CN113068326B (zh) * 2021-03-29 2022-09-30 北京小米移动软件有限公司 一种焊接质量处理方法及装置、电路板

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249414A (ja) * 2002-02-25 2003-09-05 Kyocera Corp コンデンサ素子およびコンデンサ素子内蔵多層配線基板
JP2005159330A (ja) * 2003-11-05 2005-06-16 Hitachi Chem Co Ltd 多層回路基板の製造方法及びこれから得られる多層回路基板、半導体チップ搭載基板並びにこの基板を用いた半導体パッケージ
JP2006049424A (ja) * 2004-08-02 2006-02-16 Shinko Electric Ind Co Ltd 電子部品内蔵基板およびその製造方法
JP2006245076A (ja) * 2005-03-01 2006-09-14 Matsushita Electric Ind Co Ltd 半導体装置
JP2006261246A (ja) * 2005-03-15 2006-09-28 Shinko Electric Ind Co Ltd 配線基板および配線基板の製造方法
JP2006261245A (ja) * 2005-03-15 2006-09-28 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP2008098366A (ja) * 2006-10-11 2008-04-24 Shinko Electric Ind Co Ltd 電子部品内蔵基板および電子部品内蔵基板の製造方法
JP2008311397A (ja) * 2007-06-14 2008-12-25 Nec Toppan Circuit Solutions Inc 半導体素子の実装構造、印刷配線板及びその製造方法
JP2011151048A (ja) * 2008-05-13 2011-08-04 Panasonic Corp 電子部品の製造方法および電子部品

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249414A (ja) * 2002-02-25 2003-09-05 Kyocera Corp コンデンサ素子およびコンデンサ素子内蔵多層配線基板
JP2005159330A (ja) * 2003-11-05 2005-06-16 Hitachi Chem Co Ltd 多層回路基板の製造方法及びこれから得られる多層回路基板、半導体チップ搭載基板並びにこの基板を用いた半導体パッケージ
JP2006049424A (ja) * 2004-08-02 2006-02-16 Shinko Electric Ind Co Ltd 電子部品内蔵基板およびその製造方法
JP2006245076A (ja) * 2005-03-01 2006-09-14 Matsushita Electric Ind Co Ltd 半導体装置
JP2006261246A (ja) * 2005-03-15 2006-09-28 Shinko Electric Ind Co Ltd 配線基板および配線基板の製造方法
JP2006261245A (ja) * 2005-03-15 2006-09-28 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP2008098366A (ja) * 2006-10-11 2008-04-24 Shinko Electric Ind Co Ltd 電子部品内蔵基板および電子部品内蔵基板の製造方法
JP2008311397A (ja) * 2007-06-14 2008-12-25 Nec Toppan Circuit Solutions Inc 半導体素子の実装構造、印刷配線板及びその製造方法
JP2011151048A (ja) * 2008-05-13 2011-08-04 Panasonic Corp 電子部品の製造方法および電子部品

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