JP2005159330A - 多層回路基板の製造方法及びこれから得られる多層回路基板、半導体チップ搭載基板並びにこの基板を用いた半導体パッケージ - Google Patents
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Abstract
【解決手段】 絶縁層上に1種類以上の金属でn層(ただしnは、n≧2の整数)の金属層を形成した多層回路基板の製造方法であって、前記絶縁層上にk層(ただしkは1≦k≦n−1である整数)の金属層を形成する工程、前記k層の金属層と絶縁層に同時に開口を形成する工程、前記開口内部をデスミア処理する工程、(n−k)層の金属層をさらに形成する工程を含む多層回路基板の製造方法。
【選択図】 図1
Description
搭載基板並びにこの基板を用いた半導体パッケージに関する。
(1)絶縁層上に1種類以上の金属でn(ただしnはn≧2の整数)層の金属層を形成する工程を含む多層回路基板の製造方法であって、前記絶縁層上にk(ただしkは1≦k≦n−1である整数)層の金属層を形成する工程、前記k層の金属層と絶縁層に開口を形成する工程、前記開口内部をデスミア処理する工程、(n−k)層の金属層をさらに形成する工程を含むことを特徴とする多層回路基板の製造方法。
(2)前記デスミア処理する工程は、ドライプロセスで行う工程である(1)に記載の多層回路基板の製造方法。
(3)前記デスミア処理する工程は、ドライプロセスとウェットプロセスを併用する工程である(1)に記載の多層回路基板の製造方法。
(4)前記開口を形成する工程は、レーザ加工による工程である(1)〜(3)いずれかに記載の多層回路基板の製造方法。
(5)前記n層の金属層を形成する工程は、少なくとも1層以上をドライプロセスで形成する工程を有する(1)〜(4)いずれかに記載の多層回路基板の製造方法。
(6)前記n層の金属層を形成する工程は、少なくとも1層以上をめっきで形成する工程を有する(1)〜(4)いずれかに記載の多層回路基板の製造方法。
(7)前記k層の金属層の厚みは1μm以下である(1)〜(6)いずれかに記載の多層回路基板の製造方法。
(8)前記絶縁層の表面粗さを、平均粗さ(Ra)で1μm以下に形成する工程をさらに有する(1)〜(7)いずれかに記載の多層回路基板の製造方法。
(9)(1)〜(8)に記載のいずれかの製造方法で製造された多層回路基板。
(10)(9)に記載の多層回路基板を用いた半導体チップ搭載基板であって、前記多層回路基板の一方の面に半導体チップ接続端子が、他方の面に外部接続端子が設けられた半導体チップ搭載基板。
(11)(10)に記載の半導体チップ搭載基板と、半導体チップ搭載領域に搭載された半導体チップと、前記半導体チップの少なくともフェース面を封止する封止樹脂からなる半導体パッケージ。
(半導体チップ搭載基板)
図1に、本発明の半導体チップ搭載基板の一実施例(片面ビルドアップ層2層)の断面模式図を示す。ここでは、絶縁層であるビルドアップ層104を片面にのみ形成した実施形態で説明するが、必要に応じてビルドアップ層(絶縁層)104は両面に形成しても良い。本発明の半導体チップ搭載基板は、図1に示すように、半導体チップが搭載される側の絶縁層であるコア基板100上に、半導体チップ接続端子(不図示)及び第1の層間接続端子101を含む第1の配線106aが形成される。コア基板100の反対側には、第2の層間接続端子103を含む第2の配線106bが形成され、第1の層間接続端子101と第2の層間接続端子103は、コア基板100の第1の層間接続用バイアホール(以下、第1のバイアホールという。)102を介して電気的に接続される。コア基板100の第2の配線上には、ビルドアップ層(絶縁層)104が形成され、ビルドアップ層(絶縁層)104上には第3の層間接続端子を含む第3の配線106cが形成され、第2の層間接続端子103と第3の層間接続端子は、第2の層間接続用ブラインドバイアホール(以下、第2のバイアホールという。)108を介して電気的に接続される。ビルドアップ層(絶縁層)104が複数形成される場合は、同様の構造を積層し、例えば、第3の配線106c中、第3の層間接続端子は次のビルドアップ層の層間接続端子と、第3の層間接続用ブラインドバイアホール(以下、第3のバイアホールという。)105を介して電気的に接続される。最外層のビルドアップ層(絶縁層)104上には、マザーボードと接続される外部接続端子107が形成される。配線の形状や各々の接続端子の配置等は特に制限されず、搭載する半導体チップや目的とする半導体パッケージを製造するために、適宜設計可能である。また、半導体チップ接続端子と第1の層間接続端子101等を共用することも可能である。更に、最外層のビルドアップ層(絶縁層)104上には、必要に応じてソルダレジスト等の絶縁被覆109を設けることもできる。
コア基板100の材質は特に問わないが、有機基材、セラミック基材、シリコン基材、ガラス基材などが使用できる。有機基材としては、熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂が使用できる。さらに熱硬化性の有機絶縁材料が主成分であることがより好ましい。熱硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキッド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス(2−ヒドロキシエチル)イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、3量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂等を用いることができる。熱可塑性樹脂としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。また、これらの樹脂をガラスクロスやガラス不織布などと一体になるように成型したものでもよい。
絶縁層であるビルドアップ層104は、絶縁材料からなるのが好ましい。絶縁材料としては、熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂が使用できる。さらに熱硬化性の有機絶縁材料が主成分であることがより好ましい。熱硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス(2−ヒドロキシエチル)イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、3量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂等を用いることができる。熱可塑性樹脂としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。絶縁材料には充填材を添加しても良い。充填材としては、シリカ、タルク、水酸化アルミニウム、ホウ酸アルミニウム、窒化アルミニウム、アルミナ等が挙げられる。ビルドアップ層(絶縁層)104の形成方法としては、ワニス状の絶縁材料をスピンコータ、コンマコータ、印刷等で形成した後、乾燥、硬化して形成することができる。また、フィルム状に予め形成し、プレスやラミネートでコア基板100に接着することもできる。絶縁材料によってはガラスクロスや不織布に材料を含浸させ、プリプレグ状にしてから接着して形成することもできる。さらに、金属箔にワニスを塗布し、乾燥後コア基板100に接着することもできる。
半導体チップの熱膨張係数とコア基板100の熱膨張係数とが近似していて、かつコア基板100の熱膨張係数とビルドアップ層(絶縁層)104の熱膨張係数とが近似していることが好ましい。さらに、半導体チップ、コア基板100、ビルドアップ層(絶縁層)104の各々の熱膨張係数をα1、α2、α3(ppm/℃)としたとき、α1≦α2≦α3であることがより好ましい。具体的には、コア基板100の熱膨張係数α2は、7〜13ppm/℃が好ましく、更に好ましくは9〜11ppm/℃である。ビルドアップ層(絶縁層)104の熱膨張係数α3は10〜40ppm/℃であるのが好ましく、更に好ましくは10〜20ppm/℃である。
ビルドアップ層(絶縁層)104のヤング率は、1〜5GPaであるのが熱ストレスに対する応力緩和の点で好ましい。ビルドアップ層(絶縁層)104中の充填材は、ビルドアップ層(絶縁層)104の熱膨張係数が10〜40ppm/℃、ヤング率が1〜5GPaになるように添加量を適宜調整して添加するのが好ましい。
コア基板100及びビルドアップ層104等の絶縁層の表面の平坦性は、平均粗さ(Ra)で1.0μm以下、特に0.01〜1.0μmが高速電気信号の伝達特性の面から好ましく、更に0.01〜0.4μmであることがより好ましい。1.0μmを超えると形成する配線の幅変動が大きく、また、高速電気信号の減衰が大きくなる傾向がある。0.01μm未満では、ピール強度が十分に得られなくなるという傾向がある。同様に配線表面の平坦性も、平均粗さ(Ra)で1.0μm以下であることが好ましく、更に0.01〜0.4μmであることがより好ましい。すなわち、前記コア基板100と前記第1の配線106aとの界面、前記コア基板100と前記第2の配線106bとの界面、前記第2の配線106bと前記ビルドアップ層(絶縁層)104の界面、前記ビルドアップ層(絶縁層)104と前記第3の配線106cとの界面は、少なくともいずれか1つの界面の凹凸が、Raで1.0μm以下であるのが好ましい。特に0.01〜1.0μmが好ましく、更に0.01〜0.4μmであることがより好ましい。本発明において、Raは、上述のように平均粗さであり、触針式表面粗さ計などを用い測定することが可能である(JIS C 6481参照)。コア基板100及びビルドアップ層(絶縁層)104の表面のRaは、触針式表面粗さ計などを用い測定することが可能である。
半導体チップ搭載基板は、以下の製造方法の組み合わせで製造することができる。製造工程の順番は、本発明の目的を逸脱しない範囲では、特に限定しない。
絶縁層上に1種類以上の金属で、n(ただしnはn≧2の整数)層の金属層を形成する方法として、ドライプロセス、ウェットプロセス、金属を貼り合わせる方法があり、必要に応じてこれらの方法を組み合わせても良い。
ドライプロセスとしては、スパッタリング、真空加熱蒸着、真空EB蒸着などがある。スパッタリング装置は、2極スパッタ、3極スパッタ、4極スパッタ、マグネトロンスパッタ、ミラートロンスパッタ等を用いることができる。スパッタリングで形成できる金属層としては、Cr、Ni、Co、Pd、Zr、Zn、Cuまたはこれらの合金であっても良い。スパッタリングで形成できる1層の金属層の厚みは1〜1000nm程度であり、連続して複数層の金属層を形成することも可能である。スパッタリングで絶縁層上に金属を形成する場合は、絶縁層との接着性を向上させるために第1層目に下地金属を形成することが好ましい。下地金属の膜厚は特に5〜200nmが好ましく、金属としてはNi、Cr、Zn、Co及びそれらの合金が好ましい。2層目以降は必要に応じて金属種及び厚みを選択すればよいが、多層回路基板の配線を形成する場合は、Cuをターゲットにして5〜1000nmスパッタリングして2層目の薄膜銅層を形成できる。薄膜銅層の膜厚は200〜500nmが好ましく、100〜500nmがより好ましい。
絶縁層上にウェットプロセスであるめっきで金属層を形成することができる。めっきで金属層を形成する場合は、絶縁層との接着強度を得るために、絶縁層表面を粗化し、樹脂表面に微細な凹凸を形成することが好ましい。めっきは電解めっき、無電解めっきのどちらを使用しても良いが、第1層目に使用する場合は、無電解めっきが好ましい。多層回路基板の配線を形成する場合は、銅めっきを使用するのが好ましい。
第1層目の金属層の形成は、絶縁層に接着機能がある場合は、金属箔をプレスやラミネートによって貼り合わせることにより形成することもできる。しかし、薄い金属層を形成する場合は、直接貼り合わせるのは非常に困難であるため、厚い金属箔を張り合わせた後にエッチング等により薄くする方法や、キャリア付金属箔を貼り合わせた後にキャリア層を除去する方法などがある。前者としては銅/ニッケル/銅の三層銅箔、後者としてはピーラブル銅箔などが使用できる。キャリア層に金属層を形成する場合は、前記ドライプロセスまたはウェットプロセスにより、予め複数の金属層を形成して貼り合わせることもできる。使用する金属としては、絶縁層と接着する層は、Ni、Cr、Zn、Co及びそれらの合金が好ましく、配線を形成する層は銅が好ましい。
絶縁層上の配線形成方法としては、絶縁層上に1種類以上の金属で、n(ただしnはn≧2の整数)層の金属層を形成し、金属層の不要な箇所をエッチング除去する方法(サブトラクト法)、絶縁層上に1種類以上の金属で、n(ただしnはn≧2の整数)層の金属層を形成し、その後電解めっきで必要な配線を形成した後、金属層をエッチングで除去する方法(セミアディティブ法)、絶縁層上の必要な箇所にのみめっき処理によりn(ただしnはn≧2の整数)層の配線を形成する方法(アディティブ法)がある。
絶縁層上に1種類以上の金属で、k(ただしkは1≦k≦n−1の整数)層の金属層を形成した後、金属層側からk層の金属層と絶縁層を開口して、例えば、バイアホールを形成する。例えば、ビルドアップ層(絶縁層)104上に2層(n=2)の金属層をドライプロセスであるスパッタリングによって形成する場合は、1層目(k=1)の下地金属としてNiを10nmスパッタリングし、次にNi層とビルドアップ層(絶縁層)104を同時に開口し、バイアホールを形成することができる。このように、薄い金属層であれば、絶縁層だけを開口する場合と同一の条件で加工ができ、好ましい。
開口を形成する方法としては、パンチやドリルなどの機械加工、レーザビームによる加工、薬液による化学エッチング加工、プラズマを用いたドライエッチング法などがあるが、微細な穴を加工できることや金属と絶縁層を同時に穴加工しやすいという観点から、特にレーザビームを使用するのがより好ましい。使用するレーザは限定されるものではなく、炭酸ガスレーザ、YAGレーザ、エキシマレーザ等を用いることができる。
前述の方法により形成されたバイアホールのスミア除去としては、ドライ処理、ウェット処理または必要に応じてドライ処理とウェット処理を併用した処理を用いることができる。ドライ処理としては、プラズマ処理、逆スパッタリング処理、イオンガン処理が使用できる。さらに、プラズマ処理には大気圧プラズマ処理、真空プラズマ処理、RIE処理があり、必要に応じて選択できる。これらの処理に使用するガスとしては、窒素、酸素、アルゴン、フレオン(CF4)、またはこれらの混合ガスが好ましい。ウェット処理には、クロム酸塩、過マンガン酸塩等の酸化剤を用いることができるが、必要に応じて、水、酸またはアルカリ溶液、溶剤などで行うこともできる。またデスミア時に、開口部を除いて絶縁層表面にk層の金属層が形成されていれば、デスミアよる絶縁層表面へのダメージがないため、絶縁層と金属層の接着力低下を防止できる。さらに、ウェット処理中に超音波を併用することも可能である。また、ドライ処理とウェット処理を併用した処理では、ドライ処理後にウェット処理を行ってもよく、ウェット処理後にドライ処理を行ってもよい。これらの選択は使用する絶縁材料によって適宜選択すればよい。
層間接続は、(k+1)層目以降、n層目までの金属層を形成すること、またはめっきや導電性ペーストを充填することで行われる。金属層の形成方法はドライプロセスのみ、ウェットプロセスのみ、またはドライプロセスとウェットプロセスを混合させた工程によって形成することができる。また(k+1)層目以降、n層目までの金属層にウェットプロセスであるめっきを含めて形成しても良い。配線形成方法としてセミアディティブ法を用いる場合は、めっきで配線を形成する際に同時に層間接続を行うこともでき、効率的で好ましい。また、デスミア処理後、一度k層まで形成した金属層をエッチング等で除去し、新たにn層の金属層を形成することもできる。
前述の方法で形成された金属層の配線となる箇所にエッチングレジストを形成し、エッチングレジストから露出した箇所に、化学エッチング液をスプレー噴霧して、不要な金属層をエッチング除去し、配線を形成することができる。例えば、金属層が銅層の場合、エッチングレジストは、通常の配線板に用いることのできるエッチングレジスト材料を用いることができ、レジストインクをシルクスクリーン印刷して形成したり、エッチングレジスト用感光性ドライフィルムを銅層の上にラミネートして、その上に配線形状に光を透過するフォトマスクを重ね、紫外線で露光し、露光しなかった箇所を現像液で除去して形成する。化学エッチング液には、塩化第二銅と塩酸の溶液、塩化第二鉄溶液、硫酸と過酸化水素の溶液、過硫酸アンモニウム溶液など、通常の配線板に用いる化学エッチング液を用いることができる。また、金属層が複数の金属から構成される場合は、それぞれ適切なエッチング液を組み合わせてエッチングを行うことができる。
前述の方法で形成された金属層上に、めっきレジストを必要なパターンに形成し、金属層を介して電解めっきにより配線を形成できる。その後、めっきレジストを剥離し、最後に金属層をエッチング等により除去し、配線が形成できる。セミアディティブ法では、層間接続と配線形成を同時に行うことができ、効率的で好ましい。
また、配線は、コア基板100表面上の必要な箇所にのみめっきを行うことで形成することもでき、通常のめっきによる配線形成技術を用いることができる。例えば、絶縁層上に無電解めっき用触媒である金属層を付着させた後、めっきが行われない表面部分にめっきレジストを形成して、無電解めっき液に浸漬し、めっきレジストに覆われていない箇所にのみ無電解めっきを行う。その後、必要があればめっきレジストを除去することもできる。さらに、電解めっきにより、高さ5〜50μmの配線を形成することもできる。
配線の形状は特に問わないが、少なくとも半導体チップが搭載される側には半導体チップ接続端子(ワイヤボンド端子等)、その反対面にはマザーボードと電気的に接続される外部接続端子(はんだボール等が搭載される箇所)及びそれらを繋ぐ展開配線、層間接続端子等から構成される。また、配線の配置も特に問わないが、図2に示すように(内層配線、層間接続端子等は省略。)、半導体チップ接続端子より内側に外部接続端子を形成したファン−インタイプや、図3に示すような半導体チップ接続端子の外側に外部接続端子を形成したファン−アウトタイプ、またはこれらを組み合わせたタイプでもよい。
半導体チップ搭載基板の外部接続端子側には絶縁被覆を形成することができる。パターン形成は、ワニス状の材料であれば印刷で行うことも可能であるが、より精度を確保するためには、感光性のソルダレジスト、カバーレイフィルム、フィルム状レジストを用いるのが好ましい。材質としては、エポキシ系、ポリイミド系、エポキシアクリレート系、フルオレン系の材料を用いることができる。このような絶縁被覆は硬化時の収縮があるため、片面だけに形成すると基板に大きな反りを生じやすい。そこで、必要に応じて半導体チップ搭載基板の両面に絶縁被覆を形成することもできる。この場合は、反りは絶縁被覆の厚みによって変化するため、両面の絶縁被覆の厚みは実験的に反りが発生しないように調整することがより好ましい。さらに、絶縁被覆の熱膨張係数は、一般的には大きな材料が多いため、このような絶縁被覆を半導体チップ搭載側に形成する場合は、フレームの半導体パッケージ領域の外側だけに形成するのが好ましい。また、絶縁被覆の厚みは5〜50μmであることが好ましく、10〜30μmがより好ましい。厚みが50μmを超えると、半導体チップ搭載基板全体の厚みが厚くなり、5μm未満では絶縁性に問題が発生する場合がある。
配線の必要な部分にニッケル、金めっきを順次施すことができる。さらに必要に応じてニッケル、パラジウム、金めっきとしても良い。これらのめっきは、配線の半導体チップ接続端子と、マザーボードまたは他の半導体パッケージと電気的に接続するための外部接続端子に施されるのが一般的である。このめっきは、無電解めっき、または電解めっきのどちらを用いてもよい。また、必要に応じて、露出した配線、ダミーパターン、補強パターン等の金属パターン表面に同時に施すこともできる。
本発明の半導体チップ搭載基板は、以下のような工程で製造することができる。図4の(a)〜(h)に、本発明の半導体チップ搭載基板の製造方法による実施形態の一例を断面模式図で示す。ただし、製造工程の順番は、本発明の目的を逸脱しない範囲では、特に限定しない。
(工程a)は、図4(a)に示すようにコア基板100上に第1の配線106aを作製する工程である。例えば片面に銅層が形成されたコア基板100に第1の配線形状にエッチングレジストを形成し、塩化銅や塩化鉄などのエッチング液を用いるサブトラクト法によって作製することができる。ガラス基板上に銅層を作製するには、スパッタリング、蒸着、めっき等により得ることができる。なお、第1の配線106aは、第1の層間接続端子101及び半導体チップ接続端子(半導体チップと電気的に接続される部分、不図示)を含んでおり、微細配線の形成方法としてはアディティブ法やセミアディティブ法を用いることもできる。
(工程b)は、図4(b)に示すように、前記第1の層間接続端子と、後述する第2の配線とを接続するための第1のバイアホール102を形成する工程である。バイアホールの形成は、コア基板100が非感光性基材の場合レーザ光を用いることができる。使用するレーザ光は限定されるものではなく、炭酸ガスレーザ、YAGレーザ、エキシマレーザ等を用いることができる。コア基板100が感光性基材の場合、バイアホール以外の領域をマスクし、バイアホール部に紫外光を照射する。その後熱処理とエッチングによりバイアホールを形成する。また、コア基板100が直接エッチング可能な基材の場合は、エッチングによって形成することもできる。形成されたバイアホールは層間を電気的に接続するために導電性のペーストやめっきなどで充填して層間接続のための導電層を形成することができる。
(工程c)は、図4(c)に示すように、コア基板100の第1の配線106aと反対側の面に第2の配線106bを形成する工程である。コア基板100の第1の配線と反対の面に(工程a)と同様に銅層を形成し、その銅層を必要な配線形状にエッチングレジストを形成し、塩化銅や塩化鉄等のエッチング液を用いてサブトラクト法によって第2の配線を形成する。銅層は(工程a)と同様にスパッタリング、蒸着、めっきなどで形成できる。なお、第2の配線は第2の層間接続端子103を含んでおり、微細配線の形成方法としてはアディティブ法やセミアディティブ法を用いることもできる。
(工程d)は、図4(d)に示すように前記第2の配線を形成した面に絶縁層であるビルドアップ層(絶縁層)104を形成する工程である。コア基板100表面及び第2の配線106b表面に、前述したようなワニス状の絶縁材料の印刷、スピンコート、またはフィルム状の絶縁材料のラミネートやプレスなどの手法を用いて積層形成してビルドアップ層(絶縁層)104を得ることができる。絶縁材料が熱硬化性材料を含む場合は、さらに加熱硬化させる。加熱条件は、材料に適した条件を選択すればよく、硬化後に反りやねじれが発生しないような条件が好ましい。
(工程e)は、図4(e)に示すように前記ビルドアップ層(絶縁層)104上に、接着金属層(接着性を高めるために設ける金属層)としてk層の金属層106c1を形成する工程である。k層の金属層106c1は、銅とビルドアップ層(絶縁層)104の接着を確保するための金属が好ましく、スパッタリング、蒸着などで形成できる。金属は特に限定しないが、Cr、Ni、Co、Pd、Zr、Zn、Ni/Cr、Ni/Cu等の金属を用いることができる。また、k層の金属層106c1の厚みは1μm(1000nm)以下が好ましく、さらに5〜300nmがより好ましく、5〜100nmが特に好ましい。
(工程f)は、図4(f)に示したように、前記k層の金属層106c1の上から第2のバイアホール108を形成した後、バイアホール内部のスミアを除去する工程である。バイアホールの形成はレーザビーム加工が好ましく、特に炭酸ガスレーザがより好ましい。スミア除去として、ドライ処理、ウェット処理または必要に応じてドライ処理とウェット処理を併用した処理を用いることができる。ドライ処理としては、プラズマ処理、逆スパッタリング処理、イオンガン処理が使用できる。プラズマ処理には大気圧プラズマ処理、真空プラズマ処理、RIE処理があり、真空プラズマ処理が好ましい。ウェット処理には、クロム酸塩、過マンガン酸塩等の酸化剤を用いることができるが、必要に応じて、水、酸またはアルカリ溶液、溶剤などで行うこともできる。さらに、ウェット処理中に超音波を併用することも可能である。また、ドライ処理とウェット処理を併用した処理では、ドライ処理後にウェット処理を行ってもよく、ウェット処理後にドライ処理を行ってもよい。これらの選択は使用する絶縁材料によって適宜選択すればよい。
(工程g)は、図4(g)に示すように、前述のスミア除去された第2のバイアホールを有するビルドアップ層(絶縁層)104上に、第3の配線106cを形成する工程である。このような微細配線を形成するプロセスとしてはセミアディティブ法が好ましい。すなわち、k層の金属層106c1上に金属層(不図示)を形成した後、めっきレジストを必要なパターンに形成し、金属層を介して電解めっきにより配線と第2バイアホール108の層間接続を同時に形成できる。その後、めっきレジストを剥離し、最後にk層の金属層106c1及び金属層(不図示)をエッチング等により除去し、第3の配線106cが形成できる。金属層(不図示)はバイアホール内部の層間接続のため、前記接着金属を再びスパッタリングした後、銅をターゲットにして100〜500nmスパッタリングして薄膜銅層を形成するのが好ましい。(工程d)から(工程g)までを繰り返して、図1に示すようにビルドアップ層(絶縁層)104を2層以上作製してもよい。この場合、最外のビルドアップ層(絶縁層)104上に形成された層間接続端子が、外部接続端子107となる。
(工程h)は、図4(h)に示すように、前記第3の配線106cを形成した面に次のビルドアップ層(絶縁層)104を形成し、前記ビルドアップ層(絶縁層)104に第3のバイアホール105を形成し、さらに外部接続端子107以外の配線等を保護するための絶縁被覆109を形成する工程である。絶縁被覆材としては、ソルダレジストを用いるのが好ましく、熱硬化型や光硬化型のものが使用できるが、レジスト形状を精度良く仕上げることができる光硬化型のものがより好ましい。
半導体チップ搭載基板の形状は、特に問わないが、図5に示すようなフレーム形状にすることが好ましい。半導体チップ搭載基板の形状をこのようにすることで、半導体パッケージの組立てを効率よく行うことができる。以下、好ましいフレーム形状について詳細に説明する。
半導体パッケージは、前記半導体チップ搭載基板と、前記半導体チップ搭載基板に搭載された半導体チップと、前記半導体チップの少なくともフェース面を封止する樹脂とを含んで構成される。
(実施例1)
(工程a)
図4に示すように、コア基板100として0.4mm厚のソーダガラス基板(熱膨張係数11ppm/℃)を用意し、片面にスパッタリングにより200nmの銅薄膜を形成した後、電気銅めっきで10μmの厚さまでめっきを行った。スパッタリングは、日本真空技術株式会社製装置型番MLH−6315を用いて以下に示した条件で行った。その後、第1の配線106aとなる部分にエッチングレジストを形成し、塩化第二鉄エッチング液を用いてエッチングして第1の配線106a(第1の層間接続端子101及び半導体チップ接続端子(不図示)を含む。)を形成した。
〔条件〕
電流:3.5A
電圧:500V
アルゴン流量:35SCCM
圧力:5×10−3Torr(4.9×10−2Pa)
成膜速度:5nm/秒
第1の配線が形成されたガラス基板の第1の配線と反対面から第1の層間接続端子に到達するまで、レーザで直径50μmの穴を形成した。レーザにはYAGレーザLAVIA−UV2000(住友重機械工業株式会社製、商品名)を使用し、周波数4kHz、ショット数50、マスク径0.4mmの条件で行った。得られた穴に導電性ペーストMP−200V(日立化成工業株式会社製、商品名)を充填して、160℃60分の条件で硬化し、ガラス基板の第1の層間接続端子と電気的に接続し、第1のバイアホール102を形成した。
(工程b)で形成された第1のバイアホールと電気的に接続するために、ガラス基板の、第1の配線と反対側の面にスパッタリングにより200nmの銅薄膜を形成した後電気銅めっきで10μmの厚さまでめっきを行った。スパッタリングは、(工程a)と同様に行った。さらに、(工程a)と同様に第2の配線の形状にエッチングレジストを形成し、塩化第二鉄エッチング液を用いてエッチングして第2の配線106b(第2の層間接続端子103を含む。)を形成した。
(工程c)で形成した第2の配線側の面に、シランカップリング剤処理をして配線表面にシランカップリング剤を含んだ皮膜(不図示)を形成した後、絶縁層であるビルドアップ層104を次のように形成した。すなわち、絶縁樹脂材料であるFTF(日立化成工業株式会社製、商品名)を用いて、スピンコート法で、2000rpmで10μm厚の絶縁層を形成し、50℃15分、100℃15分、150℃15分、200℃60分間順次加熱硬化して絶縁層であるビルドアップ層104を得た。このビルドアップ層(絶縁層)104の、熱膨張係数は20ppm/℃、ヤング率は1.5GPaであった。
(工程d)で形成されたビルドアップ層(絶縁層)104上に、スパッタリングによりk層の金属層(接着金属層)106c1として10nmのNi層を形成した。スパッタリングは、日本真空技術株式会社製装置型番MLH−6315を用いて以下に示した条件で行った。
〔条件〕
電流:5.0A
電圧:350V
アルゴン流量:35SCCM
圧力:5×10−3Torr(4.9×10−2Pa)
成膜速度:0.3nm/秒
k層の金属層(接着金属層)106c1であるNi層の上から第2の層間接続用端子103に到達するまで、レーザで直径70μmの第2のバイアホール108を形成した。レーザには炭酸ガスレーザML605GTX(三菱電機株式会社製、商品名)を使用し、周波数100Hz、ショット数3、マスク径0.9mmの条件で行った。次に、大気圧プラズマ装置AP−T02(積水化学工業株式会社製、商品名)を使用し、第2のバイアホール108内部のスミアを除去した。プラズマは以下に示した条件で行った。
〔条件〕
電極間隔:2mm
酸素流量:1L/分
電圧:60V×90
時間:5分
第3の配線106c形成及び第2のバイアホール108の層間接続を行うために、スパッタリングにより第2の接着金属層118(図8)としてNi層を10nmと、薄膜銅層119(図8)を200nm形成した。スパッタリングは、日本真空技術株式会社製MLH−6315を用いて以下に示した条件で行った。
〔条件〕
(Ni)
電流:5.0A
電圧:350V
アルゴン流量:35SCCM
圧力:5×10−3Torr(4.9×10−2Pa)
成膜速度:0.3nm/秒
(銅)
電流:3.5A
電圧:500V
アルゴン流量:35SCCM
圧力:5×10−3Torr(4.9×10−2Pa)
成膜速度:5nm/秒
この後、(工程d)〜(工程g)までを再度繰り返し、ビルドアップ層(絶縁層)104及び外部接続端子107を含む最外層の配線をさらに一層形成し、最後にソルダレジスト109を形成して、図1(1パッケージ分の断面図)、図2(1パッケージ分の平面図)、及び図5(半導体チップ搭載基板全体図)に示すようなファン−インタイプBGA用半導体チップ搭載基板を作製した。
前記(工程a)〜(工程h)により作製された半導体チップ搭載基板の半導体チップ搭載領域に、接続バンプ112の形成された半導体チップ111を、フリップチップボンダを用いて超音波を印加しながら必要な数だけ搭載した。さらに、半導体チップ搭載基板と半導体チップの隙間に、半導体チップ端部からアンダーフィル材113を注入し、オーブンを用いて80℃で1時間の1次硬化及び150℃で4時間の2次硬化を行った。次に、外部接続端子に直径0.45mmの鉛・錫共晶はんだボール114をN2リフロー装置で融着した。最後に、幅200μmのブレードを装着したダイサーで半導体チップ搭載基板を切断し、図6に示す半導体パッケージを作製した。
(工程e)
(工程d)で形成されたビルドアップ層(絶縁層)104上に、スパッタリングによりk層の金属層(接着金属層)106c1としてCr層を10nm形成した。スパッタリングは、日本真空技術株式会社製装置型番MLH−6315を用いて以下に示した条件で行った。
〔条件〕
電流:5.0A
電圧:350V
アルゴン流量:35SCCM
圧力:5×10−3Torr(4.9×10−2Pa)
成膜速度:0.5nm/秒
スパッタリングによりk層の金属層(接着金属層)106c1としてCr層を10nmを形成したことと、薄膜銅層119のクイックエッチングにCPE−700(三菱瓦斯化学株式会社製、商品名)の5倍希釈液を用いて、30℃で30秒間浸漬揺動することによりエッチング除去し、k層の金属層(接着金属層)106c1(Cr層)及び第2の接着金属層118(Ni層)のクイックエッチングにフェリシアン化カリウム300g/L、水酸化カリウム50g/Lの組成のエッチング液で30℃/30秒間浸漬揺動することによりエッチング除去したこと以外の(工程g)は実施例1と同様である。
(工程e)(工程g)以外の工程は実施例1と同様にして、図1(1パッケージ分の断面図)、図3(1パッケージ分の平面図)、及び図5(半導体チップ搭載基板全体図)に示すようなワイヤボンドタイプBGA用半導体チップ搭載基板を作製した。
前記(工程a)〜(工程h)により作製された半導体チップ搭載基板の半導体チップ搭載領域に、ダイボンドフィルムDF−100(日立化成工業株式会社製、商品名)117を用いて、半導体チップ111を必要な数だけ搭載した。次に、ワイヤボンダUTC230(株式会社新川製、商品名)で、半導体チップ上の端子と半導体チップ搭載基板の半導体チップ接続端子とを、直径25μmの金ワイヤ115で電気的に接続した。さらに、半導体チップを封止樹脂116であるCEL9200(日立化成工業株式会社製、商品名)を用いて、圧力10MPa、温度180℃、時間90秒で、図5に示す1つのブロック23を一体にトランスファモールドした。次に、温度180℃のオーブンで5時間の熱処理を行い、封止樹脂及びダイボンドフィルムを完全硬化して、外部接続端子に直径0.45mmの鉛・錫共晶はんだボール114をN2リフロー装置で融着した。最後に、幅200μmのブレードを装着したダイサーで封止樹脂と半導体チップ搭載基板を同時に切断し、図7に示す半導体パッケージを作製した。
(工程e)を省略し、(工程f)でビルドアップ層(絶縁層)104に直接バイアホールを形成した以外は実施例1と同様にして、ファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(半導体パッケージの信頼性試験)
各々の半導体パッケージサンプルを、吸湿処理を行った後、サンプル数22個を到達温度240℃、長さ2mのリフロー炉に0.5m/分の条件で流してリフローし、クラックの発生(NG数)を調べた。結果を表1に示した。また、同様に半導体パッケージサンプル数22個を厚さ0.8mmのマザーボードに実装し、−55〜125℃、各30分の条件で温度サイクル試験を行い、はんだボールの接続信頼性を調べ、接続不良の数をNG数とし、その結果を表1に示した。
13 半導体パッケージ領域
14 ダイボンドフィルム接着領域(フリップチップタイプ)
15 半導体チップ搭載領域(フリップチップタイプ)
16 半導体チップ接続端子
17 ダイボンドフィルム接着領域(ワイヤボンドタイプ)
18 半導体チップ搭載領域(ワイヤボンドタイプ)
19 外部接続端子
20 展開配線
21 ダミーパターン
22 半導体チップ搭載基板
23 ブロック
24 補強パターン
25 切断位置合わせマーク
100 コア基板
101 第1の層間接続端子
102 第1のバイアホール
103 第2の層間接続端子
104 ビルドアップ層(絶縁層)
105 第3のバイアホール
106a 第1の配線
106b 第2の配線
106c 第3の配線
106c1 k層の金属層(接着金属層)
107 外部接続端子
108 第2のバイアホール
109 絶縁被覆(ソルダレジスト)
111 半導体チップ
112 接続バンプ
113 アンダーフィル材
114 はんだボール
115 金ワイヤ
116 封止樹脂
117 ダイボンドフィルム
118 第2の接着金属(Ni)層
119 薄膜銅層
120 電解銅めっき層
Claims (11)
- 絶縁層上に1種類以上の金属でn(ただしnはn≧2の整数)層の金属層を形成する工程を含む多層回路基板の製造方法であって、前記絶縁層上にk(ただしkは1≦k≦n−1である整数)層の金属層を形成する工程、前記k層の金属層と絶縁層に開口を形成する工程、前記開口内部をデスミア処理する工程、(n−k)層の金属層をさらに形成する工程を含むことを特徴とする多層回路基板の製造方法。
- 前記デスミア処理する工程は、ドライプロセスで行う工程である請求項1に記載の多層回路基板の製造方法。
- 前記デスミア処理する工程は、ドライプロセスとウェットプロセスを併用する工程である請求項1に記載の多層回路基板の製造方法。
- 前記開口を形成する工程は、レーザ加工による工程である請求項1〜3いずれかに記載の多層回路基板の製造方法。
- 前記n層の金属層を形成する工程は、少なくとも1層以上をドライプロセスで形成する工程を有する請求項1〜4いずれかに記載の多層回路基板の製造方法。
- 前記n層の金属層を形成する工程は、少なくとも1層以上をめっきで形成する工程を有する請求項1〜4いずれかに記載の多層回路基板の製造方法。
- 前記k層の金属層の厚みは1μm以下である請求項1〜6いずれかに記載の多層回路基板の製造方法。
- 前記絶縁層の表面粗さを、平均粗さ(Ra)で1μm以下に形成する工程をさらに有する請求項1〜7いずれかに記載の多層回路基板の製造方法。
- 請求項1〜8に記載のいずれかの製造方法で製造された多層回路基板。
- 請求項9に記載の多層回路基板を用いた半導体チップ搭載基板であって、前記多層回路基板の一方の面に半導体チップ接続端子が、他方の面に外部接続端子が設けられた半導体チップ搭載基板。
- 請求項10に記載の半導体チップ搭載基板と、半導体チップ搭載領域に搭載された半導体チップと、前記半導体チップの少なくともフェース面を封止する封止樹脂からなる半導体パッケージ。
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