JP5617923B2 - 磁気抵抗素子及び半導体記憶装置 - Google Patents

磁気抵抗素子及び半導体記憶装置 Download PDF

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Description

本発明は、磁気抵抗素子及び半導体記憶装置に関する。
トンネル絶縁層を、自由磁化層と固定磁化層とで挟んだ磁気抵抗素子を利用する記憶素子の開発が進められている。固定磁化層の磁化方向が固定されており、自由磁化層の磁化方向が可変であり、自由磁化層の磁化方向を変えることにより、固定磁化層と自由磁化層の磁化方向が揃った低抵抗状態と、固定磁化層と自由磁化層の磁化方向が反対向きの高抵抗状態とを切り替えることができる。
自由磁化層の磁化方向を変化させる方法として、外部磁場を用いる方法（例えば、日本特開２００９−１５２５９４号公報参照）や、磁気抵抗素子に流した電流によるスピントルク効果を用いる方法がある。
本発明の一目的は、新規な磁気抵抗素子、及びそのような磁気抵抗素子を利用した半導体記憶装置を提供することである。
本発明の一観点によれば、第１トンネル絶縁層を第１自由磁化層と第１固定磁化層とで挟んだ構造を持ち、厚さ方向に流す電流により前記第１自由磁化層の磁化方向が変化し、前記第１自由磁化層の磁化方向によって低抵抗状態と高抵抗状態との間で抵抗が変化する第１磁気抵抗素子部分と、第２トンネル絶縁層を第２自由磁化層と第２固定磁化層とで挟んだ構造を持ち、厚さ方向に流す電流により前記第２自由磁化層の磁化方向が変化し、前記第２自由磁化層の磁化方向によって低抵抗状態と高抵抗状態との間で抵抗が変化する第２磁気抵抗素子部分と、を有し、自由磁化層、トンネル絶縁層、固定磁化層の積層順が、前記第１磁気抵抗素子部分と前記第２磁気抵抗素子部分とで上下反転して、前記第１磁気抵抗素子部分と前記第２磁気抵抗素子部分とが重ねられた構造を有し、前記第１磁気抵抗素子部分は、前記高抵抗状態で、前記第１自由磁化層側から前記第１固定磁化層側への方向に第１電流値以上の電流を流すことにより、前記低抵抗状態へ遷移し、前記低抵抗状態で、前記第１固定磁化層側から前記第１自由磁化層側への方向に第１電流値より大きい第２電流値以上の電流を流すことにより、前記高抵抗状態へ遷移し、前記第２磁気抵抗素子部分は、前記高抵抗状態で、前記第２自由磁化層側から前記第２固定磁化層側への方向に第３電流値以上の電流を流すことにより、前記低抵抗状態へ遷移し、前記低抵抗状態で、前記第２固定磁化層側から前記第２自由磁化層側への方向に第３電流値より大きい第４電流値以上の電流を流すことにより、前記高抵抗状態へ遷移し、前記第２電流値が前記第３電流値よりも小さいか、または、前記第４電流値が前記第１電流値よりも小さく、前記第１磁気抵抗素子部分は、前記第１自由磁化層の磁化方向が前記第１固定磁化層の磁化方向と揃っているときは、第１抵抗値を示す前記低抵抗状態であり、前記第１自由磁化層の磁化方向が前記第１固定磁化層の磁化方向と反対向きのときは、前記第１抵抗値より高い第２抵抗値を示す前記高抵抗状態であり、前記第２磁気抵抗素子部分は、前記第２自由磁化層の磁化方向が前記第２固定磁化層の磁化方向と揃っているときは、第３抵抗値を示す前記低抵抗状態であり、前記第２自由磁化層の磁化方向が前記第２固定磁化層の磁化方向と反対向きのときは、前記第３抵抗値より高い第４抵抗値を示す前記高抵抗状態であり、前記第１抵抗値に前記第４抵抗値を足した和の抵抗値と、前記第２抵抗値に前記第３抵抗値を足した和の抵抗値とが異なっている、磁気抵抗素子、が提供される。
第１磁気抵抗素子部分と第２磁気抵抗素子部分とが、上下反転して重ねられている。これにより、例えば、第１磁気抵抗素子部分を低抵抗状態から高抵抗状態に遷移させる電流方向は、第２磁気抵抗素子部分を高抵抗状態から低抵抗状態に遷移させる電流方向と一致する。
例えば、前記第１磁気抵抗素子部分が低抵抗状態で前記第２磁気抵抗素子部分が高抵抗状態である抵抗状態から、上記の電流方向に電流を流すことにより、前記第１磁気抵抗素子部分が低抵抗状態のまま前記第２磁気抵抗素子部分が低抵抗状態に遷移した状態、または、前記第１磁気抵抗素子部分が高抵抗状態に遷移し前記第２磁気抵抗素子部分が高抵抗状態のままの状態である抵抗状態を経て、前記第１磁気抵抗素子部分が高抵抗状態に遷移し前記第２磁気抵抗素子部分が低抵抗状態に遷移した抵抗状態に至らせることができる。例えばこのように、３種以上の多種の抵抗状態が得られる。
図１は、第１実施例の磁気抵抗素子の概略断面図である。 図２Ａ及び図２Ｂは、第１シミュレーションでＬ／Ｌ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図２Ｃ及び図２Ｄは、第１シミュレーションでＨ／Ｈ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図２Ｅ及び図２Ｆは、第１シミュレーションでＨ／Ｌ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図２Ｇ及び図２Ｈは、第１シミュレーションでＬ／Ｈ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図２Ｉは、第１シミュレーションについて、現状態から遷移できる次状態と、次状態への遷移に必要な電圧値とをまとめた表である。 図３Ａ及び図３Ｂは、第２シミュレーションでＬ／Ｌ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図３Ｃ及び図３Ｄは、第２シミュレーションでＨ／Ｈ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図３Ｅ及び図３Ｆは、第２シミュレーションでＨ／Ｌ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図３Ｇ及び図３Ｈは、第２シミュレーションでＬ／Ｈ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図３Ｉは、第２シミュレーションについて、現状態から遷移できる次状態と、次状態への遷移に必要な電圧値とをまとめた表である。 図４Ａ及び図４Ｂは、第３シミュレーションでＬ／Ｌ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図４Ｃ及び図４Ｄは、第３シミュレーションでＨ／Ｈ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図４Ｅ及び図４Ｆは、第３シミュレーションでＨ／Ｌ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図４Ｇ及び図４Ｈは、第３シミュレーションでＬ／Ｈ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図４Ｉは、第３シミュレーションについて、現状態から遷移できる次状態と、次状態への遷移に必要な電圧値とをまとめた表である。 図５Ａ及び図５Ｂは、第４シミュレーションでＬ／Ｌ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図５Ｃ及び図５Ｄは、第４シミュレーションでＨ／Ｈ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図５Ｅ及び図５Ｆは、第４シミュレーションでＨ／Ｌ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図５Ｇ及び図５Ｈは、第４シミュレーションでＬ／Ｈ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図５Ｉは、第４シミュレーションについて、現状態から遷移できる次状態と、次状態への遷移に必要な電圧値とをまとめた表である。 図６Ａ及び図６Ｂは、第５シミュレーションでＬ／Ｌ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図６Ｃ及び図６Ｄは、第５シミュレーションでＨ／Ｈ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図６Ｅ及び図６Ｆは、第５シミュレーションでＨ／Ｌ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図６Ｇ及び図６Ｈは、第５シミュレーションでＬ／Ｈ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図６Ｉは、第５シミュレーションについて、現状態から遷移できる次状態と、次状態への遷移に必要な電圧値とをまとめた表である。 図７Ａ及び図７Ｂは、第６シミュレーションでＬ／Ｌ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図７Ｃ及び図７Ｄは、第６シミュレーションでＨ／Ｈ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図７Ｅ及び図７Ｆは、第６シミュレーションでＨ／Ｌ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図７Ｇ及び図７Ｈは、第６シミュレーションでＬ／Ｈ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図７Ｉは、第６シミュレーションについて、現状態から遷移できる次状態と、次状態への遷移に必要な電圧値とをまとめた表である。 図８Ａ及び図８Ｂは、第７シミュレーションでＬ／Ｌ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図８Ｃ及び図８Ｄは、第７シミュレーションでＨ／Ｈ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図８Ｅ及び図８Ｆは、第７シミュレーションでＨ／Ｌ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図８Ｇ及び図８Ｈは、第７シミュレーションでＬ／Ｈ状態からの遷移における、印加電圧と電流値との関係を示すグラフ、及び、印加電圧と抵抗値との関係を示すグラフである。 図８Ｉは、第７シミュレーションについて、現状態から遷移できる次状態と、次状態への遷移に必要な電圧値とをまとめた表である。 図９Ａは、第１〜第３シミュレーションの結果をまとめた表である。 図９Ｂは、第４〜第７シミュレーションの結果をまとめた表である。 図９Ｃ及び図９Ｄは、第２シミュレーションでＨ／Ｌ状態とＬ／Ｈ状態の抵抗値を等しく設定した場合に想定される抵抗値変化を概略的に示すグラフである。 図１０Ａ〜図１０Ｃは、第１（または第２）実施例の磁気抵抗素子を含む半導体記憶装置の製造工程を示す概略断面図である。 図１０Ｄは、第１実施例の磁気抵抗素子近傍を拡大した概略断面図であり、図１０Ｅは、第１（または第２）実施例の磁気抵抗素子近傍の配線構造を示す概略平面図である。 図１０Ｆは、第１実施例の磁気抵抗素子に係る第１〜第７シミュレーションについて、下部電極〜上部電極を形成する各層の材料及び膜厚をまとめた表である。 図１１は、第１（または第２）実施例の磁気抵抗素子を含む半導体記憶装置の概略図である。 図１２は、第２実施例の磁気抵抗素子の概略断面図である。 図１３は、スピン注入型の磁気抵抗素子（部分）における抵抗状態の遷移過程の例を示すグラフである。
まず、磁気抵抗素子の一般的性質について説明する。磁気抵抗素子は、トンネル絶縁層を、自由磁化層と固定磁化層とで挟んだ構造を持つ。固定磁化層及び自由磁化層のうち、固定磁化層の磁化方向が固定され、自由磁化層の磁化方向が可変である。
自由磁化層の磁化方向が、固定磁化層の磁化方向と揃っているとき、磁気抵抗素子は低抵抗状態となり、自由磁化層の磁化方向が、固定磁化層の磁化方向と反対向きのとき、磁気抵抗素子は高抵抗状態となる。磁気抵抗素子は、自由磁化層の磁化方向を変化させることにより、抵抗値の高低を切り替え、抵抗値の高低をそれぞれ０と１に対応させることにより、記憶素子として利用できる。
自由磁化層の磁化方向を変化させる方法、つまり、抵抗状態を切り替える方法として、所定の配線（書き込みワード線とも呼ばれる）に流した電流により発生する外部磁場を用いる方法（書き込み配線型）や、磁気抵抗素子自体に厚さ方向に流した電流によるスピントルク効果を用いる方法（スピン注入型）がある。
スピン注入型は、自由磁化層側から固定磁化層側への方向に電流を流すことにより、高抵抗状態から低抵抗状態へ抵抗状態を遷移させ、反対に、固定磁化層側から自由磁化層側への方向に電流を流すことにより、低抵抗状態から高抵抗状態へ抵抗状態を遷移させる。
図１３は、スピン注入型の磁気抵抗素子における抵抗状態の遷移過程の例を示すグラフである。自由磁化層側から固定磁化層側への方向を正の電流方向とし、固定磁化層側から自由磁化層側への方向を負の電流方向とする。グラフの横軸に印加電圧を示し、縦軸に電流値（電流の大きさ）を示す。なお、電流値について、１０−Ｎを、「Ｅ−Ｎ」と表している。
高抵抗状態を初期状態として説明を進める。電圧無印加から正電圧を増加させていくと、高抵抗時の電圧電流特性曲線ＣＨに沿って、正方向電流が増加する。そして、電流値が４Ｅ−４程度の閾値に達すると、低抵抗状態への遷移が起こり、電流値が７Ｅ−４程度まで急激に上昇する。
低抵抗状態への遷移時の電圧から、さらに正電圧を増加させると、低抵抗時の電圧電流特性曲線ＣＬに沿って正方向電流が増加する。一方、低抵抗状態への遷移時の電圧から、正電圧を減少させると、低抵抗時の電圧電流特性曲線ＣＬに沿って正方向電流が減少する。低抵抗状態は、正電圧がゼロまで維持される。
さらに、電圧無印加から負電圧を増加させていくと、引き続き低抵抗時の電圧電流特性曲線ＣＬに沿って、負方向電流が増加する。そして、電流値が７Ｅ−４程度の閾値に達すると、高抵抗状態への遷移が起こり、電流値が４Ｅ−４程度まで急激に低下する。
高抵抗状態への遷移時の電圧から、さらに負電圧を増加させると、高抵抗時の電圧電流特性曲線ＣＨに沿って負方向電流が増加する。一方、高抵抗状態への遷移時の電圧から、負電圧を減少させると、高抵抗時の電圧電流特性曲線ＣＨに沿って負方向電流が減少する。高抵抗状態は、負電圧がゼロまで維持される。
このように、閾値以上の正方向電流の印加により、高抵抗状態を低抵抗状態へ遷移させることができる。低抵抗状態は、正方向電流を印加しても、遷移が起こらない。また、閾値以上の負方向電流の印加により、低抵抗状態を高抵抗状態へ遷移させることができる。高抵抗状態は、負方向電流を印加しても、遷移が起こらない。
なお、図１３に示した例のように、高抵抗状態から低抵抗状態への遷移の閾値電流値に比べて、低抵抗状態から高抵抗状態への遷移の閾値電流値の方が高くなる傾向がある。
次に、本発明の第１実施例による磁気抵抗素子の構造と動作について概略的に説明する。
図１は、第１実施例の磁気抵抗素子の概略断面図である。下部電極６の上に、自由磁化層１が形成され、自由磁化層１の上に、トンネル絶縁層２が形成され、トンネル絶縁層２の上に、固定磁化層３が形成されている。固定磁化層３の上に、反強磁性層４が形成され、反強磁性層４の上に、固定磁化層１３が形成されている。固定磁化層１３の上に、トンネル絶縁層１２が形成され、トンネル絶縁層１２の上に、自由磁化層１１が形成され、自由磁化層１１の上に、上部電極１６が形成されている。
トンネル絶縁層２が自由磁化層１と固定磁化層３とで挟まれて下側の磁気抵抗素子５が形成され、トンネル絶縁層１２が自由磁化層１１と固定磁化層１３とで挟まれて上側の磁気抵抗素子１５が形成されている。下側の磁気抵抗素子５と上側の磁気抵抗素子１５とは、自由磁化層、トンネル絶縁層、固定磁化層の積層順が互いに上下反転して、反強磁性層４を介して重なっている。
なお、以後、説明を明確にするために、第１実施例の磁気抵抗素子の全体を磁気抵抗素子と呼び、それが含む２つの磁気抵抗素子５及び磁気抵抗素子１５の各々は、磁気抵抗素子部分と呼ぶこととする。
反強磁性層４は、上側磁気抵抗素子部分１５の固定磁化層１３と、下側磁気抵抗素子部分５の固定磁化層３とに挟まれており、固定磁化層１３及び固定磁化層３それぞれの、磁化方向を固定する。固定磁化層１３及び固定磁化層３の上下外側に、上側磁気抵抗素子部分１５の自由磁化層１１及び下側磁気抵抗素子部分５の自由磁化層１が配置されている。
矢印Ｄ１１ａで示すように、自由磁化層１１の磁化方向が、矢印Ｄ１３で示すような、固定磁化層１３の磁化方向と揃っているとき、上側磁気抵抗素子部分１５が低抵抗状態を示す。矢印Ｄ１１ｂで示すように、自由磁化層１１の磁化方向が、矢印Ｄ１３で示すような、固定磁化層１３の磁化方向と反対向きであるとき、上側磁気抵抗素子部分１５が高抵抗状態を示す。
矢印Ｄ１ａで示すように、自由磁化層１の磁化方向が、矢印Ｄ３で示すような、固定磁化層３の磁化方向と揃っているとき、下側磁気抵抗素子部分５が低抵抗状態を示す。矢印Ｄ１ｂで示すように、自由磁化層１の磁化方向が、矢印Ｄ３で示すような、固定磁化層３の磁化方向と反対向きであるとき、下側磁気抵抗素子部分５が高抵抗状態を示す。
第１実施例の磁気抵抗素子は、上側磁気抵抗素子部分１５及び下側磁気抵抗素子部分５の両方が高抵抗状態、上側磁気抵抗素子部分１５は低抵抗状態で下側磁気抵抗素子部分５は高抵抗状態、上側磁気抵抗素子部分１５は高抵抗状態で下側磁気抵抗素子部分５は低抵抗状態、及び、上側磁気抵抗素子部分１５及び下側磁気抵抗素子部分５の両方が低抵抗状態の、４つの抵抗状態を取り得る。
自由磁化層１及び自由磁化層１１の磁化方向は、磁気抵抗素子自体に電流を流すことにより変化させる。つまり、第１実施例の磁気抵抗素子は、スピン注入型である。ここで、上側磁気抵抗素子部分１５の自由磁化層１１側から固定磁化層１３側への方向、及び、下側磁気抵抗素子部分５の固定磁化層３側から自由磁化層１側への方向を、正の電流方向と定める。そして、上側磁気抵抗素子部分１５の固定磁化層１３側から自由磁化層１１側への方向、及び、下側磁気抵抗素子部分５の自由磁化層１側から固定磁化層３側への方向を、負の電流方向と定める。図１において、正の電流方向を、上から下に向かう矢印で表し、負の電流方向を、下から上に向かう矢印で表す。
正方向電流は、上側磁気抵抗素子部分１５については、高抵抗状態を低抵抗状態へ遷移させ、下側磁気抵抗素子部分５については、低抵抗状態を高抵抗状態へ遷移させる。また、正方向電流は、上側磁気抵抗素子部分１５の低抵抗状態を遷移させずにそのまま維持し、下側磁気抵抗素子部分５の高抵抗状態を遷移させずにそのまま維持する。
一方、負方向電流は、上側磁気抵抗素子部分１５については、低抵抗状態を高抵抗状態へ遷移させ、下側磁気抵抗素子部分５については、高抵抗状態を低抵抗状態へ遷移させる。また、負方向電流は、上側磁気抵抗素子部分１５については、高抵抗状態を遷移させずにそのまま維持し、下側磁気抵抗素子部分５については、低抵抗状態を遷移させずにそのまま維持する。
このように、第１実施例の磁気抵抗素子は、上側磁気抵抗素子部分１５と下側磁気抵抗素子部分５とで積層順が上下反転していることにより、同一方向の電流による抵抗状態の遷移の方向が、上側磁気抵抗素子部分１５と下側磁気抵抗素子部分５とで逆向きとなる。
なお、正方向電流で高抵抗状態から低抵抗状態へ遷移し、負方向電流で低抵抗状態から高抵抗状態へ遷移する上側磁気抵抗素子部分１５を、通常型と呼ぶならば、負方向電流で高抵抗状態から低抵抗状態へ遷移し、正方向電流で低抵抗状態から高抵抗状態へ遷移する下側磁気抵抗素子部分１５を、倒立型と呼ぶことができる。
次に、各磁気抵抗素子部分の抵抗値や、遷移の閾値電流値を様々に異ならせて、第１実施例の磁気抵抗素子の挙動を調べた第１〜第７シミュレーションについて説明する。
なお、以下、説明の煩雑さを避けるため、上側磁気抵抗素子部分を「上側部」、下側磁気抵抗素子部分を「下側部」と、省略して表す。また、上側部、下側部それぞれの高抵抗状態をＨと表し、低抵抗状態をＬと表し、下側部の抵抗状態を分母の位置に、上側部の抵抗状態を分子の位置に表して、磁気抵抗素子全体の抵抗状態を、Ｌ／Ｌ、Ｈ／Ｈ、Ｈ／Ｌ、またはＬ／Ｈと表すこととする。
なお、第１〜第７シミュレーションに係り、図２〜図８の、Ａ、Ｃ、Ｅ、Ｇを付した図は、印加電圧と電流値との関係を示すグラフであり、図２〜図８の、Ｂ、Ｄ、Ｆ、Ｈを付した図は、印加電圧と抵抗値との関係を示すグラフである。
第１シミュレーションについて説明する。第１シミュレーションでは、抵抗値を、上側部は、低抵抗状態で７５０Ω、高抵抗状態で１５００Ωとし、下側部も同様に、低抵抗状態で７５０Ω、高抵抗状態で１５００Ωとした。また、閾値電流値を、上側部は、高抵抗から低抵抗への遷移で４Ｅ−４Ａ、低抵抗から高抵抗への遷移で８Ｅ−４Ａとし、下側部も同様に、高抵抗から低抵抗への遷移で４Ｅ−４Ａ、低抵抗から高抵抗への遷移で８Ｅ−４Ａとした。
磁気抵抗素子全体の抵抗値は、Ｌ／Ｌ状態では１５００Ω、Ｈ／Ｌ状態では２２５０Ω、Ｌ／Ｈ状態では２２５０Ω、Ｈ／Ｈ状態では３０００Ωとなる。なお、第１〜第７シミュレーションの抵抗値等の条件は、図９Ａ及び図９Ｂに表としてまとめている。
まず、図２Ａ及び図２Ｂを参照して、Ｌ／Ｌ状態からの遷移について説明する。Ｌ／Ｌ状態は、正電圧の印加により、下側部が閾値電流値８Ｅ−４ＡでＨ状態に遷移して、Ｌ／Ｈ状態に遷移する。なお、さらに正電圧を増加させても、上側部は既にＬ状態なので、それ以上の遷移は起こらない。
抵抗状態の遷移は、電圧で制御することができる。閾値電流値を与える電圧値より少し大きい電圧値以上で、遷移後の状態が安定する。Ｌ／Ｌ状態から、正電圧１．２５Ｖ以上の印加により、Ｌ／Ｈ状態への遷移が得られる。
一方、Ｌ／Ｌ状態は、負電圧の印加により、上側部が閾値電流値８Ｅ−４ＡでＨ状態に遷移して、Ｈ／Ｌ状態に遷移する。なお、さらに負電圧を増加させても、下側部は既にＬ状態なので、それ以上の遷移は起こらない。Ｌ／Ｌ状態から、負電圧１．２５Ｖ以上の印加により、Ｈ／Ｌ状態への遷移が得られる。
ここで、図２Ａを例として参照し、抵抗状態の判定方法について説明する。例えば、Ｌ／Ｌ状態から正電圧印加でＬ／Ｈ状態に遷移した後は、他の状態に遷移させるまで、Ｌ／Ｈ状態が保たれる。Ｌ／Ｈ状態への遷移の閾値電流値を与えた電圧値より低い電圧領域でも、磁気抵抗素子は、Ｌ／Ｈ状態を保つ。Ｌ／Ｈ状態の電圧電流特性を、曲線ＣＬＨで示す（正電圧側のみ例示している）。
従って、どの状態間の遷移も起こさない程度の小さい電圧（例えば０．３Ｖ）を印加して電流値を測定し、抵抗を求めることにより、磁気抵抗素子が全体として現在どの抵抗状態であるか判定することができる。
次に、図２Ｃ及び図２Ｄを参照して、Ｈ／Ｈ状態からの遷移について説明する。Ｈ／Ｈ状態は、正電圧の印加により、上側部が閾値電流値４Ｅ−４ＡでＬ状態に遷移して、Ｌ／Ｈ状態に遷移する。なお、さらに正電圧を増加させても、下側部は既にＨ状態なので、それ以上の遷移は起こらない。Ｈ／Ｈ状態から、正電圧１．２Ｖ以上の印加により、Ｌ／Ｈ状態への遷移が得られる。
一方、Ｈ／Ｈ状態は、負電圧の印加により、下側部が閾値電流値４Ｅ−４ＡでＬ状態に遷移して、Ｈ／Ｌ状態に遷移する。なお、さらに負電圧を増加させても、上側部は既にＨ状態なので、それ以上の遷移は起こらない。Ｈ／Ｈ状態から、負電圧１．２Ｖ以上の印加により、Ｈ／Ｌ状態への遷移が得られる。
次に、図２Ｅ及び図２Ｆを参照して、Ｈ／Ｌ状態からの遷移について説明する。Ｈ／Ｌ状態は、正電圧の印加により、上側部が閾値電流値４Ｅ−４ＡでＬ状態に遷移して、Ｌ／Ｌ状態に遷移する。さらに正電圧を増加させると、下側部が閾値電流値８Ｅ−４ＡでＨ状態に遷移して、Ｌ／Ｈ状態に遷移する。Ｈ／Ｌ状態から、正電圧１．０Ｖ以上かつＬ／Ｈ状態に遷移しないおおよそ正電圧１．２５Ｖ未満の印加により、Ｌ／Ｌ状態への遷移が得られる。Ｈ／Ｌ状態から、正電圧１．２５Ｖ以上の印加により、Ｌ／Ｈ状態への遷移が得られる。
一方、Ｈ／Ｌ状態は、負電圧を印加しても、既に上側部がＨ状態で下側部がＬ状態なので、遷移が起こらない。
次に、図２Ｇ及び図２Ｈを参照して、Ｌ／Ｈ状態からの遷移について説明する。Ｌ／Ｈ状態は、正電圧を印加しても、既に上側部がＬ状態で下側部がＨ状態なので、遷移が起こらない。
一方、Ｌ／Ｈ状態は、負電圧の印加により、下側部が閾値電流値４Ｅ−４ＡでＬ状態に遷移して、Ｌ／Ｌ状態に遷移する。さらに負電圧を増加させると、上側部が閾値電流値８Ｅ−４ＡでＨ状態に遷移して、Ｈ／Ｌ状態に遷移する。Ｌ／Ｈ状態から、負電圧０．９Ｖ以上かつＨ／Ｌ状態に遷移しないおおよそ負電圧１．２Ｖ未満の印加により、Ｌ／Ｌ状態への遷移が得られる。Ｌ／Ｈ状態から、負電圧１．２Ｖ以上の印加により、Ｈ／Ｌ状態への遷移が得られる。
図２Ｉに、第１シミュレーションについて、現状態から遷移できる次状態と、次状態への遷移に必要な電圧値とをまとめる。
第１シミュレーションの条件では、Ｌ／Ｌ、Ｈ／Ｌ、及びＬ／Ｈ状態の３状態間は、任意の状態間で遷移することができる。しかし、Ｈ／Ｈ状態へは、他の３状態のＬ／Ｌ、Ｈ／Ｌ、またはＬ／Ｈ状態から遷移することができない。
第１シミュレーションの条件で、第１実施例の磁気抵抗素子を用いることにより、Ｌ／Ｌ、Ｈ／Ｌ、及びＬ／Ｈ状態の３状態を利用した記憶素子が作製できる。ただし、第１シミュレーションの条件では、Ｈ／Ｌ状態とＬ／Ｈ状態の抵抗値が等しい。従って、Ｌ／Ｌ、Ｈ／Ｌ、及びＬ／Ｈ状態の３状態を利用できるものの、磁気抵抗素子の抵抗値は、Ｌ／Ｌ状態の１５００Ωと、Ｈ／ＬまたはＬ／Ｈ状態の２２５０Ωの２種類となる。つまり、第１シミュレーションの条件では、第１実施例の磁気抵抗素子が、２値の記憶素子として利用される。
次に、第２シミュレーションについて説明する。第２シミュレーションでは、抵抗値を、上側部は、低抵抗状態で４００Ω、高抵抗状態で８００Ωとし、下側部は、低抵抗状態で１０００Ω、高抵抗状態で２０００Ωとした。磁気抵抗素子全体の抵抗値は、Ｌ／Ｌ状態では１４００Ω、Ｈ／Ｌ状態では１８００Ω、Ｌ／Ｈ状態では２４００Ω、Ｈ／Ｈ状態では２８００Ωとなる。
また、閾値電流値を、上側部は、高抵抗から低抵抗への遷移で６Ｅ−４Ａ、低抵抗から高抵抗への遷移で８Ｅ−４Ａとし、下側部は、高抵抗から低抵抗への遷移で２Ｅ−４Ａ、低抵抗から高抵抗への遷移で４Ｅ−４Ａとした。
まず、図３Ａ及び図３Ｂを参照して、Ｌ／Ｌ状態からの遷移について説明する。Ｌ／Ｌ状態は、正電圧の印加により、下側部が閾値電流値４Ｅ−４ＡでＨ状態に遷移して、Ｌ／Ｈ状態に遷移する。Ｌ／Ｌ状態から、正電圧０．６Ｖ以上の印加により、Ｌ／Ｈ状態への遷移が得られる。
一方、Ｌ／Ｌ状態は、負電圧の印加により、上側部が閾値電流値８Ｅ−４ＡでＨ状態に遷移して、Ｈ／Ｌ状態に遷移する。Ｌ／Ｌ状態から、負電圧１．２５Ｖ以上の印加により、Ｈ／Ｌ状態への遷移が得られる。
次に、図３Ｃ及び図３Ｄを参照して、Ｈ／Ｈ状態からの遷移について説明する。Ｈ／Ｈ状態は、正電圧の印加により、上側部が閾値電流値６Ｅ−４ＡでＬ状態に遷移して、Ｌ／Ｈ状態に遷移する。Ｈ／Ｈ状態から、正電圧１．７Ｖ以上の印加により、Ｌ／Ｈ状態への遷移が得られる。
一方、Ｈ／Ｈ状態は、負電圧の印加により、下側部が閾値電流値２Ｅ−４ＡでＬ状態に遷移して、Ｈ／Ｌ状態に遷移する。Ｈ／Ｈ状態から、負電圧０．６Ｖ以上の印加により、Ｈ／Ｌ状態への遷移が得られる。
次に、図３Ｅ及び図３Ｆを参照して、Ｈ／Ｌ状態からの遷移について説明する。Ｈ／Ｌ状態は、正電圧の印加により、下側部が閾値電流値４Ｅ−４ＡでＨ状態に遷移して、Ｈ／Ｈ状態に遷移する。さらに正電圧を増加させると、上側部が閾値電流値６Ｅ−４ＡでＬ状態に遷移して、Ｌ／Ｈ状態に遷移する。Ｈ／Ｌ状態から、正電圧０．７５Ｖ以上かつＬ／Ｈ状態に遷移しないおおよそ正電圧１．７０Ｖ未満の印加により、Ｈ／Ｈ状態への遷移が得られる。Ｈ／Ｌ状態から、正電圧１．７０Ｖ以上の印加により、Ｌ／Ｈ状態への遷移が得られる。
一方、Ｈ／Ｌ状態は、負電圧を印加しても、既に上側部がＨ状態で下側部がＬ状態なので、遷移が起こらない。
次に、図３Ｇ及び図３Ｈを参照して、Ｌ／Ｈ状態からの抵抗状態の遷移について説明する。
Ｌ／Ｈ状態は、正電圧を印加しても、既に上側部がＬ状態で下側部がＨ状態なので、遷移が起こらない。
一方、Ｌ／Ｈ状態は、負電圧の印加により、下側部が閾値電流値２Ｅ−４ＡでＬ状態に遷移して、Ｌ／Ｌ状態に遷移する。さらに負電圧を増加させると、上側部が閾値電流値８Ｅ−４ＡでＨ状態に遷移して、Ｈ／Ｌ状態に遷移する。Ｌ／Ｈ状態から、負電圧０．５Ｖ以上かつＨ／Ｌ状態に遷移しないおおよそ負電圧１．１５Ｖ未満の印加により、Ｌ／Ｌ状態への遷移が得られる。Ｌ／Ｈ状態から、負電圧１．１５Ｖ以上の印加により、Ｈ／Ｌ状態への遷移が得られる。
図３Ｉに、第２シミュレーションについて、現状態から遷移できる次状態と、次状態への遷移に必要な電圧値とをまとめる。
Ｈ／Ｌ、Ｌ／Ｈ状態の２状態間は、直接的に遷移できる。Ｌ／Ｌ状態へは、Ｌ／Ｈ状態から直接的に遷移できる。Ｈ／Ｌ状態からＬ／Ｌ状態へは、Ｌ／Ｈ状態を介して間接的に遷移できる。Ｌ／Ｌ状態からは、Ｈ／ＬまたはＬ／Ｈ状態へ直接的に遷移できる。このようにして、Ｌ／Ｌ、Ｈ／Ｌ、及びＬ／Ｈ状態の３状態間を遷移することができる。
さらに、Ｈ／Ｈ状態へは、Ｈ／Ｌ状態から直接的に遷移できる。Ｌ／ＬまたはＬ／Ｈ状態からＨ／Ｈ状態へは、Ｈ／Ｌ状態を介して間接的に遷移できる。Ｈ／Ｈ状態からは、Ｈ／ＬまたはＬ／Ｈ状態へ直接的に遷移できる。Ｈ／Ｈ状態からＬ／Ｌ状態へは、Ｌ／Ｈ状態を介して間接的に遷移することができる。
このようにして、第２シミュレーションの条件では、Ｌ／Ｌ、Ｈ／Ｌ、Ｌ／Ｈ、及びＨ／Ｈ状態の４状態間を遷移することができる。
第２シミュレーションの条件で、第１実施例の磁気抵抗素子を用いることにより、Ｌ／Ｌ、Ｈ／Ｌ、Ｌ／Ｈ、及びＨ／Ｈ状態の４状態を利用した記憶素子が作製できる。そして、第２シミュレーションの条件では、Ｌ／Ｌ状態とＬ／Ｈ状態との抵抗値が異なるので、Ｌ／Ｌ状態の１４００Ωと、Ｈ／Ｌ状態の１８００Ω、Ｌ／Ｈ状態の２４００Ω、及びＨ／Ｈ状態の２８００Ωの４種類の抵抗値が利用できる。従って、第２シミュレーションの条件では、第１実施例の磁気抵抗素子を、４値の記憶素子として利用することができる。
次に、第３シミュレーションについて説明する。第３シミュレーションでは、第２シミュレーションと同様に、抵抗値を、上側部は、低抵抗状態で４００Ω、高抵抗状態で８００Ωとし、下側部は、低抵抗状態で１０００Ω、高抵抗状態で２０００Ωとした。磁気抵抗素子全体の抵抗値は、Ｌ／Ｌ状態では１４００Ω、Ｈ／Ｌ状態では１８００Ω、Ｌ／Ｈ状態では２４００Ω、Ｈ／Ｈ状態では２８００Ωとなる。なお、抵抗値の設定は、後述の第４〜第７シミュレーションでも同様である。
第３シミュレーションでは、閾値電流値を、上側部は、高抵抗から低抵抗への遷移で２Ｅ−４Ａ、低抵抗から高抵抗への遷移で４Ｅ−４Ａとし、下側部は、高抵抗から低抵抗への遷移で６Ｅ−４Ａ、低抵抗から高抵抗への遷移で８Ｅ−４Ａとした。
まず、図４Ａ及び図４Ｂを参照して、Ｌ／Ｌ状態からの遷移について説明する。Ｌ／Ｌ状態は、正電圧の印加により、下側部が閾値電流値８Ｅ−４ＡでＨ状態に遷移して、Ｌ／Ｈ状態に遷移する。Ｌ／Ｌ状態から、正電圧１．１５Ｖ以上の印加により、Ｌ／Ｈ状態への遷移が得られる。
一方、Ｌ／Ｌ状態は、負電圧の印加により、上側部が閾値電流値４Ｅ−４ＡでＨ状態に遷移して、Ｈ／Ｌ状態に遷移する。Ｌ／Ｌ状態から、負電圧０．６Ｖ以上の印加により、Ｈ／Ｌ状態への遷移が得られる。
次に、図４Ｃ及び図４Ｄを参照して、Ｈ／Ｈ状態からの遷移について説明する。Ｈ／Ｈ状態は、正電圧の印加により、上側部が閾値電流値２Ｅ−４ＡでＬ状態に遷移して、Ｌ／Ｈ状態に遷移する。Ｈ／Ｈ状態から、正電圧０．６Ｖ以上の印加により、Ｌ／Ｈ状態への遷移が得られる。
一方、Ｈ／Ｈ状態は、負電圧の印加により、下側部が閾値電流値６Ｅ−４ＡでＬ状態に遷移して、Ｈ／Ｌ状態に遷移する。Ｈ／Ｈ状態から、負電圧１．７Ｖ以上の印加により、Ｈ／Ｌ状態への遷移が得られる。
次に、図４Ｅ及び図４Ｆを参照して、Ｈ／Ｌ状態からの遷移について説明する。Ｈ／Ｌ状態は、正電圧の印加により、上側部が閾値電流値２Ｅ−４ＡでＬ状態に遷移して、Ｌ／Ｌ状態に遷移する。さらに正電圧を増加させると、下側部が閾値電流値８Ｅ−４ＡでＨ状態に遷移して、Ｌ／Ｈ状態に遷移する。Ｈ／Ｌ状態から、正電圧０．４Ｖ以上かつＬ／Ｈ状態に遷移しないおおよそ正電圧１．１５Ｖ未満の印加により、Ｌ／Ｌ状態への遷移が得られる。Ｈ／Ｌ状態から、正電圧１．１５Ｖ以上の印加により、Ｌ／Ｈ状態への遷移が得られる。
一方、Ｈ／Ｌ状態は、負電圧を印加しても、既に上側部がＨ状態で下側部がＬ状態なので、遷移が起こらない。
次に、図４Ｇ及び図４Ｈを参照して、Ｌ／Ｈ状態からの抵抗状態の遷移について説明する。
Ｌ／Ｈ状態は、正電圧を印加しても、既に上側部がＬ状態で下側部がＨ状態なので、遷移が起こらない。
一方、Ｌ／Ｈ状態は、負電圧の印加により、上側部が閾値電流値４Ｅ−４ＡでＨ状態に遷移して、Ｈ／Ｈ状態に遷移する。さらに負電圧を増加させると、下側部が閾値電流値６Ｅ−４ＡでＬ状態に遷移して、Ｈ／Ｌ状態に遷移する。Ｌ／Ｈ状態から、負電圧１．０Ｖ以上かつＨ／Ｌ状態に遷移しないおおよそ負電圧１．７Ｖ未満の印加により、Ｈ／Ｈ状態への遷移が得られる。Ｌ／Ｈ状態から、負電圧１．７Ｖ以上の印加により、Ｈ／Ｌ状態への遷移が得られる。
図４Ｉに、第３シミュレーションについて、現状態から遷移できる次状態と、次状態への遷移に必要な電圧値とをまとめる。
Ｈ／Ｌ、Ｌ／Ｈ状態の２状態間は、直接的に遷移できる。Ｌ／Ｌ状態へは、Ｈ／Ｌ状態から直接的に遷移できる。Ｌ／Ｈ状態からＬ／Ｌ状態へは、Ｈ／Ｌ状態を介して間接的に遷移できる。Ｌ／Ｌ状態からは、Ｈ／ＬまたはＬ／Ｈ状態へ直接的に遷移できる。このようにして、Ｌ／Ｌ、Ｈ／Ｌ、及びＬ／Ｈ状態の３状態間を遷移することができる。
さらに、Ｈ／Ｈ状態へは、Ｌ／Ｈ状態から直接的に遷移できる。Ｌ／ＬまたはＨ／Ｌ状態からＨ／Ｈ状態へは、Ｌ／Ｈ状態を介して間接的に遷移できる。Ｈ／Ｈ状態からは、Ｈ／ＬまたはＬ／Ｈ状態へ直接的に遷移できる。Ｈ／Ｈ状態からＬ／Ｌ状態へは、Ｈ／Ｌ状態を介して間接的に遷移することができる。
このようにして、第３シミュレーションの条件でも、第２シミュレーションと同様に、Ｌ／Ｌ、Ｈ／Ｌ、Ｌ／Ｈ、及びＨ／Ｈ状態の４状態間を遷移することができる。
第３シミュレーションの条件で、第１実施例の磁気抵抗素子を用いることにより、第２シミュレーションと同様に、Ｌ／Ｌ、Ｈ／Ｌ、Ｌ／Ｈ、及びＨ／Ｈ状態の４状態を利用した記憶素子が作製できる。そして、第３シミュレーションの条件でも、第２シミュレーションと同様に、４種類の抵抗値が利用できる。従って、第３シミュレーションの条件でも、第１実施例の磁気抵抗素子を、４値の記憶素子として利用することができる。
次に、第４シミュレーションについて説明する。第４シミュレーションでも、抵抗値を、上側部は、低抵抗状態で４００Ω、高抵抗状態で８００Ωとし、下側部は、低抵抗状態で１０００Ω、高抵抗状態で２０００Ωとした。磁気抵抗素子全体の抵抗値は、Ｌ／Ｌ状態では１４００Ω、Ｈ／Ｌ状態では１８００Ω、Ｌ／Ｈ状態では２４００Ω、Ｈ／Ｈ状態では２８００Ωとなる。
第４シミュレーションでは、閾値電流値を、上側部は、高抵抗から低抵抗への遷移で２Ｅ−４Ａ、低抵抗から高抵抗への遷移で６Ｅ−４Ａとし、下側部は、高抵抗から低抵抗への遷移で４Ｅ−４Ａ、低抵抗から高抵抗への遷移で８Ｅ−４Ａとした。
まず、図５Ａ及び図５Ｂを参照して、Ｌ／Ｌ状態からの遷移について説明する。Ｌ／Ｌ状態は、正電圧の印加により、下側部が閾値電流値８Ｅ−４ＡでＨ状態に遷移して、Ｌ／Ｈ状態に遷移する。Ｌ／Ｌ状態から、正電圧１．１５Ｖ以上の印加により、Ｌ／Ｈ状態への遷移が得られる。
一方、Ｌ／Ｌ状態は、負電圧の印加により、上側部が閾値電流値６Ｅ−４ＡでＨ状態に遷移して、Ｈ／Ｌ状態に遷移する。Ｌ／Ｌ状態から、負電圧０．９Ｖ以上の印加により、Ｈ／Ｌ状態への遷移が得られる。
次に、図５Ｃ及び図５Ｄを参照して、Ｈ／Ｈ状態からの遷移について説明する。Ｈ／Ｈ状態は、正電圧の印加により、上側部が閾値電流値２Ｅ−４ＡでＬ状態に遷移して、Ｌ／Ｈ状態に遷移する。Ｈ／Ｈ状態から、正電圧０．６Ｖ以上の印加により、Ｌ／Ｈ状態への遷移が得られる。
一方、Ｈ／Ｈ状態は、負電圧の印加により、下側部が閾値電流値４Ｅ−４ＡでＬ状態に遷移して、Ｈ／Ｌ状態に遷移する。Ｈ／Ｈ状態から、負電圧１．１５Ｖ以上の印加により、Ｈ／Ｌ状態への遷移が得られる。
次に、図５Ｅ及び図５Ｆを参照して、Ｈ／Ｌ状態からの遷移について説明する。Ｈ／Ｌ状態は、正電圧の印加により、上側部が閾値電流値２Ｅ−４ＡでＬ状態に遷移して、Ｌ／Ｌ状態に遷移する。さらに正電圧を増加させると、下側部が閾値電流値８Ｅ−４ＡでＨ状態に遷移して、Ｌ／Ｈ状態に遷移する。Ｈ／Ｌ状態から、正電圧０．４Ｖ以上かつＬ／Ｈ状態に遷移しないおおよそ正電圧１．１５Ｖ未満の印加により、Ｌ／Ｌ状態への遷移が得られる。Ｈ／Ｌ状態から、正電圧１．１５Ｖ以上の印加により、Ｌ／Ｈ状態への遷移が得られる。
一方、Ｈ／Ｌ状態は、負電圧を印加しても、既に上側部がＨ状態で下側部がＬ状態なので、遷移が起こらない。
次に、図５Ｇ及び図５Ｈを参照して、Ｌ／Ｈ状態からの抵抗状態の遷移について説明する。
Ｌ／Ｈ状態は、正電圧を印加しても、既に上側部がＬ状態で下側部がＨ状態なので、遷移が起こらない。
一方、Ｌ／Ｈ状態は、負電圧の印加により、下側部が閾値電流値４Ｅ−４ＡでＬ状態に遷移して、Ｌ／Ｌ状態に遷移する。さらに負電圧を増加させると、上側部が閾値電流値６Ｅ−４ＡでＨ状態に遷移して、Ｈ／Ｌ状態に遷移する。Ｌ／Ｈ状態から、負電圧０．９５Ｖ以上かつＨ／Ｌ状態に遷移しないおおよそ負電圧１．０Ｖ未満の印加により、Ｌ／Ｌ状態への遷移が得られる。Ｌ／Ｈ状態から、負電圧１．０Ｖ以上の印加により、Ｈ／Ｌ状態への遷移が得られる。なお、Ｌ／Ｌ状態が得られる電圧範囲が非常に狭いので、Ｌ／Ｌ状態は不安定となる。
図５Ｉに、第４シミュレーションについて、現状態から遷移できる次状態と、次状態への遷移に必要な電圧値とをまとめる。
第４シミュレーションの条件では、第１シミュレーションと同様に、Ｌ／Ｌ、Ｈ／Ｌ、及びＬ／Ｈ状態の３状態間は遷移できるが、Ｈ／Ｈ状態へは、他の３状態Ｌ／Ｌ、Ｈ／Ｌ、及びＬ／Ｈ状態から遷移することができない。
第４シミュレーションの条件で、第１実施例の磁気抵抗素子を用いることにより、Ｌ／Ｌ、Ｈ／Ｌ、及びＬ／Ｈ状態の３状態を利用した記憶素子が作製できる。第４シミュレーションの条件では、Ｈ／Ｌ状態とＬ／Ｈ状態との抵抗値が異なるので、Ｌ／Ｌ、Ｈ／Ｌ、及びＬ／Ｈ状態の３種類の抵抗値を利用できる。つまり、第４シミュレーションの条件では、第１実施例の磁気抵抗素子を、３値の記憶素子として利用できる。
次に、第５シミュレーションについて説明する。第５シミュレーションでも、抵抗値を、上側部は、低抵抗状態で４００Ω、高抵抗状態で８００Ωとし、下側部は、低抵抗状態で１０００Ω、高抵抗状態で２０００Ωとした。磁気抵抗素子全体の抵抗値は、Ｌ／Ｌ状態では１４００Ω、Ｈ／Ｌ状態では１８００Ω、Ｌ／Ｈ状態では２４００Ω、Ｈ／Ｈ状態では２８００Ωとなる。
第５シミュレーションでは、閾値電流値を、上側部は、高抵抗から低抵抗への遷移で２Ｅ−４Ａ、低抵抗から高抵抗への遷移で８Ｅ−４Ａとし、下側部は、高抵抗から低抵抗への遷移で４Ｅ−４Ａ、低抵抗から高抵抗への遷移で６Ｅ−４Ａとした。
まず、図６Ａ及び図６Ｂを参照して、Ｌ／Ｌ状態からの遷移について説明する。Ｌ／Ｌ状態は、正電圧の印加により、下側部が閾値電流値６Ｅ−４ＡでＨ状態に遷移して、Ｌ／Ｈ状態に遷移する。Ｌ／Ｌ状態から、正電圧０．８５Ｖ以上の印加により、Ｌ／Ｈ状態への遷移が得られる。
一方、Ｌ／Ｌ状態は、負電圧の印加により、上側部が閾値電流値８Ｅ−４ＡでＨ状態に遷移して、Ｈ／Ｌ状態に遷移する。Ｌ／Ｌ状態から、負電圧１．１５Ｖ以上の印加により、Ｈ／Ｌ状態への遷移が得られる。
次に、図６Ｃ及び図６Ｄを参照して、Ｈ／Ｈ状態からの遷移について説明する。Ｈ／Ｈ状態は、正電圧の印加により、上側部が閾値電流値２Ｅ−４ＡでＬ状態に遷移して、Ｌ／Ｈ状態に遷移する。Ｈ／Ｈ状態から、正電圧０．６Ｖ以上の印加により、Ｌ／Ｈ状態への遷移が得られる。
一方、Ｈ／Ｈ状態は、負電圧の印加により、下側部が閾値電流値４Ｅ−４ＡでＬ状態に遷移して、Ｈ／Ｌ状態に遷移する。Ｈ／Ｈ状態から、負電圧１．１５Ｖ以上の印加により、Ｈ／Ｌ状態への遷移が得られる。
次に、図６Ｅ及び図６Ｆを参照して、Ｈ／Ｌ状態からの遷移について説明する。Ｈ／Ｌ状態は、正電圧の印加により、上側部が閾値電流値２Ｅ−４ＡでＬ状態に遷移して、Ｌ／Ｌ状態に遷移する。さらに正電圧を増加させると、下側部が閾値電流値６Ｅ−４ＡでＨ状態に遷移して、Ｌ／Ｈ状態に遷移する。Ｈ／Ｌ状態から、正電圧０．４Ｖ以上かつＬ／Ｈ状態に遷移しないおおよそ正電圧０．８５Ｖ未満の印加により、Ｌ／Ｌ状態への遷移が得られる。Ｈ／Ｌ状態から、正電圧０．８５Ｖ以上の印加により、Ｌ／Ｈ状態への遷移が得られる。
一方、Ｈ／Ｌ状態は、負電圧を印加しても、既に上側部がＨ状態で下側部がＬ状態なので、遷移が起こらない。
次に、図６Ｇ及び図６Ｈを参照して、Ｌ／Ｈ状態からの抵抗状態の遷移について説明する。
Ｌ／Ｈ状態は、正電圧を印加しても、既に上側部がＬ状態で下側部がＨ状態なので、遷移が起こらない。
一方、Ｌ／Ｈ状態は、負電圧の印加により、下側部が閾値電流値４Ｅ−４ＡでＬ状態に遷移して、Ｌ／Ｌ状態に遷移する。さらに負電圧を増加させると、上側部が閾値電流値８Ｅ−４ＡでＨ状態に遷移して、Ｈ／Ｌ状態に遷移する。Ｌ／Ｈ状態から、負電圧１．０Ｖ以上かつＨ／Ｌ状態に遷移しないおおよそ負電圧１．１５Ｖ未満の印加により、Ｌ／Ｌ状態への遷移が得られる。Ｌ／Ｈ状態から、負電圧１．１５Ｖ以上の印加により、Ｈ／Ｌ状態への遷移が得られる。
図６Ｉに、第５シミュレーションについて、現状態から遷移できる次状態と、次状態への遷移に必要な電圧値とをまとめる。
第５シミュレーションの条件でも、第４シミュレーションと同様に、Ｌ／Ｌ、Ｈ／Ｌ、及びＬ／Ｈ状態の３状態を利用し、Ｌ／Ｌ、Ｈ／Ｌ、及びＬ／Ｈ状態の３種類の抵抗値を利用できるので、第１実施例の磁気抵抗素子を、３値の記憶素子として利用できる。
次に、第６シミュレーションについて説明する。第６シミュレーションでも、抵抗値を、上側部は、低抵抗状態で４００Ω、高抵抗状態で８００Ωとし、下側部は、低抵抗状態で１０００Ω、高抵抗状態で２０００Ωとした。磁気抵抗素子全体の抵抗値は、Ｌ／Ｌ状態では１４００Ω、Ｈ／Ｌ状態では１８００Ω、Ｌ／Ｈ状態では２４００Ω、Ｈ／Ｈ状態では２８００Ωとなる。
第６シミュレーションでは、閾値電流値を、上側部は、高抵抗から低抵抗への遷移で４Ｅ−４Ａ、低抵抗から高抵抗への遷移で６Ｅ−４Ａとし、下側部は、高抵抗から低抵抗への遷移で２Ｅ−４Ａ、低抵抗から高抵抗への遷移で８Ｅ−４Ａとした。
まず、図７Ａ及び図７Ｂを参照して、Ｌ／Ｌ状態からの遷移について説明する。Ｌ／Ｌ状態は、正電圧の印加により、下側部が閾値電流値８Ｅ−４ＡでＨ状態に遷移して、Ｌ／Ｈ状態に遷移する。Ｌ／Ｌ状態から、正電圧１．１５Ｖ以上の印加により、Ｌ／Ｈ状態への遷移が得られる。
一方、Ｌ／Ｌ状態は、負電圧の印加により、上側部が閾値電流値６Ｅ−４ＡでＨ状態に遷移して、Ｈ／Ｌ状態に遷移する。Ｌ／Ｌ状態から、負電圧０．８５Ｖ以上の印加により、Ｈ／Ｌ状態への遷移が得られる。
次に、図７Ｃ及び図７Ｄを参照して、Ｈ／Ｈ状態からの遷移について説明する。Ｈ／Ｈ状態は、正電圧の印加により、上側部が閾値電流値４Ｅ−４ＡでＬ状態に遷移して、Ｌ／Ｈ状態に遷移する。Ｈ／Ｈ状態から、正電圧１．１５Ｖ以上の印加により、Ｌ／Ｈ状態への遷移が得られる。
一方、Ｈ／Ｈ状態は、負電圧の印加により、下側部が閾値電流値２Ｅ−４ＡでＬ状態に遷移して、Ｈ／Ｌ状態に遷移する。Ｈ／Ｈ状態から、負電圧０．８５Ｖ以上の印加により、Ｈ／Ｌ状態への遷移が得られる。
次に、図７Ｅ及び図７Ｆを参照して、Ｈ／Ｌ状態からの遷移について説明する。Ｈ／Ｌ状態は、正電圧の印加により、上側部が閾値電流値４Ｅ−４ＡでＬ状態に遷移して、Ｌ／Ｌ状態に遷移する。さらに正電圧を増加させると、下側部が閾値電流値８Ｅ−４ＡでＨ状態に遷して、Ｌ／Ｈ状態に遷移する。Ｈ／Ｌ状態から、正電圧０．７５Ｖ以上かつＬ／Ｈ状態に遷移しないおおよそ正電圧１．１５Ｖ未満の印加により、Ｌ／Ｌ状態への遷移が得られる。Ｈ／Ｌ状態から、正電１．１５Ｖ以上の印加により、Ｌ／Ｈ状態への遷移が得られる。
一方、Ｈ／Ｌ状態は、負電圧を印加しても、既に上側部がＨ状態で下側部がＬ状態なので、遷移が起こらない。
次に、図７Ｇ及び図７Ｈを参照して、Ｌ／Ｈ状態からの抵抗状態の遷移について説明する。
Ｌ／Ｈ状態は、正電圧を印加しても、既に上側部がＬ状態で下側部がＨ状態なので、遷移が起こらない。
一方、Ｌ／Ｈ状態は、負電圧の印加により、下側部が閾値電流値２Ｅ−４ＡでＬ状態に遷移して、Ｌ／Ｌ状態に遷移する。さらに負電圧を増加させると、上側部が閾値電流値６Ｅ−４ＡでＨ状態に遷移して、Ｈ／Ｌ状態に遷移する。Ｌ／Ｈ状態から、負電圧０．５Ｖ以上で、Ｈ／Ｌ状態に遷移しないおおよそ負電圧０．８５Ｖ未満の印加により、Ｌ／Ｌ状態への遷移が得られる。Ｌ／Ｈ状態から、負電圧０．８５Ｖ以上の印加により、Ｈ／Ｌ状態への遷移が得られる。
図７Ｉに、第６シミュレーションについて、現状態から遷移できる次状態と、次状態への遷移に必要な電圧値とをまとめる。
第６シミュレーションの条件でも、第４シミュレーション及び第５シミュレーションと同様に、Ｌ／Ｌ、Ｈ／Ｌ、及びＬ／Ｈ状態の３状態を利用し、Ｌ／Ｌ、Ｈ／Ｌ、及びＬ／Ｈ状態の３種類の抵抗値を利用できるので、第１実施例の磁気抵抗素子を、３値の記憶素子として利用できる。
次に、第７シミュレーションについて説明する。第７シミュレーションでも、抵抗値を、上側部は、低抵抗状態で４００Ω、高抵抗状態で８００Ωとし、下側部は、低抵抗状態で１０００Ω、高抵抗状態で２０００Ωとした。磁気抵抗素子全体の抵抗値は、Ｌ／Ｌ状態では１４００Ω、Ｈ／Ｌ状態では１８００Ω、Ｌ／Ｈ状態では２４００Ω、Ｈ／Ｈ状態では２８００Ωとなる。
第７シミュレーションでは、閾値電流値を、上側部は、高抵抗から低抵抗への遷移で４Ｅ−４Ａ、低抵抗から高抵抗への遷移で８Ｅ−４Ａとし、下側部は、高抵抗から低抵抗への遷移で２Ｅ−４Ａ、低抵抗から高抵抗への遷移で６Ｅ−４Ａとした。
まず、図８Ａ及び図８Ｂを参照して、Ｌ／Ｌ状態からの遷移について説明する。Ｌ／Ｌ状態は、正電圧の印加により、下側部が閾値電流値６Ｅ−４ＡでＨ状態に遷移して、Ｌ／Ｈ状態に遷移する。Ｌ／Ｌ状態から、正電圧０．８５Ｖ以上の印加により、Ｌ／Ｈ状態への遷移が得られる。
一方、Ｌ／Ｌ状態は、負電圧の印加により、上側部が閾値電流値８Ｅ−４ＡでＨ状態に遷移して、Ｈ／Ｌ状態に遷移する。Ｌ／Ｌ状態から、負電圧１．１５Ｖ以上の印加により、Ｈ／Ｌ状態への遷移が得られる。
次に、図８Ｃ及び図８Ｄを参照して、Ｈ／Ｈ状態からの遷移について説明する。Ｈ／Ｈ状態は、正電圧の印加により、上側部が閾値電流値４Ｅ−４ＡでＬ状態に遷移して、Ｌ／Ｈ状態に遷移する。Ｈ／Ｈ状態から、正電圧１．１５Ｖ以上の印加により、Ｌ／Ｈ状態への遷移が得られる。
一方、Ｈ／Ｈ状態は、負電圧の印加により、下側部が閾値電流値２Ｅ−４ＡでＬ状態に遷移して、Ｈ／Ｌ状態に遷移する。Ｈ／Ｈ状態から、負電圧０．６Ｖ以上の印加により、Ｈ／Ｌ状態への遷移が得られる。
次に、図８Ｅ及び図８Ｆを参照して、Ｈ／Ｌ状態からの遷移について説明する。Ｈ／Ｌ状態は、正電圧の印加により、上側部が閾値電流値４Ｅ−４ＡでＬ状態に遷移して、Ｌ／Ｌ状態に遷移する。さらに正電圧を増加させると、下側部が閾値電流値６Ｅ−４ＡでＨ状態に遷移して、Ｌ／Ｈ状態に遷移する。Ｈ／Ｌ状態から、正電圧０．７５Ｖ以上で、Ｌ／Ｈ状態に遷移しないおおよそ正電圧０．８５Ｖ未満の印加により、Ｌ／Ｌ状態への遷移が得られる。Ｈ／Ｌ状態から、正電０．８５Ｖ以上の印加により、Ｌ／Ｈ状態への遷移が得られる。
一方、Ｈ／Ｌ状態は、負電圧を印加しても、既に上側部がＨ状態で下側部がＬ状態なので、遷移が起こらない。
次に、図８Ｇ及び図８Ｈを参照して、Ｌ／Ｈ状態からの抵抗状態の遷移について説明する。
Ｌ／Ｈ状態は、正電圧を印加しても、既に上側部がＬ状態で下側部がＨ状態なので、遷移が起こらない。
一方、Ｌ／Ｈ状態は、負電圧の印加により、下側部が閾値電流値２Ｅ−４ＡでＬ状態に遷移して、Ｌ／Ｌ状態に遷移する。さらに負電圧を増加させると、上側部が閾値電流値８Ｅ−４ＡでＨ状態に遷移して、Ｈ／Ｌ状態に遷移する。Ｌ／Ｈ状態から、負電圧０．５Ｖ以上で、Ｈ／Ｌ状態に遷移しないおおよそ負電圧１．１５Ｖ未満の印加により、Ｌ／Ｌ状態への遷移が得られる。Ｌ／Ｈ状態から、負電圧１．１５Ｖ以上の印加により、Ｈ／Ｌ状態への遷移が得られる。
図８Ｉに、第７シミュレーションについて、現状態から遷移できる次状態と、次状態への遷移に必要な電圧値とをまとめる。
第７シミュレーションの条件でも、第４〜第６シミュレーションと同様に、Ｌ／Ｌ、Ｈ／Ｌ、及びＬ／Ｈ状態の３状態を利用し、Ｌ／Ｌ、Ｈ／Ｌ、及びＬ／Ｈ状態の３種類の抵抗値を利用できるので、第１実施例の磁気抵抗素子を、３値の記憶素子として利用できる。
図９Ａ及び図９Ｂに、第１〜第７シミュレーションの結果をまとめる。第１実施例の磁気抵抗素子は、少なくとも、Ｌ／Ｌ、Ｈ／Ｌ、及びＬ／Ｈ状態の３つの抵抗状態間を切り替える記憶素子として利用できる。
そして、Ｈ／Ｌ状態とＬ／Ｈ状態とで抵抗値が異なっていれば、つまり、上側部のＨ状態での抵抗値に下側部のＬ状態での抵抗値を足した和の抵抗値と、上側部のＬ状態での抵抗値に下側部のＨ状態での抵抗値を足した和の抵抗値とが異なっていれば、第２〜第７シミュレーションのように、３値以上の記憶素子として利用できる。
第２及び第３シミュレーションでは、Ｈ／Ｈ状態に、Ｌ／Ｌ、Ｈ／Ｌ、及びＬ／Ｈ状態から遷移でき、４つの抵抗状態を利用できる。一方、第４〜第７シミュレーションでは、Ｈ／Ｈ状態に、Ｌ／Ｌ、Ｈ／Ｌ、及びＬ／Ｈ状態から遷移できず、３つの抵抗状態の利用となる。次に、この理由について考察する。
Ｈ／Ｌ状態に、正方向電圧を掛けていけば、やがて上側部及び下側部の両方が遷移して、Ｌ／Ｈ状態に至る。また、Ｌ／Ｈ状態に、負方向電圧を掛けていけば、やがて上側部及び下側部の両方が遷移して、Ｈ／Ｌ状態に至る。Ｌ／Ｌ状態またはＨ／Ｈ状態は、Ｈ／Ｌ状態がＬ／Ｈ状態に至る途中、あるいは、Ｌ／Ｈ状態がＨ／Ｌ状態に至る途中で、上側部及び下側部の一方が遷移した段階で現れ得る。
上側部及び下側部のうち、一方のＬ状態の部分がＨ状態に遷移するよりも、他方のＨ状態の部分がＬ状態に遷移しやすければ（つまり、閾値電流値が小さければ）、Ｌ／Ｌ状態が現れる。上側部及び下側部のうち、一方のＨ状態の部分がＬ状態に遷移するよりも、他方のＬ状態の部分がＨ状態に遷移しやすければ（つまり、閾値電流値が小さければ）、Ｈ／Ｈ状態が現れる。
第２及び第３シミュレーションでは、上側部及び下側部の一方の、Ｌ状態からＨ状態への遷移の閾値電流値が、上側部及び下側部の他方の、Ｈ状態からＬ状態への遷移の閾値電流値より小さい。これにより、第２及び第３シミュレーションでは、Ｈ／Ｌ状態からの遷移、及び、Ｌ／Ｈ状態からの遷移の一方で、Ｈ状態の部分がＬ状態に遷移するよりも、Ｌ状態の部分がＨ状態に遷移しやすく、途中にＨ／Ｈ状態が現れる。
なお、上側部または下側部のそれぞれでは、Ｌ状態からＨ状態への遷移の閾値電流値が、Ｈ状態からＬ状態への遷移の閾値電流値よりも大きい。このため、第２及び第３シミュレーションでも、Ｈ／Ｌ状態からの遷移、及び、Ｌ／Ｈ状態からの遷移の他方では、Ｌ状態の部分がＨ状態に遷移するよりも、Ｈ状態の部分がＬ状態に遷移しやすく、途中にＬ／Ｌ状態が現れる。
一方、第４〜第７シミュレーションでは、上側部及び下側部の両方の、Ｌ状態からＨ状態への遷移の閾値電流値が、上側部及び下側部の両方の、Ｈ状態からＬ状態への遷移の閾値電流値よりも大きい。このため、第４〜第７シミュレーションでは、Ｈ／Ｌ状態からの遷移、及び、Ｌ／Ｈ状態からの遷移のいずれでも、Ｌ状態の部分がＨ状態に遷移するよりも、Ｈ状態の部分がＬ状態に遷移しやすく、途中にＬ／Ｌ状態しか現れない。
このように、上側部及び下側部の一方の、Ｌ状態からＨ状態への遷移の閾値電流値を、上側部及び下側部の他方の、Ｈ状態からＬ状態への遷移の閾値電流値より小さく設定することにより、４つの抵抗状態間を切り替える記憶素子を形成できる。そして、Ｈ／Ｌ状態とＬ／Ｈ状態とで抵抗値が異なっていれば、４値の記憶素子となる。
なお、図９Ｃ及び図９Ｄに例示するように、４抵抗状態間を切り替える記憶素子を形成したとき、Ｈ／Ｌ状態とＬ／Ｈ状態の抵抗値が等しく設定されていれば、３値の記憶素子として利用できる。図９Ｃ及び図９Ｄは、第２シミュレーションでＨ／Ｌ状態とＬ／Ｈ状態の抵抗値を等しく設定した場合に想定される抵抗値変化を概略的に示すグラフであり、それぞれ、Ｈ／Ｌ状態からの遷移、Ｌ／Ｈ状態からの遷移を示す。
次に、第１実施例の磁気抵抗素子を含む半導体記憶装置の製造方法について説明する。特に、磁気抵抗素子と、書き込み読み出しに用いるスイッチングトランジスタと、それらに接続する配線の製造方法について詳しく説明する。
図１０Ａ〜図１０Ｄは、第１実施例の磁気抵抗素子を含む半導体記憶装置の製造工程を示す概略断面図であり、図１０Ｄは、特に、第１実施例の磁気抵抗素子近傍の断面構造を示す。図１０Ｅは、磁気抵抗素子近傍の配線構造を示す概略平面図である。
図１０Ａを参照する。シリコン基板２１に、例えばシャロートレンチアイソレーション（ＳＴＩ）で素子分離絶縁膜２２を形成し、活性領域を画定する。活性領域に、金属酸化物半導体（ＭＯＳ）トランジスタＴｒを形成する。ＭＯＳトランジスタＴｒは、公知の方法で形成することができる。ＭＯＳトランジスタＴｒのゲート電極ＷＬを挟み一方側の、後にソースラインＳＬに接続されるソース／ドレイン領域をＳＤａと呼び、ゲート電極ＷＬを挟み他方側の、後に磁気抵抗素子ＴＭＲに接続されるソース／ドレイン領域をＳＤｂと呼ぶ。
ＭＯＳトランジスタＴｒを覆って、シリコン基板２１上に、例えば化学気相堆積（ＣＶＤ）でシリコン酸化膜を堆積して、層間絶縁膜２３を形成する。層間絶縁膜２３に、フォトリソグラフィー及びドライエッチングにより、ソース／ドレイン領域ＳＤａ及びＳＤｂを露出するコンタクトホールを形成する。
コンタクトホールを覆って層間絶縁膜２３上に、スパッタリングやＣＶＤにより、バリアメタルとしてのＴｉＮ膜、及びＷ膜を堆積する。そして、化学機械研磨（ＣＭＰ）で、ＴｉＮ膜及びＷ膜の余分な部分を除去して、ソース／ドレイン領域ＳＤａ及びＳＤｂにそれぞれ接続されたコンタクトプラグ２４ａ及び２４ｂを形成する。
コンタクトプラグ２４ａ及び２４ｂを覆って層間絶縁膜２３上に、導電膜（例えばＡｌやＣｕ）を堆積し、フォトリソグラフィー及びドライエッチングによりパターニングして、ソースラインＳＬを形成する。
図１０Ｅに示すように、ソースラインＳＬは、コンタクトプラグ２４ａ上を通ってコンタクトプラグ２４ａに接続されるが、コンタクトプラグ２４ｂを避けるように迂回した形状であり、コンタクトプラグ２４ｂには接続されない。なお、図１０Ａ〜図１０Ｃは、説明の便宜上、この例では同一平面上に配置されていないコンタクトプラグ２４ａ、コンタクトプラグ２４ｂ等を、同一断面上に示す。
図１０Ｂを参照する。ソースラインＳＬを覆って層間絶縁膜２３上に、例えばＣＶＤでシリコン酸化膜を堆積して、層間絶縁膜２５を形成する。層間絶縁膜２５に、フォトリソグラフィー及びドライエッチングにより、コンタクトプラグ２４ｂを露出するコンタクトホールを形成する。
コンタクトホールを覆って層間絶縁膜２５上に、スパッタリングやＣＶＤにより、バリアメタルとしてのＴｉＮ膜、及びＷ膜を堆積する。そして、ＣＭＰで、ＴｉＮ膜及びＷ膜の余分な部分を除去して、上方に延長されたコンタクトプラグ２４ｂを形成する。コンタクトプラグ２４ｂを覆って層間絶縁膜２５上に、磁気抵抗素子層２６の下部電極６〜上部電極１６を形成する各層（図１参照）を、例えばスパッタリングで成膜する。
まず、非磁性の導電材料、例えばＴａを、例えば厚さ２０ｎｍ堆積して、下部電極層６を形成する。下部電極層６上に、強磁性材料、例えばＣｏＦｅＢを、例えば厚さ１．８ｎｍ堆積して、下側部の自由磁性層１を形成する。下側部の自由磁性層１上に、絶縁材料、例えばＭｇＯを、トンネル電流が流れる程度に薄く、例えば厚さ０．８５ｎｍ堆積して、下側部のトンネル絶縁層２を形成する。下側部のトンネル絶縁層２上に、強磁性材料、例えばＣｏＦｅＢを、例えば厚さ３．２ｎｍ堆積して、下側部の固定磁性層３を形成する。
下側部の固定磁性層３上に、反強磁性材料、例えばＰｔＭｎを、例えば厚さ１５ｎｍ堆積して、反強磁性層４を形成する。反強磁性層４上に、強磁性材料、例えばＣｏＦｅＢを、例えば厚さ３．２ｎｍ堆積して、上側部の固定磁性層１３を形成する。上側部の固定磁性層１３上に、絶縁材料、例えばＭｇＯを、トンネル電流が流れる程度に薄く、例えば厚さ０．７５ｎｍ堆積して、上側部のトンネル絶縁層１２を形成する。上側部のトンネル絶縁層１２上に、強磁性材料、例えばＣｏＦｅＢを、例えば厚さ２．２ｎｍ堆積して、上側部の自由磁性層１１を形成する。上側部の自由磁性層１１上に、非磁性の導電材料で、上部電極層１６を形成する。例えば、まずＲｕを厚さ１０ｎｍ堆積し、Ｒｕ層上にＴａを厚さ４０ｎｍ堆積して、上部電極層１６を形成する。
図１０Ｆは、第１〜第７シミュレーションについて、下部電極〜上部電極を形成する各層の材料及び膜厚をまとめた表である。なお、上記の膜厚条件例として、第２シミュレーションのものを挙げた。各層の材料は、第１〜第７シミュレーションで共通である。下部電極層、反強磁性層、及び上部電極の厚さは、第１〜第７シミュレーションで共通である。
上側部及び下側部のそれぞれのトンネル絶縁層の厚さは、第１シミュレーションと、第２〜第７シミュレーションとで、変えられている。上側部及び下側部の抵抗は、それぞれの部分が含むトンネル絶縁層の材料や厚さを変えることにより、調整することができる。
上側部及び下側部のそれぞれの、固定磁性層及び自由磁性層の厚さは、第１〜第７シミュレーションで、変えられている。上側部及び下側部の、遷移の閾値電流値は、それぞれの部分が含む固定磁性層や自由磁性層の、材料や厚さを変えることにより、調整することができる。
図１０Ｂに戻って説明を続ける。磁気抵抗素子層２６の成膜後、そのままでは、磁化方向が厚さ方向に向いた部分もあるなどして、磁化方向が乱れている。そこで、例えば１Ｔの磁場中で、例えば３００℃〜３５０℃の熱処理を行って、磁気抵抗素子層２６中の磁化方向を、面内の一方向に揃える。これにより、上側部と下側部の両方が低抵抗状態となる。
図１０Ｃ及び図１０Ｄを参照する。磁気抵抗素子層２６を、フォトリソグラフィー及びドライエッチングでパターニングして、コンタクトプラグ２４ｂ上に、磁気抵抗素子ＴＭＲを形成する。
エッチングガスとして、例えば、上部電極層１６と下部電極層６のＴａに対しては、ＣＦ４とＡｒとの混合ガスを用いることができ、上部電極層１６のＲｕと、自由磁性層１１、固定磁性層１３、固定磁性層３、自由磁性層１のＣｏＦｅＢと、反強磁性層４のＰｔＭｎと、トンネル絶縁層１２及び２のＭｇＯとに対しては、ＣＯとＮＨ３の混合ガスを用いることができる。
図１０Ｅに示すように、ソースラインＳＬと交差せずに、上方に延長されたコンタクトプラグ２４ｂが、磁気抵抗素子ＴＭＲに接続される。つまり、コンタクトプラグ２４ｂを介して、ソース／ドレイン領域ＳＤｂと磁気抵抗素子ＴＭＲとが電気的に接続される。
図１０Ｃ及び図１０Ｄに戻って説明を続ける。磁気抵抗素子ＴＭＲを覆って、層間絶縁膜２５の上に、例えばＣＶＤやスパッタリングによりＳｉＮを厚さ２０ｎｍ〜５０ｎｍ堆積して、カバー膜２７を形成する。カバー膜２７は、磁気抵抗素子ＴＭＲの含む磁性材料の酸化（つまり、さび）を抑制する。
カバー膜２７の上に、例えばＣＶＤでシリコン酸化膜を堆積して、層間絶縁膜２８を形成し、層間絶縁膜２８の上面を、ＣＭＰで平坦化する。層間絶縁膜２８及びカバー膜２７に、フォトリソグラフィー及びドライエッチングにより、磁気抵抗素子ＴＭＲを露出するコンタクトホールを形成する。
コンタクトホールを覆って層間絶縁膜２８上に、スパッタリングやＣＶＤにより、バリアメタルとしてのＴｉＮ膜、及びＷ膜を堆積する。そして、ＣＭＰで、ＴｉＮ膜及びＷ膜の余分な部分を除去して、磁気抵抗素子ＴＭＲに接続されたコンタクトプラグ２９を形成する。コンタクトプラグ２９を覆って層間絶縁膜２８上に、導電膜（例えばＡｌやＣｕ）を堆積し、フォトリソグラフィー及びドライエッチングによりパターニングして、コンタクトプラグ２９に接続された配線ＢＬを形成する。
なお、図１０Ｅでは、図示の便宜上、ソース／ドレイン領域ＳＤｂと磁気抵抗素子ＴＭＲとを接続するコンタクトプラグ２４ｂと、磁気抵抗素子ＴＭＲと配線ＢＬとを接続するコンタクトプラグ２９とを、平面視上ずらして配置した例を示すが、両コンタクトプラグ２４ｂ及び２９を、平面視上重ねて配置することもできる。
図１１は、第１実施例の磁気抵抗素子を含む半導体記憶装置の概略図であり、磁気抵抗素子ＴＭＲとスイッチングトランジスタＴｒを回路図で示す。破線で囲んだ部分が、図１０Ｃの概略断面図に対応する。スイッチングトランジスタＴｒのソース／ドレイン領域の一方が、ソースラインＳＬに接続され、ソース／ドレイン領域の他方が、磁気抵抗素子ＴＭＲの一端に接続されている。磁気抵抗素子ＴＭＲは、２つの可変抵抗の直列接続として表されている。磁気抵抗素子ＴＭＲの他端が、配線ＢＬに接続されている。
ゲート電極への電圧印加により、スイッチングトランジスタＴｒをオンにした状態で、磁気抵抗素子ＴＭＲへのデータの書き込み、及び、磁気抵抗素子ＴＭＲからのデータの読み出しが行われる。
書き込みは、目標の抵抗状態に応じて、配線ＢＬ側からソースラインＳＬ側へ、または、ソースラインＳＬから配線ＢＬ側へ、遷移に必要な大きさの電流が流れるように、配線ＢＬとソースラインＳＬ間の電圧の極性及び大きさを制御して行われる。なお、例えば第１実施例の第２シミュレーションの条件で、Ｌ／ＬまたはＬ／Ｈ状態から、Ｈ／Ｌ状態を介してＨ／Ｈ状態へ遷移させる場合のように、書き込みに２回の遷移を行う場合もある。
読み出しは、いずれの遷移も生じない程度の低電流が流れるように、配線ＢＬとソースラインＳＬ間の電圧を制御し、抵抗値によって磁気抵抗素子ＴＭＲの抵抗状態を判定することで行われる。
ゲート電極への印加電圧の制御、配線ＢＬとソースラインＳＬ間の印加電圧の極性と大きさの制御、及び、磁気抵抗素子ＴＭＲの抵抗状態の判定は、制御回路１００が行う。
以上説明したように、第１実施例の磁気抵抗素子は、少なくともＬ／Ｌ、Ｈ／Ｌ、及びＬ／Ｈ状態の３状態間を切り替えることができるので、例えば、３値以上の多値の記憶素子への利用に好適である。
なお、第１実施例の磁気抵抗素子は、固定磁性層上方に自由磁性層を配置した磁気抵抗素子構造を、上側の磁気抵抗素子部分とし、固定磁性層下方に自由磁性層を配置した磁気抵抗素子構造を、下側の磁気抵抗素子部分としたが、第２実施例として、自由磁性層上方に固定磁性層を配置した磁気抵抗素子構造を、上側の磁気抵抗素子部分とし、自由磁性層下方に固定磁性層を配置した磁気抵抗素子構造を、下側の磁気抵抗素子部分とする磁気抵抗素子を作製することもできる。
図１２に、第２実施例の磁気抵抗素子の概略断面図を示す。下方から、下部電極５６、反強磁性層５４、固定磁性層５３、トンネル絶縁層５２、自由磁性層５１、中間電極５７、自由磁性層６１、トンネル絶縁層６２、固定磁性層６３、反強磁性層６４、及び、上部電極６６が積層されている。
第１実施例（図１参照）では、上側部１５の固定磁性層１３と下側部５の固定磁性層３とが、１つの反強磁性層４を共有した。第２実施例では、上側部６５の固定磁性層６３の磁化方向を固定する反強磁性層６４と、下側部５５の固定磁性層５３の磁化方向を固定する反強磁性層５４とが、別々に設けられている。
また、上側部６５の自由磁性層６１と、下側部５５の自由磁性層５１とが相互に独立して磁化方向を変えられるように、自由磁性層５１と自由磁性層６１との間に、非磁性材料で形成された中間電極５７が挟まれている。中間電極５７は、例えば、Ｒｕを厚さ５ｎｍ程度堆積して形成される。
第２実施例も、第１実施例と同様に、上側部と下側部とで、固定磁性層、トンネル絶縁層、及び自由磁性層の積層順が上下反転しており、同一方向の電流に対し上側部と下側部とで遷移の方向が反対となる。ただし、以下の例で説明するように、第２実施例における遷移の方向は、第１実施例と逆になる。
ここで、第１実施例と同様に、図１２中の上から下への電流方向を、正方向とし、下から上への電流方向を、負方向とする。例えば、Ｈ／Ｌ状態からの遷移について考える。第１実施例では、Ｈ／Ｌ状態から、正方向電流を増加させていくと、Ｌ／ＬまたはＨ／Ｈ状態を経て、Ｌ／Ｈ状態に至った。Ｈ／Ｌ状態から、負方向電流を増加させても、遷移は起こらなかった。
一方、第２実施例では、Ｈ／Ｌ状態から、正方向電流を増加させても、遷移は起こらない。Ｈ／Ｌ状態から、負方向電流を増加させていくと、Ｌ／ＬまたはＨ／Ｈ状態を経て、Ｌ／Ｈ状態に至る。
第２実施例でＨ／Ｈ状態が得られる条件は、第１実施例と同様である。つまり、上側部及び下側部の一方の、Ｌ状態からＨ状態への遷移の閾値電流値が、上側部及び下側部の他方の、Ｈ状態からＬ状態への遷移の閾値電流値より小さく設定されていることにより、Ｈ／Ｈ状態を得ることができる。
このように、第２実施例の磁気抵抗素子も、少なくともＬ／Ｌ、Ｈ／Ｌ、及びＬ／Ｈ状態の３状態間を切り替えることができるので、例えば、３値以上の多値の記憶素子への利用に好適である。第２実施例の磁気抵抗素子を含む半導体記憶装置も、第１実施例の磁気抵抗素子を含む半導体記憶装置と同様にして作製し、動作させることができる。ただし、第２実施例の磁気抵抗素子を含む半導体記憶装置では、磁気抵抗素子が、図１２に示したような各層を積層し、パターニングして形成される。
なお、第１実施例の方が、第２実施例に比べて、磁気抵抗素子作製に必要な層数を少なくできるので、成膜工程やパターニング工程が容易となる。なお、第２実施例では、上側部と下側部の自由磁性層の相互の影響を低減するために、中間電極がある程度厚く（例えばＲｕで膜厚５ｎｍ程度）形成される。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

Claims (9)

  1. 第１トンネル絶縁層を第１自由磁化層と第１固定磁化層とで挟んだ構造を持ち、厚さ方向に流す電流により前記第１自由磁化層の磁化方向が変化し、前記第１自由磁化層の磁化方向によって低抵抗状態と高抵抗状態との間で抵抗が変化する第１磁気抵抗素子部分と、
    第２トンネル絶縁層を第２自由磁化層と第２固定磁化層とで挟んだ構造を持ち、厚さ方向に流す電流により前記第２自由磁化層の磁化方向が変化し、前記第２自由磁化層の磁化方向によって低抵抗状態と高抵抗状態との間で抵抗が変化する第２磁気抵抗素子部分と、
    を有し、
    自由磁化層、トンネル絶縁層、固定磁化層の積層順が、前記第１磁気抵抗素子部分と前記第２磁気抵抗素子部分とで上下反転して、前記第１磁気抵抗素子部分と前記第２磁気抵抗素子部分とが重ねられた構造を有し、
    前記第１磁気抵抗素子部分は、前記高抵抗状態で、前記第１自由磁化層側から前記第１固定磁化層側への方向に第１電流値以上の電流を流すことにより、前記低抵抗状態へ遷移し、前記低抵抗状態で、前記第１固定磁化層側から前記第１自由磁化層側への方向に第１電流値より大きい第２電流値以上の電流を流すことにより、前記高抵抗状態へ遷移し、
    前記第２磁気抵抗素子部分は、前記高抵抗状態で、前記第２自由磁化層側から前記第２固定磁化層側への方向に第３電流値以上の電流を流すことにより、前記低抵抗状態へ遷移し、前記低抵抗状態で、前記第２固定磁化層側から前記第２自由磁化層側への方向に第３電流値より大きい第４電流値以上の電流を流すことにより、前記高抵抗状態へ遷移し、
    前記第２電流値が前記第３電流値よりも小さいか、または、前記第４電流値が前記第１電流値よりも小さく、
    前記第１磁気抵抗素子部分は、前記第１自由磁化層の磁化方向が前記第１固定磁化層の磁化方向と揃っているときは、第１抵抗値を示す前記低抵抗状態であり、前記第１自由磁化層の磁化方向が前記第１固定磁化層の磁化方向と反対向きのときは、前記第１抵抗値より高い第２抵抗値を示す前記高抵抗状態であり、
    前記第２磁気抵抗素子部分は、前記第２自由磁化層の磁化方向が前記第２固定磁化層の磁化方向と揃っているときは、第３抵抗値を示す前記低抵抗状態であり、前記第２自由磁化層の磁化方向が前記第２固定磁化層の磁化方向と反対向きのときは、前記第３抵抗値より高い第４抵抗値を示す前記高抵抗状態であり、
    前記第１抵抗値に前記第４抵抗値を足した和の抵抗値と、前記第２抵抗値に前記第３抵抗値を足した和の抵抗値とが異なっている、
    磁気抵抗素子。
  2. さらに、前記第１固定磁性層と前記第２固定磁性層とに挟まれた反強磁性層を有し、
    前記第１固定磁化層及び前記第２固定磁化層の外側に、前記第１自由磁化層及び前記第２自由磁化層が配置された請求項１に記載の磁気抵抗素子。
  3. さらに、前記第１自由磁化層と前記第２自由磁化層とに挟まれ、非磁性材料で形成された中間層を有し、
    前記第１自由磁化層及び前記第２自由磁化層の外側に、前記第１固定磁化層及び前記第２固定磁化層が配置され、
    さらに、
    前記第１固定磁化層の外側に配置された第１反強磁性層と、
    前記第２固定磁化層の外側に配置された第２反強磁性層と
    を有する請求項１に記載の磁気抵抗素子。
  4. 前記第１トンネル絶縁層と前記第２トンネル絶縁層とは、同一材料で形成され厚さが異なる請求項１に記載の磁気抵抗素子。
  5. 前記第１自由磁性層と前記第２自由磁性層とは、同一材料で形成され厚さが異なる請求項１に記載の磁気抵抗素子。
  6. 磁気抵抗素子であって、
    第１トンネル絶縁層を第１自由磁化層と第１固定磁化層とで挟んだ構造を持ち、厚さ方向に流す電流により前記第１自由磁化層の磁化方向が変化し、前記第１自由磁化層の磁化方向によって低抵抗状態と高抵抗状態との間で抵抗が変化する第１磁気抵抗素子部分と、
    第２トンネル絶縁層を第２自由磁化層と第２固定磁化層とで挟んだ構造を持ち、厚さ方向に流す電流により前記第２自由磁化層の磁化方向が変化し、前記第２自由磁化層の磁化方向によって低抵抗状態と高抵抗状態との間で抵抗が変化する第２磁気抵抗素子部分と
    を有し、
    自由磁化層、トンネル絶縁層、固定磁化層の積層順が、前記第１磁気抵抗素子部分と前記第２磁気抵抗素子部分とで上下反転して、前記第１磁気抵抗素子部分と前記第２磁気抵抗素子部分とが重ねられた構造を有する磁気抵抗素子と、
    一方のソース／ドレイン領域が、前記磁気抵抗素子に電気的に接続されたＭＯＳトランジスタと、
    を有し、
    前記第１磁気抵抗素子部分は、前記高抵抗状態で、前記第１自由磁化層側から前記第１固定磁化層側への方向に第１電流値以上の電流を流すことにより、前記低抵抗状態へ遷移し、前記低抵抗状態で、前記第１固定磁化層側から前記第１自由磁化層側への方向に第１電流値より大きい第２電流値以上の電流を流すことにより、前記高抵抗状態へ遷移し、
    前記第２磁気抵抗素子部分は、前記高抵抗状態で、前記第２自由磁化層側から前記第２固定磁化層側への方向に第３電流値以上の電流を流すことにより、前記低抵抗状態へ遷移し、前記低抵抗状態で、前記第２固定磁化層側から前記第２自由磁化層側への方向に第３電流値より大きい第４電流値以上の電流を流すことにより、前記高抵抗状態へ遷移し、
    前記第２電流値が前記第３電流値よりも小さいか、または、前記第４電流値が前記第１電流値よりも小さく、
    前記第１磁気抵抗素子部分は、前記第１自由磁化層の磁化方向が前記第１固定磁化層の磁化方向と揃っているときは、第１抵抗値を示す前記低抵抗状態であり、前記第１自由磁化層の磁化方向が前記第１固定磁化層の磁化方向と反対向きのときは、前記第１抵抗値より高い第２抵抗値を示す前記高抵抗状態であり、
    前記第２磁気抵抗素子部分は、前記第２自由磁化層の磁化方向が前記第２固定磁化層の磁化方向と揃っているときは、第３抵抗値を示す前記低抵抗状態であり、前記第２自由磁化層の磁化方向が前記第２固定磁化層の磁化方向と反対向きのときは、前記第３抵抗値より高い第４抵抗値を示す前記高抵抗状態であり、
    前記第１抵抗値に前記第４抵抗値を足した和の抵抗値と、前記第２抵抗値に前記第３抵抗値を足した和の抵抗値とが異なっている、
    半導体記憶装置。
  7. さらに、前記ＭＯＳトランジスタのゲート電圧と、前記磁気抵抗素子の両端に掛かる電圧を制御し、前記磁気抵抗素子に電流を流して、前記磁気抵抗素子を目標の抵抗状態に遷移させる書き込み動作を行う制御回路を有する請求項６に記載の半導体記憶装置。
  8. 前記制御回路は、前記磁気抵抗素子の目標の抵抗状態に、前記目標の抵抗状態以外のある抵抗状態から、前記磁気抵抗素子を２回遷移させて到達させる請求項７に記載の半導体記憶装置。
  9. さらに、前記ＭＯＳトランジスタのゲート電圧と、前記磁気抵抗素子の両端に掛かる電圧を制御し、前記磁気抵抗素子に電流を流して、前記磁気抵抗素子の抵抗状態を判定する読み出し動作を行う制御回路を有する請求項６に記載の半導体記憶装置。
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