TWI518849B - 包含具有反熔絲組件之非揮發性記憶體結構之電子器件及其形成方法 - Google Patents

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Description

包含具有反熔絲組件之非揮發性記憶體結構之電子器件及其形成方法
本發明係關於電子器件以及形成電子器件之方法，且更特定言之，關於包含一非揮發性記憶體單元之電子器件及其形成方法。
電子器件可包含非揮發性記憶體單元。非揮發性記憶體單元包含具有一反熔絲組件之一次性可程式化(「OTP」)記憶體單元。在程式化之前，該反熔絲組件係處於斷開或相對高電阻狀態，且在程式化之後，該反熔絲組件係處於相對導電的狀態(如與程式化之前相比)。除了該反熔絲組件之外，該非揮發性記憶體單元可包含一讀取電晶體，其中該讀取電晶體之一源極區、一汲極區或一源極/汲極區係電氣連接至該反熔絲組件之一端子。在該記憶體單元之程式化及讀取期間，電流流過該讀取電晶體及該反熔絲組件。
本發明之一實施例中，一種包含一非揮發性記憶體單元之電子器件，其中該非揮發性記憶體單元包括：一存取電晶體；一讀取電晶體，其包含一閘極電極；以及一反熔絲組件，其耦合至該存取電晶體及該讀取電晶體，其中，該反熔絲組件包含一第一電極及上覆該第一電極之一第二電極，其中，該讀取電晶體之該閘極電極及該反熔絲組件之該第一電極為一第一閘極構件之部分。
本發明之另一實施例中，一種形成包括一非揮發性記憶體單元之一電子器件之方法，該方法包括：於一基板上形成一場隔離區，其中該場隔離區界定彼此隔開之一第一作用區及一第二作用區；形成一閘極電極層於該場隔離區、該第一作用區及該第二作用區上；於該閘極電極層上形成一導電層；圖案化該導電層及該閘極電極層以形成一第一閘極堆疊及一第二閘極堆疊；以及圖案化該導電層以移除上覆該閘極電極層之該導電層之一部分，其中：該第一閘極堆疊包含一第一閘極構件及一第一導電構件，且該第二閘極堆疊包含一第二閘極構件；該第一閘極構件上覆該第一作用區之一部分，且包含一讀取電晶體之一閘極電極及一反熔絲組件之一第一電極；該第一導電構件上覆該第一閘極構件，且包含該反熔絲組件之一第二電極；且該第二閘極構件上覆該第二作用區之一部分，且包含一存取電晶體之一閘極電極。
本發明之又一實施例中，一種包含一非揮發性記憶體單元之電子器件，其中，該非揮發性記憶體單元包括：一存取電晶體，其具有一閘極電極；一讀取電晶體；一反熔絲組件，其耦合至該存取電晶體及該讀取電晶體，其中，該反熔絲組件包含一第一電極、上覆該第一電極之一反熔絲介電材料層及上覆該反熔絲介電材料層之一第二電極；以及一導電構件，其上覆該反熔絲層且電氣浮置。
實施例係在附圖中以舉例方式圖示且不受限制。
熟習此項技術者明白，圖式中元件係為了簡化且清晰而圖示，且並不一定按照比例繪製。例如，可相對於其他元件放大圖式中元件之一些之尺寸以有助於提高對本發明之實施例之理解。
提供結合圖式之以下描述以協助理解本文中所揭示之教案。以下討論將關注該等教案之特定實施及實施例。此關注係提供為協助描述該等教案，且不應解譯為對該等教案之範圍或適用性之限制。然而，在本申請中當然可利用其他教案。雖然本文中描述數值範圍以提供對特定實施例之較佳理解，但是在閱讀本說明書之後，熟習此項技術者將明白，在不脫離本發明範圍之情況下，可使用數值範圍以外之值。
術語「耦合」意指兩個或更多個電子元件、電路、系統或(1)至少一電子元件，(2)至少一電路或(3)至少一系統中任何組合之連接、鏈結或聯合，以此方式，一信號(例如，電流、電壓或光學信號)可自一者轉移至另一者。「耦合」之一非限制性實例可包含介於(多個)電子元件、(多個)電路或其間連接(多個)開關(例如，(多個)電晶體)之(多個)電子元件或(多個)電路之間的直接電氣連接。因此，電氣連接為特定耦合之類型；然而，並非所有耦合皆為電氣連接。術語「源極/汲極區」意指一源極區、一汲極區或一摻雜區，根據偏壓條件，該摻雜區可為一源極區或一汲極區。
術語「包括」、「包含」、「具有」或其等之任何其他變體 旨在涵蓋非排他性之包含。例如，包括一系列特徵之一方法、物品或裝置並不一定僅限於該等特徵，而可包含未明確列出或該方法、物品或裝置固有之其他特徵。此外，除非另有相反說明，「或」是指包容性或且不是指排他性或。例如，條件A或B滿足以下任何一者：A為真(或存在)且B為假(或不存在)，A為假(或不存在)且B為真(或存在)，以及A及B兩者皆為真(或存在)。
另外，「一」或「一個」之使用係用於描述本文中所描述之元件及組件。如此進行僅係出於方便且給出本發明範圍之一般意義。除非另外明確指出，應閱讀本描述使得複數個包含一個或至少一個，且單數亦包含複數個。例如，當本文中描述一單項時，可使用一個以上項替代一單項。類似地，當本文中描述一個以上項時，一單項可替代該一個以上項。
除非另有定義，本文中所使用之所有技術及科學術語具有與本發明所屬技術之普通技術者通常理解相同之含義。材料、方法及實例僅係說明性且並非旨在具限制性。只要本文中未描述，與特定材料及加工行為有關之許多細節係習知的，且可在半導體及電子技術內之教科書及其他出處中找到。
一電子器件可包含一非揮發性記憶體(「NVM」)單元，其中，該NVM單元可包含一反熔絲組件、一存取電晶體及具有一控制電極之一讀取電晶體。在一特定實施例中，NVM單元可為一OTP單元，且反熔絲組件可為一電容器之 形式。如下文詳細描述，描述NVM單元之工藝流程及結構。可使用一雙多晶矽工藝。此一工藝對於減少NVM單元之大小可為有用的。在一特定實施例中，反熔絲組件可形成於NVM單元內之一電晶體之通道區上。單元之物理設計係靈活的，且當被併入至一NVM陣列中時，該物理設計可定制為一現有工藝流程中之互連層數目。在閱讀詳細描述之餘下部分之後會較佳理解該等物理設計及工藝。
圖1包含根據一實施例之一NVM單元100之一電路圖，該NVM單元包含一反熔絲組件122、一存取電晶體124及一讀取電晶體126。該NVM單元100可為一記憶體陣列之一部分，或可為未在一記憶體陣列內之一個別記憶體單元。在一特定實施例中，反熔絲組件122具有一對端子，存取電晶體124具有一對電流端子及一控制電極，且讀取電晶體126具有一對電流端子及一控制電極。在如圖示之實施例中，反熔絲組件122係耦合至一字線142或耦合至一端子，該端子在一讀取作業期間向該讀取電晶體126之控制電極提供一控制信號。該反熔絲組件122之另一端子係於節點160處耦合至該存取電晶體124之一電流端子及該讀取電晶體126之控制電極。該存取電晶體124之另一電流端子係耦合至一程式化線144或耦合至一VSS端子或一接地端子。該存取電晶體124之控制端子係耦合至一存取線146或一端子，該端子控制何時一程式化電流流過該反熔絲組件122。該讀取電晶體126之電流端子之一係耦合至一位元線或一端子，該端子耦合至一放大器或用於判定NVM單元 100之程式化狀態(已程式化或未程式化)之另一電路。該讀取電晶體126之另一電流端子係耦合至一接地端子或一VSS端子。
在一特定實施例中，可由一或多個電氣連接取代耦合之任何一或多者。反熔絲組件122之端子之一係電氣連接至字線142，或連接至一端子，該端子在一讀取作業期間向讀取電晶體126之控制電極提供一控制信號。該反熔絲組件122之另一端子、存取電晶體124之電流端子及讀取電晶體126之控制電極可電氣連接在一節點160處。存取電晶體124之另一電流端子可電氣連接至程式化線144，或連接至VSS端子或接地端子。存取電晶體124之控制端子可電氣連接至存取線146或者控制何時程式化電流流過反熔絲組件122之端子。讀取電晶體126之電流端子之一係電氣連接至位元線148或端子，該端子耦合至放大器或用於判定NVM單元100之程式化狀態(已程式化或未程式化)之其他電路。讀取電晶體126之另一電流端子係電氣連接至接地端子或VSS端子。
圖2包含特別適合一雙多晶矽工藝流程之一實施例之圖示。除了反熔絲組件122為一電容器222之形式之外，圖2中之非揮發性記憶體單元200係與圖1中之非揮發性記憶體單元100大體上相同。在如圖示之實施例中，存取電晶體及讀取電晶體124及126為n通道電晶體。
參考圖2，NVM單元200可在適當偏壓NVM單元時程式化。字線142與程式化線144之間之電壓差可為一程式化電 壓VPP。在一實施例中，字線142可為約VPP，且程式化線144可為約0伏特。在另一實施例中，字線142可為約+½VPP，且程式化線144可為-½VPP。
存取電晶體124係在程式化期間導通，且因此，於存取線146上提供一信號至存取電晶體124之閘極電極足以打開存取電晶體124。在一特定實施例中，當導通時，存取電晶體124之閘極電極為約VDD，且當關閉時為約0伏特。其他電壓亦可用於打開及關閉存取電晶體124。
在程式化期間，位元線148為約接地或0伏特。因為電晶體126之源極及汲極區為大體上相同電壓，所以在一程式化作業期間，幾乎無電流流過讀取電晶體126。
當程式化NVM單元200時，電容器222變為與一電阻器更類似之狀態。電容器222之反熔絲介電材料層幾乎不再阻止電流在電容器222之電極之間流動。因此，顯著電流可流過反熔絲介電材料層。
應當注意，在NVM單元200內，在程式化期間，電流流過電容器222及存取電晶體124。具有存取電晶體124之電流路徑容許程式化電流旁通讀取電晶體126，因此，在程式化期間對讀取電晶體126之損害得到大幅減少。比較NVM單元200與具有串聯電氣連接之一反熔絲組件及一讀取電晶體之一習知NMV單元。在習知NVM單元之一陣列之一程式化作業期間，當電流正流過讀取電晶體時，一選定單元、一未選定單元或選定單元及未選定單元之組合之閘極介電材料層可暴露於相對高電壓下。此一情況可引起 電荷變被捕獲，或引起讀取電晶體內出現另一閘極介電材料劣化機構。因此，該陣列內之一或多個習知NVM單元在程式化期間可能出現故障，或者具有明顯減少之預期壽命(如藉由程式化作業、讀取作業或程式化作業及讀取作業之組合之數目而量測)。
在NVM單元200之一讀取作業期間，字線142及位元線148為約VDD，且程式化線144及存取線146為約0伏特。在另一實施例中，可使用不同電壓。例如，字線142可在比位元線148更高之一電壓處。此外，當在一讀取作業期間存取電晶體124處於關閉狀態時，程式化線144可在與字線142相比大體上相同之電壓處，以減少通過存取電晶體124之洩漏電流。
當程式化NVM單元200時，在位元線148處可偵測到顯著電流，且當未程式化NVM單元時，在位元線148處偵測到大體上較低電流或無顯著電流。已程式化之NVM單元可具有在約0.5 V及更高之字線電壓下之一顯著漏極電流。已程式化之NVM單元之Idsat可大於10-4安培，而未程式化之NMV單元之Id可小於10-10安培。已程式化之NVM單元與未程式化之NVM單元之間將出現I-V特性之二元分佈。
以下更詳細描述可用於形成NVM單元200之例示性物理設計及工藝流程。特定物理設計及工藝流程係說明性的，且無意限制本發明範圍。
圖3包含一電子器件300之一部分之一頂視圖。如圖3所 示，圖示正形成一NVM單元之一NVM陣列之一部分。一場隔離區302係形成於一基板之一部分內或從該基板之一部分形成，以界定作用區324及326。該基板可包含諸如矽、鍺、碳之半導體材料、諸如III-V或II-VI材料之另一半導體材料或其等之任何組合。該基板可為大體上單晶矽晶圓或絕緣體上半導體基板之形式。場隔離區302可為使用淺渠溝隔離工藝、局部矽氧化工藝或另一合適工藝而形成。作用區324及326可包含未形成場隔離區302之基板之多個部分。該NVM單元之存取電晶體將至少部分形成於作用區324內，且NVM單元之讀取電晶體將至少部分形成於作用區326內。
可執行一或多個井摻雜步驟。在一實施例中，基板可包含p型摻雜物。在另一實施例中，基板可包含n型摻雜物，且可執行一p井摻雜步驟以使得p型摻雜作用區324及326。在又一實施例中，作用區324及326具有相同導電類型。需要或期望可執行臨界調整摻雜作業。
一或多個閘極介電材料層可形成於作用區324及326上。在一實施例中，閘極介電材料層於作用區324及326上具有大體上相同之構成及大體上相同之厚度。在另一實施例中，形成一個以上閘極介電材料層。該等閘極介電材料層對於不同作用區可具有不同構成或厚度。在一特定實施例中，閘極介電材料層具有大體上相同之構成，且作用區324上之閘極介電材料層與作用區326上之一不同閘極介電材料層相比具有一不同厚度。作用區324及326上之(多個) 閘極介電材料層可具有不大於約10 nm或不大於9 nm之一厚度。在一特定實施例中，作用區324及326上之(多個)閘極介電材料層具有於大約7 nm至大約8 nm之一範圍內之一厚度。
一閘極電極層係形成於場隔離區302、作用區324及326(圖3中)及(多個)閘極介電材料層上。該閘極電極層可包含一含半導體或含金屬之膜。在一個實施例中，閘極電極層包含藉由化學氣相沈積工藝而沈積之多晶矽或者非晶矽，但在另一實施例中可包含另一材料，或可藉由另一工藝而沈積。在一實施例中，閘極電極層係在沈積時摻雜，且在另一實施例中係在沈積之後摻雜。在一已完成器件中，當閘極電極層包含多晶矽或非晶矽時，閘極電極層具有至少1019原子數/立方厘米之一摻雜物濃度。在另一實施例中，閘極電極層可包含一含金屬之膜，該含金屬之膜結合含半導體之膜或替代該含半導體之膜。該含金屬之膜可包含耐火金屬(本身)、耐火金屬合金、耐火金屬矽化物、耐火金屬氮化物、耐火金屬碳化物或其等之任何組合。
一反熔絲介電材料層可形成於閘極電極層上。在一實施例中，反熔絲介電材料層具有與作用區324及326上之(多個)閘極介電材料層大體上相同之構成及大體上相同之厚度。在另一實施例中，反熔絲介電材料層與上覆作用區324及326之(多個)閘極介電材料層相比可具有一不同構成、一不同厚度或兩者。反熔絲介電材料層與該(該等)閘 極介電材料層相比可具有一較低崩潰電壓。在一特定實施例中，該反熔絲介電材料層可包含一個以上膜。例如，一膜可藉由熱氧化閘極電極層之一部分而形成，且另一膜可使用諸如矽烷、乙矽烷或其類似物之一含矽源氣及包含氮、氧或兩者之一氣體(諸如NO)而沈積。反熔絲介電材料層可具有不大於約9 nm、不大於約7 nm或不大於5 nm之一厚度。在一實施例中，反熔絲介電材料層可具有至少約0.5 nm之一厚度。在一特定實施例中，反熔絲介電材料層可具有至少約3 nm或不大於約5 nm之一厚度。
一導電層係形成於反熔絲介電材料層上。該導電層可包含如相對於閘極電極層描述之材料中任意者。在一實施例中，導電層及閘極電極層可具有大體上相同之厚度及大體上相同之構成。在另一實施例中，導電層與閘極電極層相比可具有一不同厚度、一不同構成。導電層與閘極電極層相比可具有相同數目之膜或不同數目之膜。
圖4包含在形成閘極堆疊404及406之後電子器件300之一頂視圖。一遮蔽層係形成於導電層上，且經圖案化以與閘極堆疊404及406之形狀相對應。依次蝕刻導電層、反熔絲介電材料層及閘極電極層，以形成閘極堆疊404及406。此時可蝕刻或不可蝕刻該(該等)閘極介電材料層。移除遮蔽層。在記憶體陣列外部，多個閘極堆疊係形成於形成邏輯電晶體及其他電晶體之位置處。圖4圖示根據一實施例介於閘極堆疊404及406與作用區324及326之間之位置關係。
包含閘極堆疊404及406之閘極堆疊包含閘極構件及導電 構件。在該工藝中之此刻，圖4中可見閘極堆疊404及406之導電構件。該等導電構件上覆其對應閘極構件(圖4中未見)，且從一頂視圖看，具有與該等對應閘極構件大體上相同之形狀。在閘極堆疊404內，該閘極構件包含存取電晶體之閘極電極及反熔絲組件之一電極，且該導電構件包含該反熔絲組件之另一電極。在閘極堆疊406內，該閘極構件包含讀取電晶體之閘極電極。
圖5包含在從閘極堆疊404及406移除多個導電構件之多個部分之後且在形成多個摻雜區之後電子器件300之一頂視圖，如下文更詳細描述。一遮蔽層係形成於閘極堆疊404及406、活動區324及326(圖4中)及場隔離區302上，且經圖案化。在記憶體陣列內，遮蔽層中之開口分別與閘極堆疊404及406之閘極構件之接觸區504及506之位置相對應。在該記憶體陣列外部，該導電層幾乎全部待移除，因此，在圖案化該遮蔽層之後，該遮蔽層幾乎無上覆該記憶體陣列外部之導電層。蝕刻該導電層。此時可蝕刻或可不蝕刻該反熔絲介電材料層。移除該遮蔽層。閘極堆疊404及406之閘極構件之接觸區504及506不再由該導電層覆蓋。在閘極堆疊404及406各者內，除了閘極構件之接觸區之外，導電構件及閘極構件具有大體上相同之形狀。
執行摻雜順序以形成多個源極/汲極區。存取電晶體之一汲極區5242將耦合至接觸區506處之閘極堆疊406之閘極構件，且該存取電晶體之一源極/汲極區5244將耦合至一隨後形成之程式化線。讀取電晶體之一汲極區5262將耦合 至一隨後形成之位元線，且該讀取電晶體之一源極區5264將耦合至一隨後形成之接地端子。在一特定實施例中，耦合中各者可為多個電氣連接之形式。在一實施例中，汲極區5242、源極區5244、汲極區5262及源極區5264係n型摻雜。汲極區5242、源極區5244、汲極區5262及源極區5264中各者之峰值摻雜物濃度係至少1019原子數/cm3。
圖6包含在形成包含多個互連構件之一互連層之後電子器件300之一頂視圖之圖示。一層間介電材料(「ILD」)層可形成於閘極構件404及406、場隔離區302及包含如先前所述之汲極區、源極區及源極/汲極區之作用區上。ILD層可包含單個氧化物膜或複數個絕緣膜。該複數個絕緣膜可包含一蝕刻終止膜、一拋光終止膜、一防反射膜、一巨型氧化物膜、另一合適絕緣膜或其等之任何組合。該ILD層可經圖案化以界定閘極構件406及404、作用區內汲極區、源極區及源極/汲極區及電子器件300之其他部分(未圖示)的接觸開口。可形成一導電層，且經圖案化以形成互連構件602、622、604、6244、6262及6264。該導電層可包含單個導電膜或複數個導電膜。該複數個導電膜可包含一障壁膜、一粘合膜、一防反射膜、一巨型導電膜、另一合適導電膜或其等之任何組合。使用單鑲嵌工藝或雙鑲嵌工藝，該等互連構件可與導電插頭一起或不與導電插頭一起使用。與該等互連構件相似，該等導電插頭可包含單個導電膜或複數個導電膜。該複數個導電膜可包含一障壁膜、一粘合膜、一防反射膜、一巨型導電膜、另一合適導電膜 或其等之任何組合。盒子內之X指出在互連構件在何處電氣連接下伏特徵部。該等互連構件可具有延伸至ILD層且直接接觸下伏特徵部之多個接觸部分，或可上覆直接接觸該等下伏特徵部之多個導電插頭。在本說明書中，相對應接觸是指互連構件之接觸部分或導電插頭。
互連構件602係電氣連接至閘極堆疊404之閘極構件及存取電晶體之汲極區4242，因此，完成包含如圖1及圖2所示之節點160之多個節點之形成。互連構件622係電氣連接至閘極堆疊406之導電構件。在一隨後互連層(未圖示)處，將形成另一互連構件，該另一互連構件係電氣連接至互連構件622，且為一字線之一部分。該互連構件622不具有與閘極堆疊406之閘極構件或NVM陣列內任何其他閘極構件或閘極電極相對應之接觸。在該NVM陣列外部，字線可僅接觸列解碼器或行解碼器內電晶體之源極/汲極區、列或行存取(或位址)選通脈衝或其類似物，因此，該等字線無法藉由自身或經由導電插頭而接觸電子器件內之任何閘極構件或閘極電極。
互連構件604係電氣連接至接觸區504(圖6中未圖示)處之閘極堆疊404之閘極構件，該接觸區504包含存取電晶體之閘極電極。在一隨後互連層(未圖示)處，將形成另一互連構件，該另一互連構件係電氣連接至互連構件604，且為一存取線之一部分。在一特定實施例中，構成該等存取線及字線之互連構件之長度係大體上彼此平行。互連構件6244係電氣連接至存取電晶體之源極區5244(圖6中未圖 示)，且為一程式化線之一部分。互連構件6244之長度係與該等存取線及字線之長度大體上垂直。
互連構件6262係電氣連接至讀取電晶體之汲極區5262(圖6中未圖示)，且為一位元線之一部分。互連構件6262及6244(分別為位元線及字線之一部分)之長度大體上彼此平行。互連構件6264係電氣連接至讀取電晶體之源極區5264(圖6中未圖示)，且係電氣連接至電子器件300之一接地端子或一VSS端子。
需要或期望可形成更多ILD層及互連層。作為程式化線一部分之互連構件及作為字線一部分之進一步互連構件可為同一互連層或不同互連層之一部分。在形成所有ILD層及互連層之後，一囊封層可形成於最上互連層上以形成一大體上完成之電子器件。
根據多個例示性實施例，圖7包含一反熔絲組件及一讀取電晶體之一橫截面視圖之圖示，且圖8包含一存取電晶體之一橫截面視圖之圖示。在圖7中，閘極堆疊406上覆讀取電晶體之一通道區726，且包含一閘極介電材料層732、一閘極構件734、一反熔絲介電材料層736及一導電構件738。在圖8中，閘極堆疊404上覆存取電晶體之一通道區824，且包含一閘極介電材料層732、一閘極構件834、一反熔絲介電材料層736及一導電構件838。閘極堆疊404及406係根據先前所述實施例中任意者而形成。形成源極/汲極區之延伸部分，然後形成側壁間隔物739，且然後形成源極/汲極區之重摻雜部分。圖7及圖8中未圖示源極/汲極 區之延伸部分及重摻雜部分。形成一ILD層752，且經圖案化以形成多個接觸開口。然後於該等接觸開口內形成多個導電插頭754。另一ILD層772係形成於ILD層752及導電插頭754上，且經圖案化以形成多個互連渠溝。然後形成如相對於圖6所述之互連構件。
在圖7中，閘極構件734包含讀取電晶體之一閘極電極及反熔絲組件之一電極。導電構件738包含反熔絲組件之另一電極，且反熔絲介電材料層係設置於該反熔絲組件之電極之間。因此，該反熔絲組件上覆通道區724。互連構件622係經由一導電插頭754而電氣連接至導電構件738，且互連構件602係經由另一導電插頭754而電氣連接至相對應接觸區506處之閘極構件734。在程式化期間，導電構件738與閘極構件734之間之反熔絲介電材料層736會崩潰，且容許電流流至閘極構件734及互連構件602，該互連構件602係電氣連接至該存取電晶體(圖7中未圖示)之汲極區。在程式化該反熔絲組件之後，可由字線控制該讀取電晶體之閘極電極。
在圖8中，閘極構件834包含存取電晶體之一閘極電極。導電構件838未電氣連接至該電子器件之任何其他部分，因此電氣浮置。在該NMV陣列內之存取電晶體之其他閘極堆疊之其他導電構件亦電氣浮置。應當注意，導電構件838並未用於判定NVM單元之程式化狀態。互連構件602係電氣連接至該存取電晶體之汲極區5242，且互連構件6244係電氣連接至該存取電晶體之源極區5244，但是在圖 8之橫截面視圖中未見該等電氣連接。
在閱讀本說明書之後，如圖7及圖8所示之實施例僅為說明性的，且無意限制本文中所述之概念範圍。可形成另一工藝順序或另一結構，且並不脫離本文中所述之概念。應當注意，如圖7及圖8所示之閘極介電材料層732、反熔絲介電材料層736及側壁間隔物739可存在於圖4至圖6中，而未在圖4、圖5或圖6中圖示以簡化圖4至圖6中圖示之閘極堆疊404及406與其他特徵之間之位置關係。若需要或期望，可對閘極堆疊404及406、汲極區5242、源極區5244、汲極區5262及源極區5264之矽化物部分(未圖示)執行自對齊矽化物工藝順序。
在一替代性實施例中，在形成包含閘極堆疊404及406之閘極堆疊之後且在移除上覆包含接觸區504及506之閘極構件之接觸區之導電層之部分之前，可執行用於形成源極/汲極區之摻雜。
在另一替代性實施例中，可改變工藝流程，使得用於界定閘極堆疊之圖案化順序及用於從接觸區504及506上及NVM陣列外部移除導電層之部分之圖案化順序係相反。在又一替代性實施例中，可使用分開遮蔽層。特定言之，一遮蔽層可用於形成NVM陣列內之閘極堆疊，且另一遮蔽層可用於形成NVM陣列外部之閘極構件。雖然該工藝順序可容許更多工藝裕度，但是額外遮蔽層可能增加製造成本。
在又一實施例中，可修改物理設計以進一步減少單元大 小。互連層數目可影響物理設計且可減少多少單元大小。如圖示，NMV單元可儘可能少地利用兩個互連層而電氣連接至適當連接。若互連層數目增加至三個互連層，則可進一步減少NVM單元大小。參考圖5，可減少作用區324長度，且可移除閘極堆疊404，使得其與閘極堆疊406相比更接近圖5之底部。互連構件6264可包含一延伸部分，該延伸部分係連接至圖6中NVM單元以下之另一NVM單元(未圖示)之一讀取電晶體之一源極區。與電氣連接至接地端子或一VSS端子之互連構件相比，存取線可形成於一不同互連層處。在閱讀本說明書之後，熟習此項技術者將明白，在不脫離本文中所描述之概念範圍之情況下，可使用其他物理設計。
在閱讀本說明書之後，熟習此項技術者將明白，在不脫離如本文中所描述之概念之情況下，實施不同物理設計及加工流程之靈活性容許一NVM陣列定制為一特定應用。可在無改變或僅具有一些改變下將NVM陣列整合至一現有邏輯工藝中。因為NVM單元可使用具有現有材料之一現有工藝流程而形成，所以NVM單元可在無需開發特殊材料情況下或使用幾乎無裕度之工藝步驟而製造。
許多不同態樣及實施例係有可能的。下文描述該等態樣及實施例中之一些。在閱讀本說明書之後，熟習此項技術者將明白，該等態樣及實施例僅係說明性的，且不會限制本發明範圍。
在一第一態樣中，一種電子器件包含一非揮發性記憶體 單元，其中該非揮發性記憶體單元可包含：一存取電晶體；包含一閘極電極之一讀取電晶體；以及耦合至該存取電晶體及該讀取電晶體之一反熔絲組件，其中，該反熔絲組件包含一第一電極及上覆該第一電極之一第二電極。該讀取電晶體之閘極電極及該反熔絲組件之第一電極可為一第一閘極構件之部分。
在該第一態樣之一實施例中，該讀取電晶體包含源極/汲極區及設置於該等源極/汲極區之間之一通道區，且該反熔絲組件之第一電極及第二電極上覆該通道區。在另一實施例中，一第一導電構件上覆該第一閘極構件，且包含該反熔絲組件之第二電極，以及從一頂視圖看，除了該第一閘極構件之一接觸區之外，該第一閘極構件與該第一導電構件具有大體上相同之形狀。在一特定實施例中，該存取電晶體包含一閘極電極、源極/汲極區及設置於該等源極/汲極區之間之一通道區，以及一第二閘極構件包含該存取電晶體之一閘極電極。一第二導電構件上覆該第二閘極構件及該存取電晶體之通道區，且從一頂視圖看，除了該第二閘極構件之一接觸區，該第二閘極構件及該第二導電構件具有大體上相同之形狀。在又一實施例中，該反熔絲組件之第二電極係耦合至該存取電晶體之一源極/汲極區。
在一第二態樣中，一種電子器件可包含一非揮發性記憶體單元。該非揮發性記憶體單元可包含：具有一閘極電極之一存取電晶體；一讀取電晶體；耦合至該存取電晶體及 該讀取電晶體之一反熔絲組件，其中，該反熔絲組件包含一第一電極、上覆該第一電極之一反熔絲介電材料層及上覆該反熔絲介電材料層之一第二電極；以及一導電構件，該導電構件上覆該反熔絲介電材料層且電氣浮置。
在該第二態樣之一實施例中，該等存取電晶體及讀取電晶體中各者包含一閘極介電材料層，且該反熔絲介電材料層與該等存取電晶體及讀取電晶體之閘極介電材料層相比具有一較低介電材料崩潰電壓。在一特定實施例中，該等存取電晶體及讀取電晶體之閘極介電材料層具有大體上相同之構成及大體上相同之厚度。在另一實施例中，該導電構件具有與該反熔絲組件之第二電極大體上相同之構成及大體上相同之厚度。在一特定實施例中，該等存取電晶體及讀取電晶體之閘極電極具有大體上相同之構成及大體上相同之厚度。
在一第三態樣中，一種形成包含一非揮發性記憶體單元之一電子器件之方法可包含：於一基板上形成一場隔離區，其中，該場隔離區界定彼此隔開之一第一作用區及一第二作用區；以及形成一閘極電極層於該場隔離區、該第一作用區及該第二作用區上。該方法亦可包含：於該閘極電極層上形成一導電層；圖案化該導電層及該閘極電極層以形成一第一閘極堆疊及一第二閘極堆疊；以及圖案化該導電層以移除上覆該閘極電極層之該導電層之一部分。該第一閘極堆疊可包含一第一閘極構件及一第一導電構件，以及該第二閘極堆疊包含一第二閘極構件，且該第一閘極 構件上覆該第一作用區之一部分且包含一讀取電晶體之一閘極電極及一反熔絲組件之一第一電極。該第一導電構件上覆該第一閘極構件且包含該反熔絲組件之一第二電極，以及該第二閘極構件上覆該第二作用區之一部分且包含一存取電晶體之一閘極電極。
在該第三態樣之一實施例中，該第一導電構件上覆除了該第一閘極構件之一接觸區以外該第一閘極構件之幾乎全部。在一特定實施例中，從一頂視圖看，除了該第一閘極構件之一接觸區，該第一導電構件及該第一閘極構件具有大體上相同之形狀。在另一特定實施例中，圖案化該導電層及該閘極電極層亦形成一第二導電構件，該第二導電構件上覆除了該第二閘極構件之一接觸區以外該第二閘極構件之幾乎全部，以及執行圖案化該導電層以移除上覆該閘極電極層之該導電層之部分，使得該部分係從該第一閘極構件之該接觸區上移除，以及亦移除該導電層之另一部分且係從該第二閘極構件之一接觸區上移除。在一更特定實施例中，從一頂視圖看，除了該第二閘極構件之該接觸區，該第二導電構件及該第二閘極構件具有大體上相同之形狀。
在該第三態樣之另一實施例中，在圖案化該導電層以移除上覆該閘極電極層之該導電層之該部分之前執行圖案化該導電層及該閘極電極層以形成該第一導電構件、該第一閘極構件及該第二導電構件。在又一實施例中，在圖案化該導電層及該閘極電極層以形成該第一導電構件、該第一 閘極構件及該第二導電構件之前執行圖案化該導電層以移除上覆該閘極電極層之該導電層之該部分。
在該第三態樣之又一實施例中，該方法進一步包含：在形成該閘極電極層之前形成一閘極介電材料層於該等作用區上；以及在形成該閘極電極層之後且在形成該導電層之前形成一反熔絲介電材料層。在一特定實施例中，該閘極介電材料層與該反熔絲介電材料層相比具有一不同厚度或一不同構成。在另一特定實施例中，該反熔絲介電材料層與該閘極介電材料層相比具有一較低介電材料崩潰電壓。
應當注意，並非全部需要以上在一般描述或實例中所描述之行為，可能不需要一特定行為之一部分，且除了所述行為之外，可執行一或多個進一步行為。此外，行為列出之順序並不一定為其執行之順序。
上文已在特定實施例方面描述優勢、其他優點及問題解決方案。然而，該等優勢、優點及問題解決方案以及可引起任何優勢、優點或問題解決方案出現或變為更加明顯之任何(多個)特徵不應理解為所有申請專利範圍中任意項之關鍵、必需或基本特徵。
本文中所述之實施例之詳述及圖示係旨在對各種實施例之結構提供一般理解。該等詳述及圖示無意用作對使用本文中所述之結構或方法之裝置及系統之元件及特徵之全部的詳盡且全面描述。不同實施例亦可組合提供在單個實施例中，且相反，為簡潔起見，在單個實施例上下文中所描述之各種特徵亦可為不同的或以任何次組合而提供。此 外，對範圍內所述值之參考包含該範圍內之各值。唯在閱讀本說明書之後，熟習此項技術者可顯而易知許多其他實施例。可使用其他實施例，且該等實施例係源自從本發明，使得在不脫離本發明範圍之情況下可作出結構替代、邏輯替代或另一改變。因此，本發明應視為說明性而非限制性的。
100‧‧‧非揮發性記憶體單元
122‧‧‧反熔絲組件
124‧‧‧存取電晶體
126‧‧‧讀取電晶體
142‧‧‧字線
144‧‧‧程式化線
146‧‧‧存取線
148‧‧‧位元線
160‧‧‧節點
200‧‧‧非揮發性記憶體單元
222‧‧‧電容器
300‧‧‧電子器件
302‧‧‧場隔離區
324‧‧‧作用區
326‧‧‧作用區
404‧‧‧閘極堆疊
406‧‧‧閘極堆疊
504‧‧‧接觸區
506‧‧‧接觸區
602‧‧‧互連構件
604‧‧‧互連構件
622‧‧‧互連構件
726‧‧‧通道區
732‧‧‧閘極介電材料層
734‧‧‧閘極構件
736‧‧‧反熔絲介電材料層
738‧‧‧導電構件
739‧‧‧側壁間隔物
752‧‧‧層間介電材料層
754‧‧‧導電插頭
772‧‧‧層間介電材料層
824‧‧‧通道區
834‧‧‧閘極構件
838‧‧‧導電構件
5242‧‧‧汲極區
5244‧‧‧源極/汲極區
5262‧‧‧汲極區
5264‧‧‧源極區
6244‧‧‧互連構件
6262‧‧‧互連構件
6264‧‧‧互連構件
圖1包含根據一實施例之一非揮發性記憶體單元之一電路圖，該非揮發性記憶體單元包含一反熔絲組件、一存取電晶體及一讀取電晶體。
圖2包含根據一實施例之一非揮發性記憶體單元之一電路圖，該非揮發性記憶體單元包含一電容器形式之一反熔絲組件、一存取電晶體及一讀取電晶體。
圖3包含一工件之一部分之一頂視圖之圖示，該工件包含一場隔離區及多個作用區。
圖4包含在形成多個閘極堆疊之後圖3之工件之一頂視圖之圖示。
圖5包含在移除上覆多個下伏閘極構件之接觸區之一導電層的多個部分之後且在形成多個源極/汲極區之後圖3之工件之一頂視圖的圖示。
圖6包含在形成包含多個互連構件之一互連層之後圖5之工件之一頂視圖之圖示。
圖7及圖8包含圖6中工件之多個部分之橫截面視圖之圖示。
302‧‧‧場隔離區
326‧‧‧作用區
406‧‧‧閘極堆疊
506‧‧‧接觸區
602‧‧‧互連構件
622‧‧‧互連構件
726‧‧‧通道區
732‧‧‧閘極介電材料層
734‧‧‧閘極構件
736‧‧‧反熔絲介電材料層
738‧‧‧導電構件
739‧‧‧側壁間隔物
752‧‧‧層間介電材料層
754‧‧‧導電插頭
772‧‧‧層間介電材料層
6262‧‧‧互連構件

Claims (10)

  1. 一種包含一非揮發性記憶體單元之電子器件，其中該非揮發性記憶體單元包括：一存取電晶體，其具有一汲極區；一讀取電晶體，其包含一閘極電極；以及一反熔絲組件，其耦合至該存取電晶體及該讀取電晶體，其中，該反熔絲組件包含一第一電極及上覆該第一電極之一第二電極，其中，該讀取電晶體之該閘極電極及該反熔絲組件之該第一電極為一第一閘極構件之部分，且其中該存取電晶體之該汲極區係電氣連接至該讀取電晶體之該閘極電極。
  2. 如請求項1之電子器件，其中：該讀取電晶體包含源極/汲極區及設置於該等源極/汲極區之間的一通道區；且該反熔絲組件之該第一電極及該第二電極上覆該通道區。
  3. 如請求項1之電子器件，其中：一第一導電構件上覆該第一閘極構件，且包含該反熔絲組件之該第二電極；且從一頂視圖看，該第一閘極構件與該第一導電構件具有實質上相同之形狀，惟該第一閘極構件之一接觸區除外。
  4. 一種形成包括一非揮發性記憶體單元之一電子器件之方法，該方法包括：於一基板上形成一場隔離區，其中該場隔離區界定彼此隔開之一第一作用區及一第二作用區；形成一閘極電極層於該場隔離區、該第一作用區及該第二作用區上；於該閘極電極層上形成一導電層；圖案化該導電層及該閘極電極層以形成一第一閘極堆疊及一第二閘極堆疊；以及圖案化該導電層以移除上覆該閘極電極層之該導電層之一部分，其中：該第一閘極堆疊包含一第一閘極構件及一第一導電構件，且該第二閘極堆疊包含一第二閘極構件；該第一閘極構件上覆該第一作用區之一部分，且包含一讀取電晶體之一閘極電極及一反熔絲組件之一第一電極；該第一導電構件上覆該第一閘極構件，且包含該反熔絲組件之一第二電極；且該第二閘極構件上覆該第二作用區之一部分，且包含一存取電晶體之一閘極電極。
  5. 如請求項4之方法，其中該第一導電構件上覆除了該第一閘極構件之一接觸區之外該第一閘極構件之幾乎全部。
  6. 如請求項5之方法，其中：圖案化該導電層及該閘極電極層亦形成一第二導電構件，該第二導電構件上覆除了該第二閘極構件之一接觸區以外該第二閘極構件之幾乎全部；且執行圖案化該導電層以移除上覆該閘極電極層之該導電層之該部分，使得該部分係從該第一閘極構件之該接觸區上移除，且該導電層之另一部分亦經移除且係從該第二閘極構件之一接觸區上移除。
  7. 如請求項4至6中任一項之方法，其中：該讀取電晶體包含源極/汲極區及設置於該等源極/汲極區之間的一通道區；且該反熔絲組件之該第一電極及該第二電極上覆該通道區。
  8. 如請求項4至6中任一項之方法，其中：一第一導電構件上覆該第一閘極構件，且包含該反熔絲組件之該第二電極；且從一頂視圖看，該第一閘極構件與該第一導電構件具有實質上相同之形狀，除該第一閘極構件之一接觸區除外。
  9. 一種包含一非揮發性記憶體單元之電子器件，其中，該非揮發性記憶體單元包括：一存取電晶體，其具有一閘極電極；一讀取電晶體；一反熔絲組件，其耦合至該存取電晶體及該讀取電晶 體，其中，該反熔絲組件包含一第一電極、上覆該第一電極之一反熔絲介電材料層及上覆該反熔絲介電材料層之一第二電極；以及一導電構件，其上覆該反熔絲層且電氣浮置。
  10. 如請求項9之電子器件，其中該導電構件具有與該反熔絲組件之該第二電極實質上相同之構成及實質上相同之厚度。
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