JP5456901B2 - 表示装置およびその駆動方法 - Google Patents

Description

本発明は、表示装置およびその駆動方法に関し、特に電流駆動型の発光素子を用いた表示装置およびその駆動方法に関する。

電流駆動型の発光素子を用いた表示装置として、有機エレクトロルミネッセンス（ＥＬ）素子を用いた表示装置が知られている。この自発光する有機ＥＬ素子を用いた有機ＥＬ表示装置は、液晶表示装置に必要なバックライトが不要で装置の薄型化に最適である。また、視野角にも制限がないため、次世代の表示装置として実用化が期待されている。また、有機ＥＬ表示装置に用いられる有機ＥＬ素子は、各発光素子の輝度がそこに流れる電流値により制御される点で、液晶セルがそこに印加される電圧により制御されるのとは異なる。

有機ＥＬ表示装置では、通常、画素を構成する有機ＥＬ素子がマトリクス状に配置される。複数の行電極（走査線）と複数の列電極（データ線）との交点に有機ＥＬ素子を設け、選択した行電極と複数の列電極との間にデータ信号に相当する電圧を印加するようにして有機ＥＬ素子を駆動するものをパッシブマトリクス型の有機ＥＬディスプレイと呼ぶ。

一方、複数の走査線と複数のデータ線との交点にスイッチング薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を設け、このスイッチングＴＦＴに駆動素子のゲートを接続し、選択した走査線を通じてこのスイッチングＴＦＴをオンさせて信号線からデータ信号を駆動素子に入力する。この駆動素子によって有機ＥＬ素子を駆動するものをアクティブマトリクス型の有機ＥＬ表示装置と呼ぶ。

アクティブマトリクス型の有機ＥＬ表示装置は、各行電極（走査線）を選択している期間のみ、それに接続された有機ＥＬ素子が発光するパッシブマトリクス型の有機ＥＬ表示装置とは異なり、次の走査（選択）まで有機ＥＬ素子を発光させることが可能であるため、デューティ比が上がってもディスプレイの輝度減少を招くようなことはない。従って、アクティブマトリクス型の有機ＥＬ表示装置は、低電圧で駆動でき、低消費電力化が可能となる。しかしながら、アクティブマトリクス型の有機ＥＬディスプレイでは、駆動トランジスタの特性のばらつきに起因して、同じデータ信号を与えても、各画素において有機ＥＬ素子の輝度が異なり、輝度ムラが発生するという欠点がある。

この問題に対し、例えば、特許文献１では、駆動トランジスタの特性のばらつきによる輝度ムラの補償方法として、簡単な画素回路で、画素ごとの特性バラツキを補償する方法が開示されている。

図１２は、特許文献１に記載された従来の画像表示装置の構成を示すブロック図である。同図に記載された画像表示装置５００は、画素アレイ部５０２と、これを駆動する駆動部とからなる。画素アレイ部５０２は、行ごとに配置された走査線７０１〜７０ｍと、列ごとに配置された信号線６０１〜６０ｎと、両者が交差する部分に配置された行列状の発光画素５０１と、行ごとに配置された給電線８０１〜８０ｍとを備える。また、駆動部は、信号セレクタ５０３と、走査線駆動部５０４と、給電線駆動部５０５とを備える。

走査線駆動部５０４は、各走査線７０１〜７０ｍに水平周期（１Ｈ）で順次制御信号を供給して発光画素５０１を行単位で線順次走査する。給電線駆動部５０５は、この線順次走査に合わせて各給電線８０１〜８０ｍに第１電圧と第２電圧とで切り換わる電源電圧を供給する。信号セレクタ５０３は、この線順次走査に合わせて映像信号となる輝度信号電圧と基準電圧とを切り換えて列状の信号線６０１〜６０ｎに供給する。

ここで、列状の信号線６０１〜６０ｎは、それぞれ、列ごとに２本配置されており、一方の信号線は奇数行の発光画素５０１に基準電圧及び輝度信号電圧を供給し、他方の信号線は偶数行の発光画素５０１に基準電圧及び輝度信号電圧を供給している。

図１３は、特許文献１に記載された従来の画像表示装置の有する発光画素の回路構成図である。なお、同図には１行目かつ１列目の発光画素５０１を記載している。この発光画素５０１に対して走査線７０１、給電線８０１及び信号線６０１が配されている。なお、信号線６０１は２本あるうちの１本が、発光画素５０１に接続されている。発光画素５０１は、スイッチングトランジスタ５１１と、駆動トランジスタ５１２と、保持容量５１３と、発光素子５１４とを備える。スイッチングトランジスタ５１１は、ゲートが走査線７０１に、ソース及びドレインの一方が信号線６０１に、その他方が駆動トランジスタ５１２のゲートにそれぞれ接続されている。駆動トランジスタ５１２は、ソースが発光素子５１４のアノードに、ドレインが給電線８０１にそれぞれ接続されている。発光素子５１４は、カソードが接地配線５１５に接続されている。保持容量５１３は、駆動トランジスタ５１２のソース及びゲートに接続されている。

上記構成において、給電線駆動部５０５は、信号線６０１が基準電圧である状態で、給電線８０１を第１電圧（高電圧）から第２電圧（低電圧）に切り換える。走査線駆動部５０４は、同じく信号線６０１が基準電圧である状態で、走査線７０１の電圧を“Ｈ”レベルにしてスイッチングトランジスタ５１１を導通させ、基準電圧を駆動トランジスタ５１２のゲートに印加するとともに、駆動トランジスタ５１２のソースを第２電圧に設定する。以上の動作により、駆動トランジスタ５１２の閾値電圧Ｖｔｈの補正のための準備が完了する。続いて、給電線駆動部５０５は、信号線６０１の電圧が基準電圧から輝度信号電圧に切り換わる前の補正期間で、給電線８０１の電圧を第２電圧から第１電圧に切り換えて、駆動トランジスタ５１２の閾値電圧Ｖｔｈに相当する電圧を保持容量５１３に保持させる。次に、スイッチングトランジスタ５１１の電圧を“Ｈ”レベルにして輝度信号電圧を保持容量５１３に保持させる。つまり、この輝度信号電圧は、先に保持された駆動トランジスタ５１２の閾値電圧Ｖｔｈに相当する電圧に加算されて保持容量５１３に書き込まれる。そして、駆動トランジスタ５１２は、第１電圧にある給電線８０１から電流の供給を受け、上記保持電圧に応じた駆動電流を発光素子５１４に流す。

上述した動作では、信号線６０１は列ごとに２本配置されていることにより、各信号線が基準電圧にある時間帯を長くしている。よって、駆動トランジスタ５１２の閾値電圧Ｖｔｈに相当する電圧を保持容量５１３に保持するための補正期間を確保するようにしている。

図１４は、特許文献１に記載された画像表示装置の動作タイミングチャートである。同図には、上から順に、１ライン目の走査線７０１及び給電線８０１、２ライン目の走査線７０２及び給電線８０２、３ライン目の走査線７０３及び給電線８０３、奇数行の発光画素に割り当てられた信号線、偶数行の発光画素に割り当てられた信号線の信号波形が記載されている。走査線に印加される走査信号は、１水平期間（１Ｈ）ずつ順次１ラインごとにシフトしていく。１ライン分の走査線に印加される走査信号は、２個のパルスを含んでいる。１番目のパルスは時間幅が長く１Ｈ以上である。２番目のパルスは時間幅が狭く、１Ｈの一部である。１番目のパルスは上述した閾値補正期間に対応し、２番目のパルスは信号電圧サンプリング期間及び移動度補正期間に対応している。また、給電線に供給される電源パルスも１Ｈ周期で１ラインごとにシフトしていく。これに対して、各信号線は２Ｈに１回、信号電圧が印加され、基準電圧にある時間帯を１Ｈ以上確保することが可能となる。

以上のように、特許文献１に記載された従来の画像表示装置では、発光画素ごとに駆動トランジスタ５１２の閾値電圧Ｖｔｈがばらついても、十分な閾値補正期間が確保されることにより、発光画素ごとに当該ばらつきはキャンセルされ、画像の輝度ムラ抑止が図られる。

特開２００８−１２２６３３号公報

しかしながら、特許文献１に記載された従来の画像表示装置は、発光画素行ごとに配置された走査線及び給電線の信号レベルのオンオフが多い。例えば、閾値補正期間を発光画素行ごとに設定しなければならない。また、信号線からスイッチングトランジスタを介して輝度信号電圧がサンプリングされると、引き続いて発光期間を設けなければならない。よって、画素行ごとの閾値補正タイミング及び発光タイミングを設定する必要がある。このため、表示パネルが大面積化されるにつれ、行数も増加するので、各駆動回路から出力される信号が多くなり、また、その信号切り換えの周波数が高くなり、走査線駆動回路及び給電線駆動回路の信号出力負荷が大きくなる。

また、特許文献１に記載された従来の画像表示装置は、駆動トランジスタの閾値電圧Ｖｔｈの補正期間は２Ｈ未満であり、高精度の補正が要求される表示装置としては限界がある。

上記課題に鑑み、本発明は、駆動回路の出力負荷が低減され、高精度の閾値電圧補正により表示品質が向上した表示装置を提供することを目的とする。

上記目的を達成するために、本発明の一態様に係る表示装置は、マトリクス状に配置された複数の発光画素を有する表示装置であって、発光画素列ごとに配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第１信号線及び第２信号線と、第１電源線及び第２電源線と、発光画素行ごとに配置された走査線と、発光画素行ごとに配置された、第１制御線及び第２制御線とを備え、前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、前記複数の発光画素のそれぞれは、一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、ソース及びドレインの一方が前記第１電源線に接続され、ゲート−ソース間に印加される前記信号電圧を前記信号電流に変換する駆動トランジスタと、一方の端子が前記駆動トランジスタのゲートに接続された第１容量素子と、一方の端子が前記第１容量素子の一方の端子または他方の端子に接続され、他方の端子が前記駆動トランジスタのソースに接続された第２容量素子と、ゲートが前記第２制御線に接続され、ソース及びドレインの一方が前記駆動トランジスタのゲートに接続され、ソース及びドレインの他方が前記駆動トランジスタのドレインに接続された第１スイッチングトランジスタと、ゲートが前記第１制御線に接続され、ソース及びドレインが前記駆動トランジスタのソース及びドレインの他方と前記発光素子の他方の端子との間に挿入された第２スイッチングトランジスタとを備え、ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記第１容量素子の他方の端子に接続された第３スイッチングトランジスタを備え、（ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記第１容量素子の他方の端子に接続された第４スイッチングトランジスタを備え、前記第２制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している。

本発明の表示装置およびその駆動方法によれば、駆動トランジスタの閾値補正期間及びタイミングを駆動ブロック内で一致させることが可能となるので信号レベルのオンからオフもしくはオフからオンへの切替え回数を減らすことができ、発光画素の回路を駆動する駆動回路の負荷が低減する。上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタの閾値補正期間を１フレーム期間に対して大きくとることができるので、高精度な駆動電流が発光素子に流れ、画像表示品質が向上する。

図１は、本発明の実施の形態１に係る表示装置の電気的な構成を示すブロック図である。 図２Ａは、本発明の実施の形態１に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図である。 図２Ｂは、本発明の実施の形態１に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。 図３は、本発明の実施の形態１に係る表示装置の有する表示パネルの一部を示す回路構成図である。 図４Ａは、本発明の実施の形態１に係る表示装置の駆動方法の動作タイミングチャートである。 図４Ｂは、本発明の実施の形態１に係る駆動方法により発光した駆動ブロックの状態遷移図である。 図５は、本発明の実施の形態１に係る表示装置の有する発光画素の状態遷移図である。 図６は、本発明の実施の形態１に係る表示装置の動作フローチャートである。 図７は、走査線及び信号線の波形特性を説明する図である。 図８は、本発明の実施の形態２に係る表示装置の有する表示パネルの一部を示す回路構成図である。 図９Ａは、本発明の実施の形態２に係る表示装置の駆動方法の動作タイミングチャートである。 図９Ｂは、本発明の実施の形態２に係る駆動方法により発光した駆動ブロックの状態遷移図である。 図１０Ａは、本発明の実施の形態３に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図である。 図１０Ｂは、本発明の実施の形態３に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。 図１１は、本発明の表示装置を内蔵した薄型フラットＴＶの外観図である。 図１２は、特許文献１に記載された従来の画像表示装置の構成を示すブロック図である。 図１３は、特許文献１に記載された従来の画像表示装置の有する発光画素の回路構成図である。 図１４は、特許文献１に記載された画像表示装置の動作タイミングチャートである。

上記目的を達成するために、本発明の一態様に係る表示装置は、マトリクス状に配置された複数の発光画素を有する表示装置であって、発光画素列ごとに配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第１信号線及び第２信号線と、第１電源線及び第２電源線と、発光画素行ごとに配置された走査線と、発光画素行ごとに配置された、第１制御線及び第２制御線とを備え、前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、前記複数の発光画素のそれぞれは、一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、ソース及びドレインの一方が前記第１電源線に接続され、ゲート−ソース間に印加される前記信号電圧を前記信号電流に変換する駆動トランジスタと、一方の端子が前記駆動トランジスタのゲートに接続された第１容量素子と、一方の端子が前記第１容量素子の一方の端子または他方の端子に接続され、他方の端子が前記駆動トランジスタのソースに接続された第２容量素子と、ゲートが前記第２制御線に接続され、ソース及びドレインの一方が前記駆動トランジスタのゲートに接続され、ソース及びドレインの他方が前記駆動トランジスタのドレインに接続された第１スイッチングトランジスタと、ゲートが前記第１制御線に接続され、ソース及びドレインが前記駆動トランジスタのソース及びドレインの他方と前記発光素子の他方の端子との間に挿入された第２スイッチングトランジスタとを備え、ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記第１容量素子の他方の端子に接続された第３スイッチングトランジスタを備え、（ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記第１容量素子の他方の端子に接続された第４スイッチングトランジスタを備え、前記第２制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している。

本態様によれば、駆動トランジスタのゲート−ドレイン間に挿入された第１スイッチングトランジスタ、駆動トランジスタから発光画素への電流パスを接続する第２スイッチングトランジスタ、第１容量素子及び第２容量素子が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置により、駆動トランジスタの閾値補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力し信号電圧を制御する駆動回路の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタの閾値補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号電圧がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値補正期間が設けられることによるものである。よって、閾値補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごとに分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値補正期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。

また、本発明の一態様に係る表示装置は、さらに、前記第１制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立していてもよい。

本態様によれば、駆動トランジスタから発光画素への電流パスを接続する第２スイッチングトランジスタを、第１制御線により同一ブロック内で同時制御することにより、同一ブロック内での同時発光を実現することが可能となり。さらに、第２スイッチングトランジスタを制御する信号を第１制御線に出力する駆動回路の負荷が低減する。

また、本発明の一態様に係る表示装置は、さらに、前記第１信号線、前記第２信号線、前記第１制御線、前記第２制御線及び前記走査線を制御して前記発光画素を駆動する駆動回路を具備し、前記駆動回路は、前記第１制御線からの制御信号により前記第２スイッチングトランジスタをオンした状態で、前記走査線からの走査信号により前記３スイッチングトランジスタをオン状態、かつ、前記第２制御線からの制御信号によりｋ番目の駆動ブロックの有する全ての前記第１スイッチングトランジスタをオン状態とすることで、前記駆動トランジスタのゲート−ソース間電圧が閾値電圧以上となる初期化電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、前記第１及び第３スイッチングトランジスタをオンした状態でｋ番目の駆動ブロックの有する全ての前記第２スイッチングトランジスタを同時にオフ状態とし、前記第１制御線からの制御信号により前記第２スイッチングトランジスタをオンした状態で、前記走査線からの走査信号により前記第４スイッチングトランジスタをオン状態、かつ、前記第２制御線からの制御信号により（ｋ＋１）番目の駆動ブロックの有する全ての前記第１スイッチングトランジスタをオン状態とすることで、前記駆動トランジスタのゲート−ソース間電圧が閾値電圧以上となる初期化電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、前記第１及び第４スイッチングトランジスタをオンした状態で（ｋ＋１）番目の駆動ブロックの有する全ての前記第２スイッチングトランジスタを同時にオフ状態としてもよい。

本態様によれば、前記第１信号線、前記第２信号線、前記第１制御線、前記第２制御線及び前記走査線の電圧を制御する駆動回路が、閾値補正期間、信号電圧書き込み期間及び発光期間を制御する。

また、本発明の一態様に係る表示装置は、前記信号電圧は、前記発光素子を発光させるための輝度信号電圧、及び、前記駆動トランジスタの閾値電圧に対応した電圧を前記第１及び第２容量素子に記憶させるための基準電圧からなり、前記表示装置は、さらに、前記信号電圧を前記第１信号線及び前記第２信号線に出力する信号線駆動回路と、前記信号線駆動回路が前記信号電圧を出力するタイミングを制御するタイミング制御回路とを備え、前記タイミング制御回路は、前記信号線駆動回路に前記第１信号線へ前記輝度信号電圧を出力させている間には前記第２信号線へ前記基準電圧を出力させ、前記第２信号線へ前記輝度信号電圧を出力させている間には前記第１信号線へ前記基準電圧を出力させてもよい。

本態様によれば、ｋ番目の駆動ブロックにおいて輝度信号電圧がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値補正期間が設けられる。よって、閾値補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごと分割される。よって、表示領域が大面積化されるほど、１フレーム期間に対する相対的な閾値補正期間を長く設けることが可能となる。

また、本発明の一態様に係る表示装置は、全ての前記発光画素を書き換える時間をＴｆとし、前記駆動ブロックの総数をＮとすると、前記駆動トランジスタの閾値電圧を検出する時間は、最大でＴｆ／Ｎであってもよい。

また、本発明は、このような特徴的な手段を備える表示装置として実現することができるだけでなく、表示装置に含まれる特徴的な手段をステップとする表示装置の駆動方法として実現することができる。
（実施の形態１）
本実施の形態における表示装置は、マトリクス状に配置された複数の発光画素を有する表示装置であって、発光画素列ごとに配置された第１信号線及び第２信号線と、発光画素行ごとに配置された第１制御線及び第２制御線とを備え、複数の発光画素は、複数の発光画素行を一単位とした２以上の駆動ブロックを構成し、複数の発光画素のそれぞれは、信号電圧に応じた信号電流が流れることにより発光する発光素子と、ゲート−ソース間に印加される信号電圧を信号電流に変換する駆動トランジスタと、一方の端子が駆動トランジスタのゲートに接続された第１容量素子と、一方の端子が第１容量素子の他方の端子に接続された第２容量素子と、駆動トランジスタのゲート−ドレイン間に挿入され、第２制御線からの制御信号に応じてオン及びオフする第１スイッチングトランジスタと、駆動トランジスタのドレインと発光素子との間に挿入され第１制御線からの制御信号に応じてオン及びオフする第２スイッチングトランジスタとを備え、奇数番目の駆動ブロックに属する発光画素は、さらに、第１信号線と駆動トランジスタのゲートとの間に挿入された第３スイッチングトランジスタを備え、偶数番目の駆動ブロックに属する発光画素は、さらに、第２信号線と駆動トランジスタのゲートとの間に挿入された第４スイッチングトランジスタを備え、第１制御線及び第２制御線は、同一駆動ブロックの全発光画素では共通化されており、異なる駆動ブロック間では独立している。

これにより、駆動トランジスタの閾値補正期間及び発光期間を駆動ブロック内で一致させることが可能となる。よって、駆動回路の負担負荷が低減する。また、閾値補正期間を１フレーム期間に対して大きくとることができるので、画像表示品質が向上する。

以下、本発明の実施の形態について、図面を参照しながら説明する。

図１は、本発明の実施の形態１に係る表示装置の電気的な構成を示すブロック図である。同図における表示装置１は、表示パネル１０と、タイミング制御回路２０と、電圧制御回路３０とを備える。表示パネル１０は、複数の発光画素１１Ａ及び１１Ｂと、信号線群１２と制御線群１３と走査／制御線駆動回路１４と、信号線駆動回路１５とを備える。

発光画素１１Ａ及び１１Ｂは、表示パネル１０上に、マトリクス状に配置されている。ここで、発光画素１１Ａ及び１１Ｂは、複数の発光画素行を一駆動ブロックとする２以上の駆動ブロックを構成している。発光画素１１Ａは、ｋ（ｋは自然数）番目の駆動ブロックを構成し、また、発光画素１１Ｂは（ｋ＋１）番目の駆動ブロックを構成する。ただし、表示パネル１０をＮ個の駆動ブロックに分割したとすると、（ｋ＋１）はＮ以下の自然数である。これは、例えば、発光画素１１Ａは奇数番目の駆動ブロックを構成し、発光画素１１Ｂは偶数番目の駆動ブロックを構成するということを意味する。以降の実施の形態１〜３では、ｋ番目の駆動ブロック及び（ｋ＋１）番目の駆動ブロックを、それぞれ、奇数番目の駆動ブロック及び偶数番目の駆動ブロックと例示している。

信号線群１２は、発光画素列ごとに配置された複数の信号線からなる。ここで、各発光画素列につき２本の信号線が配置されており、奇数番目の駆動ブロックの発光画素は第１信号線に接続され、偶数番目の駆動ブロックの発光画素は第１信号線とは異なる第２信号線に接続されている。

制御線群１３は、発光画素ごとに配置された走査線及び制御線からなる。

走査／制御線駆動回路１４は、制御線群１３の各走査線へ走査信号を、また、各制御線へ制御信号を出力することにより、発光画素の有する回路素子を駆動する。

信号線駆動回路１５は、信号線群１２の各信号線へ輝度信号または基準信号を出力することにより、発光画素の有する回路素子を駆動する。言い換えると、信号線駆動回路１５は、各信号線へ輝度信号及び基準信号からなる信号電圧を出力する。輝度信号は、発光素子を発光させるための電圧であり、具体的には、発光素子の輝度に対応する電圧である。基準信号は、駆動トランジスタの閾値電圧に対応した電圧を第１容量素子及び第２容量素子に記憶させるための電圧である。なお、輝度信号は輝度信号電圧という場合があり、基準信号は基準電圧という場合もある。

タイミング制御回路２０は、走査／制御線駆動回路１４から出力される走査信号及び制御信号の出力タイミングを制御する。また、タイミング制御回路２０は、信号線駆動回路１５から第１信号線及び第２信号線に出力される輝度信号または基準信号を出力するタイミングを制御し、第１信号線に輝度信号を出力している間には第２信号線に対し基準電圧を出力しており、第２信号線に輝度信号を出力している間には第１信号線に対し基準電圧を出力している。

電圧制御回路３０は、走査／制御線駆動回路１４から出力される走査信号及び制御信号の電圧レベルを制御する。なお、走査／制御線駆動回路１４、信号線駆動回路１５、タイミング制御回路２０及び電圧制御回路３０は、本発明の駆動回路に相当する。

図２Ａは、本発明の実施の形態１に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図であり、図２Ｂは、本発明の実施の形態１に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。図２Ａ及び図２Ｂに記載された発光画素１１Ａ及び１１Ｂは、いずれも、有機ＥＬ（エレクトロルミネッセンス）素子１１３と、駆動トランジスタ１１４と、静電保持容量Ｃ１及びＣ２と、スイッチングトランジスタ１１５、１１６及び１１７と、第１制御線１３１と、第２制御線１３２と、走査線１３３と、第１信号線１５１と、第２信号線１５２とを備える。

図２Ａ及び図２Ｂにおいて、有機ＥＬ素子１１３は、カソードが負電源線である電源線１１２に接続されアノードがスイッチングトランジスタ１１６を介して駆動トランジスタ１１４のドレインに接続された発光素子であり、駆動トランジスタ１１４の駆動電流が流れることにより発光する。

駆動トランジスタ１１４は、ソースが正電源線である電源線１１０に接続され、ドレインがスイッチングトランジスタ１１６を介して有機ＥＬ素子１１３のアノードに接続されている。駆動トランジスタ１１４は、ゲート−ソース間に印加された信号電圧を、当該信号電圧に対応したドレイン電流に変換する。そして、このドレイン電流を駆動電流として有機ＥＬ素子１１３に供給する。この駆動トランジスタ１１４は、ｐ型の薄膜トランジスタ（ＴＦＴ）で構成される。

静電保持容量Ｃ１は、本発明の第１容量素子に相当し、一方の端子が駆動トランジスタ１１４のゲートに接続され、他方の端子がスイッチングトランジスタ１１５を介して第１信号線１５１または第２信号線１５２に接続されている。

静電保持容量Ｃ２は、本発明の第２容量素子に相当し、一方の端子が静電保持容量Ｃ１の他方の端子に接続され、他方の端子が駆動トランジスタ１１４のソースに接続されている。つまり、静電保持容量Ｃ２の他方の端子は電源線１１０に接続されている。

この静電保持容量Ｃ１及びＣ２は、有機ＥＬ素子１１３を発光させるための輝度信号電圧及び駆動トランジスタ１１４の閾値電圧を保持する。具体的には、静電保持容量Ｃ１は、駆動トランジスタ１１４の閾値電圧に対応する電圧を保持する。その後、第１信号線１５１または第２信号線１５２からスイッチングトランジスタ１１５を介して輝度信号電圧が印加され、静電保持容量Ｃ２に輝度信号電圧が保持されている場合でも、静電保持容量Ｃ１に保持された閾値電圧に対応する電圧は保持されている。よって、輝度信号電圧が印加された場合、静電保持容量Ｃ１とＣ２とに保持される電圧は、駆動トランジスタ１１４の閾値電圧が補正された輝度信号電圧に対応する電圧となる。

スイッチングトランジスタ１１５は、ゲートが走査線１３３に接続され、ソース及びドレインの一方が第１信号線１５１または第２信号線１５２に接続され、ソース及びドレインの他方が静電保持容量Ｃ１の他方の端子に接続されている。

ここで、奇数駆動ブロックの発光画素１１Ａに含まれるスイッチングトランジスタ１１５は、本発明の第３スイッチングトランジスタに相当し、当該スイッチングトランジスタ１１５のソース及びドレインの他方は第１信号線１５１に接続されている。一方、偶数駆動ブロックの発光画素１１Ｂに含まれるスイッチングトランジスタ１１５は、本発明の第４スイッチングトランジスタに相当し、当該スイッチングトランジスタ１１５のソース及びドレインの他方は第２信号線１５２に接続されている。

スイッチングトランジスタ１１６は、本発明の第２スイッチングトランジスタに相当し、ゲートが第１制御線１３１に接続され、ソース及びドレインが駆動トランジスタ１１４のドレインと有機ＥＬ素子１１３のアノードとの間に挿入されている。このスイッチングトランジスタ１１６は、第１制御線１３１からの制御信号に応じて、駆動トランジスタ１１４のドレインと有機ＥＬ素子１１３のアノードとを導通及び非導通とする。つまり、有機ＥＬ素子１１３への駆動電流の供給を制御する。

スイッチングトランジスタ１１７は、本発明の第１スイッチングトランジスタに相当し、ゲートが第２制御線１３２に接続され、ソース及びドレインの一方が駆動トランジスタ１１４のゲートに接続され、ソース及びドレインの他方が駆動トランジスタ１１４のドレインに接続されている。このスイッチングトランジスタ１１７は、第２制御線１３２からの制御信号に応じて、駆動トランジスタ１１４のゲート−ドレイン間を導通及び非導通とする。具体的には、スイッチングトランジスタ１１７は、閾値電圧検出期間の前の閾値電圧を検出するための初期化動作を行うための期間であるリセット期間においてオン状態となることにより、駆動トランジスタ１１４のゲート−ドレイン間を導通し、駆動トランジスタ１１４のゲートの電圧を、駆動トランジスタ１１４のゲート−ソース間電圧が閾値電圧以上となる初期化電圧ＶＲ２とする。さらに、スイッチングトランジスタ１１７は、閾値電圧検出期間においてオン状態となることにより、静電保持容量Ｃ１に閾値電圧に対応した電圧を保持させる。

これらのスイッチングトランジスタ１１５、１１６及び１１７は、ｐ型の薄膜トランジスタ（ｐ型ＴＦＴ）で構成される。

第１制御線１３１は、走査／制御線駆動回路１４に接続され、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素に接続されている。これにより、第１制御線１３１は、駆動トランジスタ１１４のドレイン電流を有機ＥＬ素子１１３へ供給するタイミングを制御する機能を有する。

第２制御線１３２は、走査／制御線駆動回路１４に接続され、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素に接続されている。これにより、第２制御線１３２は、駆動トランジスタ１１４の閾値電圧を検出する環境を整える機能を有する。言い換えると、第２制御線１３２は、駆動トランジスタ１１４のゲートの電圧を、駆動トランジスタ１１４のゲート−ソース間電圧が閾値電圧以上となる初期化電圧（ＶＲ２）とするタイミングを制御する。

走査線１３３は、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素へ輝度信号電圧または基準電圧である信号電圧を書き込むタイミングを供給する機能を有する。

第１信号線１５１及び第２信号線１５２は、信号線駆動回路１５に接続され、それぞれ、発光画素１１Ａ及び１１Ｂを含む画素列に属する各発光画素へ接続され、駆動ＴＦＴの閾値電圧を検出するための基準電圧と、発光強度を決定する輝度信号電圧とを供給する機能を有する。

なお、図２Ａ及び図２Ｂには記載されていないが、電源線１１０及び電源線１１２は、それぞれ、他の発光画素にも接続されており電圧源に接続されている。また、電源線１１０は本発明の第１電源線に相当し、電源線１１２は本発明の第２電源線に相当する。

次に、第１制御線１３１、第２制御線１３２、走査線１３３、第１信号線１５１及び第２信号線１５２の発光画素間における接続関係について説明する。

図３は、本発明の実施の形態１に係る表示装置の有する表示パネルの一部を示す回路構成図である。同図には、２つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を“符号（ブロック番号、当該ブロックにおける行番号）”または“符号（ブロック番号）”で表している。

前述したように、駆動ブロックとは、複数の発光画素行で構成され、表示パネル１０の中には２以上の駆動ブロックが存在する。例えば、図３に記載された各駆動ブロックは、ｍ行の発光画素行で構成されている。

図３の上段に記載されたｋ番目の駆動ブロックでは、第１制御線１３１（ｋ）が当該駆動ブロック内の全ての発光画素１１Ａの有するスイッチングトランジスタ１１６のゲートに共通して接続されている。また、第２制御線１３２（ｋ）が当該駆動ブロック内の全ての発光画素１１Ａの有するスイッチングトランジスタ１１７のゲートに共通して接続されている。一方、走査線１３３（ｋ、１）〜走査線１３３（ｋ、ｍ）は、それぞれ、発光画素行ごとに個別に接続されている。具体的には、第１制御線１３１は、走査／制御線駆動回路１４に接続され、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素に接続されている。

また、図３の下段に記載された（ｋ＋１）番目の駆動ブロックでも、ｋ番目の駆動ブロックと同様の接続がなされている。ただし、ｋ番目の駆動ブロックに接続された第１制御線１３１（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第１制御線１３１（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。また、ｋ番目の駆動ブロックに接続された第２制御線１３２（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第２制御線１３２（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。つまり、第１制御線１３１及び第２制御線１３２は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している。

ここで、同一の駆動ブロック内において、制御線が共通化されているとは、走査／制御線駆動回路１４から出力される一の制御信号が、同一の駆動ブロック内の制御線に同時に供給されることをいう。例えば、同一の駆動ブロック内では、走査／制御線駆動回路１４に接続された一本の制御線が、発光画素行ごとに配置された第１制御線１３１に分岐している。また、制御線が、異なる駆動ブロック間では独立しているとは、走査／制御線駆動回路１４から出力される個別の制御信号が、複数の駆動ブロックに対して供給されることをいう。例えば、第１制御線１３１が、走査／制御線駆動回路１４に、駆動ブロックごとに、個別に接続されている。

また、ｋ番目の駆動ブロックでは、第１信号線１５１が当該駆動ブロック内の全ての発光画素１１Ａの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。一方、（ｋ＋１）番目の駆動ブロックでは、第２信号線１５２が当該駆動ブロック内の全ての発光画素１１Ｂの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。

上記駆動ブロック化により、有機ＥＬ素子１１３と駆動トランジスタ１１４のドレインとの接続を制御する第１制御線１３１の本数が削減される。また、駆動トランジスタ１１４のゲート電圧を初期化電圧（ＶＲ２）とする期間であるリセット期間と、閾値電圧検出期間とにおいて、駆動トランジスタ１１４のゲート−ドレイン間を導通させるための第２制御線１３２の本数が削減される。よって、これらの制御線に駆動信号を出力する走査／制御線駆動回路１４の出力本数が低減し、回路規模の削減を可能にする。

次に、本実施の形態に係る表示装置１の駆動方法について図４Ａを用いて説明する。なお、ここでは、図２Ａ及び図２Ｂに記載された具体的回路構成を有する表示装置についての駆動方法を詳細に説明する。

図４Ａは、本発明の実施の形態１に係る表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ｋ番目の駆動ブロックの走査線１３３（ｋ、１）、１３３（ｋ、２）及び１３３（ｋ、ｍ）、第１信号線１５１、第１制御線１３１（ｋ）及び第２制御線１３２（ｋ）に発生する電圧の波形図が示されている。また、これらに続き、（ｋ＋１）番目の駆動ブロックの走査線１３３（ｋ＋１、１）、１３３（ｋ＋１、２）及び１３３（ｋ＋１、ｍ）、第２信号線１５２、第１制御線１３１（ｋ＋１）及び第２制御線１３２（ｋ＋１）に発生する電圧の波形図が示されている。また、図５は、本発明の実施の形態１に係る表示装置の有する発光画素の状態遷移図である。また、図６は、本発明の実施の形態１に係る表示装置の動作フローチャートである。

まず、時刻ｔ０の直前では、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルは全てＨＩＧＨであり、第１制御線１３１（ｋ）はＬＯＷであり、第２制御線１３２（ｋ）はＨＩＧＨである。つまり、静電保持容量Ｃ１及びＣ２には、駆動トランジスタ１１４の閾値電圧と直前のフレーム期間における輝度信号電圧との合計に応じた電圧が保持されており、有機ＥＬ素子１１３は、静電保持容量Ｃ１及びＣ２に保持された電圧に応じた輝度で発光している。

次に、時刻ｔ０において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオン状態とする。このとき、電圧制御回路３０は、第１信号線１５１の信号電圧を、輝度信号電圧から基準電圧に変化させている。よって、基準電圧をＶＲ１とすると、時刻ｔ０において、静電保持容量Ｃ１と静電保持容量Ｃ２との接続点である分圧点Ｍの電圧はＶＲ１となる。つまり、第１信号線１５１の基準電圧を分圧点Ｍに印加している（図６のステップＳ１１）。このとき、電源線１１０から電源線１１２へ貫通電流が流れ始める。

次に、時刻ｔ１において、走査／制御線駆動回路１４は、第２制御線１３２（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させることにより、ｋ番目の駆動ブロックに属する全ての発光画素１１Ａのスイッチングトランジスタ１１７をオンさせる（図６のステップＳ１２）。これにより、電源線１１０から電源線１１２へ流れている貫通電流と共に、スイッチングトランジスタ１１７を介して駆動トランジスタ１１４のゲートから電源線１１２へ電流が流れ込む。その結果、駆動トランジスタ１１４のゲート電圧は、駆動トランジスタ１１４のゲート−ソース間電圧が閾値電圧以上となる初期化電圧（ＶＲ２）へとリセットされる。言い換えると、駆動トランジスタ１１４のゲート−ソース間電圧を、駆動トランジスタ１１４の閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。

つまり、時刻ｔ１〜時刻ｔ２と、図６のステップＳ１１及びステップＳ１２とは、それぞれ、本発明の第１初期化ステップに相当する。

次に、時刻ｔ２において、走査／制御線駆動回路１４は、第１制御線１３１（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させることにより、ｋ番目の駆動ブロックに属する全ての発光画素１１Ａのスイッチングトランジスタ１１６がオフする（図６のステップＳ１３）。このとき、図５（ｃ）に示すように、駆動トランジスタ１１４は継続してオン状態となっているので、駆動トランジスタ１１４のドレイン電流は、駆動トランジスタ１１４のドレインから駆動トランジスタ１１４のゲートへと流れ込む。その結果、駆動トランジスタ１１４のゲートの電圧レベルは、駆動トランジスタ１１４のソースの電圧レベル（ＶＤＤ）よりも閾値電圧（Ｖｔｈ）だけ低い電圧であるＶＤＤ−Ｖｔｈへと漸近していく。

そして、図５（ｄ）に示すように、駆動トランジスタ１１４のゲートの電圧レベルが、電源線１１０の電源電圧（ＶＤＤ）から駆動トランジスタ１１４の閾値電圧（Ｖｔｈ）だけ低い電圧レベルになったとき、ドレイン電流が停止する。このとき、駆動トランジスタ１１４のゲート電圧レベルをＶｇとすると、
Ｖｇ＝ＶＤＤ−Ｖｔｈ （式１）
となっている。

ここで、静電保持容量Ｃ１の一方の端子は第１信号線１５１から供給される基準電圧（ＶＲ１）が印加され、静電保持容量Ｃ２の他方の端子は駆動トランジスタ１１４のゲートの電圧レベルと等しいＶＤＤ−Ｖｔｈとなる。つまり、静電保持容量Ｃ１が保持している電圧ＶＣ１は、
ＶＣ１＝ＶＤＤ−Ｖｔｈ−ＶＲ１ （式２）
となる。つまり、静電保持容量Ｃ１が保持している電圧ＶＣ１は、閾値電圧に対応する電圧である。

なお、駆動トランジスタ１１４のゲートの電圧レベルが漸近的にＶＤＤ−Ｖｔｈに近づいていくために流れる電流は時間と共に微少となるため、駆動トランジスタ１１４の電圧レベルが定常状態となるまでには時間を要する。つまり、閾値電圧Ｖｔｈに対応する電圧を静電保持容量Ｃ１に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量Ｃ１に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。

ここで、時刻ｔ２〜時刻ｔ３の期間と、図６のステップＳ１３とは、それぞれ、本発明の第１非導通ステップに相当する。また、時刻ｔ１〜時刻ｔ３の期間と、図６のステップＳ１１〜ステップＳ１３とは、それぞれ、本発明の第１閾値保持ステップに相当する。

次に、時刻ｔ３において、走査／制御線駆動回路１４は、第２制御線１３２（ｋ）をＬＯＷからＨＩＧＨに変化させ、ｋ番目の駆動ブロックの全ての発光画素１１Ａの有するスイッチングトランジスタ１１７を同時にオフ状態とする（図６のステップＳ１４）。これにより、ｋ番目の駆動ブロックに属する発光画素１１Ａの閾値検出動作を完了させる。

以上、時刻ｔ２〜時刻ｔ３期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、ｋ番目の駆動ブロック内において同時に実行され、ｋ番目の駆動ブロックの全ての発光画素１１Ａの有する静電保持容量Ｃ１には駆動トランジスタ１１４の閾値電圧Ｖｔｈに対応する電圧が同時に保持される。

また、時刻ｔ３において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオフ状態とする。これにより、分圧点Ｍへの基準電圧ＶＲ１の供給が停止される。なお、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルをＬＯＷからＨＩＧＨに変化させるタイミングはこれに限らず、時刻ｔ３以降かつ第１信号線１５１から輝度信号電圧が供給されるまでの期間であればよい。

次に、時刻ｔ４〜時刻ｔ６の期間において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨに変化させることにより、スイッチングトランジスタ１１５を発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第１信号線１５１の信号電圧を基準電圧ＶＲ１から輝度信号電圧Ｖｄａｔａに変化させる。つまり、図５（ｅ）に示すように、輝度信号電圧Ｖｄａｔａを分圧点に印加する（図６のステップＳ１５）。このとき、静電保持容量Ｃ１が保持している電圧は変わらないので、駆動トランジスタ１１４のゲートの電圧レベルは、分圧点Ｍの電圧レベルの変動分だけ変化する。よって。駆動トランジスタ１１４のゲートの電圧レベルをＶｇとすると、
Ｖｇ＝Ｖｄａｔａ−ＶＲ１＋ＶＤＤ−Ｖｔｈ （式３）
となる。

つまり、駆動トランジスタ１１４のゲートには、輝度信号電圧Ｖｄａｔａと閾値電圧Ｖｔｈとに対応した電圧が書き込まれる。

言い換えると、駆動トランジスタ１１４のソースの電圧レベルを基準とした場合の駆動トランジスタ１１４のゲート−ソース間電圧をＶｇｓとすると、
Ｖｇｓ＝Ｖｄａｔａ−ＶＲ１−Ｖｔｈ （式４）
となる。つまり、駆動トランジスタ１１４のゲート−ソース間電圧Ｖｇｓは、閾値電圧が補正された輝度信号電圧が書き込まれる。すなわち、駆動トランジスタ１１４のゲート−ソース間に挿入されている静電保持容量Ｃ１及び静電保持容量Ｃ２は、閾値電圧に対応した電圧に輝度信号電圧に対応した電圧が加算された加算電圧を保持する。

以上、時刻ｔ４〜時刻ｔ６の期間では、補正された輝度信号電圧の書き込みが、ｋ番目の駆動ブロック内で発光画素行ごとに、順次実行されている。ここで、時刻ｔ４〜時刻ｔ６の期間と、図６のステップＳ１４及びステップＳ１５とは、それぞれ、本発明の第１輝度保持ステップに相当する。

次に、時刻ｔ６において、第１制御線１３１（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させる。つまり、ｋ番目の駆動ブロックの全ての発光画素１１Ａのスイッチングトランジスタ１１６を同時にオン状態とする（図６のステップＳ１６）。これにより、図５（ａ）に示すように、上記加算電圧に応じた駆動電流が有機ＥＬ素子１１３に流れる。つまり、ｋ番目の駆動ブロック内の全ての発光画素１１Ａでは、同時に発光が開始される。

以上、時刻ｔ６以降の期間では、有機ＥＬ素子１１３の発光が、ｋ番目の駆動ブロック内において同時に実行されている。ここで、時刻ｔ６以降の期間と、図６のステップＳ１６とは、それぞれ、本発明の第１発光ステップに相当する。

以上、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ１１４の閾値電圧Ｖｔｈ補償が同時に実行される。また、有機ＥＬ素子１１３の発光も駆動ブロック内で同時に実行される。これにより、駆動トランジスタ１１４の駆動電流のオンオフの制御を駆動ブロック内で同期できる。よって、第１制御線１３１及び第２制御線１３２を駆動ブロック内で共通化できる。

また、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）は、走査／制御線駆動回路１４とは個別に接続されているが、閾値補正期間においては、走査／制御線駆動回路１４から出力される駆動パルス（制御信号）のＨＩＧＨレベル期間及びＬＯＷレベル期間とタイミングとが同一である。よって、走査／制御線駆動回路１４は、出力する駆動パルスの高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。

これに対し、本発明の表示装置１の有する発光画素１１Ａ及び１１Ｂは、前述したように、駆動トランジスタ１１４のドレイン−ゲート間にスイッチングトランジスタ１１７が付加され、駆動トランジスタ１１４のドレインと有機ＥＬ素子１１３との間にスイッチングトランジスタ１１６が付加されている。これにより、駆動トランジスタ１１４のソース電位に対するゲート電位が安定化されるので、閾値電圧補正による電圧の書き込みから輝度信号電圧の加算書き込みまでの時間、または、当該加算書き込みから発光までの時間を、発光画素行ごとに任意に設定することが可能となる。この回路構成により、駆動ブロック化が可能となり、同一駆動ブロック内での閾値補正期間及び発光期間を一致させることが可能となる。

ここで、特許文献１に記載された、２本の信号線を用いた従来の画像表示装置と、本発明の駆動ブロック化された表示装置１とで、閾値電圧検出期間により規定される発光デューティの比較を行う。

図７は、走査線及び信号線の波形特性を説明する図である。同図において、各画素行の１水平期間ｔ_１Ｈにおける閾値電圧Ｖｔｈの検出期間は、基準電圧が各画素の有する静電保持容量に印加される期間であり、走査線がＨＩＧＨレベル状態の期間であるＰＷ_Ｓに相当する。なお、図７に記載された走査線の波形特性において、信号線と上記静電保持容量とを接続するためのスイッチングトランジスタがｐ型である場合には、走査線の波形は、ＨＩＧＨレベルとＬＯＷレベルとが反転する波形となる。このときには、各画素行の１水平期間ｔ_１Ｈにおける閾値電圧Ｖｔｈの検出期間となるＰＷ_Ｓは、ＬＯＷレベル状態となる。 また、信号線においては、１水平期間ｔ_１Ｈは、信号電圧を供給する期間であるＰＷ_Ｄと、基準電圧を供給する期間であるｔ_Ｄとを含む。また、ＰＷ_Ｓの立ち上がり時間及び立ち下がり時間を、それぞれ、ｔ_Ｒ（Ｓ）及びｔ_Ｆ（Ｓ）とし、ＰＷ_Ｄの立ち上がり時間及び立ち下がり時間を、それぞれ、ｔ_Ｒ（Ｄ）及びｔ_Ｆ（Ｄ）とすると、１水平期間ｔ_１Ｈは以下のように表される。

ｔ_１Ｈ＝ｔ_Ｄ＋ＰＷ_Ｄ＋ｔ_Ｒ（Ｄ）＋ｔ_Ｆ（Ｄ） （式５）

さらに、ＰＷ_Ｄ＝ｔ_Ｄと仮定すると、

ｔ_Ｄ＋ＰＷ_Ｄ＋ｔ_Ｒ（Ｄ）＋ｔ_Ｆ（Ｄ）＝２ｔ_Ｄ＋ｔ_Ｒ（Ｄ）＋ｔ_Ｆ（Ｄ） （式６）

となる。式５及び式６より、

ｔ_Ｄ＝（ｔ_１Ｈ−ｔ_Ｒ（Ｄ）−ｔ_Ｆ（Ｄ））／２ （式７）

となる。また、Ｖｔｈ検出期間は基準電圧発生期間内に開始し終了しなければならないので、Ｖｔｈ検出時間を最大で確保したとして、

ｔ_Ｄ＝ＰＷ_Ｓ＋ｔ_Ｒ（Ｓ）＋ｔ_Ｆ（Ｓ） （式８）

となり、式７及び式８より、

ＰＷ_Ｓ＝（ｔ_１Ｈ−ｔ_Ｒ（Ｄ）−ｔ_Ｆ（Ｄ）−２ｔ_Ｒ（Ｓ）−２ｔ_Ｆ（Ｓ））／２ （式９）

が得られる。

上記式９に対して、例として、走査線本数が１０８０本（＋ブランキング３０本）の垂直解像度を有し、１２０Ｈｚ駆動するパネルの発光デューティを比較する。

従来の画像表示装置において、２本の信号線を有する場合の１水平期間ｔ_１Ｈは、１本の信号線を有する場合の２倍であるから、
ｔ_１Ｈ＝｛１秒／（１２０Ｈｚ×１１１０本）｝×２＝７．５μＳ×２＝１５μＳ
となる。ここで、ｔ_Ｒ（Ｄ）＝ｔ_Ｆ（Ｄ）＝２μＳ、ｔ_Ｒ（Ｓ）＝ｔ_Ｆ（Ｓ）＝１．５μＳとし、これらを式９に代入すると、Ｖｔｈの検出期間であるＰＷ_Ｓは、２．５μＳとなる。

ここで、十分な精度を有するためのＶｔｈ検出期間が１０００μＳ必要であるとすると、当該Ｖｔｈ検出に必要な水平期間は、１０００μＳ／２．５μＳ＝４００水平期間、が少なくとも非発光期間として必要となる。よって、２本の信号線を用いた従来の画像表示装置の発光デューティは、（１１１０水平期間−４００水平期間）／１１１０水平期間＝６４％以下となる。

次に、本発明の駆動ブロック化された表示装置の発光デューティを求める。上記条件と同様に、十分な精度を有するためのＶｔｈ検出期間が１０００μＳ必要であるとすると、ブロック駆動の場合には、図４Ａに記載されたリセット期間＋閾値検出期間（以降、期間Ａと記載）が上記１０００μＳに相当する。この場合、１フレームの非発光期間は、上記期間Ａと書き込み期間とを含むことから、少なくとも１０００μＳ×２＝２０００μＳとなる。よって、本発明の駆動ブロック化された表示装置の発光デューティは、（１フレーム時間−２０００μＳ）／１フレーム時間であり、１フレーム時間として（１秒／１２０Ｈｚ）を代入して、７６％以下となる。

以上の比較結果より、２本の信号線を用いた従来の画像表示装置に対して、本発明のようにブロック駆動を組み合わせることにより、同じ閾値検出期間を設置したとしても発光デューティをより長く確保することができる。よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の表示装置を実現することが可能となる。

逆に言えば、２本の信号線を用いた従来の画像表示装置と、本発明のようにブロック駆動を組み合わせた表示装置１とを同じ発光デューティに設定した場合、本発明の表示装置１の方が、閾値検出期間を長く確保できることが解る。

再び、本実施の形態に係る表示装置１の駆動方法について説明する。

一方、時刻ｔ７では、（ｋ＋１）番目の駆動ブロックにおける駆動トランジスタ１１４の閾値電圧補正が開始される。

まず、時刻ｔ７の直前では、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルは全てＨＩＧＨであり、第１制御線１３１（ｋ＋１）はＬＯＷ及び第２制御線１３２（ｋ＋１）はＨＩＧＨである。走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）をＬＯＷとした瞬間から、発光画素１１Ｂに基準電圧が書き込まれる。これにより、有機ＥＬ素子１１３は消光し、（ｋ＋１）ブロックにおける発光画素の一斉発光が終了する。このとき、電圧制御回路３０は、第２信号線１５２の信号電圧を、輝度信号電圧から駆動トランジスタ１１４のゲート−ソース間電圧が閾値電圧以上となる基準電圧に変化させている。よって、基準電圧をＶＲ１とすると、時刻ｔ０において、静電保持容量Ｃ１と静電保持容量Ｃ２との接続点である分圧点Ｍの電圧はＶＲ１となる。つまり、第１信号線１５１の基準電圧を分圧点Ｍに印加している（図６のステップＳ２１）。

次に、時刻ｔ８において、走査／制御線駆動回路１４は、第２制御線１３２（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させることにより、（ｋ＋１）番目の駆動ブロックに属する全ての発光画素１１Ｂのスイッチングトランジスタ１１７をオンさせる（図６のステップＳ２２）。これにより、電源線１１０から電源線１１２へ流れている貫通電流と共に、スイッチングトランジスタ１１７を介して駆動トランジスタ１１４のゲートから電源線１１２へ電流が流れ込む。その結果、駆動トランジスタ１１４のゲート電圧は、駆動トランジスタ１１４のゲート−ソース間電圧が閾値電圧以上となる初期化電圧（ＶＲ２）へとリセットされる。言い換えると、駆動トランジスタ１１４のゲート−ソース間電圧を、駆動トランジスタ１１４の閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。

つまり、時刻ｔ８〜時刻ｔ９と、図６のステップＳ２１及びステップＳ２２とは、それぞれ、本発明の第２初期化ステップに相当する。

次に、時刻ｔ９において、走査／制御線駆動回路１４は、第１制御線１３１（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させることにより、（ｋ＋１）番目の駆動ブロックに属する全ての発光画素１１Ｂのスイッチングトランジスタ１１６がオフする（図６のステップＳ２３）。その結果、駆動トランジスタ１１４のゲートの電圧レベルは、駆動トランジスタ１１４のソースの電圧レベル（ＶＤＤ）よりも閾値電圧（Ｖｔｈ）だけ低い電圧であるＶＤＤ−Ｖｔｈへと漸近していく。

以上、時刻ｔ９〜時刻ｔ１０の期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、（ｋ＋１）番目の駆動ブロック内において同時に実行され、（ｋ＋１）番目の駆動ブロックの全ての発光画素１１Ｂの有する静電保持容量Ｃ１には駆動トランジスタ１１４の閾値電圧Ｖｔｈに対応する電圧が同時に保持される。つまり、時刻ｔ９〜時刻ｔ１０の期間と、図６のステップＳ２３とは、それぞれ、本発明の第２非導通ステップに相当する。また、時刻ｔ８〜時刻ｔ１０の期間と、図６のステップＳ２１〜ステップＳ２３とは、それぞれ、本発明の第２閾値保持ステップに相当する。

次に、時刻ｔ１０において、走査／制御線駆動回路１４は、第２制御線１３２（ｋ＋１）をＬＯＷからＨＩＧＨに変化させ、（ｋ＋１）番目の駆動ブロックの全ての発光画素１１Ｂの有するスイッチングトランジスタ１１７を同時にオフ状態とする（図６のステップＳ２４）。これにより、（ｋ＋１）番目の駆動ブロックに属する発光画素１１Ｂの閾値検出動作を完了させる。

また、時刻ｔ１０において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオフ状態とする。これにより、分圧点Ｍへの基準電圧ＶＲ１の供給が停止される。なお、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルをＬＯＷからＨＩＧＨに変化させるタイミングはこれに限らず、時刻ｔ１０以降かつ第２信号線１５２から輝度信号電圧が供給されるまでの期間であればよい。

次に、時刻ｔ１１〜時刻ｔ１３の期間において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを、順次、ＨＩＧＨ→ＬＯＷ→ＨＩＧＨに変化させ、スイッチングトランジスタ１１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第２信号線１５２の信号電圧を基準電圧ＶＲ１から輝度信号電圧Ｖｄａｔａに変化させる。つまり、図５（ｅ）に示すように、輝度信号電圧Ｖｄａｔａを分圧点に印加する（図６のステップＳ２５）。これにより、（ｋ＋１）番目の駆動ブロックの駆動トランジスタ１１４のゲート−ソース間電圧Ｖｇｓは、上記式（４）で示されるような電圧となる。すなわち、駆動トランジスタ１１４のゲート−ソース間に挿入されている静電保持容量Ｃ１及び静電保持容量Ｃ２は、閾値電圧に対応した電圧に輝度信号電圧に対応した電圧が加算された加算電圧を保持する。

以上、時刻ｔ１１以降の期間では、補正された輝度信号電圧の書き込みが、（ｋ＋１）番目の駆動ブロック内で発光画素行ごとに、順次実行されている。つまり、時刻ｔ１１〜時刻ｔ１２の期間と、図６のステップＳ２４及びステップＳ２５は、それぞれ、本発明の第２輝度保持ステップに相当する。

次に、時刻ｔ１３以降において、第１制御線１３１（ｋ＋１）の電圧レベルをＨＩＧＨからＬＯＷに変化させる。つまり、（ｋ＋１）番目の駆動ブロックの全ての発光画素１１Ｂのスイッチングトランジスタ１１６を同時にオン状態とする（図６のステップＳ２６）。これにより、上記加算電圧に応じた駆動電流が有機ＥＬ素子１１３に流れる。つまり、（ｋ＋１）番目の駆動ブロック内の全ての発光画素１１Ｂでは、一斉に発光が開始される。

以上、時刻ｔ１３以降の期間では、有機ＥＬ素子１１３の発光が、（ｋ＋１）番目の駆動ブロック内において同時に実行されている。つまり、時刻ｔ１３以降の期間と、図６のステップＳ２６とは、それぞれ、本発明の第２発光ステップに相当する。

以上の動作が、表示パネル１０内の（ｋ＋２）番目の駆動ブロック以降においても順次実行される。

図４Ｂは、本発明の実施の形態１に係る駆動方法により発光した駆動ブロックの状態遷移図である。同図には、ある発光画素列における、駆動ブロックごとの発光期間及び非発光期間が表されている。縦方向は複数の駆動ブロックを、また、横軸は経過時間を示す。ここで、非発光期間とは、発光画素１１Ａ及び１１Ｂが、第１信号線１５１または第２信号線１５２から供給された輝度信号電圧に対応した電圧以外で発光している期間であり、上述した閾値補正期間及び輝度信号電圧の書き込み期間を含む。

本発明の実施の形態１に係る表示装置の駆動方法によれば、発光期間は、同一駆動ブロックで一斉に設定される。よって、駆動ブロック間では、行走査方向に対して発光期間が階段状に現れる。

以上、スイッチングトランジスタ１１６及び１１７、ならびに静電保持容量Ｃ１及びＣ２が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ１１４の閾値補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。また、さらに、発光期間及びそのタイミングも同一駆動ブロック内で一致させることが可能となる。よって、各スイッチ素子の導通及び非導通を制御する信号や電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆動回路１５の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ１１４の閾値補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値補正期間が設けられることによるものである。よって、閾値補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごと分割される。よって、表示領域が大面積化されても走査／制御線駆動回路１４の出力数をさほど増大させることなく、かつ、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値補正期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、表示品質が向上する。

例えば、表示パネル１０をＮ個の駆動ブロックに分割した場合、各発光画素に与えられる閾値補正期間は、最大Ｔｆ／Ｎとなる。なお、この閾値補正期間は図４Ａに示すリセット期間と閾値検出期間とを合わせた期間である。これに対し、発光画素行ごとに異なるタイミングで閾値補正期間を設定する場合、発光画素行がＭ行（Ｍ＞＞Ｎ）であるとすると、最大Ｔｆ／Ｍとなる。また、特許文献１に記載されたような信号線を発光画素列ごとに２本配置した場合でも、最大２Ｔｆ／Ｍである。

また、駆動ブロック化により、駆動トランジスタ１１４のドレインと有機ＥＬ素子１１３との導通を制御する第１制御線、及び、駆動トランジスタ１１４のドレイン−ゲート間の導通を制御する第２制御線を駆動ブロック内で共通化できる。よって、走査／制御線駆動回路１４から出力される制御線の本数が削減される。よって、駆動回路の負荷が低減する。

例えば、特許文献１に記載された従来の画像表示装置５００では、発光画素行あたり２本の制御線（給電線及び走査線）が配置されている。画像表示装置５００がＭ行の発光画素行から構成されているとすると、制御線は合計２Ｍ本となる。

これに対し、本発明の実施の形態１に係る表示装置１では、走査／制御線駆動回路１４から、発光画素行あたり１本の走査線、駆動ブロックごとに２本の制御線が出力される。よって、表示装置１がＭ行の発光画素行から構成されているとすると、制御線（走査線を含む）の合計は（Ｍ＋２Ｎ）本となる。

大面積化がなされ、発光画素の行数が大きい場合、Ｍ＞＞Ｎが実現されるので、この場合には、本発明に係る表示装置１の制御線本数は、従来の画像表示装置５００の制御線本数に比べ、約１／２に削減することができる。

（実施の形態２）
以下、本発明の実施の形態２について、図面を参照しながら説明する。

図８は、本発明の実施の形態２に係る表示装置の有する表示パネルの一部を示す回路構成図である。同図には、２つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を“符号（ブロック番号、当該ブロックにおける行番号）”または“符号（ブロック番号）”で表している。

同図に記載された表示装置は、図３に記載された表示装置１と比較して、各発光画素の回路構成は同様であるが、第１制御線１３１が駆動ブロックごとに共通化されておらず、発光画素行ごとに図示されていない走査／制御線駆動回路１４に接続されている点のみが異なる。以下、図３に記載された実施の形態１に係る表示装置１と同じ点は説明を省略し、異なる点のみ説明する。

図８の上段に記載されたｋ番目の駆動ブロックでは、第１制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）が当該駆動ブロック内の発光画素行ごとに配置されており、各発光画素１１Ａの有するスイッチングトランジスタ１１６のゲートに個別に接続されている。また、第２制御線１３２（ｋ）が当該駆動ブロック内のスイッチングトランジスタ１１７のゲートに共通して接続されている。一方、走査線１３３（ｋ、１）〜走査線１３３（ｋ、ｍ）は、それぞれ、発光画素行ごとに個別に接続されている。また、図８の下段に記載された（ｋ＋１）番目の駆動ブロックでも、ｋ番目の駆動ブロックと同様の接続がなされている。ただし、ｋ番目の駆動ブロックに接続された第２制御線１３２（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第２制御線１３２（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。

また、ｋ番目の駆動ブロックでは、第１信号線１５１が当該駆動ブロック内の全ての発光画素１１Ａの有する静電保持容量Ｃ１の他方の端子に接続されている。一方、（ｋ＋１）番目の駆動ブロックでは、第２信号線１５２が当該駆動ブロック内の全ての発光画素１１Ｂの有する静電保持容量Ｃ１の他方の端子に接続されている。

上記駆動ブロック化により、発光画素１１Ａ及び１１Ｂを制御する第２制御線１３２の本数が削減される。よって、これらの制御線に駆動信号を出力する走査／制御線駆動回路１４の負荷が低減する。

次に、本実施の形態に係る表示装置の駆動方法について図９Ａを用いて説明する。

図９Ａは、本発明の実施の形態２に係る表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ｋ番目の駆動ブロックの走査線１３３（ｋ、１）、１３３（ｋ、２）及び１３３（ｋ、ｍ）、第１信号線１５１、第１制御線１３１（ｋ、１）、１３１（ｋ、２）及び１３１（ｋ、ｍ）、及び第２制御線１３２（ｋ）に発生する電圧の波形図が示されている。また、これらに続き、（ｋ＋１）番目の駆動ブロックの走査線１３３（ｋ＋１、１）、１３３（ｋ＋１、２）及び１３３（ｋ＋１、ｍ）、第２信号線１５２、第１制御線１３１（ｋ＋１、１）、１３１（ｋ＋１、２）及び１３１（ｋ＋１、ｍ）、及び第２制御線１３２（ｋ＋１）に発生する電圧の波形図が示されている。

本実施の形態に係る駆動方法は、図４Ａに記載された実施の形態１に係る駆動方法と比較して、駆動ブロック内での発光期間を一致させず、発光画素行ごとに信号電圧の書き込み期間と発光期間を設定している点のみが異なる。

まず、時刻ｔ２０の直前では、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルは全てＨＩＧＨであり、第１制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）は全てＬＯＷであり、第２制御線１３２（ｋ）はＨＩＧＨである。つまり、静電保持容量Ｃ１及びＣ２には、駆動トランジスタ１１４の閾値電圧と直前のフレーム期間における輝度信号電圧との合計に応じた電圧が保持されており、有機ＥＬ素子１１３は、図５（ａ）のように、静電保持容量Ｃ１及びＣ２に保持された電圧に応じた輝度で発光している。

次に、時刻ｔ２０において、走査／制御線駆動回路１４は、第１制御線１３１（ｋ、１）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１６をオフ状態とする。これにより、ｋ番目の駆動ブロックの１行目に属する発光画素１１Ａの駆動トランジスタ１１４から有機ＥＬ素子１１３への駆動電流が遮断され、有機ＥＬ素子１１３が消光する。その後、走査／制御線駆動回路１４は、順次、走査線１３３（ｋ、２）〜走査線１３３（ｋ、ｍ）の電圧レベルをＨＩＧＨからＬＯＷに変化させることにより、ｋ番目の駆動ブロックに属する発光画素は、行順次に消光する。つまり、ｋブロックにおける非発光期間が開始する。

次に、第２制御線１３２（ｋ）をＬＯＷレベル状態とする時刻ｔ２１までに、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオン状態とする。また、この時、既に第１制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）はＬＯＷとなってスイッチングトランジスタ１１６はオン状態となっており、信号線駆動回路１５は、第１信号線１５１の信号電圧を輝度信号電圧から基準電圧に変化させている。これにより、基準電圧が分圧点Ｍに印加される（図６のステップＳ１１）。なお、第１制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）を同時にＨＩＧＨからＬＯＷとするタイミングは、第２制御線１３２（ｋ）をＬＯＷレベル状態とするタイミングと同時でもよい。つまり、時刻ｔ２１でもよい。

次に、時刻ｔ２１において、走査／制御線駆動回路１４は、第２制御線１３２（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させることにより、スイッチングトランジスタ１１７をオン状態とする（図６のステップＳ１２）。また、このとき、第１制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）の電圧レベルはＬＯＷに維持されているので、駆動トランジスタ１１４のゲート電圧は、駆動トランジスタ１１４のゲート−ソース間電圧が閾値電圧以上となる初期化電圧（ＶＲ２）へとリセットされる。言い換えると、駆動トランジスタ１１４のゲート−ソース間電圧を、駆動トランジスタ１１４の閾値電圧Ｖｔｈが検出できる電位差とし、閾値電圧の検出過程への準備が完了する。

次に、時刻ｔ２２において、走査／制御線駆動回路１４は、第１制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）の電圧レベルを一斉にＬＯＷからＨＩＧＨに変化させてスイッチングトランジスタ１１６をオフ状態とする（図６のステップＳ１３）。このとき、図５（ｃ）に示すように、駆動トランジスタ１１４は継続してオン状態となっているので、駆動トランジスタ１１４のドレイン電流は、駆動トランジスタ１１４のドレインから駆動トランジスタ１１４のゲートへと流れ込む。その結果、駆動トランジスタ１１４のゲートの電圧レベルは、上記式（１）で規定されるような駆動トランジスタ１１４のソースの電圧レベル（ＶＤＤ）よりも閾値電圧（Ｖｔｈ）だけ低い電圧であるＶＤＤ−Ｖｔｈへと漸近していく。これにより、静電保持容量Ｃ１には駆動トランジスタ１１４の閾値電圧に対応した電圧が保持される。具体的には、静電保持容量Ｃ１が保持している電圧ＶＣ１は、上記式（２）で規定されるような電圧となる。

時刻ｔ２２〜時刻ｔ２３の期間、発光画素１１Ａの回路は定常状態となり、静電保持容量Ｃ１には駆動トランジスタ１１４の閾値電圧Ｖｔｈに対応する電圧が保持される。なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量Ｃ１に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量Ｃ１に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。

次に、時刻ｔ２３において、走査／制御線駆動回路１４は、第２制御線１３２（ｋ）をＬＯＷからＨＩＧＨに変化させ、ｋ番目の駆動ブロックの全ての発光画素１１Ａの有するスイッチングトランジスタ１１７を同時にオフ状態とする（図６のステップＳ１４）。これにより、ｋ番目の駆動ブロックに属する発光画素１１Ａの閾値検出動作を完了させる。

以上、時刻ｔ２２〜時刻ｔ２３期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、ｋ番目の駆動ブロック内において同時に実行され、ｋ番目の駆動ブロックの全ての発光画素１１Ａの有する静電保持容量Ｃ１には駆動トランジスタ１１４の閾値電圧Ｖｔｈに対応する電圧が同時に保持される。

また、時刻ｔ２３において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオフ状態とする。これにより、分圧点Ｍへの基準電圧ＶＲ１の供給が停止される。なお、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルをＬＯＷからＨＩＧＨに変化させるタイミングはこれに限らず、時刻ｔ２３以降かつ第１信号線１５１から輝度信号電圧が供給されるまでの期間であればよい。

次に、時刻ｔ２４以降では、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを、順次、ＨＩＧＨ→ＬＯＷ→ＨＩＧＨに変化させ、スイッチングトランジスタ１１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第１信号線１５１の信号電圧を基準電圧ＶＲ１から輝度信号電圧Ｖｄａｔａに変化させる。つまり、図５（ｅ）に示すように、輝度信号電圧Ｖｄａｔａを分圧点Ｍに印加する（図６のステップＳ１５）。これにより、駆動トランジスタ１１４のゲート電圧は、上記式（３）で規定されるようなＶｇとなる。つまり、駆動トランジスタ１１４のゲート−ソース間電圧Ｖｇｓには、上記式（４）で規定されるような閾値電圧が補正された輝度信号電圧が書き込まれる。

また、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）の電圧レベルを上記ＨＩＧＨ→ＬＯＷ→ＨＩＧＨと変化させた後、つづいて第１制御線１３１（ｋ、１）の電圧レベルをＨＩＧＨからＬＯＷへ変化させる。つまり、ｋ番目の駆動ブロックの全ての発光画素１１Ａのスイッチングトランジスタ１１６を順次、発光画素行ごとにオン状態とする（図６のステップＳ１６）。

この動作を、順次、発光画素行ごとに繰り返す。

以上、時刻ｔ２４以降では、補正された輝度信号電圧の書き込み及び発光が、ｋ番目の駆動ブロック内で発光画素行ごとに、順次実行されている。

以上、上述したように、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ１１４の閾値電圧Ｖｔｈ補償が同時に実行される。これにより、当該駆動電流のドレイン以降の電流経路の制御を駆動ブロック内で同期できる。よって、第２制御線１３２を駆動ブロック内で共通化できる。

また、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）は、走査／制御線駆動回路１４とは個別に接続されているが、閾値補正期間においては、走査／制御線駆動回路１４から出力される駆動パルス（制御信号）のＨＩＧＨレベル期間及びＬＯＷレベル期間とタイミングとが同一である。よって、走査／制御線駆動回路１４は、出力する駆動パルスの高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。

本実施の形態においても、実施の形態１と同様の観点から、特許文献１に記載された、２本の信号線を用いた従来の画像表示装置と比較して、発光デューティをより長く確保することができるという利点がある。

よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の表示装置を実現することが可能となる。

また、２本の信号線を用いた従来の画像表示装置と、本発明のようにブロック駆動を組み合わせた表示装置とを同じ発光デューティに設定した場合、本発明の表示装置の方が、閾値検出期間を長く確保することが解る。

再び、本実施の形態に係る表示装置の駆動方法について説明する。

一方、時刻ｔ２７では、（ｋ＋１）番目の駆動ブロックにおける駆動トランジスタ１１４の閾値電圧補正が開始される。

まず、時刻ｔ２７の直前では、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルは全てＨＩＧＨであり、第１制御線１３１（ｋ＋１、１）〜１３１（ｋ＋１、ｍ）は全てＬＯＷであり、第２制御線１３２（ｋ＋１）はＨＩＧＨである。つまり、有機ＥＬ素子１１３は、図５（ａ）のように、静電保持容量Ｃ１及びＣ２に保持された電圧に応じた輝度で発光している。

次に、時刻ｔ２７において、走査／制御線駆動回路１４は、第１制御線１３１（ｋ＋１、１）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１６をオフ状態とする。これにより、（ｋ＋１）番目の駆動ブロックの１行目に属する発光画素１１Ｂの駆動トランジスタ１１４から有機ＥＬ素子１１３への駆動電流が遮断され、有機ＥＬ素子１１３が消光する。その後、走査／制御線駆動回路１４は、順次、走査線１３３（ｋ＋１、２）〜走査線１３３（ｋ＋１、ｍ）の電圧レベルをＨＩＧＨからＬＯＷに変化させることにより、（ｋ＋１）番目の駆動ブロックに属する発光画素は、行順次に消光する。つまり、（ｋ＋１）ブロックにおける非発光期間が開始する。

次に、第２制御線１３２（ｋ＋１）をＬＯＷレベル状態とする時刻ｔ２８までに、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオン状態とする。また、この時、既に第１制御線１３１（ｋ＋１、１）〜１３１（ｋ＋１、ｍ）はＬＯＷとなってスイッチングトランジスタ１１６はオン状態となっており、信号線駆動回路１５は、第２信号線１５２の信号電圧を、輝度信号電圧から基準電圧に変化させている。これにより、基準電圧が分圧点Ｍに印加される（図６のステップＳ２１）。なお、第１制御線１３１（ｋ＋１、１）〜１３１（ｋ＋１、ｍ）を同時にＨＩＧＨからＬＯＷとするタイミングは、第２制御線１３２（ｋ＋１）をＬＯＷレベル状態とするタイミングと同時でもよい。つまり、時刻ｔ２８でもよい。

次に、時刻ｔ２８において、走査／制御線駆動回路１４は、第２制御線１３２（ｋ＋１）の電圧レベルをＨＩＧＨからＬＯＷに変化させることにより、スイッチングトランジスタ１１７をオン状態とする（図６のステップＳ２２）。また、このとき、第１制御線１３１（ｋ＋１、１）〜１３１（ｋ＋１、ｍ）の電圧レベルはＬＯＷに維持されているので、駆動トランジスタ１１４のゲート電圧は、駆動トランジスタ１１４のゲート−ソース間電圧が閾値電圧以上となる初期化電圧（ＶＲ２）へとリセットされる。言い換えると、駆動トランジスタ１１４のゲート−ソース間電圧を駆動トランジスタ１１４の閾値電圧Ｖｔｈが検出できる電位差とし、閾値電圧Ｖｔｈの検出過程への準備が完了する。

次に、時刻ｔ２９において、走査／制御線駆動回路１４は、第１制御線１３１（ｋ＋１、１）〜１３１（ｋ＋１、ｍ）の電圧レベルを一斉にＬＯＷからＨＩＧＨに変化させてスイッチングトランジスタ１１６をオフ状態とする（図６のステップＳ２３）。これにより、駆動トランジスタ１１４はオン状態となり、その結果、駆動トランジスタ１１４のゲートの電圧レベルは、駆動トランジスタ１１４のソースの電圧レベル（ＶＤＤ）よりも閾値電圧（Ｖｔｈ）だけ低い電圧であるＶＤＤ−Ｖｔｈへと漸近していく。これにより、静電保持容量Ｃ１には駆動トランジスタ１１４の閾値電圧に対応した電圧が保持される。

時刻ｔ２９〜時刻ｔ３０の期間、発光画素１１Ｂの回路は定常状態となり、静電保持容量Ｃ１には駆動トランジスタ１１４の閾値電圧Ｖｔｈに対応する電圧が保持される。なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量Ｃ１に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量Ｃ１に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。

次に、時刻ｔ３０において、走査／制御線駆動回路１４は、第２制御線１３２（ｋ＋１）をＬＯＷからＨＩＧＨに変化させ、（ｋ＋１）番目の駆動ブロックの全ての発光画素１１Ｂの有するスイッチングトランジスタ１１７を同時にオフ状態とする（図６のステップＳ２４）。これにより、（ｋ＋１）番目の駆動ブロックに属する発光画素１１Ｂの閾値検出動作を完了させる。

以上、時刻ｔ２９〜時刻ｔ３０期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、（ｋ＋１）番目の駆動ブロック内において同時に実行され、（ｋ＋１）番目の駆動ブロックの全ての発光画素１１Ｂの有する静電保持容量Ｃ１には駆動トランジスタ１１４の閾値電圧Ｖｔｈに対応する電圧が同時に保持される。

また、時刻ｔ３０において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオフ状態とする。これにより、分圧点Ｍへの基準電圧ＶＲ１の供給が停止される。なお、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルをＬＯＷからＨＩＧＨに変化させるタイミングはこれに限らず、時刻ｔ３０以降かつ第２信号線１５２から輝度信号電圧が供給されるまでの期間であればよい。

次に、時刻ｔ３１以降では、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを、順次、ＨＩＧＨ→ＬＯＷ→ＨＩＧＨに変化させ、スイッチングトランジスタ１１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第２信号線１５２の信号電圧を基準電圧から輝度信号電圧に変化させる。つまり、輝度信号電圧Ｖｄａｔａを分圧点Ｍに印加する（図６のステップＳ２５）。これにより、駆動トランジスタ１１４のゲートには、輝度信号電圧Ｖｄａｔａと閾値電圧Ｖｔｈとに対応した電圧が書き込まれる。つまり、駆動トランジスタ１１４のゲート−ソース間電圧Ｖｇｓには、閾値電圧が補正された輝度信号電圧が書き込まれる。

また、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）の電圧レベルを上記ＨＩＧＨ→ＬＯＷ→ＨＩＧＨと変化させた後、つづいて第１制御線１３１（ｋ＋１、１）の電圧レベルをＨＩＧＨからＬＯＷへ変化させる。つまり、（ｋ＋１）番目の駆動ブロックの全ての発光画素１１Ｂのスイッチングトランジスタ１１６を順次、発光画素行ごとにオン状態とする（図６のステップＳ２６）。

この動作を、順次、発光画素行ごとに繰り返す。

以上、時刻ｔ３１以降では、補正された輝度信号電圧の書き込み及び発光が、（ｋ＋１）番目の駆動ブロック内で発光画素行ごとに、順次実行されている。

以上の動作が、表示パネル１０内の（ｋ＋２）番目の駆動ブロック以降においても順次実行される。

図９Ｂは、本発明の実施の形態２に係る駆動方法により発光した駆動ブロックの状態遷移図である。同図には、ある発光画素列における、駆動ブロックごとの発光期間及び非発光期間が表されている。縦方向は複数の駆動ブロックを、また、横軸は経過時間を示す。ここで、非発光期間とは、上述した閾値補正期間を含む。

本発明の実施の形態２に係る表示装置の駆動方法によれば、発光期間は、同一駆動ブロック内でも発光画素行ごとに順次設定される。よって、駆動ブロック内においても、行走査方向に対して発光期間が連続的に現れる。

以上、実施の形態２においても、スイッチングトランジスタ１１６及び１１７、ならびに静電保持容量Ｃ１及びＣ２が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ１１４の閾値補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆動回路１５の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ１１４の閾値補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値補正期間が設けられることによるものである。よって、閾値補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごと分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値補正期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。

例えば、表示パネル１０をＮ個の駆動ブロックに分割した場合、各発光画素に与えられる閾値補正期間は、最大Ｔｆ／Ｎとなる。

（実施の形態３）
本発明の実施の形態３に係る表示装置は、実施の形態１に係る表示装置１とほぼ同じであるが、発光画素の構成が異なる。

具体的には、実施の形態１では、静電保持容量Ｃ２の一端が静電保持容量Ｃ１の駆動トランジスタ１１４と接続されている端子とは異なる端子に接続されていたが、実施の形態３では、静電保持容量Ｃ２の一端が静電保持容量Ｃ１の駆動トランジスタ１１４と接続されている端子に接続されている点が異なる。

以下、本発明の実施の形態３について、図面を参照しながら説明する。

図１０Ａは、本発明の実施の形態３に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図であり、図１０Ｂは、本発明の実施の形態３に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。

図１０Ａに示す発光画素２１Ａは、図２Ａに示す発光画素１１Ａとほぼ同じであるが、静電保持容量Ｃ１の配置されている位置が異なる。一方、図１０Ｂに示す発光画素２１Ｂは、図２Ｂに示す発光画素１１Ｂとほぼ同じであるが、発光画素２１Ａと同様に、静電保持容量Ｃ１の配置されている位置が異なる。具体的には、発光画素２１Ａ及び発光画素２１Ｂのいずれも、静電保持容量Ｃ２の一端が静電保持容量Ｃ１の駆動トランジスタ１１４と接続されている端子に接続されている。

なお、本実施の形態に係る表示装置の駆動方法の動作タイミングチャートは、図４Ａに示した実施の形態１に係る表示装置１の駆動方法の動作タイミングチャートと同じである。また、本実施の形態に係る表示装置の動作フローチャートは、図５に示した実施の形態１に係る表示装置１の動作フローチャートとほぼ同じであるが、図５のステップＳ１１、ステップＳ１５、ステップＳ２１及びステップＳ２５に示した基準電圧及び輝度信号電圧を印加する箇所が異なる。

具体的には、実施の形態１では、第１信号線１５１又は第２信号線１５２から供給された基準電圧及び輝度信号電圧は静電保持容量Ｃ１と静電保持容量Ｃ２との分圧点Ｍに印加されたが、実施の形態３では、信号電圧は静電保持容量Ｃ１の静電保持容量Ｃ２と接続されている端子とは異なる端子に供給される。

また、実施の形態１では、駆動トランジスタ１１４の閾値電圧Ｖｔｈに対応する電圧は静電保持容量Ｃ１に保持されたが、本実施の形態では静電保持容量Ｃ１と静電保持容量Ｃ２との分圧点Ｍに保持される点が異なる。

これにより、実施の形態３では、駆動トランジスタ１１４のゲートに印加される電圧は、静電保持容量Ｃ１と静電保持容量Ｃ２との容量分割に依存して決定されるので、実施の形態１と比較して、輝度信号電圧の振幅を大きくする必要がある。つまり、実施の形態１と比較して、ゲート・ソース間電圧の最大振幅の輝度信号電圧の最大振幅の駆動トランジスタ１１４に対する比が低くなる。

しかしながら、本実施の形態に係る表示装置も、実施の形態１に係る表示装置１と同様に、駆動トランジスタ１１４の閾値補正期間及びタイミングを駆動ブロック内で一致させることが可能となるので、例えば、信号線駆動回路１５の負荷の低減、及び、高精度な閾値電圧補正による表示品質の向上といった実施の形態１に係る表示装置１と同様の効果を奏する。

以上、実施の形態１〜３について説明したが、本発明に係る表示装置は、上述した実施の形態に限定されるものではない。実施の形態１〜３における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態１〜３に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る表示装置を内蔵した各種機器も本発明に含まれる。

例えば、上記説明では、実施の形態３に係る表示装置は、発光画素２１Ａ及び２１Ｂの構成以外は実施の形態１に係る表示装置と同様の構成を有するとしたが、発光画素２１Ａ及び２１Ｂの構成以外は図８に示すような実施の形態２に係る表示装置と同様の構成を有し、図９Ａに示す実施の形態２に係る表示装置の動作タイミングチャートで動作することにより、行順次に発光及び消光する構成であってもよい。

なお、以上述べた実施の形態では、スイッチングトランジスタのゲートの電圧レベルがＬＯＷの場合にオン状態になるｐ型トランジスタとして記述しているが、これらをｎ型トランジスタで形成し、走査線及び制御線の極性を反転させた表示装置でも、上述した各実施の形態と同様の効果を奏する。

また、以上に述べた実施の形態では、有機ＥＬ素子はカソード側を他の画素と共通化して接続されているが、アノード側を共通化して、カソード側をスイッチングトランジスタ１１６を介して駆動トランジスタ１１４と接続した表示装置でも、上述した各実施の形態と同様の効果を奏する。

また、上記実施の形態２では、時刻ｔ２１までにｋ番目の駆動ブロックの第１制御線１３１（ｋ、１）〜１３１（ｋ、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させていたが、同時に変化させずに行順次に変化させてもよい。また、時刻ｔ２８までに、（ｋ＋１）番目の駆動ブロックの第１制御線１３１（ｋ＋１、１）〜１３１（ｋ＋１、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させていたが、同時に変化させずに行順次に変化させてもよい。

また、例えば、本発明に係る表示装置は、図１１に記載されたような薄型フラットＴＶに内蔵される。本発明に係る表示装置が内蔵されることにより、映像信号を反映した高精度な画像表示が可能な薄型フラットＴＶが実現される。

本発明は、特に、画素信号電流により画素の発光強度を制御することで輝度を変動させるアクティブ型の有機ＥＬフラットパネルディスプレイに有用である。

１ 表示装置
１０ 表示パネル
１１Ａ、１１Ｂ、２１Ａ、２１Ｂ、５０１ 発光画素
１２ 信号線群
１３ 制御線群
１４ 走査／制御線駆動回路
１５ 信号線駆動回路
２０ タイミング制御回路
３０ 電圧制御回路
１１０、１１２ 電源線
１１３ 有機ＥＬ素子
１１４、５１２ 駆動トランジスタ
１１５、１１６、１１７、５１１ スイッチングトランジスタ
Ｃ１、Ｃ２ 静電保持容量
１３１ 第１制御線
１３２ 第２制御線
１３３、７０１、７０２、７０３ 走査線
１５１ 第１信号線
１５２ 第２信号線
５００ 画像表示装置
５０２ 画素アレイ部
５０３ 信号セレクタ
５０４ 走査線駆動部
５０５ 給電線駆動部
５１３ 保持容量
５１４ 発光素子
５１５ 接地配線
６０１ 信号線
８０１、８０２、８０３ 給電線

Claims (9)

1. マトリクス状に配置された複数の発光画素を有する表示装置であって、
   発光画素列ごとに配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第１信号線及び第２信号線と、
   第１電源線及び第２電源線と、
   発光画素行ごとに配置された走査線と、
   発光画素行ごとに配置された、第１制御線及び第２制御線とを備え、
   前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、
   前記複数の発光画素のそれぞれは、
   一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、
   ソース及びドレインの一方が前記第１電源線に接続され、ゲート−ソース間に印加される前記信号電圧を前記信号電流に変換する駆動トランジスタと、
   一方の端子が前記駆動トランジスタのゲートに接続された第１容量素子と、
   一方の端子が前記第１容量素子の一方の端子または他方の端子に接続され、他方の端子が前記駆動トランジスタのソースに接続された第２容量素子と、
   ゲートが前記第２制御線に接続され、ソース及びドレインの一方が前記駆動トランジスタのゲートに接続され、ソース及びドレインの他方が前記駆動トランジスタのドレインに接続された第１スイッチングトランジスタと、
   ゲートが前記第１制御線に接続され、ソース及びドレインが前記駆動トランジスタのソース及びドレインの他方と前記発光素子の他方の端子との間に挿入された第２スイッチングトランジスタとを備え、
   ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、
   ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記第１容量素子の他方の端子に接続された第３スイッチングトランジスタを備え、
   （ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、
   ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続さ
   れ、ソース及びドレインの他方が前記第１容量素子の他方の端子に接続された第４スイッチングトランジスタを備え、
   前記第２制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立しており、
   前記表示装置は、
   前記ｋ番目の駆動ブロックの発光画素に前記発光素子を発光させるための輝度信号電圧を書き込む期間において、前記（ｋ＋１）番目の駆動ブロックの発光画素における前記駆動トランジスタの閾値電圧を補正する
   表示装置。
2. さらに、前記第１制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している
   請求項１に記載の表示装置。
3. さらに、前記第１信号線、前記第２信号線、前記第１制御線、前記第２制御線及び前記走査線を制御して前記発光画素を駆動する駆動回路を具備し、
   前記駆動回路は、
   前記第１制御線からの制御信号により前記第２スイッチングトランジスタをオンした状態で、前記走査線からの走査信号により前記３スイッチングトランジスタをオン状態、かつ、前記第２制御線からの制御信号によりｋ番目の駆動ブロックの有する全ての前記第１スイッチングトランジスタをオン状態とすることで、前記駆動トランジスタのゲート−ソース間電圧が閾値電圧以上となる初期化電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、
   前記第１及び第３スイッチングトランジスタをオンした状態でｋ番目の駆動ブロックの有する全ての前記第２スイッチングトランジスタを同時にオフ状態とし、
   前記第１制御線からの制御信号により前記第２スイッチングトランジスタをオンした状態で、前記走査線からの走査信号により前記第４スイッチングトランジスタをオン状態、かつ、前記第２制御線からの制御信号により（ｋ＋１）番目の駆動ブロックの有する全ての前記第１スイッチングトランジスタをオン状態とすることで、前記駆動トランジスタのゲート−ソース間電圧が閾値電圧以上となる初期化電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、
   前記第１及び第４スイッチングトランジスタをオンした状態で（ｋ＋１）番目の駆動ブロックの有する全ての前記第２スイッチングトランジスタを同時にオフ状態とする
   請求項１または２に記載の表示装置。
4. 前記信号電圧は、前記輝度信号電圧、及び、前記駆動トランジスタの閾値電圧に対応した電圧を前記第１及び第２容量素子に記憶させるための基準電圧からなり、
   前記表示装置は、さらに、
   前記信号電圧を前記第１信号線及び前記第２信号線に出力する信号線駆動回路と、
   前記信号線駆動回路が前記信号電圧を出力するタイミングを制御するタイミング制御回路とを備え、
   前記タイミング制御回路は、前記信号線駆動回路に前記第１信号線へ前記輝度信号電圧を出力させている間には前記第２信号線へ前記基準電圧を出力させ、前記第２信号線へ前記輝度信号電圧を出力させている間には前記第１信号線へ前記基準電圧を出力させる
   請求項１〜３のうちいずれか１項に記載の表示装置。
5. 全ての前記発光画素を書き換える時間をＴｆとし、前記駆動ブロックの総数をＮとすると、
   前記駆動トランジスタの閾値電圧を検出する時間は、
   最大でＴｆ／Ｎである
   請求項１〜４のうちいずれか１項に記載の表示装置。
6. 発光画素がマトリクス状に配置され、複数の前記発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成する表示装置の駆動方法であって、
   前記表示装置は、
   発光画素列ごとに配置され、輝度信号電圧または基準電圧を前記発光画素に与える第１信号線及び第２信号線と、
   第１電源線及び第２電源線と、
   発光画素行ごとに配置された走査線と、
   発光画素行ごとに配置された、第１制御線及び第２制御線とを備え、
   前記発光画素のそれぞれは、
   ソース及びドレインの一方が前記第１電源線に接続され、ゲート−ソース間に印加される前記輝度信号電圧を前記信号電流に変換する駆動トランジスタと、
   一方の端子が前記第２電源線に接続され、前記信号電流が流れることにより発光する発光素子と、
   一方の端子が前記駆動トランジスタのゲートに接続された第１容量素子と、
   一方の端子が前記第１容量素子の一方の端子または他方の端子に接続され、他方の端子が前記駆動トランジスタのソースに接続された第２容量素子と、
   ゲートが前記第２制御線に接続され、ソース及びドレインの一方が前記駆動トランジスタのゲートに接続され、ソース及びドレインの他方が前記駆動トランジスタのドレインに接続された第１スイッチングトランジスタと、
   ゲートが前記第１制御線に接続され、ソース及びドレインが前記駆動トランジスタのソース及びドレインの他方と前記発光素子の他方の端子との間に挿入された第２スイッチングトランジスタとを備え、
   ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、
   ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記第１容量素子の他方の端子に接続された第３スイッチングトランジスタを備え、
   （ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、
   ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記第１容量素子の他方の端子に接続された第４スイッチングトランジスタを備え、
   前記表示装置の駆動方法は、
   ｋ番目の駆動ブロックの有する全ての前記第１容量素子または前記第２容量素子に、前記駆動トランジスタの閾値電圧に対応した電圧を同時に保持させる第１閾値保持ステップと、
   前記第１閾値保持ステップの後、ｋ番目の駆動ブロックの有する前記発光画素において、前記第１容量素子及び前記第２容量素子に、前記閾値電圧に対応した電圧に前記輝度信号電圧に対応した電圧が加算された加算電圧を発光画素行順に保持させる第１輝度保持ステップと、
   前記第１閾値保持ステップの後、（ｋ＋１）番目の駆動ブロックの有する全ての前記第１容量素子または前記第２容量素子に、前記駆動トランジスタの閾値電圧に対応した電圧を同時に保持させる第２閾値保持ステップとを含み、
   前記第１閾値保持ステップは、
   前記第１信号線から前記基準電圧が供給されることにより前記駆動トランジスタのゲート−ソース間電圧が閾値電圧以上となる初期化電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加する第１初期化ステップと、
   前記第１初期化ステップの後、前記ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタと前記発光素子とを同時に非導通とする第１非導通ステップとを含み、
   前記第２閾値保持ステップは、
   前記第２信号線から前記基準電圧が供給されることにより前記初期化電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加する第２初期化ステップと、
   前記第２初期化ステップの後、前記（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタと前記発光素子とを同時に非導通とする第２非導通ステップとを含み、
   前記第１輝度保持ステップが行われる期間において、前記第２閾値保持ステップが行われる
   表示装置の駆動方法。
7. 前記第１初期化ステップでは、
   前記第２スイッチングトランジスタを導通とした状態で、
   ゲートが発光画素行ごとに配置された走査線に接続され、ソース及びドレインの一方が前記第１信号線に接続され、ソース及びドレインの他方が前記第１容量素子の他方の端子に接続された、第３スイッチングトランジスタを導通させ、さらに、ゲートが前記発光画素行ごとに配置された第２制御線に接続され、ソース及びドレインの一方が前記駆動トランジスタのゲートに接続され、ソース及びドレインの他方が前記駆動トランジスタのドレインに接続された第１スイッチングトランジスタを導通させることにより、前記初期化電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、
   前記第１非導通ステップでは、
   ｋ番目の駆動ブロックの有する全ての前記第２スイッチングトランジスタを非導通とすることにより、ｋ番目の駆動ブロックの有する全ての駆動トランジスタの閾値電圧を検出し、検出した閾値電圧を前記第１容量素子または前記第２容量素子に保持させ、
   前記第２初期化ステップでは、
   前記第２スイッチングトランジスタを導通とした状態で、
   ゲートが発光画素行ごとに配置された走査線に接続され、ソース及びドレインの一方が前記第２信号線に接続され、ソース及びドレインの他方が前記第１容量素子の他方の端子に接続された、第４スイッチングトランジスタを導通させ、さらに、ゲートが前記発光画素行ごとに配置された第２制御線に接続され、ソース及びドレインの一方が前記駆動トランジスタのゲートに接続され、ソース及びドレインの他方が前記駆動トランジスタのドレインに接続された第１スイッチングトランジスタを導通させることにより、前記初期化電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに印加し、
   前記第２非導通ステップでは、
   （ｋ＋１）番目の駆動ブロックの有する全ての前記第２スイッチングトランジスタを非導通とすることにより、（ｋ＋１）番目の駆動ブロックの有する全ての駆動トランジスタの閾値電圧を検出し、検出した閾値電圧を前記第１容量素子または前記第２容量素子に保持させ、
   前記第１輝度保持ステップでは、
   前記第３スイッチングトランジスタを導通させることにより、前記第１信号線から供給された前記輝度信号電圧に対応した電圧を前記駆動トランジスタのゲートに印加する
   請求項６に記載の表示装置の駆動方法。
8. さらに、
   前記第１輝度保持ステップの後、前記駆動トランジスタのドレイン電流として、ｋ番目の駆動ブロックの有する全ての前記発光素子に、同時に前記信号電流を流して発光させる第１発光ステップを含む
   請求項６または７に記載の表示装置の駆動方法。
9. さらに、
   前記第２閾値保持ステップの後、（ｋ＋１）番目の駆動ブロックの有する前記発光画素において、前記第１容量素子及び前記第２容量素子に、前記閾値電圧に対応した電圧に前記輝度信号電圧に対応した電圧が加算された加算電圧を発光画素行順に保持させる第２輝度保持ステップと、
   前記第２輝度保持ステップの後、前記駆動トランジスタのドレイン電流として、（ｋ＋１）番目の駆動ブロックの有する全ての前記発光素子に、同時に前記信号電流を流して発光させる第２発光ステップとを含む
   請求項６〜８のうちいずれか１項に記載の表示装置の駆動方法。

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