JP5451309B2 - 雑音除去回路及び雑音除去回路を備えた半導体装置 - Google Patents
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Description
このようにして初期化信号RSTBが再びロウレベルにならない限り動作を継続する。初期化信号RSTBがロウレベルになった場合は、この動作フローチャートの「開始」に戻って動作を初期設定からやり直す。
(1)データ入力信号DINのハイレベル又はロウレベルへのレベルの変化がクロック信号CLKの3周期以上連続したレベルを維持すれば、どのタイミングでデータ入力信号のレベルが変化してもレベルの変化は雑音除去回路で受け付けられ、確実にデータ入力信号DINのレベルの変化に応答してデータ出力信号DOUTのレベルが変化する。
(2)データ入力信号DINのハイレベル又はロウレベルへのレベルの変化がクロック信号CLKの2周期未満しか連続しない場合は、どのタイミングでデータ入力信号DINのレベルが変化してもレベルの変化は雑音として処理され、データ出力信号DOUTは以前の論理レベルを維持する。
(3)データ入力信号DINのハイレベル又はロウレベルへの連続したレベルの変化がクロック信号CLKの2周期以上、かつ、3周期未満である場合は、雑音として処理されるか、正規のレベルの変化として受けつけられるかはデータ入力信号DINの変化するタイミングとクロック信号CLKの位相に依存する。
バイナリフリップフロップ回路の段数のnとすると、
(1)データ入力信号DINのハイレベル又はロウレベルへのレベルの変化がクロック信号CLKの2+2n−1周期以上連続したレベルを維持すれば、どのタイミングでデータ入力信号のレベルが変化してもレベルの変化は雑音除去回路で受け付けられ、確実にデータ入力信号DINのレベルの変化に応答してデータ出力信号DOUTのレベルが変化する。
(2)データ入力信号DINのハイレベル又はロウレベルへのレベルの変化がクロック信号CLKの1+2n−1周期未満しか連続しない場合は、どのタイミングでデータ入力信号DINのレベルが変化してもレベルの変化は雑音として処理され、データ出力信号DOUTは以前の論理レベルを維持する。
(3)データ入力信号DINのハイレベル又はロウレベルへの連続したレベルの変化がクロック信号CLKの1+2n−1周期以上、かつ、2+2n−1周期未満である場合は、雑音として処理されるか、正規のレベルの変化として受けつけられるかはデータ入力信号DINの変化するタイミングとクロック信号CLKの位相に依存する。
シフトレジスタ回路の段数のnとすると、
(1)データ入力信号DINのハイレベル又はロウレベルへのレベルの変化がクロック信号CLKの2+n周期以上連続したレベルを維持すれば、どのタイミングでデータ入力信号のレベルが変化してもレベルの変化は雑音除去回路で受け付けられ、確実にデータ入力信号DINのレベルの変化に応答してデータ出力信号DOUTのレベルが変化する。
(2)データ入力信号DINのハイレベル又はロウレベルへのレベルの変化がクロック信号CLKの1+n周期未満しか連続しない場合は、どのタイミングでデータ入力信号DINのレベルが変化してもレベルの変化は雑音として処理され、データ出力信号DOUTは以前の論理レベルを維持する。
(3)データ入力信号DINのハイレベル又はロウレベルへの連続したレベルの変化がクロック信号CLKの1+n周期以上、かつ、2+n周期未満である場合は、雑音として処理されるか、正規のレベルの変化として受けつけられるかはデータ入力信号DINの変化するタイミングとクロック信号CLKの位相に依存する。
110:アナログ部
120:制御ロジック部
130:CPU
140:ACアダプタ
150:電池
200:雑音除去回路
201:第一のリセット信号生成回路
205:第二のリセット信号生成回路
211:第一のカウンタ回路
215:第二のカウンタ回路
220:データ出力回路
221:セレクタ回路
225:出力フリップフロップ回路
231、241、303、357、358:インバータ
232、233:AND回路
300A、300B、300C、300D:カウンタ回路
301、301−1〜301−n:バイナリフリップフロップ回路
302:NOR回路
351、352:NAND回路
353、354、355、356:クロックドインバータ
401−1〜401−n:データフリップフロップ回路
451:一致検出回路
451A:選択回路
HS0、HS1:ハイレベル同期用データフリップフロップ回路
LS0、LS1:ロウレベル同期用データフリップフロップ回路
CLK:クロック信号
DIN:データ入力信号
DOUT:データ出力信号
HLS:ハイレベルセット信号
LLS:ロウレベルセット信号
RB1:第一のリセット信号
RB2:第二のリセット信号
RSTB:初期化信号
Claims (13)
- データ入力信号がロウレベルになると活性化し、前記データ入力信号がハイレベルを維持するとクロック信号に同期して非活性化する第一のリセット信号を生成する第一のリセット信号生成回路と、
前記データ入力信号がハイレベルになると活性化し、前記データ入力信号がロウレベルを維持すると前記クロック信号に同期して非活性化する第二のリセット信号を生成する第二のリセット信号生成回路と、
前記クロック信号の反転信号を計数し、前記第一のリセット信号によりリセットされる第一のカウンタ回路と、
前記クロック信号の反転信号を計数し、前記第二のリセット信号によりリセットされる第二のカウンタ回路と、
セレクタ回路と前記セレクタ回路の選択した信号を前記クロックに同期して出力する出力フリップフロップ回路とを備え、前記セレクタ回路がハイレべルに固定された信号、ロウレベルに固定された信号、前記出力フリップフロップ回路の出力信号のいずれかを前記第一のカウンタ回路の出力信号と前記第二のカウンタ回路の出力信号との論理レベルにより選択して出力するデータ出力回路と、
を備えることを特徴とする雑音除去回路。 - 前記セレクタ回路は、
前記第一及び第二のカウンタ回路の出力信号の論理レベルが異なるときは、その論理レベルによって前記ハイレベルに固定された信号又はロウレベルに固定された信号を選択して出力し、前記第一及び第二のカウンタ回路の出力信号が共にリセットレベルであるときは、前記出力フリップフロップ回路の出力信号を選択して出力することを特徴とする請求項1記載の雑音除去回路。 - 前記第一、第二のカウンタ回路が、出力信号をセットするとカウント動作を停止するカウンタ回路であることを特徴とする請求項1又は2に記載の雑音除去回路。
- 初期化信号が入力されたときに、前記第一及び第二のリセット信号を出力するように前記第一、第二のリセット信号生成回路をリセットし、かつ、前記出力フリップフロップ回路をリセットする初期化回路を、
さらに含むことを特徴とする請求項1乃至3いずれか1項記載の雑音除去回路。 - 前記第一、第二のカウンタ回路が、1段以上縦続接続されたバイナリフリップフロップ回路により構成されていることを特徴とする請求項1乃至4いずれか1項記載の雑音除去回路。
- 前記第一、第二のカウンタ回路が、初段の入力がセット信号に接続された1段以上縦続接続されたシフトレジスタ回路により構成されていることを特徴とする請求項1乃至4いずれか1項記載の雑音除去回路。
- 前記第一、第二のカウンタ回路がリセットされてから当該カウンタ回路の出力信号がセットされるまでの前記クロック数のカウント数がプログラマブルであることを特徴とする請求項1乃至6いずれか1項記載の雑音除去回路。
- 前記第一及び第二のカウンタ回路がいずれも前記クロック信号の反転信号を1つカウントすると出力信号がセットされる1段のカウンタ回路であることを特徴とする請求項1乃至6いずれか1項記載の雑音除去回路。
- アナログ信号を検出するアナログ部と前記アナログ部を制御する制御ロジック部とを半導体基板の上に形成した半導体装置であって、
前記制御ロジック部は、前記アナログ部が出力するアナログ検出信号の入力部に請求項1乃至7いずれか1項記載の雑音除去回路を備えていることを特徴とする半導体装置。 - 前記第一のカウンタ回路が、
前記クロック信号の反転信号を入力するとともに、前記第一のカウンタ回路の出力信号をイネーブル信号として帰還入力し、前記第一のカウンタ回路の出力信号がセット状態に対応する第一の論理レベルのとき、前記クロック信号の反転信号をマスクして出力を停止し、前記第一のカウンタ回路の出力信号がリセット状態に対応する第二の論理レベルのとき、前記クロック信号の反転信号を出力する第一の論理回路と、
前記第一のリセット信号を入力し、前記第一のリセット信号が活性化されると各段の出力を前記第二の論理レベルにリセットし、前記第一のリセット信号の活性化が解除されると、前記第一の論理回路から出力される前記クロック信号の反転信号のカウントを開始し、前記クロック信号の反転信号を所定数カウントすると、前記第一のカウンタ回路の出力信号をなす最終段の出力を前記第一の論理レベルにセットする、所定段数縦続接続されたフリップフロップ回路からなる第一のバイナリカウンタと、
を備え、
前記第二のカウンタ回路が、
前記クロック信号の反転信号を入力するとともに、前記第二のカウンタ回路の出力信号をイネーブル信号として帰還入力し、前記第二のカウンタ回路の出力信号がセット状態に対応する前記第一の論理レベルのとき、前記クロック信号の反転信号をマスクして出力を停止し、前記第二のカウンタ回路の出力信号がリセット状態に対応する前記第二の論理レベルのとき、前記クロック信号の反転信号を出力する第二の論理回路と、
前記第二のリセット信号を入力し、前記第二のリセット信号が活性化されると各段の出力を前記第二の論理レベルにリセットし、前記第二のリセット信号の活性化が解除されると、前記第二の論理回路から出力される前記クロック信号の反転信号のカウントを開始し、前記クロック信号の反転信号を所定数カウントすると、前記第二のカウンタ回路の出力信号をなす最終段の出力を前記第一の論理レベルにセットする、所定段数縦続接続されたフリップフロップ回路からなる第二のバイナリカウンタと、
を備えたことを特徴とする請求項1乃至4のいずれか1項に記載の雑音除去回路。 - 前記第一のカウンタ回路が、
前記第一のカウンタ回路の出力信号のセット状態に対応する第一の論理レベルの固定値を初段に入力し、前記第一のリセット信号が活性化されると各段の出力を第二の論理レベルにリセットし、前記第一のリセット信号の活性化が解除されると、前記クロック信号の反転信号に同期して、前記初段に入力される前記第一論理レベルの固定値を順次後段にシフトし、最終段の出力を前記第一のカウンタ回路の出力信号とする、所定段数縦続接続されたフリップフロップからなる第一のシフトレジスタを備え、
前記第二のカウンタ回路が、
前記第二のカウンタ回路の出力信号のセット状態に対応する前記第一の論理レベルの固定値を初段に入力し、前記第二のリセット信号が活性化されると各段の出力を前記第二の論理レベルにリセットし、前記第二のリセット信号の活性化が解除されると、前記クロック信号の反転信号に同期して、前記初段に入力される前記第一論理レベルの固定値を順次後段にシフトし、最終段の出力を前記第二のカウンタ回路の出力信号とする、所定段数縦続接続されたフリップフロップからなる第二のシフトレジスタを備えたことを特徴とする請求項1乃至4のいずれか1項に記載の雑音除去回路。 - 前記第一のカウンタ回路が、
第一の論理回路と、
第一のバイナリカウンタと、
第一の一致検出回路と、
を備え、
前記第一の論理回路は、前記クロック信号の反転信号を入力するとともに、前記第一のカウンタ回路の出力信号をイネーブル信号として帰還入力し、前記第一のカウンタ回路の出力信号がセット状態に対応する第一の論理レベルのとき、前記クロック信号の反転信号をマスクして出力を停止し、前記一致検出回路の出力信号がリセット状態に対応する第二の論理レベルのとき、前記クロック信号の反転信号を出力し、
前記第一のバイナリカウンタは、前記第一のリセット信号を入力し、前記第一のリセット信号が活性化されると各段の出力を前記第二の論理レベルにリセットし、前記第一のリセット信号の活性化が解除されると、前記第一の論理回路から出力される前記クロック信号の反転信号のカウントを開始する、所定段数縦続接続されたフリップフロップ回路からなり、
前記第一の一致検出回路は、前記第一のバイナリカウンタのカウント値が予め定められた設定値と一致するとき、前記第一のカウンタ回路の出力信号としてセット状態に対応する前記第一の論理レベルを出力し、前記第一のバイナリカウンタのカウント値が前記予め定められた設定値と不一致のときは、前記第一のカウンタ回路の出力信号としてリセット状態に対応する前記第二の論理レベルを出力し、
前記第二のカウンタ回路が、
第二の論理回路と、
第二のバイナリカウンタと、
第二の一致検出回路と、
を備え、
前記第二の論理回路は、前記クロック信号の反転信号を入力するとともに、前記第二のカウンタ回路の出力信号をイネーブル信号として帰還入力し、前記第二のカウンタ回路の出力信号がセット状態に対応する前記第一の論理レベルのとき、前記クロック信号の反転信号をマスクして出力を停止し、前記一致検出回路の出力信号がリセット状態に対応する前記第二の論理レベルのとき、前記クロック信号の反転信号を出力し、
前記第二のバイナリカウンタは、前記第二のリセット信号を入力し、前記第二のリセット信号が活性化されるとリセットされると各段の出力を前記第二の論理レベルにリセットし、前記第二のリセット信号の活性化が解除されると、前記第二の論理回路から出力される前記クロック信号の反転信号のカウントを開始する、所定段数縦続接続されたフリップフロップ回路からなり、
前記第二の一致検出回路は、前記第二のバイナリカウンタのカウント値が予め定められた設定値と一致するとき、前記第二のカウンタ回路の出力信号としてセット状態に対応する前記第一の論理レベルを出力し、前記第二のバイナリカウンタのカウント値が前記予め定められた設定値と不一致のときは、前記第二のカウンタ回路の出力信号としてリセット状態に対応する前記第二の論理レベルを出力する、ことを特徴とする請求項1乃至4のいずれか1項に記載の雑音除去回路。 - 前記第一のカウンタ回路が、
前記第一のカウンタ回路の出力信号のセット状態に対応する第一の論理レベルの固定値を、初段に入力し、前記第一のリセット信号が活性化されると各段の出力を第二の論理レベルにリセットし、前記第一のリセット信号の活性化が解除されると、前記クロック信号の反転信号に同期して、前記初段に入力される前記第一の論理レベルの固定値を順次後段にシフトする、所定段数縦続接続されたフリップフロップからなる第一のシフトレジスタと、
前記第一のシフトレジスタを構成する縦続接続された前記フリップフロップの出力のいずれか一つを選択して前記第一のカウンタ回路の出力信号として出力する第一のセレクタと、
を備え、
前記第二のカウンタ回路が、
前記第二のカウンタ回路の出力信号のセット状態に対応する前記第一の論理レベルの固定値を、初段に入力し、前記第二のリセット信号が活性化されると各段の出力を前記第二の論理レベルにリセットし、前記第二のリセット信号の活性化が解除されると、前記クロック信号の反転信号に同期して、前記初段に入力される前記第一の論理レベルの固定値を順次後段にシフトする、所定段数縦続接続されたフリップフロップからなる第二のシフトレジスタと、
前記第二のシフトレジスタを構成する縦続接続された前記フリップフロップの出力のいずれか一つを選択して前記第二のカウンタ回路の出力信号として出力する第二のセレクタと、
を備えことを特徴とする請求項1乃至4のいずれか1項に記載の雑音除去回路。
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