JP5355401B2 - クロックエッジ復元を有するパルスカウンタ - Google Patents
クロックエッジ復元を有するパルスカウンタ Download PDFInfo
- Publication number
- JP5355401B2 JP5355401B2 JP2009522060A JP2009522060A JP5355401B2 JP 5355401 B2 JP5355401 B2 JP 5355401B2 JP 2009522060 A JP2009522060 A JP 2009522060A JP 2009522060 A JP2009522060 A JP 2009522060A JP 5355401 B2 JP5355401 B2 JP 5355401B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock
- reset
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/38—Starting, stopping or resetting the counter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/42—Out-of-phase gating or clocking signals applied to counter stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
Landscapes
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
Description
113 クロック信号
115 入力制御ゲート
117 ゲートされたクロック信号
119 リップルカウンタ
120 重なり
200 クロック信号
202 入力ゲート信号
204 ゲートされたクロック信号
206 クロック信号
208 入力ゲート信号
210 ゲートされたクロック信号
211 入力ゲート信号202の後縁
221 入力ゲート信号208の後縁
223 入力ゲート信号208の前縁
310 リップルカウンタ
311 入力ゲート信号
313 クロック信号
315 入力リセット信号
317 エッジ復元出力信号
320 クロックエッジ復元論理回路
321 遅延クロック信号
323 カウント出力信号
324-0 出力信号
324-1 出力信号
324-2 出力信号
330 フラグ発生器
331 コマンド変化フラグ信号
333 リセット制御信号
335 制御されたリセット信号
340 遅延素子
341 カウント状態表示信号
350 リセット制御論理回路
352 NANDゲート
354 インバータ
370 リセット論理回路
411 DFF
413 Q出力信号
415 NANDゲート
417 ゲートされたクロック信号
419 NANDゲート
423 NANDゲート
425 組合せ論理信号
450 前縁
454 後縁
460 立ち上がり
462 立ち上がり
464 立ち上がり
466 立ち下がり
468 立ち下がり
470 立ち下がり
472 立ち下がり
474 立ち下がり
476 立ち下がり
478 立ち下がり
480 立ち下がり
488 クロックゲート回路
489 組合せ論理回路
492 立ち上がり
511-1 DFF
511-2 DFF
511-3 DFF
513-1 フィードバックインバータ
513-2 フィードバックインバータ
513-3 フィードバックインバータ
515-1 インバータ
515-2 インバータ
517-1 クロック入力信号
517-2 クロック入力信号
520 10進表示
611 遅延素子
613 インバータ
615 反転クロック信号
619 NORゲート
621 NANDゲート
623 出力論理信号
702 リセットイネーブル回路
704 内部リセット発生回路
711 DFF
712 Q出力信号
713 NANDゲート
715 インバータ
716 反転された信号
721 インバータ
723 NANDゲート
725 NANDゲート
731 遅延素子
733 パルス発生器
735 インバータ
737 反転された信号
741 出力信号
743 リセットイネーブル信号
745 出力信号
751 NANDゲート
752 論理回路リセット信号
753 NANDゲート
755 出力信号
757 インバータ
761 パルス発生器
763 インバータ
765 反転されたパルス信号(リセットパルス信号)
781 立ち上がり
782 リセットイネーブル信号
784 立ち上がり
786 入力パルス
787 パルス
788 パルス
790 立ち下がり
792 立ち下がり
794 立ち上がり
796 立ち上がり
798 立ち下がり
800 立ち下がり
802 負方向パルス
804 負方向パルス
806 立ち下がり
808 立ち下がり
Claims (22)
- 特定の時間間隔の間に入力パルスをカウントする装置であって、
入力ゲート動作を行い、クロック信号および入力ゲート信号に応答してクロックエッジ復元出力信号を生成するための入力ゲート回路と、
前記クロックエッジ復元出力信号に含まれるパルスをカウントするためのカウンタ回路と
を備え、
前記クロック信号は、第1および第2の方向のエッジを有する入力パルスを有し、
前記エッジの前記第2の方向は、前記第1の方向の反対であり、
前記クロックエッジ復元出力信号は、前記入力ゲート信号がイネーブル状態である間および前記ゲート信号がイネーブル状態からディスエーブル状態に遷移するときに生じる、前記クロック信号の前記第1および第2の方向のエッジのいずれかのそれぞれに対して、それぞれ完全なクロックパルスを有し、
前記入力ゲート回路は、
前記入力ゲート信号を用いて、ゲートされたクロック信号を生成するために前記クロック信号をゲートするためのクロックゲート回路と、
前記クロックエッジ復元出力信号を出力するセットリセットラッチと
を備え、
前記セットリセットラッチは、前記ゲートされたクロック信号を受け取るためのセット入力と、前記クロック信号を受け取るためのリセット入力とを有する、ことを特徴とする装置。 - 前記ゲートされたクロック信号は、前記クロック信号のクロックパルスの間に前記入力ゲート信号がディスエーブル状態に遷移するとき、短いクロックパルスを含む、請求項1に記載の装置。
- 前記セットリセットラッチは、
前記クロック信号の第1の方向のエッジに対応する、ゲートされたクロック信号の各遷移に対して、前記クロックエッジ復元出力信号に第1の方向のエッジを生成し、前記クロック信号の各第2の方向のエッジに対して、前記クロックエッジ復元出力信号に第2の方向のエッジを生成するための組合せ論理回路をさらに備える、請求項2に記載の装置。 - 前記クロックゲート回路は、
前記クロック信号に応答して前記入力ゲート信号の論理状態をラッチするためのラッチ回路であって、それによってラッチ出力信号を生成するラッチ回路と、
前記ラッチ出力信号、前記入力ゲート信号、および前記クロック信号に応答して、前記ゲートされたクロック信号を生成するためのゲート論理回路と
を備える、請求項3に記載の装置。 - 前記カウンタ回路のリセット動作を制御するためのリセット制御論理回路をさらに備える、請求項1に記載の装置。
- 前記リセット制御論理回路は、
前記入力ゲート信号、前記クロック信号、リセット信号、およびコマンド変化信号に応答して、リセット制御信号を生成するためのリセット発生回路を備える、請求項5に記載の装置。 - 前記リセット制御回路は、
前記コマンド信号上のコマンドに続く期間の間、および前記リセット信号のイネーブル状態への遷移に続く期間の間、リセットをイネーブルする、リセットイネーブル信号を生成するためのリセットイネーブル回路をさらに備える、請求項6に記載の装置。 - 前記リセット発生回路は、
前記リセットイネーブル信号によってイネーブルされたとき、前記入力ゲート信号の正方向遷移および後続の前記クロックの正方向遷移に追従して、内部リセットパルスを発生するための、内部リセット発生回路を備える、請求項7に記載の装置。 - 前記内部リセット発生回路は、
前記入力ゲート信号を遅延させて遅延入力ゲート信号を発生するための入力ゲート信号遅延回路と、
前記リセットイネーブル信号および前記遅延入力ゲート信号を論理的に組み合わせて前記リセット制御信号を発生するための論理回路と
を備える、請求項8に記載の装置。 - 前記入力ゲート信号遅延回路は、
D入力として前記入力ゲート信号、クロック入力としてクロック信号を受け取り、Q出力を生成するためのD型フリップフロップと、
遅延を処理した後に、前記Q出力の遅延された反転を生成するためのインバータ回路と
を備え、
前記Q出力および前記Q出力の前記遅延された反転は共に、前記リセットイネーブル信号および前記遅延入力ゲート信号を論理的に組み合わせて前記リセット制御信号を供給するための前記論理回路への入力となる、請求項9に記載の装置。 - 前記インバータ回路は、
前記Q出力の前記遅延された反転を発生する奇数個のインバータであって、前記インバータのそれぞれは信号遅延を生じる、インバータを備える、請求項10に記載の装置。 - 前記リセットイネーブル回路は、
前記リセット信号を遅延させて遅延リセット信号を発生するための遅延回路と、
リセットパルス信号を供給するために、前記遅延リセット信号に応答してパルス信号を発生するためのパルス発生器と
を備える、請求項7に記載の装置。 - 前記リセットイネーブル回路は、
前記リセット制御信号に応答して第2のパルス信号を発生するための第2のパルス発生器であって、前記第2のパルス信号は、前記リセット制御信号を自己生成するために供給される、第2のパルス発生器をさらに備える、請求項12に記載の装置。 - 前記リセットイネーブル回路は、
前記第2のパルス信号を前記リセットパルス信号と論理的に組み合わせるための論理回路をさらに備える、請求項13に記載の装置。 - 前記カウンタ回路は、
前記クロックエッジ復元出力信号に含まれる前記パルスをカウントするように直列に接続された複数のフリップフロップ(FF)回路を備え、前記カウンタ回路はフィードバックループを有し、前記複数のFF回路は、クロック源として前記クロックエッジ復元出力信号を受け取るための第1のFF回路を含み、前記複数のFF回路の残りのFF回路のそれぞれは前段のFF回路の出力からクロック源を取り、前記FF回路のそれぞれは出力信号を発生する、請求項1に記載の装置。 - 前記クロックエッジ復元出力信号および前記FF回路からの前記出力信号に応答して、前記カウンタ回路の論理動作のポイントを検出するための論理動作検出回路をさらに備える、請求項15に記載の装置。
- 前記論理動作検出回路は、
前記クロックエッジ復元出力信号および前記FF回路からの前記出力信号に応答してフラグを発するためのフラグ発生回路を備え、前記フラグは次段の論理システムがその中のラッチおよびタイミング制御に関係する動作を開始するためのものである、請求項16に記載の装置。 - 入力パルスをカウントする方法であって、
前記入力パルスを有するクロック信号および入力ゲート信号を受け取るステップと、
ゲートされたクロックパルスおよびクロックエッジが復元されたパルスを有する、クロックエッジ復元出力信号を生成するために、前記クロック信号の前記入力パルスのクロックエッジ復元を行うステップと、
直列に接続された複数のフリップフロップ(FF)回路を有するカウンタ回路を用いて、前記クロックエッジ復元出力信号に含まれる前記パルスをカウントするステップと
を有し、
前記カウンタ回路は、フィードバックループを有し、前記複数のFF回路は、クロック源として前記クロックエッジ復元出力信号を受け取るための第1のFF回路を有し、前記複数のFF回路の残りのFF回路のそれぞれは、前段のFF回路の出力からクロック源を取り、
前記クロックエッジ復元出力信号は、セットリセットラッチから出力され、
前記セットリセットラッチは、前記ゲートされたクロック信号を受け取るためのセット入力と、前記クロック信号を受け取るためのリセット入力とを有する、方法。 - 次段の論理システムが、ディジタル論理システム内のラッチおよびタイミング制御に関係する動作を開始するための、前記次段の論理システムの論理動作のポイントを検出するためのフラグを発するステップと、
前記カウンタ回路のリセット動作を制御するステップと
をさらに有する請求項18に記載の方法。 - 特定の時間間隔の間に入力パルスをカウントする装置であって、
入力ゲート動作を行い、クロック信号および入力ゲート信号に応答してクロックエッジ復元出力信号を生成するための入力ゲート回路と、
前記クロックエッジ復元出力信号に含まれるパルスをカウントするためのカウンタ回路と
を備え、
前記クロック信号は、第1および第2の方向のエッジを有する入力パルスを有し、
前記エッジの前記第2の方向は、前記第1の方向の反対であり、
前記クロックエッジ復元出力信号は、前記入力ゲート信号がイネーブル状態である間および前記ゲート信号がイネーブル状態からディスエーブル状態に遷移するときに生じる、前記クロック信号の前記第1および第2の方向のエッジのいずれかのそれぞれに対して、それぞれ完全なクロックパルスを有し、
前記入力ゲート回路は、
前記入力ゲート信号を用いて、ゲートされたクロック信号を生成するために前記クロック信号をゲートするためのクロックゲート回路であって、前記ゲートされたクロック信号は、前記クロック信号のクロックパルスの間に前記入力ゲート信号がディスエーブル状態に遷移するとき、短いクロックパルスを含む、クロックゲート回路を備え、
前記入力ゲート回路は、
前記クロック信号の第1の方向のエッジに対応する、ゲートされたクロック信号の各遷移に対して、前記クロックエッジ復元出力信号に第1の方向のエッジを生成し、前記クロック信号の各第2の方向のエッジに対して、前記クロックエッジ復元出力信号に第2の方向のエッジを生成するための組合せ論理回路をさらに備える、ことを特徴とする装置。 - 前記クロックゲート回路は、
前記クロック信号に応答して前記入力ゲート信号の論理状態をラッチするためのラッチ回路であって、それによってラッチ出力信号を生成するラッチ回路と、
前記ラッチ出力信号、前記入力ゲート信号、および前記クロック信号に応答して、前記ゲートされたクロック信号を生成するためのゲート論理回路と
を備える、請求項20に記載の装置。 - 前記組合せ論理回路は、
前記クロック信号を受け取るためのセット入力と、前記ゲートされたクロック信号を受け取るためのリセット入力とを有するラッチを備える、請求項21に記載の装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/495,609 US7742551B2 (en) | 2006-07-31 | 2006-07-31 | Pulse counter with clock edge recovery |
US11/495,609 | 2006-07-31 | ||
PCT/CA2007/001193 WO2008014594A1 (en) | 2006-07-31 | 2007-07-06 | Pulse counter with clock edge recovery |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009545262A JP2009545262A (ja) | 2009-12-17 |
JP5355401B2 true JP5355401B2 (ja) | 2013-11-27 |
Family
ID=38986287
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009522060A Expired - Fee Related JP5355401B2 (ja) | 2006-07-31 | 2007-07-06 | クロックエッジ復元を有するパルスカウンタ |
Country Status (7)
Country | Link |
---|---|
US (1) | US7742551B2 (ja) |
EP (1) | EP2050191B1 (ja) |
JP (1) | JP5355401B2 (ja) |
KR (1) | KR101374916B1 (ja) |
ES (1) | ES2437586T3 (ja) |
TW (1) | TWI442704B (ja) |
WO (1) | WO2008014594A1 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8045662B2 (en) * | 2007-06-22 | 2011-10-25 | Texas Instruments Incorporated | Binary ripple counter sampling with adjustable delays |
US8576951B2 (en) | 2011-10-24 | 2013-11-05 | Sigear Europe Sarl | Mixed-signal radio frequency receiver implementing multi-mode spur avoidance |
WO2013062855A1 (en) * | 2011-10-24 | 2013-05-02 | Sigear Europe Sarl | Mixed-signal radio frequency receiver implementing multi-mode spur avoidance |
US8594170B2 (en) | 2011-10-24 | 2013-11-26 | Sigear Europe Sarl | Clock masking scheme in a mixed-signal system |
TWI505145B (zh) * | 2014-04-18 | 2015-10-21 | Waltop Int Corp | 計頻電路及其方法 |
US9590602B2 (en) * | 2014-06-13 | 2017-03-07 | Stmicroelectronics International N.V. | System and method for a pulse generator |
US10996272B2 (en) * | 2014-08-27 | 2021-05-04 | Teradyne, Inc. | One-shot circuit |
US9680459B2 (en) * | 2014-12-11 | 2017-06-13 | Intel Corporation | Edge-aware synchronization of a data signal |
US9496879B1 (en) | 2015-09-01 | 2016-11-15 | Qualcomm Incorporated | Multiphase clock data recovery for a 3-phase interface |
KR101706016B1 (ko) * | 2016-05-29 | 2017-02-13 | 강희복 | Power Clock Counter 적용을 위한 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치 |
US10163486B1 (en) | 2017-08-31 | 2018-12-25 | Micron Technology, Inc. | Command signal clock gating |
KR101998587B1 (ko) * | 2018-03-07 | 2019-07-10 | (주)에이디테크놀로지 | 제어신호와 입력신호의 동시 전이에 따른 출력 오류를 방지하는 래치 회로 |
US11543849B2 (en) | 2019-04-22 | 2023-01-03 | Samsung Electronics Co., Ltd. | Integrated clock gater latch structures with adjustable output reset |
CN110048712A (zh) * | 2019-05-17 | 2019-07-23 | 湖北京邦科技有限公司 | 脉冲产生装置和包括该脉冲产生装置的芯片 |
CN113808634B (zh) * | 2020-06-11 | 2024-02-27 | 华邦电子股份有限公司 | 延迟锁相回路装置及其更新方法 |
US11211103B1 (en) * | 2020-08-18 | 2021-12-28 | Micron Technology, Inc. | Burst clock control based on partial command decoding in a memory device |
CN112865787B (zh) * | 2021-02-15 | 2024-06-07 | 北京瑞尔天天科技有限公司 | 一种高精度、高稳定度脉冲计数电路 |
CN115938291B (zh) * | 2022-12-29 | 2024-05-28 | Tcl华星光电技术有限公司 | 驱动器及显示装置 |
Family Cites Families (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3894246A (en) * | 1974-06-24 | 1975-07-08 | Rockwell International Corp | Clock recovering apparatus and method |
JPS5547736A (en) | 1978-09-30 | 1980-04-04 | Toshiba Corp | Pulse count circuit |
JPS5773533A (en) * | 1980-10-24 | 1982-05-08 | Hitachi Denshi Ltd | Antenna switch circuit |
JPS5773522A (en) | 1980-10-24 | 1982-05-08 | Hitachi Ltd | Pulse correcting circuit |
GB2109651B (en) * | 1981-11-11 | 1985-08-21 | Marconi Instruments Ltd | A gating arrangement |
US4521898A (en) * | 1982-12-28 | 1985-06-04 | Motorola, Inc. | Ripple counter circuit having reduced propagation delay |
US4612658A (en) * | 1984-02-29 | 1986-09-16 | Tektronix, Inc. | Programmable ripple counter having exclusive OR gates |
US4862407A (en) * | 1987-10-05 | 1989-08-29 | Motorola, Inc. | Digital signal processing apparatus |
US4891827A (en) * | 1988-03-07 | 1990-01-02 | Digital Equipment Corporation | Loadable ripple counter |
JPH02108326A (ja) | 1988-10-18 | 1990-04-20 | Mitsubishi Electric Corp | カウンタラツチ回路 |
JPH02206222A (ja) | 1989-02-03 | 1990-08-16 | Mitsubishi Electric Corp | カウンタ |
JPH084749Y2 (ja) * | 1990-03-05 | 1996-02-07 | 株式会社アドバンテスト | クロック抽出回路 |
US5060243A (en) * | 1990-05-29 | 1991-10-22 | Motorola, Inc. | Ripple counter with reverse-propagated zero detection |
JPH04117727A (ja) * | 1990-09-06 | 1992-04-17 | Mitsubishi Electric Corp | カウンター回路 |
JPH04302527A (ja) | 1991-03-29 | 1992-10-26 | Mazda Motor Corp | 計数回路 |
JP2785075B2 (ja) | 1991-04-03 | 1998-08-13 | 株式会社アドバンテスト | パルス遅延回路 |
US5287478A (en) * | 1991-08-06 | 1994-02-15 | R-Byte, Inc. | Digital data tape storage system utilizing plurality of read/write heads with system diagnostic capability |
JPH05327479A (ja) * | 1992-05-18 | 1993-12-10 | Oki Micro Design Miyazaki:Kk | 半導体集積回路装置 |
US5537062A (en) * | 1995-06-07 | 1996-07-16 | Ast Research, Inc. | Glitch-free clock enable circuit |
JP2870453B2 (ja) * | 1995-06-29 | 1999-03-17 | 日本電気株式会社 | パルス幅補正回路 |
US5822579A (en) * | 1997-10-30 | 1998-10-13 | Texas Instruments Incorporated | Microprocessor with dynamically controllable microcontroller condition selection |
US6026140A (en) * | 1998-04-21 | 2000-02-15 | Seiko Communications Systems Inc. | Low power programmable ripple counter |
JP3903607B2 (ja) | 1998-08-14 | 2007-04-11 | 株式会社明電舎 | パルス入力回路におけるパルスカウント方式 |
US6064712A (en) * | 1998-09-23 | 2000-05-16 | Lucent Technologies Inc. | Autoreload loop counter |
US6987823B1 (en) * | 2000-02-07 | 2006-01-17 | Rambus Inc. | System and method for aligning internal transmit and receive clocks |
JP3937686B2 (ja) | 2000-04-27 | 2007-06-27 | 横河電機株式会社 | リップルカウンタ、及びリップルカウンタにおけるカウンタ補整方法 |
US6946881B1 (en) * | 2002-06-14 | 2005-09-20 | National Semiconductor Corporation | Method to detect the polarity of sync signals without external capacitor or clock |
US6853698B1 (en) * | 2004-04-20 | 2005-02-08 | Xilinx, Inc. | Ripple counter circuits and methods providing improved self-testing functionality |
-
2006
- 2006-07-31 US US11/495,609 patent/US7742551B2/en not_active Expired - Fee Related
-
2007
- 2007-07-06 EP EP07763856.7A patent/EP2050191B1/en not_active Not-in-force
- 2007-07-06 KR KR1020097003298A patent/KR101374916B1/ko not_active IP Right Cessation
- 2007-07-06 WO PCT/CA2007/001193 patent/WO2008014594A1/en active Application Filing
- 2007-07-06 ES ES07763856.7T patent/ES2437586T3/es active Active
- 2007-07-06 JP JP2009522060A patent/JP5355401B2/ja not_active Expired - Fee Related
- 2007-07-13 TW TW096125723A patent/TWI442704B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
TWI442704B (zh) | 2014-06-21 |
WO2008014594A1 (en) | 2008-02-07 |
EP2050191B1 (en) | 2013-09-11 |
EP2050191A1 (en) | 2009-04-22 |
TW200826496A (en) | 2008-06-16 |
US20080025457A1 (en) | 2008-01-31 |
EP2050191A4 (en) | 2012-09-05 |
ES2437586T3 (es) | 2014-01-13 |
JP2009545262A (ja) | 2009-12-17 |
US7742551B2 (en) | 2010-06-22 |
KR20090035592A (ko) | 2009-04-09 |
KR101374916B1 (ko) | 2014-03-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5355401B2 (ja) | クロックエッジ復元を有するパルスカウンタ | |
US20100090739A1 (en) | Method and Apparatus for Removing Narrow Pulses from a Clock Waveform | |
US8350596B1 (en) | Clock loss detection circuit for PLL clock switchover | |
US6710637B1 (en) | Non-overlap clock circuit | |
CN114417758A (zh) | 基于数据比较进行时钟门控的触发单元 | |
EP0238874B1 (en) | Double clock frequency timing signal generator | |
EP3289471B1 (en) | Communication between integrated circuits | |
US8878569B1 (en) | Self-recovering bus signal detector | |
JPH06110654A (ja) | データ一致検出回路 | |
US9203415B2 (en) | Modulated clock synchronizer | |
US7042267B1 (en) | Gated clock circuit with a substantially increased control signal delay | |
CN112468117A (zh) | 时钟发生电路 | |
CN110912539A (zh) | 时钟发生器和产生时钟信号的方法 | |
US7049864B2 (en) | Apparatus and method for high frequency state machine divider with low power consumption | |
US7400178B2 (en) | Data output clock selection circuit for quad-data rate interface | |
US8487647B2 (en) | Circuit and method for deglitching an input signal | |
US20050146385A1 (en) | Power-on reset circuit | |
KR102049093B1 (ko) | 플립플롭 내부의 클록의 변화를 사용한 타이밍에러에 강건한 회로 | |
JP4122128B2 (ja) | エッジ検出回路 | |
KR0184153B1 (ko) | 주파수 분주 회로 | |
KR100632300B1 (ko) | 반도체 장치의 클럭드라이버 | |
JP2638337B2 (ja) | エラーカウンタ回路 | |
CN110784176A (zh) | 振荡器装置 | |
JPH04186913A (ja) | エッジ検出回路 | |
JPH09232912A (ja) | デジタル・フィルタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100624 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120928 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121009 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130107 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130115 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130129 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130730 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130827 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |