KR20180120030A - 차등 동작이 가능한 정적 랜덤 액세스 메모리 셀 - Google Patents

차등 동작이 가능한 정적 랜덤 액세스 메모리 셀 Download PDF

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Abstract

본 발명은 차등 동작이 가능한 정적 랜덤 액세스 메모리 셀을 개시한다. 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀은 제1 데이터 노드 및 제2 데이터 노드를 구성하는 4개의 트랜지스터들을 포함하는 데이터 노드부, 상기 제1 데이터 노드 및 상기 제2 데이터 노드에서 데이터의 리드 및 라이트를 제어하는 제1 및 제2 패스 게이트(pass-gate) 트랜지스터를 포함하는 데이터 제어부 및 상기 2 데이터 노드를 통하여 상기 데이터 노드부에 연결되고, 상기 데이터 제어부에 구동 전압을 전달하는 제1 워드 라인과 반대 극성을 갖는 제2 워드 라인의 구동 전압에 기초하여 제어되는 제어 트랜지스터를 포함할 수 있다.

Description

차등 동작이 가능한 정적 랜덤 액세스 메모리 셀{DIFFERENTIAL STATIC RANDOM ACCESS MEMORY CELL}
본 발명은 정적 랜덤 액세스 메모리 셀에서 데이터의 리드 동작 및 라이트 동작을 수행하는 기술에 관한 것으로, 보다 구체적으로, 리드 동작과 라이트 동작 간의 균형적인 동작을 제공하고, 공간 오버헤드를 감소한 정적 랜덤 액세스 메모리 셀에 관한 것이다.
정적 랜덤 액세스 메모리(static random access memory, SRAM)은 일반적으로 집적회로에서 이용된다. SRAM 셀은 리프레싱(refreshing)할 필요 없이 데이터를 유지하는 유리한 특징을 갖는다. SRAM 셀은 다수의 트랜지스터(transistor)들을 포함할 수 있다. 예를 들어, SRAM은 트랜지스터들의 수에 따라 6-트랜지스터(6T) SRAM, 8-트랜지스터(8T) SRAM, 또는 10-트랜지스터(10T) SRAM으로 지칭된다. 예를 들어, SRAM은 트랜지스터들의 직렬 연결 방법에 따라 PNN 트랜지스터, PPN 트랜지스터 등으로 지칭된다. 트랜지스터는 전형적으로 비트를 저장하기 위한 데이터 래치를 형성한다. 트랜지스터에 대한 액세스를 제어하기 위해 트랜지스터들이 추가될 수 있다. SRAM 셀은 전형적으로 행과 열을 가진 어레이로 배열된다. SRAM 셀의 각 행은 현재의 SRAM 셀이 선택되었는지 아닌지를 결정하는 워드 라인에 연결된다. SRAM 셀의 각 열은 SRAM 셀에 비트를 기록하거나 SRAM 셀로부터 비트를 판독하기 위해 사용되는 비트 라인 (bit line, BL) 또는 상보 비트 라인에 연결된다.
최근, 6T SRAM에서 리드(read) 동작과 라이트(write) 동작 간의 균형적으로 안정적인 리드 동작과 라이트 동작을 제공하는 설계가 어려운 문제점이 대두 되었다. 이러한 문제점을 해결하기 위하여, 추가적인 트랜지스터를 사용하는 메모리 셀이 제안되었다.
차등(differential) 10T SRAM 셀은 리드 동작에서 리드 버퍼(read buffer)를 이용하여 리드 장애(disturbance)를 제거하고, 라이트 동작에서 가로 방향의 워드 라인과 세로 방향의 워드 라인에 동시에 전력을 인가하여 선택된 셀의 저장 노드와 비트 라인 또는 상보 비트 라인을 연결 시키는 방식을 통하여 리드 장애의 발생을 억제하는 방안이 제안되었다. 그러나, 차등 10T SRAM 셀은 접근(access) 트랜지스터가 직렬로 연결되어 있어, 트랜지스터의 강도(strength)가 미약함으로, 전압이 쉽게 감소하거나 증가하지 않는 문제점을 포함한다. 또한, 차등 10T SRAM은 10개의 트랜지스터가 이용됨에 따라 공간 과부하(area overhead)가 발생하는 문제점을 포함한다.
PPN 기반 10T SRAM 셀은 라이트 동작 시 nMOS(metal oxide semiconductor)와 pMOS가 직렬로 연결된 패스(path)를 통해 라이트 전류가 흐름에 따라, 라이트 전류가 감소하고, 전압 감소(drop) 인해 데이터가 전달되지 못해 라이트 능력이 감소하는 문제점을 포함한다. 또한, PPN 기반 10T SRAM은 10개의 트랜지스터가 이용됨에 따라 공간 과부하(area overhead)가 발생하는 문제점을 포함한다.
미국공개특허 제10-2016-0093365호, "SEVEN-TRANSISTOR STATIC RANDOM-ACCESS MEMORY BITCELL WITH REDUCED READ DISTURBANCE" 미국공개특허 제10-2009-0161410호, "SEVEN TRANSISTOR SRAM CELL" 한국공개특허 제10-2016-0093456호, "반도체 메모리 장치"
본 발명은 차등 동작이 가능한 정적 랜덤 액세스 메모리 셀을 제공하고자 한다.
또한, 본 발명은 저전력에서 다중 일시적 오류(multi-soft error)를 막기 위한 비트-인터리빙 구조 사용 시, 발생되는 로우-하프 선택 셀의 리드 방해(read disturbance)를 방지하는 정적 랜덤 액세스 메모리 셀을 제공하고자 한다.
또한, 본 발명은 종래 기술에 대비하여, 향상된 라이트 능력 범위(write ability yield) 및 향상된 주파수(frequency)를 제공하고, 감소된 에너지를 소비하는 정적 랜덤 액세스 메모리 셀을 제공하고자 한다.
또한, 본 발명은 리드 동작(read operation)과 라이트 동작(wire operation) 간의 균형적인 동작을 제공하는 정적 랜덤 액세스 메모리 셀을 제공하고자 한다.
또한, 본 발명은 제어 트랜지스터에 연결되는 워드 라인을 통하여 제어 트랜지스터의 동작 상태를 제어함으로써, 차등 라이트 동작을 수행하는 정적 랜덤 액세스 메모리 셀을 제공하고자 한다.
또한, 본 발명은 로우-하프 선택 비트 셀에 따른 라이트 효율성 저하를 방지하는 정적 랜덤 액세스 메모리 셀을 제공하고자 한다.
또한, 본 발명은 로우-하프 선택 셀의 데이터를 손실시키지 않는 수준으로 비트 라인 및 비트 라인 바로부터의 전압이 충분히 방출되는 시간을 결정하는 정적 랜덤 액세스 메모리 셀을 제공하고자 한다.
또한, 본 발명은 로우-하프 선택 셀의 충분한 리드 안정율(read stability yield) 및 선택 셀의 충분한 쓰기 능률(write ability yield)를 만족하는 제어 트랜지스터의 구동 전압의 전환 시간을 결정하는 정적 랜덤 액세스 메모리 셀을 제공하고자 한다.
본 발명의 일실시예 따르면 정적 랜덤 액세스 메모리 셀은 제1 데이터 노드 및 제2 데이터 노드를 구성하는 4개의 트랜지스터들을 포함하는 데이터 노드부, 상기 제1 데이터 노드 및 상기 제2 데이터 노드에서 데이터의 리드 및 라이트를 제어하는 제1 및 제2 패스 게이트(pass-gate) 트랜지스터를 포함하는 데이터 제어부 및 상기 2 데이터 노드를 통하여 상기 데이터 노드부에 연결되고, 상기 데이터 제어부에 구동 전압을 전달하는 제1 워드 라인과 반대 극성을 갖는 제2 워드 라인의 구동 전압에 기초하여 제어되는 제어 트랜지스터를 포함할 수 있다.
본 발명의 일실시예에 따르면 데이터 노트부는 제1 및 제2 풀업(pull-up) 트랜지스터, 및 제1 및 제2 풀다운(pull-down) 트랜지스터를 포함할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀에서 상기 제어 트랜지스터의 드레인단은, 상기 제2 데이터 노드를 통하여 상기 제1 풀업(pull-up) 트랜지스터의 게이트단, 상기 제1 풀다운(pull-down) 트랜지스터의 게이트단, 상기 제2 풀업(pull-up) 트랜지스터의 소스단에 연결되고, 상기 제어 트랜지스터의 소스단은, 제3 데이터 노드를 통하여 상기 제2 패스 게이트(pass-gate) 트랜지스터의 소스단, 상기 제2 풀다운(pull-down) 트랜지스터의 드레인단에 연결되며, 상기 제어 트랜지스터의 게이트단은, 상기 제2 워드 라인에 연결될 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀에서 상기 제1 및 제2 패스 게이트(pass-gate) 트랜지스터의 게이트단은, 상기 제1 워드 라인에 연결되고, 상기 제1 패스 게이트(pass-gate) 트랜지스터의 드레인단은 제1 비트 라인에 연결되며, 상기 제2 패스 게이트(pass-gate) 트랜지스터의 드레인단은 제2 비트 라인에 연결될 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀에서 상기 제1 비트 라인 및 상기 제2 비트 라인은, 리드 동작 전에 긍정값에 해당하는 전압이 프리차지될 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀은 초기 상태 시, 상기 제1 워드 라인으로 부정값에 해당하는 구동 전압을 전달하고, 상기 제2 워드 라인으로 긍정값에 해당하는 구동 전압을 전달하는 워드 라인 구동부를 더 포함할 수 있다.
본 발명의 일실시예에 따르면 워드 라인 구동부는 리드 동작 시작 시, 상기 제1 워드 라인에 상기 긍정값에 해당하는 구동 전압을 전달하고, 상기 제2 워드 라인에 상기 부정값에 해당하는 구동 전압을 전달할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀에서 상기 제어 트랜지스터는, 상기 리드 동작 시작 시, 상기 제2 워드 라인을 통하여 상기 부정값에 해당하는 구동 전압을 수신하여 턴오프되고, 상기 제1 및 제2 패스 게이트(pass-gate) 트랜지스터는, 상기 리드 동작 시작 시, 상기 제1 워드 라인을 통하여 상기 긍정값에 해당하는 구동 전압을 수신하여 턴온될 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀에서 상기 제1 비트 라인으로부터의 전하(charge)는, 제1 데이터에 대한 리드 동작 시, 상기 제1 패스 게이트(pass-gate) 트랜지스터 및 상기 제1 풀다운(pull-down) 트랜지스터를 통하여 디스차지될 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀에서 상기 제1 비트 라인으로부터의 전하(charge)는, 상기 제1 데이터에 대한 리드 동작 시, 상기 제1 데이터 노드에 유입되고, 상기 제1 데이터 노드의 전압을 증가시켜 제3 데이터 노드의 전압을 디스차지하고, 상기 제2 데이터 노드는, 상기 제1 데이터 노드의 전압이 증가되어 상기 제3 데이터 노드의 전압이 디스차지될 경우, 상기 제어 트랜지스터의 턴오프에 따라 상기 제2 데이터 노드의 전압을 유지할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀은 상기 제2 데이터 노드에 유지된 전압을 이용하여 상기 제1 데이터 노드에 저장된 상기 제1 데이터를 리드하는 리드 버퍼부를 더 포함할 수 있다.
본 발명의 일실시예에 따르면 리드 버퍼부는 제2 데이터에 대한 리드 동작 시, 상기 제어 트랜지스터의 턴오프 상태에 기초하여 유지된 상기 제2 데이터 노드의 전압을 이용하여 상기 제2 데이터를 리드할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀에서 상기 제2 비트 라인으로부터의 전하(charge)는, 상기 제2 패스 게이트(pass-gate) 트랜지스터 및 상기 제2 풀다운(pull-down) 트랜지스터를 통하여 디스차지될 수 있다.
본 발명의 일실시예에 따르면 워드 라인 구동부는 라이트 동작 시작 시, 상기 제1 워드 라인에 상기 긍정값에 해당하는 구동 전압을 전달하고, 상기 제2 워드 라인에 상기 부정값에 해당하는 구동 전압을 전달할 수 있다.
본 발명의 일실시예에 따르면 워드 라인 구동부는 상기 제1 비트 라인으로부터의 전하 및 상기 제2 비트 라인으로부터의 전하 중 적어도 어느 하나가 일정 시간 동안 디스차지된 경우, 상기 제2 워드 라인으로 전달되는 구동 전압을 상기 부정값에서 상기 긍정값으로 전환할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀은 라이트 수율 딜레이 제어부가 포함하는 적어도 하나 이상의 인버터에 기초하여 라이트 수율 딜레이를 제어하고, 리드 수율 딜레이 제어부가 포함하는 적어도 하나 이상의 인버터에 기초하여 리드 수율 딜레이를 제어하는 신호 딜레이부를 더 포함할 수 있다.
본 발명의 일실시예에 따르면 신호 딜레이부는 SAE(sense amplifier enable) 신호 및 WLEN(word line enable) 신호를 생성하는 회로와 인버터 딜레이 라인(inverter delay line)을 공유할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀의 제어 방법은 제1 데이터 노드 및 제2 데이터 노드를 구성하는 4개의 트랜지스터들을 포함하는 데이터 노드부; 상기 제1 데이터 노드 및 상기 제2 데이터 노드에서 데이터의 리드 및 라이트를 제어하는 제1 및 제2 패스 게이트(pass-gate) 트랜지스터를 포함하는 데이터 제어부; 및 상기 2 데이터 노드를 통하여 상기 데이터 노드부에 연결되고, 상기 데이터 제어부에 구동 전압을 전달하는 제1 워드 라인과 반대 극성을 갖는 제2 워드 라인의 구동 전압에 기초하여 제어되는 제어 트랜지스터를 포함하는 정적 랜덤 액세스 메모리 셀의 제어 방법으로서, 워드 라인 구동부에서, 제1 비트 라인으로부터의 전하 및 제2 비트 라인으로부터의 전하 중 적어도 어느 하나가 일정 시간 동안 디스차지된 경우, 상기 제2 워드 라인으로 전달되는 구동 전압을 부정값에서 긍정값으로 전환할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀은 저전력에서 다중 일시적 오류(multi-soft error)를 막기 위한 비트-인터리빙 구조 사용 시, 발생되는 로우-하프 선택(row-half selected) 셀에서의 리드 방해(read disturbance)를 방지할 수 있다.
또한, 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀은 종래 기술에 대비하여, 향상된 라이트 능력 범위(write ability yield) 및 향상된 주파수(frequency)를 제공하고, 에너지 소비를 감소할 수 있다.
또한, 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀은 리드 동작과 라이트 동작 간의 균형적인 동작을 제공할 수 있다.
또한, 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀은 제어 트랜지스터에 연결되는 워드 라인을 통하여 제어 트랜지스터의 동작 상태를 제어함으로써, 차등 라이트 동작을 수행할 수 있다.
또한, 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀은 로우-하프 선택 셀에 따른 라이트 효율성 저하를 방지할 수 있다.
또한, 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀은 제어 트랜지스터의 동작 제어 하여 비트 라인 또는 비트 라인 바의 전압 방해 영향으로 발생되는 로우-하프 선택 셀의 데이터 손실을 방지할 수 있다.
또한, 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀은 로우-하프 선택 셀의 데이터를 손실시키지 않는 수준으로 비트 라인 및 비트 라인 바로부터의 전압이 충분히 방출되는 시간을 결정할 수 있다.
또한, 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀은 로우-하프 선택 셀의 충분한 리드 안정율(read stability yield) 및 선택 셀의 충분한 쓰기 능률(write ability yield)를 만족하는 제어 트랜지스터의 구동 전압의 전환 시간을 결정할 수 있다.
도 1은 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리 셀을 도시한다.
도 2a는 본 발명의 일실시예에 따른 워드 라인 신호 생성부의 블록도를 도시한다.
도 2b는 본 발명의 일실시예에 따른 워드 라인 신호들의 타이밍도를 도시한다.
도 3a는 본 발명의 일실시예에 따른 리드 동작을 수행하는 정적 랜덤 액세스 메모리 셀의 블록도를 도시한다.
도 3b는 본 발명의 일실시예에 따른 리드 동작을 수행하는 정적 랜덤 액세스 메모리 셀에서 전압 변화와 관련된 그래프를 도시한다.
도 4a는 본 발명의 일실시예에 따른 리드 동작을 수행하는 정적 랜덤 액세스 메모리 셀의 블록도를 도시한다.
도 4b는 본 발명의 일실시예에 따른 리드 동작을 수행하는 정적 랜덤 액세스 메모리 셀에서 전압 변화와 관련된 그래프를 도시한다.
도 5a는 본 발명의 일실시예에 따른 라이트 동작을 수행하는 정적 랜덤 액세스 메모리 셀의 블록도를 도시한다.
도 5b는 본 발명의 일실시예에 따른 라이트 동작을 수행하는 정적 랜덤 액세스 메모리 셀에서 전압 변화와 관련된 그래프를 도시한다.
도 6a는 본 발명의 일실시예에 따른 라이트 동작을 수행하는 정적 랜덤 액세스 메모리 셀의 블록도를 도시한다.
도 6b는 본 발명의 일실시예에 따른 라이트 동작을 수행하는 정적 랜덤 액세스 메모리 셀에서 전압 변화와 관련된 그래프를 도시한다.
도 7은 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리 셀의 배치도를 도시한다.
이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다.
실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시 예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
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본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.
"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
도 1은 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리 셀을 도시한다.
구체적으로, 도 1은 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리 셀의 구성 요소들을 예시한다.
도 1을 참고하면, 정적 랜덤 액세스 메모리 셀(100)은 제1 풀업(pull-up) 트랜지스터(110), 제2 풀업 트랜지스터(112), 제1 풀다운(pull-down) 트랜지스터(120), 제2 풀다운(pull-down) 트랜지스터(122), 제1 패스게이트(pass-gate) 트랜지스터(130), 제2 패스게이트 트랜지스터(132), 및 제어 트랜지스터(140)를 포함한다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀은 제1 데이터 노드(160) 및 제2 데이터 노드(162)를 구성하는 4개의 트랜지스터들을 포함하는 데이터 노드부를 포함할 수 있다. 여기서, 4개의 트랜지스터들은 제1 풀업 트랜지스터(110), 제2 풀업 트랜지스터(112), 제1 풀다운 트랜지스터(120) 및 제2 풀다운 트랜지스터(122)를 포함할 수 있다.
일례로, 정적 랜덤 액세스 메모리 셀은 제1 데이터 노드(160) 및 제2 데이터 노드(162)에서 데이터의 리드 및 라이트를 제어하는 제1 패스 게이트 트랜지스터(130) 및 제2 패스 게이트 트랜지스터(132)를 포함하는 데이터 제어부를 포함할 수 있다.
제1 풀업 트랜지스터(110)의 드레인단은 드레인 전압(Vdd)에 연결될 수 있고, 게이트단은 제2 데이터 노드(162)에 연결될 수 있으며, 소스단은 제1 데이터 노드(160)에 연결될 수 있다.
제2 풀업 트랜지스터(112)의 드레인단은 드레인 전압에 연결될 수 있고, 게이트단은 제1 데이터 노드(160)에 연결될 수 있으며, 소스단은 제2 데이터 노드(162)에 연결될 수 있다.
일례로, 드레인 전압(Vdd)는 긍정값, 하이값, 및 "1" 중 어느 하나를 포함할 수 있고, 소스 전압(Vss)는 부정값, 로우값, 및 "0" 중 어느 하나를 포함할 수 있다. 일례로, 긍정값은 드레인 전압과 소스 전압 사이에 일정 기준값 이상의 값을 포함할 수 있다. 또한, 부정값은 드레인 전압과 소스 전압 사이에 일정 기준값 이하의 값을 포함할 수 있다.
일례로, 제1 풀업 트랜지스터(110) 및 제2 풀업 트랜지스터(112)는 게이트단을 통하여 드레인 전압을 수신할 경우, 턴오프되고, 게이트단을 통하여 소스 전압을 수신할 경우, 턴온될 수 있다.
제1 풀다운 트랜지스터(120)의 드레인단은 제1 데이터 노드(160)에 연결될 수 있고, 게이트단은 제2 데이터 노드(162)에 연결될 수 있으며, 소스단은 소스 전압에 연결될 수 있다.
제2 풀다운 트랜지스터(122)의 드레인단은 제3 데이터 노드(164)에 연결될 수 있고, 게이트단은 제1 데이터 노드(160)에 연결될 수 있고, 소스단은 소스 전압에 연결될 수 있다.
일례로, 제1 풀다운 트랜지스터(120) 및 제2 풀다운 트랜지스터(122)는 게이트단을 통하여 드레인 전압을 수신할 경우, 턴온되고, 게이트단을 통하여 소스 전압을 수신할 경우, 턴오프될 수 있다.
제1 패스게이트 트랜지스터(130)의 드레인단은 제1 비트 라인(170)에 연결될 수 있고, 게이트단은 제1 워드 라인(150)에 연결될 수 있으며, 소스단은 제1 데이터 노드(160)에 연결될 수 있다.
제2 패스게이트 트랜지스터(132)의 드레인단은 제2 비트 라인(172)에 연결될 수 있고, 게이트단은 제1 워드 라인(150)에 연결될 수 있으며, 소스단은 제3 데이터 노드(164)에 연결될 수 있다.
일례로, 제1 패스게이트 트랜지스터(130) 및 제2 패스게이트 트랜지스터(132)는 게이트단을 통하여 제1 워드 라인(150)의 값을 긍정값으로 수신할 경우, 턴온되고, 부정값을 수신할 경우 턴오프될 수 있다.
예를들어, 긍정값은 "1" 및 하이값을 포함하고, 부정값은 "0" 및 로우값을 포함할 수 있다.
제어 트랜지스터(140)의 드레인단은 제2 데이터 노드(162)에 연결될 수 있고, 게이트단은 제2 워드 라인(152)에 연결될 수 있고, 소스단은 제3 데이터 노드(164)에 연결될 수 있다.
즉, 제어 트랜지스터(140)의 드레인단은 제2 데이터 노드(162)를 통하여 제1 풀업 트랜지스터의 게이트단, 제1 풀다운 트랜지스터의 게이트단, 제2 풀업 트랜지스터의 소스단에 연결될 수 있다.
또한, 제어 트랜지스터(140)의 소스단은 제3 데이터 노드(164)를 통하여 제2 패스게이트 트랜지스터(132)의 소스단, 제2 풀다운 트랜지스터(122)의 드레인단에 연결될 수 있다.
일례로, 제어 트랜지스터(140)는 게이트단을 통하여 제2 워드 라인(152)의 값을 긍정값으로 수신할 경우, 턴온되고, 부정값을 수신할 경우 턴오프될 수 있다.
본 발명의 일실시예에 따라, 제1 워드 라인(150)의 값이 긍정값일 경우, 제2 워드 라인(152)의 값은 부정값일 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀(100)은 동작 초기 상태에서, 제1 워드 라인(150)의 값을 소스 전압으로 수신하고, 제2 워드 라인(152)의 값을 드레인 전압으로 수신할 수 있다. 여기서, 드레인 전압은 "1", 긍정값 및 하이값을 포함하고, 소스 전압은 "0", 부정값 및 로우값을 포함할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀(100)은 제1 패스 게이트 트랜지스터(130) 및 제2 패스 게이트 트랜지스터(132)를 포함하는 데이터 제어부에 구동 전압을 전달하는 제1 워드 라인(150)과 반대 극성을 갖는 제2 워드 라인(152)의 구동 전압에 기초하여 제어되는 제어 트랜지스터(140)를 포함할 수 있다.
도 2a는 본 발명의 일실시예에 따른 워드 라인 신호 생성부의 블록도를 도시한다.
구체적으로, 도 2a는 본 발명의 일실시예에 따른 워드 라인 신호 생성부의 구성 요소들을 예시한다.
도 2a를 참고하면, 워드 라인 신호 생성부(200)는 워드 라인 구동부(210), 제2 워드 라인 신호 제공부(220), 제1 워드 라인 신호 제공부(230) 및 신호 딜레이부(240)를 포함한다.
본 발명의 일실시예 따르면 워드 라인 구동부(210)는 긍정값 및 부정값 중 어느 하나에 해당하는 구동 전압을 제2 워드 라인 신호 제공부(220) 및 제1 워드 라인 신호 제공부(230)로 전달할 수 있다.
일례로, 제2 워드 라인 신호 제공부(220)는 워드 라인 구동부(210)로부터 긍정값에 해당하는 구동 전압을 수신할 경우, 신호를 변환하여 제2 워드 라인에 부정값에 해당하는 구동 전압을 제공할 수 있다. 반면에, 제1 워드 라인 신호 제공부(230)는 워드 라인 구동부(210)로부터 긍정값에 해당하는 구동 전압을 수신할 경우, 제1 워드 라인에 긍정값에 해당하는 구동 전압을 제공할 수 있다.
즉, 제2 워드 라인 신호 제공부(220) 및 제1 워드 라인 신호 제공부(230)는 워드 라인 구동부(210)로부터 동일한 신호를 수신하여, 서로 다른값을 갖는 구동 전압을 각각 연결된 트랜지스터의 게이트단으로 제공할 수 있다.
본 발명의 일실시예에 따른 신호 딜레이부(240)는 리드 수율 딜레이(TRD)와 관련된 제1 딜레이 신호 및 라이트 수율 딜레이(TWT)와 관련된 제2 딜레이 신호를 생성할 수 있다.
또한, 신호 딜레이부(240)는 SAE(sense amplifier enable) 신호 및 WLEN(word line enable) 신호를 생성하는 회로와 인버터 딜레이 라인(inverter delay line)을 공유할 수 있다.
또한, 신호 딜레이부(240)는 라이트 수율 딜레이 제어부(NTWT) 및 리드 수율 딜레이 제어부(NTRD)를 포함할 수 있다.
본 발명의 일실시예에 따르면 라이트 수율 딜레이 제어부는 적어도 하나 이상의 인버터를 포함하고, 인버터의 개수에 기초하여 라이트 수율 딜레이를 결정할 수 있다. 또한, 라이트 수율 딜레이 제어부는 라이트 수율 딜레이가 최소가 되고, 쓰기 능력이 포화(saturation)되는 라이트 수율 딜레이와 관련된 인버터의 개수를 포함할 수 있다.
본 발명의 일실시예에 따르면 리드 수율 딜레이 제어부는 적어도 하나 이상의 인버터와 하나의 낸드 게이트를 포함하고, 인버터의 개수에 기초하여 리드 수율 딜레이를 결정할 수 있다. 또한, 리드 수율 딜레이 제어부는 목표 리드 안정 수율(target read stability yield)에 만족하는 인버터의 개수를 포함할 수 있다.
본 발명의 일실시예에 따르면 신호 딜레이부(240)는 라이트 수율 딜레이 제어부가 포함하는 적어도 하나 이상의 인버터에 기초하여 라이트 수율 딜레이를 제어하고, 리드 수율 딜레이 제어부가 포함하는 적어도 하나 이상의 인버터에 기초하여 리드 수율 딜레이를 제어할 수 있다.
또한, 신호 딜레이부(240)는 리드 수율 딜레이 및 라이트 수율 딜레이를 결정할 수 있다. 여기서, 라이트 수율 딜레이는 도 5b에 대한 설명에서 보다 상세히 설명하고, 리드 수율 딜레이는 도 6b에 대한 설명에서 보다 상세히 설명한다.
본 발명의 일실시예에 따르면 워드 라인 구동부(210)는 정적 랜덤 액세스 메모리 셀의 초기 상태 시, 제1 워드 라인으로 부정값에 해당하는 구동 전압을 전달하고, 제2 워드 라인으로 긍정값에 해당하는 구동 전압을 전달할 수 있다.
일례로, 워드 라인 구동부(210)는 리드 동작 시작 시, 제1 워드 라인에 긍정값에 해당하는 구동 전압을 전달하고, 제2 워드 라인에 부정값에 해당하는 구동 전압을 전달할 수 있다.
본 발명의 일실시예에 따르면 워드 라인 구동부(210)는 라이트 동작 시작 시, 제1 워드 라인에 긍정값에 해당하는 구동 전압을 전달하고, 제2 워드 라인에 부정값에 해당하는 구동 전압을 전달할 수 있다.
본 발명의 일실시예에 따르면 워드 라인 구동부(210)는 차등 라이트 동작 수행 시, 제1 워드 라인에 긍정값에 해당하는 구동 전압을 전달하고, 제2 워드 라인에 긍정값에 해당하는 구동 전압을 전달할 수 있다.
도 2b는 본 발명의 일실시예에 따른 워드 라인 신호들의 타이밍도를 도시한다.
구체적으로, 도 2b는 본 발명의 일실시예에 따른 워드 라인 신호 생성부에서 처리되는 신호들의 타이밍도를 예시한다.
도 2b를 참고하면, 타이밍도는 정적 랜덤 액세스 메모리의 리드 동작(250) 및 라이트 동작(252)을 포함한다.
본 발명의 일실시예에 따르면 워드 라인 신호 생성부는 정적 랜덤 액세스 메모리로 리드 동작(250)에서 제1 워드 라인(260)과 제2 워드 라인(270)이 서로 반대되는 입력 값을 제공할 수 있다.
또한, 워드 라인 신호 생성부는 라이트 동작(252)에서 제1 워드 라인(260)과 제2 워드 라인(270)에 대하여 서로 다른 구동 전압을 제공하다가, 제2 워드 라인(270)의 구동 전압을 동일하게 변경할 수 있다.
또한, 워드 라인 신호 생성부는 제2 워드 라인(270)을 통하여 리드 딜레이와 관련된 제1 딜레이 신호를 부정값으로 제공할 수 있고, 라이트 딜레이와 관련된 제2 딜레이 신호를 긍정값으로 제공하여 정적 랜덤 액세스 메모리 셀의 차등 라이트 동작을 지원할 수 있다.
도 3a는 본 발명의 일실시예에 따른 리드 동작을 수행하는 정적 랜덤 액세스 메모리 셀의 블록도를 도시한다.
구체적으로, 도 3a는 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리 셀에서 "0" 데이터를 리드할 경우, 정적 랜덤 액세스 메모리 셀의 구성 요소들을 예시한다.
도 3a를 참고하면, 정적 랜덤 액세스 메모리 셀(300)은 제1 풀업 트랜지스터(310), 제2 풀업 트랜지스터(312), 제1 풀다운 트랜지스터(320), 제2 풀다운 트랜지스터(322), 제1 패스게이트 트랜지스터(330), 제2 패스게이트 트랜지스터(332) 및 제어 트랜지스터(340)를 포함한다. 정적 랜덤 액세스 메모리 셀(300)의 구성 요소들 간의 회로 연결은 도 1과 동일할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀(300)에서 리드 동작 전 제1 비트 라인(370) 및 제2 비트 라인(372)는 드레인 전압으로 프리차지될 수 있다. 즉, 제1 비트 라인(370) 및 제2 비트 라인(372)는 긍정값을 디스차지할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀(300)은 제1 워드 라인(350)의 구동 전압이 부정값에서 긍정값으로 전환되고, 제2 워드 라인(352)의 구동 전압이 긍정값에서 부정값으로 전환될 경우 시작될 수 있다.
즉, 정적 랜덤 액세스 메모리 셀(300)에서 리드 동작 시작 시, 제1 워드 라인(350)에 긍정값이 입력되고, 제2 워드 라인(352)에 부정값이 입력될 수 있다.
본 발명의 일실시예에 따르면 제어 트랜지스터(340)는 게이트단을 통하여 제2워드 라인(352)의 값을 부정값으로 수신함에 따라 턴오프될 수 있다.
일례로, 제1 패스게이트 트랜지스터(330) 및 제2 패스게이트 트랜지스터(332)는 리드 동작 시작 시, 제1 워드 라인(350)을 통하여 긍정값을 수신하여 턴온될 수 있다.
여기서, 제1 비트 라인으로부터의 전하(charge)는 "0" 또는 부정값에 해당하는 제1 데이터에 대한 리드 동작 시, 제1 패스 게이트 트랜지스터(330) 및 제1 풀다운 트랜지스터(320)를 통하여 디스차지될 수 있다.
본 발명의 일실시예에 따라 제1 비트 라인으로부터의 전하가 제1 패스 게이트 트랜지스터(330) 및 제1 풀다운 트랜지스터(320)를 통하여 디스차지될 경우, 제1 데이터 노드(360)의 전압 상승에 따라 제2 풀다운 트랜지스터(322)는 일시적으로 턴온 되어, 제3 데이터 노드(362)의 전압을 디스차지할 수 있으나, 제어 트랜지스터(340)의 턴오프에 따라 제2 데이터 노드(362)의 전압은 유지될 수 있다.
또한, 정적 랜덤 액세스 메모리 셀은 제1 워드 라인(350)의 구동 전압이 긍정값에서 부정값으로 전환될 경우, 제1 데이터 노드(360)의 전압에 기 저장된 제1 데이터를 복원할 수 있다.
즉, 정적 랜덤 액세스 메모리 셀은 제2 데이터 노드에 유지된 전압을 이용하여 제1 데이터 노드에 저장된 제1 데이터를 리드할 수 있다.
도 3b는 본 발명의 일실시예에 따른 리드 동작을 수행하는 정적 랜덤 액세스 메모리 셀에서 전압 변화와 관련된 그래프를 도시한다.
구체적으로 도 3b는 "0"에 대한 리드 동작 시, 제1 워드 라인 신호 및 제2 워드 라인 신호의 변화에 따른 제1 비트 라인의 전압 변화를 예시하기 위한 그래프를 예시한다.
도 3b를 참고하면, (a)는 제1 워드 라인의 값(380) 및 제2 워드 라인의 값(381)의 변화를 나타내고, (b)는 제1 비트 라인의 값(382) 및 제2 비트 라인의 값(383)의 변화를 나타내고, 제1 데이터 노드(384)의 전압값(384), 제2 데이터 노드(385)의 전압값(385) 및 제3 데이터 노드(386)의 전압값을 나타낸다.
또한, 리드 버퍼부(미도시)는 제1 비트 라인의 값(382)의 변화를 감지하여 "0"의 데이터를 리드할 수 있다.
도 4a는 본 발명의 일실시예에 따른 리드 동작을 수행하는 정적 랜덤 액세스 메모리 셀의 블록도를 도시한다.
구체적으로, 도 4a는 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리 셀에서 "1" 데이터를 리드할 경우, 정적 랜덤 액세스 메모리 셀의 구성 요소들을 예시한다. 예를 들어 "1" 데이터는 제2 데이터를 포함할 수 있다.
도 4a를 참고하면, 정적 랜덤 액세스 메모리 셀(400)은 제1 풀업 트랜지스터(410), 제2 풀업 트랜지스터(412), 제1 풀다운 트랜지스터(420), 제2 풀다운 트랜지스터(422), 제1 패스게이트 트랜지스터(430), 제2 패스게이트 트랜지스터(432) 및 제어 트랜지스터(440)를 포함한다. 정적 랜덤 액세스 메모리 셀(400)의 구성 요소들 간의 회로 연결은 도 1 및 도 3a와 동일할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀(400)은 제1 워드 라인(450)의 구동 전압이 부정값에서 긍정값으로 전환되고, 제2 워드 라인(452)의 구동 전압이 긍정값에서 부정값으로 전환될 경우 시작될 수 있다.
즉, 정적 랜덤 액세스 메모리 셀(400)에서 리드 동작 시작 시, 제1 워드 라인(450)에 긍정값이 입력되고, 제2 워드 라인(452)에 부정값이 입력될 수 있다.
본 발명의 일실시예에 따르면 제어 트랜지스터(440)는 게이트단을 통하여 제2워드 라인(452)의 값을 부정값으로 수신함에 따라 턴오프될 수 있다.
일례로, 제1 패스게이트 트랜지스터(430) 및 제2 패스게이트 트랜지스터(332)는 리드 동작 시작 시, 제1 워드 라인(450)을 통하여 긍정값을 수신하여 턴온될 수 있다.
여기서, 제2 비트 라인(472)으로부터의 전하(charge)는 "1" 또는 부정값에 해당하는 제2 데이터에 대한 리드 동작 시, 제2 패스 게이트 트랜지스터(432) 및 제2 풀다운 트랜지스터(422)를 통하여 디스차지될 수 있다.
본 발명의 일실시예에 따라 제2 비트 라인(472)으로부터의 전하가 제2 패스 게이트 트랜지스터(432) 및 제2 풀다운 트랜지스터(422)를 통하여 디스차지될 경우, 제어 트랜지스터(440)가 턴오프되어 제3 데이터 노드(464)가 제2 데이터 노드(462)를 차지하지 못함에 따라, 제2 데이터를 리드할 수 있다.
즉, 정적 랜덤 액세스 메모리 셀은 리드 버퍼부(미도시)를 통하여 제2 데이터 노드에 유지된 전압을 이용하여 제1 데이터 노드에 저장된 제2 데이터를 리드할 수 있다.
도 4b는 본 발명의 일실시예에 따른 리드 동작을 수행하는 정적 랜덤 액세스 메모리 셀에서 전압 변화와 관련된 그래프를 도시한다.
구체적으로, 도 4b는 "1"에 대한 리드 동작 시, 제1 워드 라인 신호 및 제2 워드 라인 신호의 변화에 따른 제2 비트 라인의 전압 변화를 예시하기 위한 그래프를 예시한다.
도 4b를 참고하면, (a)는 제1 워드 라인의 값(480) 및 제2 워드 라인의 값(481)의 변화를 나타내고, (b)는 제1 비트 라인의 값(482) 및 제2 비트 라인의 값(483)의 변화를 나타내고, 제1 데이터 노드(384)의 전압값(484), 제2 데이터 노드(485)의 전압값(485) 및 제3 데이터 노드(486)의 전압값을 나타낸다.
또한, 리드 버퍼부(미도시)는 제2 비트 라인의 전압값(382)의 변화를 감지하여 "1"의 데이터를 리드할 수 있다.
도 5a는 본 발명의 일실시예에 따른 라이트 동작을 수행하는 정적 랜덤 액세스 메모리 셀의 블록도를 도시한다.
구체적으로, 도 5a의 (a)는 본 발명의 일실시예에 따른 라이트 동작을 시작하는 정적 랜덤 액세스 메모리 셀의 구성요소를 예시한다.
도 5a의 (a)를 참고하면, 정적 랜덤 액세스 메모리 셀은 제1 및 제2 풀업 트랜지스터, 제1 및 제2 풀다운 트랜지스터, 제1 및 제2 패스게이트 트랜지스터 및 제어 트랜지스터를 포함한다.
정적 랜덤 액세스 메모리 셀은 제1 워드 라인(WL)에 대한 구동 전압이 소스 전압에서 드레인 전압으로 전환되면서 라이트 동작을 시작한다.
여기서, 제2 워드 라인(WLRB)에 대한 구동 전압은 드레인 전압에서 소스 전압으로 전환되고, 정적 랜덤 액세스 메모리 셀은 단일 라이트(single-ended write) 동작을 수행하며, 제1 데이터 노드(520)의 전압에 해당하는 긍정값은 제1 패스게이트 트랜지스터를 통하여 제1 비트 라인으로 출력하며 라이트 동작을 수행한다.
또한, 도 5a의 (b)는 본 발명의 일실시예에 따른 제2 워드 라인의 구동 전압을 변경하여 차등 라이트 동작을 수행하는 정적 랜덤 액세스 메모리 셀의 구성 요소들을 예시한다.
도 5a의 (b)를 참고하면, 정적 랜덤 액세스 메모리 셀은 제1 및 제2 풀업 트랜지스터, 제1 및 제2 풀다운 트랜지스터, 제1 및 제2 패스게이트 트랜지스터 및 제어 트랜지스터를 포함한다.
정적 랜덤 액세스 메모리 셀에서 제어 트랜지스터는 제어 트랜지스터의 게이트단을 통하여 제2 워드 라인(512)의 구동 전압을 부정값에서 긍정값에서 전환함에 따라 턴온된다.
본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리 셀에서 제어 트랜지스터가 턴온됨에 따라 제2 비트 라인으로부터의 전하는 제2 데이터 노드(532)로 전달될 수 있다.
또한, 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리 셀은 제어 트랜지스터의 동작 상태를 제2 워드 라인의 구동 전압을 변화시켜 턴오프에서 턴온으로 전환함에 따라 차등 라이트 동작을 수행할 수 있다.
일례로, 정적 랜덤 액세스 메모리 셀은 차등 라이트 동작을 수행하기 위하여 제1 워드 라인과 제2 워드 라인의 구동 전압을 드레인 전압으로 이용하는 라이트 딜레이 구간이 요구될 수 있다.
또한, 라이트 딜레이 구간이 충분하지 못할 경우, 라이트 실패가 발생할 수 있고, 라이트 딜레이 구간은 도 5b의 그래프를 통하여 확인할 수 있다.
도 5b는 본 발명의 일실시예에 따른 라이트 동작을 수행하는 정적 랜덤 액세스 메모리 셀에서 전압 변화와 관련된 그래프를 도시한다.
구체적으로, 도 5b는 본 발명의 일실시예에 따른 차등 라이트 동작을 수행하는 정적 랜덤 액세스 메모리 셀에서의 전압 변화를 예시한다.
도 5b의 그래프들은 가로축은 시간을 나타내고, 세로축은 드레인 전압을 나타낸다. 여기서, 드레인 전압이 하이일 경우, 긍정값을 나타낼 수 있고, 드레인 전압이 로우일 경우, 부정값을 나타낼 수 있다.
도 5b의 (a)는 라이트 동작 시작 시, 제1 워드 라인의 구동 전압과 제2 워드 라인의 구동 전압을 나타낸다.
도 5b의 (b)는 라이트 동작 시작 시, 제1 데이터 노드의 전압과 제2 데이터 노드의 전압을 나타낸다.
도 5b의 (c)는 차등 라이트 동작 시, 제1 워드 라인의 구동 전압과 제2 워드 라인의 구동 전압을 나타내고, 제1 워드 라인의 구동 전압과 제2 워드 라인의 구동 전압이 드레인 전압이 되는 라이트 딜레이(TWT)와 관련된 구간을 나타낸다.
도 5b의 (d)는 차등 라이트 동작 시, 제1 데이터 노드의 전압과 제2 데이터 노드의 전압을 나타낸다.
도 6a는 본 발명의 일실시예에 따른 리드 동작을 수행하는 정적 랜덤 액세스 메모리 셀의 블록도를 도시한다.
구체적으로, 도 6a는 본 발명의 일실시예에 따른 리드 동작에서 정적 랜덤 액세스 메모리 셀의 제1 비트 라인 및 제2 비트 라인으로부터의 전하 유입에 따른 방해(disturbance)를 예시한다.
도 6a를 참고하면, 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리 셀은 제1 워드 라인에 드레인 전압이 인가될 때, 제2 워드 라인에 드레인 전압이 인가될 경우, 로우 하프-선택된 셀의 데이터가 손실될 수 있다.
구체적으로, 제1 워드 라인에 구동 전압이 긍정값으로 인가될 때 제2 워드 라인의 구동 전압이 긍정값일 경우, 선택 열(selected column)에 위치하지 않지만 선택 셀과 같은 로우(row)에 위치하는 로우-하프 선택 셀의 데이터가 제1 비트 라인 및 제2 비트라인으로부터의 방해 영향을 받아 손실 될 수 있다.
즉, 로우-하프 선택 셀에서 방해 전압(610)이 제1 데이터 노드로 유입되어 제1 데이터 노드의 데이터를 손실하고, 제2 데이터 노드의 전압(612)이 디스차지되어, 제2 데이터 노드의 데이터가 손실될 수 있다.
따라서, 선택 셀에서 제2 워드 라인에 전달되는 드레인 전압을 소스 전압으로 전환하여 제어 트랜지스터를 턴오프하여, 제1 비트 라인으로부터의 전하와 제2 비트 라인으로부터의 전하를 일정 시간 동안 디스차지한 후, 제2 워드 라인에 전달되는 소스 전압을 드레인 전압으로 전환할 수 있다.
다시 말해, 정적 랜덤 액세스 메모리 셀은 제1 비트 라인으로부터의 전하 및 제2 비트 라인으로부터의 전하 중 적어도 어느 하나가 로우-하프 선택 셀의 데이터가 손실되기 이전에 해당하는 시간까지 디스차지된 경우, 제2 워드 라인으로 전달되는 구동 전압을 부정값에서 긍정값으로 전환할 수 있다. 즉, 정적 랜덤 액세스 메모리 셀은 제2 워드 라인의 구동 전압을 드레인 전압으로 리셋(reset)할 수 있다.
또한, 정적 랜덤 액세스 메모리 셀은 제1 워드 라인의 구동 전압이 긍정값으로 인가될 경우 제2 워드 라인의 구동 전압을 부정값으로 인가하여 로우-하프 선택 셀에서 방해의 영향없이 제1 비트 라인으로부터의 전하 및 제2 비트 라인으로부터의 전하를 디스차지할 수 있다.
로우 하프-선택 셀의 데이터 손실 없이, 제1 비트 라인으로부터의 전하와 제2 비트 라인으로부터의 전하를 디스차지하기 위한 일정 시간은 도 6b의 그래프들을 통하여 확인할 수 있다.
도 6b는 본 발명의 일실시예에 따른 리드 동작을 수행하는 정적 랜덤 액세스 메모리 셀에서 전압 변화와 관련된 그래프를 도시한다.
구체적으로, 도 6b는 본 발명의 일실시예에 따른 리드 동작을 수행하는 정적 랜덤 액세스 메모리 셀에서 전압 변화와 관련된 그래프를 예시하고, 예시된 그래프의 가로축은 시간을 나타내고, 세로축은 드레인 전압을 나타낸다.
도 6b의 (a)는 리드 수율 딜레이 없이 제2 워드 라인에 전달되는 구동 전압을 소스 전압에서 드레인 전압으로 전환한 경우에 제1 워드 라인의 구동 전압, 제2 워드 라인의 구동 전압을 나타낼 수 있다.
도 6b의 (b)는 리드 수율 딜레이 없이 제2 워드 라인에 전달되는 전압을 소스 전압에서 드레인 전압으로 전환한 경우에 제1 비트 라인의 전압(620) 및 제2 비트 라인의 전압을 나타낼 수 있다.
도 6b의 (c)는 리드 수율 딜레이 없이 제2 워드 라인에 전달되는 전압을 소스 전압에서 드레인 전압으로 전환한 경우에 제1 데이터 노드, 제2 데이터 노드 및 제3 데이터 노드의 전압을 나타낼 수 있다.
도 6b의 (d)는 리드 수율 딜레이(630) 경과 후, 제2 워드 라인에 전달되는 전압을 소스 전압에서 드레인 전압으로 전환한 경우에 제1 워드 라인의 구동 전압, 제2 워드 라인의 구동 전압을 나타낼 수 있다.
도 6b의 (e)는 리드 수율 딜레이(630) 경과 후, 제2 워드 라인에 전달되는 전압을 소스 전압에서 드레인 전압으로 전환한 경우에 제1 비트 라인의 전압(622) 및 제2 비트 라인의 전압을 나타낼 수 있다.
도 6b의 (c)는 리드 수율 딜레이(630) 경과 후 제2 워드 라인에 전달되는 전압을 소스 전압에서 드레인 전압으로 전환한 경우에 제1 데이터 노드, 제2 데이터 노드 및 제3 데이터 노드의 전압을 나타낼 수 있다.
도 7은 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리 셀의 배치도를 도시한다.
도 7을 참고하면, 정적 랜덤 액세스 메모리 셀(700)은 제1 풀업 트랜지스터(710), 제2 풀업 트랜지스터(712), 제1 풀다운 트랜지스터(720), 제2 풀다운 트랜지스터(722), 제1 패스게이트 트랜지스터(730), 제2 패스게이트 트랜지스터(732) 및 제어 트랜지스터(740)을 포함한다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 셀(700)은 비트 라인 캐패시턴스(capacitance)가 감소하여 리드 딜레이를 감소시킬 수 있다.
상술한 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
100: 정적 랜덤 액세스 메모리 셀 110: 제1 풀업 트랜지스터
112: 제2 풀업 트랜지스터 120: 제1 풀다운 트랜지스터
122: 제2 풀다운 트랜지스터 130: 제1 패스게이트 트랜지스터
132: 제2 패스게이트 트랜지스터 140: 제어 트랜지스터
150: 제1 워드 라인 152: 제2 워드 라인
160: 제1 데이터 노드 162: 제2 데이터 노드
164: 제3 데이터 노드 170: 제1 비트 라인
172: 제2 비트 라인

Claims (18)

  1. 제1 데이터 노드 및 제2 데이터 노드를 구성하는 4개의 트랜지스터들을 포함하는 데이터 노드부;
    상기 제1 데이터 노드 및 상기 제2 데이터 노드에서 데이터의 리드 및 라이트를 제어하는 제1 및 제2 패스 게이트(pass-gate) 트랜지스터를 포함하는 데이터 제어부; 및
    상기 2 데이터 노드를 통하여 상기 데이터 노드부에 연결되고, 상기 데이터 제어부에 구동 전압을 전달하는 제1 워드 라인과 반대 극성을 갖는 제2 워드 라인의 구동 전압에 기초하여 제어되는 제어 트랜지스터를 포함하는
    정적 랜덤 액세스 메모리 셀.
  2. 제1항에 있어서,
    상기 데이터 노드부는, 제1 및 제2 풀업(pull-up) 트랜지스터, 및 제1 및 제2 풀다운(pull-down) 트랜지스터를 포함하는
    정적 랜덤 액세스 메모리 셀.
  3. 제2항에 있어서,
    상기 제어 트랜지스터의 드레인단은, 상기 제2 데이터 노드를 통하여 상기 제1 풀업(pull-up) 트랜지스터의 게이트단, 상기 제1 풀다운(pull-down) 트랜지스터의 게이트단, 상기 제2 풀업(pull-up) 트랜지스터의 소스단에 연결되고,
    상기 제어 트랜지스터의 소스단은, 제3 데이터 노드를 통하여 상기 제2 패스 게이트(pass-gate) 트랜지스터의 소스단, 상기 제2 풀다운(pull-down) 트랜지스터의 드레인단에 연결되며,
    상기 제어 트랜지스터의 게이트단은, 상기 제2 워드 라인에 연결되는
    정적 랜덤 액세스 메모리 셀.
  4. 제3항에 있어서,
    상기 제1 및 제2 패스 게이트(pass-gate) 트랜지스터의 게이트단은, 상기 제1 워드 라인에 연결되고,
    상기 제1 패스 게이트(pass-gate) 트랜지스터의 드레인단은 제1 비트 라인에 연결되며,
    상기 제2 패스 게이트(pass-gate) 트랜지스터의 드레인단은 제2 비트 라인에 연결되는
    정적 랜덤 액세스 메모리 셀.
  5. 제4항에 있어서,
    상기 제1 비트 라인 및 상기 제2 비트 라인은, 리드 동작 전에 긍정값에 해당하는 전압이 프리차지되는
    정적 랜덤 액세스 메모리 셀.
  6. 제2항에 있어서,
    초기 상태 시, 상기 제1 워드 라인으로 부정값에 해당하는 구동 전압을 전달하고, 상기 제2 워드 라인으로 긍정값에 해당하는 구동 전압을 전달하는 워드 라인 구동부를 더 포함하는
    정적 랜덤 액세스 메모리 셀.
  7. 제6항에 있어서,
    상기 워드 라인 구동부는,
    리드 동작 시작 시, 상기 제1 워드 라인에 상기 긍정값에 해당하는 구동 전압을 전달하고, 상기 제2 워드 라인에 상기 부정값에 해당하는 구동 전압을 전달하는
    정적 랜덤 액세스 메모리 셀.
  8. 제7항에 있어서,
    상기 제어 트랜지스터는, 상기 리드 동작 시작 시, 상기 제2 워드 라인을 통하여 상기 부정값에 해당하는 구동 전압을 수신하여 턴오프되고,
    상기 제1 및 제2 패스 게이트(pass-gate) 트랜지스터는, 상기 리드 동작 시작 시, 상기 제1 워드 라인을 통하여 상기 긍정값에 해당하는 구동 전압을 수신하여 턴온되는
    정적 랜덤 액세스 메모리 셀.
  9. 제8항에 있어서,
    상기 제1 비트 라인으로부터의 전하(charge)는, 제1 데이터에 대한 리드 동작 시, 상기 제1 패스 게이트(pass-gate) 트랜지스터 및 상기 제1 풀다운(pull-down) 트랜지스터를 통하여 디스차지되는
    정적 랜덤 액세스 메모리 셀.
  10. 제9항에 있어서,
    상기 제1 비트 라인으로부터의 전하(charge)는, 상기 제1 데이터에 대한 리드 동작 시, 상기 제1 데이터 노드에 유입되고, 상기 제1 데이터 노드의 전압을 증가시켜 제3 데이터 노드의 전압을 디스차지하고,
    상기 제2 데이터 노드는, 상기 제1 데이터 노드의 전압이 증가되어 상기 제3 데이터 노드의 전압이 디스차지될 경우, 상기 제어 트랜지스터의 턴오프에 따라 상기 제2 데이터 노드의 전압을 유지하는
    정적 랜덤 액세스 메모리 셀.
  11. 제10항에 있어서,
    상기 제2 데이터 노드에 유지된 전압을 이용하여 상기 제1 데이터 노드에 저장된 상기 제1 데이터를 리드하는 리드 버퍼부를 더 포함하는
    정적 랜덤 액세스 메모리 셀.
  12. 제11항에 있어서,
    상기 리드 버퍼부는, 제2 데이터에 대한 리드 동작 시, 상기 제어 트랜지스터의 턴오프 상태에 기초하여 유지된 상기 제2 데이터 노드의 전압을 이용하여 상기 제2 데이터를 리드하는
    정적 랜덤 액세스 메모리 셀.
  13. 제12항에 있어서,
    상기 제2 비트 라인으로부터의 전하(charge)는, 상기 제2 패스 게이트(pass-gate) 트랜지스터 및 상기 제2 풀다운(pull-down) 트랜지스터를 통하여 디스차지되는
    정적 랜덤 액세스 메모리 셀.
  14. 제6항에 있어서,
    상기 워드 라인 구동부는,
    라이트 동작 시작 시, 상기 제1 워드 라인에 상기 긍정값에 해당하는 구동 전압을 전달하고, 상기 제2 워드 라인에 상기 부정값에 해당하는 구동 전압을 전달하는
    정적 랜덤 액세스 메모리 셀.
  15. 제14항에 있어서,
    상기 워드 라인 구동부는,
    상기 제1 비트 라인으로부터의 전하 및 상기 제2 비트 라인으로부터의 전하 중 적어도 어느 하나가 일정 시간 동안 디스차지된 경우, 상기 제2 워드 라인으로 전달되는 구동 전압을 상기 부정값에서 상기 긍정값으로 전환하는
    정적 랜덤 액세스 메모리 셀.
  16. 제6항에 있어서,
    라이트 수율 딜레이 제어부가 포함하는 적어도 하나 이상의 인버터에 기초하여 라이트 수율 딜레이를 제어하고, 리드 수율 딜레이 제어부가 포함하는 적어도 하나 이상의 인버터에 기초하여 리드 수율 딜레이를 제어하는 신호 딜레이부를 더 포함하는
    정적 랜덤 액세스 메모리 셀.
  17. 제16항에 있어서,
    상기 신호 딜레이부는, SAE(sense amplifier enable) 신호 및 WLEN(word line enable) 신호를 생성하는 회로와 인버터 딜레이 라인(inverter delay line)을 공유하는
    정적 랜덤 액세스 메모리 셀.
  18. 제1 데이터 노드 및 제2 데이터 노드를 구성하는 4개의 트랜지스터들을 포함하는 데이터 노드부; 상기 제1 데이터 노드 및 상기 제2 데이터 노드에서 데이터의 리드 및 라이트를 제어하는 제1 및 제2 패스 게이트(pass-gate) 트랜지스터를 포함하는 데이터 제어부; 및 상기 2 데이터 노드를 통하여 상기 데이터 노드부에 연결되고, 상기 데이터 제어부에 구동 전압을 전달하는 제1 워드 라인과 반대 극성을 갖는 제2 워드 라인의 구동 전압에 기초하여 제어되는 제어 트랜지스터를 포함하는 정적 랜덤 액세스 메모리 셀의 제어 방법으로서,
    워드 라인 구동부에서, 제1 비트 라인으로부터의 전하 및 제2 비트 라인으로부터의 전하 중 적어도 어느 하나가 일정 시간 동안 디스차지된 경우, 상기 제2 워드 라인으로 전달되는 구동 전압을 부정값에서 긍정값으로 전환하는
    정적 랜덤 액세스 메모리 셀의 제어 방법.
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