WO2010140559A1 - 逐次比較型ad変換回路 - Google Patents
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Definitions
- the present invention relates to a technique for improving conversion accuracy in a successive approximation AD converter circuit, and more particularly to a technique suitable for use in an AD converter circuit having a chopper comparator.
- Portable electronic devices such as mobile phones, PDAs (Personal Digital Assistants), and digital cameras are equipped with a microprocessor to control the system inside the device, and the microprocessor monitors the temperature, battery voltage, etc. Control is in progress. Therefore, equipment is provided with sensors for detecting temperature, battery voltage, etc., and a microprocessor with an A / D conversion circuit for converting analog signals from these sensors into digital signals is used. There are many.
- the A / D conversion circuit built in the microprocessor or the like has a small circuit scale.
- an A / D conversion circuit for example, an A / D conversion circuit using a so-called chopper type comparator using a CMOS inverter as an amplifier as shown in FIG. 14 is known.
- a switch (sampling switch) SS1 on the analog signal input side is turned on with the sampling clock short-circuited between the input and output terminals of the CMOS inverter, and the logical threshold voltage of the inverter is used as a reference.
- the input signal Vin is sampled into the capacitor Cs.
- the sampling switch SS1 is turned off, the switch SS2 on the comparison voltage input side is turned on, the comparison voltage Vref is applied to the sampling capacitor Cs, and the input and output of the CMOS inverter are shut off, whereby each inverter becomes an amplifier. Operates and changes output.
- the output since the input is amplified by the three-stage inverter, the output becomes the power supply voltage Vcc or the ground potential GND which is almost at the logic level, and the determination result of the magnitude relation between Vin and Vref is output.
- the noise generated in the CMOS inverter is represented by 2 kT / 3CL (k is Boltzmann constant, T is absolute temperature), where CL is the inverter load capacitance (parasitic capacitance). From this, it can be understood that the noise of the inverter can be reduced by increasing the load capacitance CL.
- the size of the load capacity of the CMOS inverter in the chopper type comparator has a great influence on the operation speed, and the operation speed decreases when the load capacity is increased. Therefore, conventionally, the design is generally made so that the load capacity becomes small.
- thermal noise taken into the sampling capacitor is represented by kT / C, in which the noise VR 2 generated by the resistor is integrated by a low-pass filter as shown in FIG.
- the present invention has been made paying attention to the above-mentioned problems, and the object of the present invention is to reduce noise in the comparison circuit without reducing the apparent conversion speed in the successive approximation type AD conversion circuit.
- An object of the present invention is to improve the AD conversion accuracy.
- Another object of the present invention is to reduce erroneous comparison and determination and improve AD conversion accuracy in a successive approximation AD converter circuit.
- Still another object of the present invention is to make it possible to correct errors due to noise and improve AD conversion accuracy in a successive approximation AD converter circuit.
- a comparison circuit that includes a plurality of amplification stages connected in cascade via a coupling capacitor, determines the magnitude of the input analog voltage and the comparison voltage, a register that sequentially captures and holds the determination result of the comparison circuit, and a value of the register
- a successive approximation AD converter circuit comprising a local DA converter circuit that converts the voltage into a voltage and generates the comparison voltage,
- Load capacity adjustment means connected to the output terminal of the amplification stage of the comparison circuit;
- a control circuit for generating a signal for changing the capacity value of the load capacity adjusting means; The capacity value of the load capacity adjusting means is reduced when converting the upper bits, and the capacity value of the load capacity adjusting means is increased when converting the lower bits.
- the output voltage of the amplification stage of the conventional comparator circuit is longer in the initial stage of conversion, that is, in the upper bit comparison operation, until the target level is reached.
- a comparison operation is performed at a high speed in order to reduce the load capacity of the amplification stage during the conversion of the upper bits, while the load capacity is increased during the conversion of the lower bits. Therefore, the settling time is longer than in the conventional case, but the noise reduction effect is enhanced.
- the period of the clock for operating the comparison circuit is determined by the settling time of the most significant bit, even if the settling time of the lower bits becomes longer than before, the AD conversion time as a whole is not extended, Noise can be reduced and the occurrence of errors can be suppressed.
- the settling time of the output voltage of the amplification stage to which the load capacity adjusting unit is connected is the same as the maximum settling time when the upper bit is converted.
- the capacity value of the load capacity adjusting means is changed. As a result, it is possible to achieve both high speed comparison and low noise in a balanced manner, that is, maximum noise reduction within a range in which the apparent conversion speed is not lowered at all.
- the load capacitance adjusting means includes one or more capacitive elements and a switch element connected in series with any one of the capacitive elements, and the switch element is turned on or off.
- the capacity value is changed.
- a comparison circuit that includes a plurality of amplification stages connected in cascade via a coupling capacitor, determines the magnitude of the input analog voltage and the comparison voltage, a register that sequentially captures and holds the determination result of the comparison circuit, and a value of the register
- a successive approximation AD converter circuit comprising a local DA converter circuit that converts the voltage into a voltage and generates the comparison voltage, Load capacity adjustment means connected to the output terminal of the amplification stage of the comparison circuit
- a switch capable of switching between one or more capacitors having one terminal connected to the input terminal of the first amplification stage of the comparison circuit and a voltage applied to the other terminal of the capacitor based on the output of the comparison circuit
- a sub-DA conversion circuit having means; Generates a control signal for the sub-D / A converter circuit in accordance with the output of the comparison circuit, causes the comparison circuit to perform a redundant comparison, averages the output of the comparison circuit, and generates a correction signal for the register value
- the comparison operation is performed at a high speed to reduce the load capacity of the amplification stage when converting the upper bits, while the load capacity is increased when converting the lower bits, so that the AD conversion time is not extended. It is possible to reduce noise and suppress the occurrence of errors, and obtain an AD conversion value in which an error due to switching noise is corrected by a redundancy comparison performed after a normal AD conversion operation.
- control circuit causes the redundant comparison using the sub DA conversion circuit to be executed a plurality of times, and the result of the normal AD conversion operation using the local DA conversion circuit and the redundant comparison of the plurality of times are performed.
- An averaging process with the result is performed, and the value of the register can be changed according to the result of the averaging process. This makes it possible to obtain a more accurate AD conversion value in which an error due to switching of the amplification stage is corrected.
- a comparison circuit that includes a plurality of amplification stages connected in cascade via a coupling capacitor, determines the magnitude of the input analog voltage and the comparison voltage, a register that sequentially captures and holds the determination result of the comparison circuit, and a value of the register
- a local DA converter circuit that converts the voltage into a voltage and generates the comparison voltage
- a load capacity adjustment means connected to the output terminal of the amplification stage of the comparison circuit
- the comparison circuit is A first comparison stage having a first amplification stage and a second comparison stage having a second amplification stage, each having a first amplification stage in common among the plurality of amplification stages and connected to each subsequent stage via a coupling capacitor;
- a first comparison point shift circuit connected to the input terminal of the first amplification stage and a second comparison point shift circuit connected to the input terminal of the second amplification stage;
- the comparison operation is performed at a high speed to reduce the load capacity of the amplification stage when converting the upper bits, while the load capacity is increased when converting the lower bits, so that the AD conversion time is not extended. Noise can be reduced and the occurrence of errors can be suppressed.
- comparison is performed at two comparison points that avoid the original comparison point, erroneous determination is less likely to occur, and a first comparison unit and a second comparison unit are provided, and determination is performed in parallel by the two comparison units. As a result, the time required for conversion does not have to be long.
- the local DA converter circuit performs the previous comparison operation in the next comparison operation.
- the local DA converter circuit generates the same voltage as the comparison voltage in the previous comparison operation when the second code is generated.
- the third code is generated, in the next comparison operation, the local DA converter circuit is configured to generate a voltage lower than the comparison voltage in the previous comparison operation.
- the comparison voltage in the next comparison operation changes according to the previous comparison result, so that even if a comparison error occurs, the determination can be led in the direction of correcting the error in the subsequent comparison operation. A conversion result with few errors can be obtained.
- each of the first comparison point shift circuit and the second comparison point shift circuit includes a first capacitor having one terminal connected to an input terminal of the first amplification stage or an input terminal of the second amplification stage.
- the first comparison point shift circuit and the second comparison point shift circuit can be realized with a relatively simple circuit.
- the successive approximation type AD converter circuit it is possible to improve the AD conversion accuracy by reducing noise in the comparison circuit without reducing the apparent conversion speed.
- erroneous comparison and determination can be reduced and AD conversion accuracy can be improved.
- FIG. 1 is a circuit configuration diagram showing an embodiment of a successive approximation AD converter circuit according to the present invention. It is explanatory drawing which shows the sampling capacitor Cs and the low-pass filter which makes the load capacity of an amplification stage C, and its input-output characteristic. It is a graph which shows the relationship between the number of conversion bits in a successive approximation type AD converter circuit, and the static time (maximum value) per bit. It is a graph which shows the relationship between the load capacity ratio of the amplification stage which becomes the same as the settling time of the conversion bit and the most significant bit in a successive approximation type AD converter circuit. It is a circuit diagram which shows the specific example of a load capacity adjustment means.
- FIG. 3 is a circuit configuration diagram showing a second embodiment of a successive approximation AD converter circuit according to the present invention.
- FIG. 3 is a circuit configuration diagram showing a second embodiment of a successive approximation AD converter circuit according to the present invention.
- the AD conversion circuit of 3rd Embodiment it is explanatory drawing which shows the method of the process of the code which shows the comparison result of each bit taking 4 bit AD conversion as an example.
- FIG. 10 is an operation explanatory diagram showing a part of the comparison operation of the (n ⁇ 1) th bit and the comparison operation of the (n ⁇ 2) th bit in the AD conversion circuit of the third embodiment.
- FIG. 1 shows an embodiment of a successive approximation AD converter circuit according to the present invention.
- the AD conversion circuit shown in FIG. 1 is a sample-and-hold circuit 11 that alternately samples an analog input Vin input to an analog input terminal and a comparison voltage Vref applied to a reference voltage terminal to hold a difference voltage.
- a chopper comparator 12 that amplifies the differential voltage sampled by the sample and hold circuit 11, a successive approximation register 13 that sequentially captures the output of the chopper comparator 12, and a signal output from the register 13
- the local DA conversion circuit 14 that outputs the voltage obtained by DA-converting the output code of the register 13 as the comparison voltage Vref to the sample and hold circuit 11 when the switch is switched, and the control that outputs the predetermined signal using the output of the comparator 12 as an input
- Each CMOS inverter of the circuit 15 and the comparator 12 Comprising INV1, INV2, connected to the output terminal of INV3 load capacitance adjusting means 16a, 16b, and 16c.
- the sample and hold circuit 11 includes a pair of sampling switches SS1 and SS2 that are complementarily turned on and off by a sampling clock ⁇ s and a clock / ⁇ s having a phase opposite to the sampling clock ⁇ s, a connection node between the switches SS1 and SS2, and the chopper comparator
- the sampling capacitor Cs is connected between 12 input terminals.
- the chopper comparator 12 has three CMOS inverters INV1, INV2, and INV3 connected in cascade through capacitors C2 and C3, and switches S1, S2, and S3 that short-circuit the input / output terminals for each inverter. It is set as the provided structure.
- the switches S1, S2, and S3 are turned on during the sampling period, and the input and output of the inverters INV1, INV2, and INV3 are short-circuited.
- the potential is equal to the threshold value VLT. Therefore, in the sample and hold circuit 11, the switch SS1 on the input terminal side is turned on by the sampling clock ⁇ s.
- the input analog voltage Vin is sampled in the sampling capacitor Cs with reference to VLT. That is, Cs is charged with a charge corresponding to the potential difference between VLT and Vin.
- the capacitors C2 and C3 are charged with voltages (VLT2-VLT1) and (VLT3-VLT2) which are the differences between the logic threshold values of the inverters.
- the reference side switch SS2 is turned on by the sampling clock / ⁇ s.
- the switches S1, S2, and S3 are turned off by ⁇ s and the input and output of the inverters INV1, INV2, and INV3 are cut off, so that each inverter operates as an amplifier and outputs according to the input potential. Change.
- the potential difference (Vref ⁇ Vin) is transmitted to the input terminal of the first-stage inverter INV1 through the sampling capacitor Cs, and the potential difference is gradually amplified by the inverters INV1, INV2, and INV3.
- the result of comparing the input analog voltage Vin and the comparison voltage Vref appears at the output of the inverter INV3.
- Vin is higher than Vref
- the output of the inverter INV3 is at a low level (ground potential GND)
- Vin is lower than Vref
- the output of the inverter INV3 is at a high level (power supply voltage Vdd).
- the control circuit 15 generates clocks ⁇ s and / ⁇ s for the sample and hold circuit 11 and the comparator 12, and generates and outputs control signals for the load capacity adjusting means 16a, 16b and 16c.
- the control circuit 15 includes a counter inside, for example, and is configured to generate a control signal while grasping how many bits of the comparison operation are being performed.
- the output voltage of the amplification stage is the time until the output reaches the target level even if the input voltage rises sharply by the integration operation of the low pass filter of R and C as shown in FIG. It takes time, and the change in the reference voltage is larger at the initial stage of conversion, that is, the comparison operation of the upper bits. Therefore, the settling time until the voltage reaches the target level is long, and the number of comparisons is repeated to shift to the lower bits. The shorter the settling time.
- the load capacity of each amplification stage of the comparator 12 is reduced during high-order bit conversion to perform high-speed comparison operation, and the load capacity is increased during low-order bit conversion.
- the load capacity adjusting means 16a to 16c are controlled so that the noise reduction effect is enhanced. By performing such control, the occurrence of errors can be suppressed without extending the AD conversion time as a whole.
- the present inventor examined the relationship between the number of AD conversion bits and the settling time for the AD conversion circuit as shown in FIG. 14, and found that the maximum value, that is, the most significant bit settling time and the number of AD conversion bits. There was a proportional relationship as shown in FIG.
- the capacity value at each conversion bit necessary for setting the same time as the settling time of the most significant bit is 14 bits, 13 bits.
- 12-bit and 11-bit AD converter circuits were estimated. Then, when the capacity ratio between the capacity value and the minimum load capacity value of the amplification stage (inverter) was obtained, the result shown in FIG. 4 was obtained.
- the load capacity adjusting means 16a to 16c are controlled so that the load capacity increases according to the characteristics of FIG. 4 as the number of comparisons, that is, the conversion bit progresses, the occurrence of errors can be suppressed without extending the AD conversion time as a whole. Can do.
- the capacity ratio is about twice when the sixth bit is converted, about four times for the third bit, about seven times for the first bit, and about It can be seen that it is sufficient to increase the number of bits by about 14 with 0 bits.
- a circuit that changes the load capacity every time has a complicated configuration and an increased occupation area.
- the capacity ratio does not change so much when converting the first bit, that is, the upper bits, the capacity value may be switched in several steps in the range below the characteristic lines in FIG.
- FIGS. 5A to 5F show circuit examples of the load capacity adjusting means, respectively.
- INVi is composed of a P-channel MOSFET (insulated gate field effect transistor) Q1 and an N-channel MOS transistor Q2 constituting each amplification stage (inverter) of the comparator 12. It is a CMOS inverter.
- the load capacity adjusting means of FIG. 5A is composed of one capacitive element Cl1 and one on / off switch connected in series between the output node of the inverter and the grounding point. The capacitance value is changed by being turned on or off by a signal from the control circuit 15.
- the load capacity adjusting means shown in FIG. 5B is composed of two series-type capacitative elements Cl1, Cl2 and Cl2 and an on / off switch in parallel.
- the load capacity adjusting means shown in FIG. 5C includes two series-type capacitive elements Cl1, Cl2, a series-type capacitive element Cl3 connected in parallel with the Cl2, and an on / off switch.
- the load capacity adjusting means shown in FIG. 5D includes two parallel capacitive elements Cl1 and Cl2, and an on / off switch connected in series with the Cl2.
- the load capacity adjusting means of FIG. 5E is provided with an on / off switch in series with the capacitive element Cl1 of FIG. 5D.
- the load capacity adjusting means in FIG. 5F includes two capacitive elements Cl1, Cl2 in series and on / off switches, and two capacitive elements Cl3, Cl4 in series connected to the connection node of Cl1 and Cl2.
- Two capacitive elements Cl5 and Cl6 in series connected to the connection node of Cl3 and Cl4 and the on / off switch and one of the series configuration connected to the connection node of Cl5 and Cl6
- FIGS. 5A to 5D are capable of switching the capacitance value in two stages
- FIG. 5E is capable of switching in three stages
- FIG. 5F is capable of switching in 12 stages.
- 5A to 5F show specific examples in which the capacitance value can be switched stepwise, but a variable capacitance element whose capacitance value changes according to the applied voltage, such as a MOSFET gate capacitance or a varicap diode, is used. Then, the capacitance value may be changed.
- the load capacity adjusting means is provided for each of the three amplification stages.
- the load capacity adjusting means may be provided for one amplification stage or two amplification stages.
- the input conversion noise of the noise generated in the second and subsequent amplification stages is smaller than that in the first stage
- the load capacitance adjusting means is provided in only one amplification stage, the first amplification stage. It is desirable to provide in.
- the load capacity adjusting means may be provided only in the second amplification stage.
- load capacity adjusting means 16i is provided at the output of the inverter. You may do it.
- a comparator provided with a feedback capacitor can reduce noise as compared with a comparator that does not have a feedback capacitor by itself, but noise can be further reduced by providing a load capacitance adjusting means.
- the above embodiment assuming an AD conversion circuit with a fixed number of bits, when converting the upper bits, the load capacity of the amplification stage is reduced to increase the speed, and when converting the lower bits, the amplification stage
- the above embodiment is applied to an AD converter circuit having a variable number of bits that can be converted, and the load capacity is increased when the number of bits is large.
- noise may be reduced, and when the number of bits is small, the load capacity may be reduced to increase the speed.
- the AD conversion circuit When the AD conversion circuit is mounted on an LSI such as a microprocessor having a CPU (central processing unit), a register capable of setting the load capacity value by the CPU is provided. It is also possible to configure the load capacity adjusting means to be controlled according to the set value.
- FIG. 7 shows an embodiment of another AD conversion circuit suitable using a chopper type comparator having a load capacity adjustment function of the present invention.
- a sub DA conversion circuit (SubDAC) 17 connected to the input terminal of the first stage CMOS inverter INV1 of the comparator 12 is provided.
- the load capacity adjusting means 16 is connected to the output terminal of the first-stage CMOS inverter INV1.
- Other CMOS inverters may be provided with load capacity adjusting means. Since the specific example and function of the load capacity adjusting means 16 are the same as those in the above embodiment, the description thereof is omitted.
- the sub DA conversion circuit 17 is connected to the capacitors CDA1... CDAk, one terminal of which is connected to the input terminal of the first-stage inverter INV1, and to the other terminal of each capacitor CDA1.
- Vref_h and Vref_l are voltages corresponding to an upper limit value and a lower limit value of a voltage range FSR (Full Scale Range) in which AD conversion is possible.
- Capacity CDA1 ?? CDAk are each 2 0, 2 1, the capacitance value such that the relationship with the weight of the « 2 k-1 is set.
- the local DA converter circuit 14 is a charge distribution type circuit using a weight capacitor
- the smallest capacitor CDak is the same as the smallest capacitor among the weight capacitors constituting the local DA converter circuit.
- the capacitance value is smaller than that.
- the switches SW11... SW1k perform a switching operation of the voltage to be applied according to a signal from the control circuit 15.
- the two weighted weight capacity constituting the local DA conversion circuit 14 0, 2 1, when Hence 2 n, k is a positive integer smaller than n. It is also possible to set the capacitance value of the largest weighted capacitance in the sub DA conversion circuit 16 to the same capacitance value as the smallest one of the weighted capacitances in the local DA conversion circuit 14.
- the control circuit 15 is configured to have a function of averaging a plurality of redundant comparison results output from the comparator 12 by a redundant comparison operation described later.
- a function can be constituted by a register (accumulator) for holding the redundant comparison result of the comparator 12 and an arithmetic circuit (adder) for averaging the redundant comparison results of a plurality of times.
- the output of the comparator 12 can be supplied / shut off to the successive approximation register 13 via a transmission gate G1 such as an AND gate.
- the transmission gate G1 is controlled by the control circuit 15 by the local DA conversion circuit 14.
- the output of the comparator 12 is transmitted to the successive approximation register 13, and when the normal DA conversion is completed, the transmission of the output of the comparator 12 to the successive approximation register 13 is controlled.
- FIG. 8 shows the level of the output voltage (Vref) of the local DA converter circuit for each cycle, with the horizontal axis representing the time axis.
- a period indicated by a symbol T1 is a period in which a normal AD conversion operation using the local DA converter circuit 14 is performed, and the same number of times (n times) as the number of weighting capacitors while switching the DAC output. ) Is only compared.
- a period indicated by a symbol T2 is a period in which a redundant comparison operation using the sub DA conversion circuit is performed, and the same sequence is repeated a plurality of times (m times) in the redundant comparison. In each redundancy comparison, the comparison is performed k times by switching the switches SW11... SW1k in FIG.
- the redundant comparison performed after the normal AD conversion is started by using the conversion result obtained by the normal AD conversion as a start value, that is, without newly sampling while holding the AD conversion value in the successive approximation register.
- the low-order bits of the normal AD conversion result and the k redundant comparison results are averaged, and the average value is determined according to the average value. Then, addition or subtraction is performed on a value obtained by normal AD conversion and held in the successive approximation register.
- the voltage Vref_h is applied to the terminal of the largest capacitor CDAk by the changeover switch SW1k in the sub DA converter circuit, and the terminals of the capacitors CDAk-1 to CDA1 smaller than that.
- the voltage Vref_l is applied to the switch SW1k-1 to SW11.
- the voltage applied to the terminal of the largest capacitor CDAk is switched from Vref_h to Vref_l by the switch SW1k.
- the same state as when the reference voltage Vref output from the local DA conversion circuit 14 is lowered is set.
- the comparator 12 operates and performs comparison, and then, according to the output of the comparator, the voltage applied to the terminals of the capacitors CDAk-1 to CDA1 is set to Vref_h or Vref_l, whereby redundant comparison is performed. .
- an SN ratio of 3 dB is improved by executing one redundancy comparison sequence after a normal AD conversion, and an SN ratio of 6 dB is executed by executing the redundancy comparison sequence three times, and the redundancy comparison sequence is executed 15 times. It was found that the SN ratio could be improved by 12 dB. Therefore, if the allowable deviation of the AD conversion output is 2 codes, +3 redundant comparisons are performed, if the allowable deviation is 3 codes, +6 redundant comparisons are performed, and if the allowable deviation is 4 codes, +15 times are compared. It is desirable to perform a redundant comparison.
- an error is caused in the AD conversion result by taking in thermal noise generated by elements such as resistors and transistors during sampling or noise (substrate noise) due to leakage current flowing in the substrate into the sampling capacitor.
- an error occurs in the AD conversion result due to switching noise generated in the amplification stage at the time of comparison.
- FIG. 13A and 13B the analog input voltage is taken on the horizontal axis, and the relationship between the switching frequency of the inverter and the code change of the AD conversion output is shown.
- FIG. 13A shows a case where the variation in switching frequency is small
- FIG. 13B shows a case where the variation in switching frequency is large.
- an AD converter circuit including a chopper comparator often has characteristics as shown in FIG. 13B.
- the conversion result is taken over and the lower bit redundancy comparison is performed a plurality of times and averaged to obtain an output code near the center of the distribution of FIG. 13B.
- a value obtained by correcting an error due to switching noise of the inverter or the like can be obtained.
- the AD conversion circuit When the AD conversion circuit is mounted on an LSI such as a microprocessor having a CPU (central processing unit), a register capable of setting the values of k and m by the CPU is provided, and the control circuit 15 However, it is also possible to configure the sub DA conversion circuit 17 to operate with the number of comparisons corresponding to the set value of this register.
- LSI such as a microprocessor having a CPU (central processing unit)
- a register capable of setting the values of k and m by the CPU is provided, and the control circuit 15
- the sub DA conversion circuit 17 it is also possible to configure the sub DA conversion circuit 17 to operate with the number of comparisons corresponding to the set value of this register.
- FIG. 9 shows still another embodiment of the AD conversion circuit suitable for use with the chopper type comparator having the load capacity adjustment function of the present invention.
- the load capacity adjusting means 16 is connected to the output terminal of the first-stage CMOS inverter INV1.
- Other CMOS inverters may be provided with load capacity adjusting means. Since the specific example and function of the load capacity adjusting means 16 are the same as those in the above embodiment, the description thereof is omitted.
- the chopper type comparator 12 includes three CMOS inverters INV1, INV21, INV31 connected in cascade via coupling capacitors C21, C31, and switches S1, S1 that short-circuit the input / output terminals for each inverter. S21 and S31 are provided, and the first comparator section CMP1 in which the comparison point shift circuit CPS1 is connected to the input side of the second-stage inverter INV21 and the first-stage inverter INV1 are shared, and the subsequent stages are connected via coupling capacitors C22 and C32.
- the second comparator section CMP2 in which two CMOS inverters INV22 and INV32 are connected in cascade and the comparison point shift circuit CPS2 is connected to the input side of the inverter INV22, and the logic circuit section LG.
- the outputs of the first and second comparator units CMP1 and CMP2 are supplied to the logic circuit unit LG, and the logic circuit unit LG generates control signals for the comparison point shift circuits CPS1 and CPS2 based on the two outputs. It is configured.
- the switches S1, S21, and S31 are turned on during the sampling period and the inputs and outputs of the inverters INV1, INV21, and INV31 are short-circuited. Is equal to the potential. Therefore, in the sample and hold circuit 11, when the switch SS1 on the input terminal side is turned on by the sampling clock ⁇ s, the input analog voltage Vin is sampled in the sampling capacitor Cs with reference to VLT. That is, Cs is charged with a charge corresponding to the potential difference between VLT and Vin.
- the coupling capacitors C21 and C31 are charged with voltages (VLT21 ⁇ VLT1) and (VLT31 ⁇ VLT21) which are the differences between the logic threshold values of the inverters.
- Inverters INV22 and INV32 of the comparator unit CMP2 are turned on by the switches S22 and S32 between the input and output terminals, and similarly, the coupling capacitors C22 and C32 are charged with the voltage difference between the logic threshold values of the inverters.
- the reference side switch SS2 is turned on by the sampling clock / ⁇ s.
- the switches S1, S21, and S31 are turned off by ⁇ s and the input / output of the inverters INV1, INV21, and INV31 is cut off, so that each inverter operates as an amplifier and outputs according to the input potential. Change.
- the potential difference (Vref ⁇ Vin) is transmitted to the input terminal of the first-stage inverter INV1 via the sampling capacitor Cs, and the potential difference is gradually amplified by the inverters INV1, INV21, INV31 in the first comparator unit CMP1. Go. Similarly, in the second comparator unit CMP2, the potential difference is gradually amplified by the inverters INV1, INV22, INV32. As a result, a result of comparing the input analog voltage Vin and the comparison voltage Vref appears at the outputs of the inverters INV31 and INV32.
- the comparison point shift circuit CPS1 can be switched between a capacitor CS1 having one terminal connected to the input terminal of the inverter INV21 and a predetermined reference voltage Vref0 and Vref1 connected to the other terminal of the capacitor.
- Switch SW11 The comparison point shift circuit CPS2 includes a capacitor CS2 having one terminal connected to the input terminal of the inverter INV22, and a switch SW12 connected to the other terminal of the capacitor and capable of switching between predetermined reference voltages Vref0 and Vref2. It is comprised by.
- the capacitors CS1 and CS2 are the same as each other, and can have the same capacitance value as the smallest one of the weighting capacitors constituting the local DA converter circuit 14, for example.
- the switches SW11 and SW12 perform a voltage switching operation so that voltages changing in opposite directions are applied to CS1 and CS2. That is, first, the same voltage reference voltage Vref0 is applied, then the voltage Vref1 higher than Vref0 is applied to one side, and the voltage Vref2 lower than Vref0 is applied to the other side. Be controlled. In addition, switching of the switches SW11 and SW12, that is, switching of the reference voltage is performed in synchronization with the sampling clock ⁇ s. Instead of applying the same voltage reference voltage Vref0 first, different voltages Vref1 and Vref2 are applied, and then a voltage Vref1 ′ higher than the first applied voltage Vref1 is applied to one and the other is lower than Vref2. The voltage Vref2 ′ may be applied.
- the comparison point shift circuit CPS1 switches the voltage applied to the terminal of the capacitor CS1 in the direction of increasing from Vref0 to Vref1 during sampling and comparison operation, while the comparison point shift circuit CPS2 changes the capacitance CS2 of the capacitor CS1.
- the comparison point shift circuit CPS1 extracts the charge from the capacitor C21, and the comparison point shift circuit CPS2 injects the charge into the capacitor C22.
- the comparison point shift circuit CPS1 changes the comparison voltage (comparison point) to Vref + ⁇ V1
- the comparison point shift circuit CPS2 outputs a determination result equivalent to the comparison point changed to Vref ⁇ V2. Will come to be.
- ⁇ Vref1 Vref1 ⁇ Vref0
- ⁇ Vref2 Vref0 ⁇ Vref2
- ⁇ Vref1, ⁇ Vref2, CS1, and CS2 are set so as to satisfy ⁇ V1, ⁇ V2 ⁇ FS / 2 n * 2 (k ⁇ 2) during the k-th bit comparison operation. By doing so, a conversion result with few misjudgments can be obtained.
- FS is a potential difference between an upper limit and a lower limit of a voltage range FSR (Full Scale Range) in which AD conversion is possible.
- FIG. 11 shows a part of the comparison operation of the (n-1) th bit and the comparison operation of the (n-2) th bit.
- two comparison points are set by avoiding the original comparison point, that is, the comparison point set in the one having only one comparator unit, and shifting the comparison point up and down. Further, the shift amount of the comparison point is made smaller as the number of comparisons is followed.
- the determination result is represented by, for example, three types of codes (1,0), (0, 1), and (0, 0) according to the input voltage range.
- the logic circuit unit LG of FIG. 9 is provided with a conversion circuit including a logic gate that generates the above three types of codes based on the outputs of the comparator units CMP1 and CMP2.
- the conversion circuit generates a code of (1, 0) when the outputs of the comparator units CMP1 and CMP2 are 1, 1, and generates a code of (0, 1) when the outputs of the CMP1 and CMP2 are 0, 1.
- a code (0, 0) is generated.
- Such a circuit can be realized by an AND gate and an exclusive OR gate.
- the comparison point is always lower in the comparator unit CMP2, and the outputs of CMP1 and CMP2 do not become 1 and 0. Therefore, there is no need to consider a code corresponding to such a case.
- the comparison points are both shifted higher.
- the determination result of the (n-1) th bit is (0, 1)
- the comparison is performed by shifting the comparison point closer as shown in (2), and the determination result is (0, 0). If it is, the comparison is performed by shifting the comparison points downward as shown in (3). That is, the next comparison operation is performed in any of the ranges (1), (2), and (3) according to the determination result (code) of the previous comparison operation.
- FIG. 12A shows an example of a change in the output voltage of the local DAC during the conversion operation when AD conversion is performed according to the principle as described above.
- FIG. 12B shows a change in the output voltage of the local DAC when AD conversion is performed at the original comparison point using a conventional chopper comparator.
- a single determination mistake particularly at an early stage, an erroneous determination is repeated with an inappropriate comparison voltage thereafter, and an incorrect AD conversion result is output as shown in FIG. 12B. There is.
- the logic circuit portion LG of FIG. 9 is provided with an arithmetic circuit including a bit shifter (shift register), an adder, and the like.
- the processing of the least significant bit is not limited to rounding down and may be rounded up.
- the conventional chopper type comparator (corresponding to the first comparator unit) of FIG. 9 includes two inverters and two capacitive elements for AC coupling.
- the second comparator unit and the comparison point shift circuit provided for each comparator unit there is an effect that a highly accurate AD conversion result can be obtained without extending the conversion time. .
- the first-stage inverter INV1 is shared by the two comparator units, the output of the two comparator units is less likely to cause an error, and the scale of the added circuit can be reduced, greatly increasing the cost. It can be avoided.
- ⁇ Vk ⁇ Vk while satisfying the condition of ⁇ Vk ⁇ FS / 2 n * 2 (k ⁇ 2).
- the number of elements constituting the point shift circuit can be reduced and the area can be reduced.
- the present invention is not limited to the above embodiment.
- a comparator in which three stages of CMOS inverters are cascade-connected is shown, but two inverters may be cascade-connected, or four inverters may be cascade-connected.
- the CMOS inverter is used as the amplification stage constituting the chopper type comparator, but a single-ended differential amplifier circuit or a differential input-differential output amplifier circuit is used instead of the CMOS inverter. May be.
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Abstract
逐次比較型AD変換回路において、見かけ上の変換速度を低下させることなく、比較回路でノイズを低減してAD変換精度を向上させる。 結合容量を介して縦続接続され複数の増幅段を備え入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持するレジスタと、該レジスタの値を電圧に変換し前記比較電圧を生成するローカルDA変換回路とを備えた逐次比較型AD変換回路において、前記比較回路(11)の増幅段の出力端子に接続された負荷容量調整手段(16)と、負荷容量調整手段の容量値を変更する信号を生成する制御回路(15)とを設け、上位ビットを変換する際には負荷容量調整手段の容量値を小さくさせ、下位ビットを変換する際には前記負荷容量調整手段の容量値を大きくさせるようにした。
Description
本発明は、逐次比較型AD変換回路における変換精度を向上させる技術に関し、特にチョッパ型コンパレータを備えたAD変換回路に利用して好適な技術に関する。
携帯電話、PDA(Personal Digital Assistants)、ディジタルカメラ等の携帯用電子機器には、機器内部のシステムを制御するためマイクロプロセッサが設けられており、マイクロプロセッサは温度や電池の電圧等を監視して制御を行っている。そのため、機器には温度や電池の電圧等を検出するセンサが設けられ、マイクロプロセッサには、これらのセンサからのアナログ信号をディジタル信号に変換するA/D変換回路を内蔵するものが用いられることが多い。
また、マイクロプロセッサなどに内蔵されるA/D変換回路は、その回路規模が小さなものが望まれる。そのようなA/D変換回路として、例えば図14に示すようなCMOSインバータを増幅器として利用するいわゆるチョッパ型コンパレータを用いたA/D変換回路が知られている。
このA/D変換回路においては、サンプリングクロックによってCMOSインバータの入出力端子間をショートした状態でアナログ信号の入力側のスイッチ(サンプリングスイッチ)SS1をオンさせて、インバータの論理しきい値電圧を基準にして入力信号Vinを容量Csにサンプリングする。その後、サンプリングスイッチSS1をオフし、比較電圧の入力側のスイッチSS2をオンさせて比較電圧Vrefをサンプリング容量Csに印加するとともに、CMOSインバータの入出力間を遮断させることで、各インバータが増幅器として動作して出力が変化する。このとき入力は3段のインバータによって増幅されるため、出力はほぼ論理レベルである電源電圧Vccまたは接地電位GNDとなり、VinとVrefとの大小関係の判定結果が出力される。
チョッパ型コンパレータを用いたAD変換回路では、サンプリング時に抵抗やトランジスタなどの素子が発生する熱雑音や基板に流れるリーク電流によるノイズ(基板ノイズ)をサンプリングコンデンサに取り込んでしまうことによりAD変換結果に誤差が生じる他、比較時に増幅段としてのCMOSインバータで発生するノイズによってもAD変換結果に誤差が生じる。
ここで、CMOSインバータで発生するノイズは、インバータの負荷容量(寄生容量)をCLとすると、2kT/3CLで表わされる(kはボルツマン定数、Tは絶対温度)。これより、負荷容量CLを大きくすればインバータのノイズを低減することができることが分かる。しかしながら、チョッパ型コンパレータにおけるCMOSインバータの負荷容量の大きさは、動作速度に与える影響が非常に大きく、負荷容量を大きくすると動作速度が低下する。そのため、従来は一般に負荷容量が小さくなるように設計が行なわれている。
一方、抵抗の熱雑音や基板ノイズをサンプリングコンデンサに取り込むことにより生じるエラーは、サンプリングコンデンサの容量値を大きくすることなどの対策によって低減することはできるが、そのようにすると面積が増加してコストアップを招くとともに、変換速度が低下するなど別の問題が発生する。なお、サンプリングコンデンサに取り込まれる熱雑音は、抵抗で発生する雑音VR2に、図2に示すようなローパスフィルタによる積分がかけられる形となり、kT/Cで表わされる。
なお、上記のように変換速度の高速化とノイズの低減とがトレードオフの関係にある点に着目して、サンプリングコンデンサとサンプリングスイッチを2系統設け、入力信号のレベルに応じてコンデンサを切り替えることで、AD変換精度の向上と変換速度の両立を図るようにした発明が提案されている(特許文献1)。しかし、この発明は、サンプリングコンデンサとサンプリングスイッチを2系統有するため、半導体集積回路化する場合には回路の占有面積が大幅に増加してコストアップを招くという不具合がある。また、CMOSインバータで発生するノイズによってもAD変換結果に誤差が生じるが、特許文献1の発明においては、比較回路を構成するインバータの出力端子と接地点との間に存在する負荷容量(寄生容量)については全く考慮していないため、CMOSインバータで発生するノイズによる誤差を防止することができない。
ところで、インバータで発生するノイズ(熱雑音)を低減するにはインバータの負荷容量を大きくするのが有効である。しかし、上述したように、インバータの負荷容量を大きくするとコンパレータの動作速度が低下するため、従来は負荷容量(寄生容量)が小さくなるように設計が行なわれており、ノイズの低減が充分になされずAD変換精度が低下するという課題があることが分かった。
この発明は上記のような課題に着目してなされたものでその目的とするところは、逐次比較型AD変換回路において、見かけ上の変換速度を低下させることなく、比較回路でノイズを低減してAD変換精度を向上させることができるようにすることにある。
本発明の他の目的は、逐次比較型AD変換回路において、誤った比較判定を減らしAD変換精度を向上させることができるようにすることにある。
本発明のさらに他の目的は、逐次比較型AD変換回路において、ノイズによるエラーを補正しAD変換精度を向上させることができるようにすることにある。
上記目的を達成するため、この発明は、
結合容量を介して縦続接続された複数の増幅段を備え入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持するレジスタと、該レジスタの値を電圧に変換し前記比較電圧を生成するローカルDA変換回路と、を備えた逐次比較型AD変換回路において、
前記比較回路の増幅段の出力端子に接続された負荷容量調整手段と、
前記負荷容量調整手段の容量値を変更する信号を生成する制御回路と、
を備え、上位ビットを変換する際には前記負荷容量調整手段の容量値が小さくされ、下位ビットを変換する際には前記負荷容量調整手段の容量値が大きくされるように構成したものである。
結合容量を介して縦続接続された複数の増幅段を備え入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持するレジスタと、該レジスタの値を電圧に変換し前記比較電圧を生成するローカルDA変換回路と、を備えた逐次比較型AD変換回路において、
前記比較回路の増幅段の出力端子に接続された負荷容量調整手段と、
前記負荷容量調整手段の容量値を変更する信号を生成する制御回路と、
を備え、上位ビットを変換する際には前記負荷容量調整手段の容量値が小さくされ、下位ビットを変換する際には前記負荷容量調整手段の容量値が大きくされるように構成したものである。
従来の比較回路の増幅段の出力電圧は、変換の初期の段階すなわち上位ビットの比較動作ほど目標のレベルに達するまでの静定時間が長く、比較回数を重ねて下位ビットへ移行するほど静定時間は短くなるが、本発明の上記した構成によれば、上位ビットの変換時には増幅段の負荷容量を小さくするため高速で比較動作が行なわれる一方、下位ビットの変換時には負荷容量が大きくされるため静定時間は従来に比べて長くなるがノイズ低減効果は高くなる。また、比較回路を動作させるクロックの周期は最上位ビットの静定時間で決定されるので、下位ビットの静定時間が従来よりも長くなったとしても全体としてのAD変換時間を引き延ばすことなく、ノイズを低減して誤差の発生を抑えることができる。
ここで、望ましくは、下位ビットを変換する際に前記負荷容量調整手段が接続されている前記増幅段の出力電圧の静定時間が、上位ビットを変換する際の最大静定時間と同一となるように、前記負荷容量調整手段の容量値を変更するように構成する。これにより、比較動作の高速化と低ノイズ化の両方をバランス良く達成することができる、つまり見かけ上の変換速度を全く低下させない範囲で最大限の低ノイズ化が図れるようになる。
また、望ましくは、前記負荷容量調整手段は、1または2以上の容量素子と、いずれかの容量素子と直列に接続されたスイッチ素子とを備え、前記スイッチ素子がオンまたはオフ状態にされることにより容量値が変更されるように構成する。これにより、比較的簡単な構成でかつ半導体集積回路化に適した負荷容量調整手段を実現することができる。
本出願の他の発明は、
結合容量を介して縦続接続された複数の増幅段を備え入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持するレジスタと、該レジスタの値を電圧に変換し前記比較電圧を生成するローカルDA変換回路と、を備えた逐次比較型AD変換回路において、
前記比較回路の増幅段の出力端子に接続された負荷容量調整手段と、
前記比較回路の初段の増幅段の入力端子に一方の端子が接続された1または2以上の容量と、前記比較回路の出力に基づいて前記容量の他方の端子に印加する電圧を切替え可能なスイッチ手段を有するサブDA変換回路と、
前記比較回路の出力に応じて前記サブDA変換回路の制御信号を生成し前記比較回路に冗長比較を実行させ、前記比較回路の出力の平均化処理を行なって前記レジスタの値の補正信号を生成するとともに、前記負荷容量調整手段の容量値を変更する信号を生成する制御回路と、
を備え、上位ビットを変換する際には前記負荷容量調整手段の容量値が小さくされ、下位ビットを変換する際には前記負荷容量調整手段の容量値が大きくされるとともに、前記ローカルDA変換回路を用いた通常のAD変換動作の後に該変換結果をスタート値として前記サブDA変換回路を用いた冗長比較動作を実行するように構成した。
結合容量を介して縦続接続された複数の増幅段を備え入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持するレジスタと、該レジスタの値を電圧に変換し前記比較電圧を生成するローカルDA変換回路と、を備えた逐次比較型AD変換回路において、
前記比較回路の増幅段の出力端子に接続された負荷容量調整手段と、
前記比較回路の初段の増幅段の入力端子に一方の端子が接続された1または2以上の容量と、前記比較回路の出力に基づいて前記容量の他方の端子に印加する電圧を切替え可能なスイッチ手段を有するサブDA変換回路と、
前記比較回路の出力に応じて前記サブDA変換回路の制御信号を生成し前記比較回路に冗長比較を実行させ、前記比較回路の出力の平均化処理を行なって前記レジスタの値の補正信号を生成するとともに、前記負荷容量調整手段の容量値を変更する信号を生成する制御回路と、
を備え、上位ビットを変換する際には前記負荷容量調整手段の容量値が小さくされ、下位ビットを変換する際には前記負荷容量調整手段の容量値が大きくされるとともに、前記ローカルDA変換回路を用いた通常のAD変換動作の後に該変換結果をスタート値として前記サブDA変換回路を用いた冗長比較動作を実行するように構成した。
上記した構成によれば、上位ビットの変換時には増幅段の負荷容量を小さくするため高速で比較動作が行なわれる一方、下位ビットの変換時には負荷容量が大きくされるため、AD変換時間を引き延ばすことなくノイズを低減して誤差の発生を抑えることができるとともに、通常のAD変換動作の後に行なわれる冗長比較によって増幅段の切り換わりノイズによる誤差を補正したAD変換値を得ることができる。
ここで、望ましくは、前記制御回路は、前記サブDA変換回路を用いた冗長比較を複数回実行させ、前記ローカルDA変換回路を用いた通常のAD変換動作の結果と前記複数回の冗長比較の結果との平均化処理を行ない、該平均化処理の結果に応じて前記レジスタの値を変更可能に構成する。これにより、増幅段の切り換わりノイズ等による誤差を補正したより正確なAD変換値が得られるようになる。
本出願のさらに他の発明は、
結合容量を介して縦続接続された複数の増幅段を備え入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持するレジスタと、該レジスタの値を電圧に変換し前記比較電圧を生成するローカルDA変換回路と、前記比較回路の増幅段の出力端子に接続された負荷容量調整手段と、前記負荷容量調整手段の容量値を変更する信号を生成する制御回路と、を備えた逐次比較型AD変換回路において、
前記比較回路は、
前記複数の増幅段のうち初段の増幅段を共通にし、その後段にそれぞれ結合容量を介して接続された第1増幅段を有する第1比較部および第2増幅段を有する第2比較部と、
前記第1増幅段の入力端子に接続された第1比較点シフト回路および前記第2増幅段の入力端子に接続された第2比較点シフト回路と、
前記第1比較部の出力および第2比較部の出力に応じて所定のコードを生成し、生成したコードを演算処理して前記レジスタに格納する値を生成する論理回路部と、
を備え、前記第1比較点シフト回路および第2比較点シフト回路は、前記入力アナログ電圧と前記比較電圧との電位差を前記第1比較部および第2比較部でそれぞれ増幅する際に、前記比較電圧を互いに逆の方向へ所定量ずらすように動作し、
前記制御回路は、上位ビットを変換する際には前記負荷容量調整手段の容量値を小さくさせ、下位ビットを変換する際には前記負荷容量調整手段の容量値を大きくさせるように構成した。
結合容量を介して縦続接続された複数の増幅段を備え入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持するレジスタと、該レジスタの値を電圧に変換し前記比較電圧を生成するローカルDA変換回路と、前記比較回路の増幅段の出力端子に接続された負荷容量調整手段と、前記負荷容量調整手段の容量値を変更する信号を生成する制御回路と、を備えた逐次比較型AD変換回路において、
前記比較回路は、
前記複数の増幅段のうち初段の増幅段を共通にし、その後段にそれぞれ結合容量を介して接続された第1増幅段を有する第1比較部および第2増幅段を有する第2比較部と、
前記第1増幅段の入力端子に接続された第1比較点シフト回路および前記第2増幅段の入力端子に接続された第2比較点シフト回路と、
前記第1比較部の出力および第2比較部の出力に応じて所定のコードを生成し、生成したコードを演算処理して前記レジスタに格納する値を生成する論理回路部と、
を備え、前記第1比較点シフト回路および第2比較点シフト回路は、前記入力アナログ電圧と前記比較電圧との電位差を前記第1比較部および第2比較部でそれぞれ増幅する際に、前記比較電圧を互いに逆の方向へ所定量ずらすように動作し、
前記制御回路は、上位ビットを変換する際には前記負荷容量調整手段の容量値を小さくさせ、下位ビットを変換する際には前記負荷容量調整手段の容量値を大きくさせるように構成した。
上記した構成によれば、上位ビットの変換時には増幅段の負荷容量を小さくするため高速で比較動作が行なわれる一方、下位ビットの変換時には負荷容量が大きくされるため、AD変換時間を引き延ばすことなくノイズを低減して誤差の発生を抑えることができる。また、本来の比較点を避けた2つの比較点で比較を行なうため、誤判定が起きにくくなるとともに、第1比較部と第2比較部とを設け、2つの比較部で並行して判定を行なうため、変換に要する時間が長くならなくて済む。
ここで、望ましくは、前記論理回路部が生成する前記所定のコードは3種類設定され、第1コードが生成されたときは次回の比較動作の際に、前記ローカルDA変換回路は前回の比較動作の際の比較電圧よりも高い電圧を生成し、第2コードが生成されたときは次回の比較動作の際に、前記ローカルDA変換回路は前回の比較動作の際の比較電圧と同一の電圧を生成し、第3コードが生成されたときは次回の比較動作の際に、前記ローカルDA変換回路は前回の比較動作の際の比較電圧よりも低い電圧を生成するように構成する。これにより、前回の比較結果に応じて次回の比較動作における比較電圧が変わることで、比較ミスが発生したとしてもその後の比較動作でミスを補正する方向に判定を導くことができ、最終的に誤りの少ない変換結果が得られる。
また、望ましくは、前記第1比較点シフト回路および第2比較点シフト回路は、それぞれ前記第1増幅段の入力端子または前記第2増幅段の入力端子に一方の端子が接続された第1容量および第2容量と、前記第1容量の他方の端子に印加する電圧を切り替える第1切替えスイッチおよび前記第2容量の他方の端子に印加する電圧を切り替える第2切替えスイッチを備え、前記第1切替えスイッチおよび前記第2切替えスイッチが切り替える電圧の方向が異なるように構成する。これにより、比較的簡単な回路で第1比較点シフト回路および第2比較点シフト回路を実現することができる。
本発明によれば、逐次比較型AD変換回路において、見かけ上の変換速度を低下させることなく、比較回路でノイズを低減してAD変換精度を向上させることができるようになる。また、誤った比較判定を減らしAD変換精度を向上させることができる。さらに、ノイズによるエラーを補正しAD変換精度を向上させることができるようになるという効果がある。
以下、本発明の好適な実施の形態を図面に基づいて説明する。
図1は、本発明に係る逐次比較型AD変換回路の一実施形態を示す。図1に示されているAD変換回路は、アナログ入力端子に入力されたアナログ入力Vinと基準電圧端子に印加された比較電圧Vrefとを交互にサンプリングして差電圧を保持するサンプル・ホールド回路11と、該サンプル・ホールド回路11によってサンプリングされた差電圧を増幅するチョッパ型コンパレータ12と、該チョッパ型コンパレータ12の出力を順次取り込む逐次比較レジスタ13と、該レジスタ13から出力される信号によって内部のスイッチが切り替わることでレジスタ13の出力コードをDA変換した電圧を比較電圧Vrefとして上記サンプル・ホールド回路11へ出力するローカルDA変換回路14と、コンパレータ12の出力を入力とし所定の信号を出力する制御回路15と、コンパレータ12の各CMOSインバータINV1,INV2,INV3の出力端子に接続された負荷容量調整手段16a,16b,16cとを備える。
サンプル・ホールド回路11は、サンプリングクロックφsとその逆相のクロック/φsによって相補的にオン、オフされる一対のサンプリング用スイッチSS1,SS2と、該スイッチSS1,SS2の接続ノードと上記チョッパ型コンパレータ12の入力端子との間に接続されたサンプリング容量Csとからなる。
また、チョッパ型コンパレータ12は、3個のCMOSインバータINV1,INV2,INV3を、容量C2,C3を介して縦続接続するとともに、各インバータ毎に入出力端子間を短絡するスイッチS1,S2,S3を設けた構成とされている。
この実施例のコンパレータ12においては、サンプリング期間にスイッチS1,S2,S3がオンされてインバータINV1,INV2,INV3の入出力が短絡されることで、各インバータの入力電位と出力電位はその論理しきい値VLTと等しい電位になる。そのため、サンプル・ホールド回路11では、サンプリングクロックφsによって入力端子側のスイッチSS1がオン状態にされる。これによって、サンプリング容量Csには、VLTを基準として入力アナログ電圧Vinがサンプリングされる。つまり、CsにはVLTとVinとの電位差に応じた電荷がチャージされる。また、容量C2,C3には、各インバータの論理しきい値の差分の電圧(VLT2-VLT1),(VLT3-VLT2)がチャージされる。
比較判定時(ホールド期間)には、サンプル・ホールド回路11では、サンプリングクロック/φsによってリファレンス側のスイッチSS2がオン状態にされる。これによって、サンプリング容量Csには、入力アナログ電圧Vinと比較電圧Vrefとの電位差(Vref-Vin)に応じた電荷が残る。また、コンパレータ12においては、φsによってスイッチS1,S2,S3がオフされてインバータINV1,INV2,INV3の入出力間が遮断されることで、各インバータは増幅器として動作し入力電位に応じて出力が変化する。
そして、このとき初段のインバータINV1の入力端子には、サンプリング容量Csを介して電位差(Vref-Vin)が伝達され、その電位差がインバータINV1,INV2,INV3によって次第に増幅されて行く。その結果、インバータINV3の出力には、入力アナログ電圧Vinと比較電圧Vrefとを比較した結果が現われる。具体的には、VinがVrefよりも高いときはインバータINV3の出力はロウレベル(接地電位GND)に、またVinがVrefよりも低いときはインバータINV3の出力はハイレベル(電源電圧Vdd)になる。
制御回路15は、上記サンプル・ホールド回路11およびコンパレータ12に対するクロックφs,/φsを生成するとともに、負荷容量調整手段16a,16b,16cに対する制御信号を生成して出力する。また、制御回路15は、例えば内部にカウンタを備え何ビット目の比較動作を実行しているかを把握しながら制御信号を生成するように構成される。
ここで、負荷容量調整手段16a~16cにより負荷容量を調整することとした理由について説明する。
逐次比較型AD変換回路においては、増幅段の出力電圧は、図2に示すようなRとCのローパスフィルタの積分動作によって、入力電圧が急峻に立ち上がっても出力が目標のレベルに達するまでに時間を要するとともに、変換の初期の段階すなわち上位ビットの比較動作ほど基準電圧の変化が大きいため、電圧が目標のレベルに達するまでの静定時間が長く、比較回数を重ねて下位ビットへ移行するほど静定時間は短くなる。
そこで、図1の実施形態のAD変換回路においては、上位ビットの変換時にはコンパレータ12の各増幅段の負荷容量を小さくして高速な比較動作を行なわせ、下位ビットの変換時には負荷容量が大きくしてノイズ低減効果が高くなるように、負荷容量調整手段16a~16cを制御することとした。このような制御を行なうことで全体としてのAD変換時間を引き延ばすことなく、誤差の発生を抑えることができる。
次に、負荷容量調整手段16a~16cによる負荷容量の望ましい調整の仕方について説明する。
本発明者が図14のようなAD変換回路について、AD変換のビット数と静定時間との関係を調べたところ、最大値すなわち最上位ビットの静定時間とAD変換のビット数との間には図3に示すような比例関係にあった。
さらに、図14のAD変換回路における増幅段(インバータ)の負荷容量について、最上位ビットの静定時間と同一の時間とするために必要な各変換ビットでの容量値を、14ビット、13ビット、12ビット、11ビットのAD変換回路について試算した。そして、その容量値と増幅段(インバータ)の最小負荷容量値との容量比を求めたところ、図4のような結果が得られた。
従って、比較回数すなわち変換ビットが進むほど負荷容量が図4の特性に従って増加するように負荷容量調整手段16a~16cを制御すれば、全体としてのAD変換時間を引き延ばすことなく誤差の発生を抑えることができる。具体的には、図4より、14ビットのAD変換では、第6ビットの変換の際には容量比を約2倍、第3ビットでは約4倍、第1ビットでは約7倍、そして第0ビットでは約14倍にしてやればよいことが分かる。ただし、毎回負荷容量を変化させるような回路は構成が複雑であり、占有面積も多くなる。また、特に最初の方すなわち上位ビットの変換の際は容量比があまり大きく変化しないので、図4の各特性線よりも下側の範囲において、数段階で容量値を切り替えてやればよい。
次に、上記のような切替えが可能な負荷容量調整手段16a,16b,16cの具体例を、図5A~図5Fを用いて説明する。図5A~図5Fは、それぞれ負荷容量調整手段の回路例を示している。図5A~図5Fにおいて、符号INViで示されているのは、コンパレータ12の各増幅段(インバータ)を構成するPチャネルMOSFET(絶縁ゲート型電界効果トランジスタ)Q1とNチャネルMOSトランジスタQ2とからなるCMOSインバータである。
図5Aの負荷容量調整手段は、インバータの出力ノードと接地点との間に直列に接続された1個の容量素子Cl1および1個のオン、オフ・スイッチとから構成されており、このスイッチが制御回路15からの信号によってオンまたはオフ状態に制御されることで容量値が変化する。図5Bの負荷容量調整手段は、2個の直列形態の容量素子Cl1,Cl2およびCl2と並列のオン、オフ・スイッチとから構成されている。図5Cの負荷容量調整手段は、2個の直列形態の容量素子Cl1,Cl2と、該Cl2と並列に接続された直列形態の容量素子Cl3およびオン、オフ・スイッチとから構成されている。図5Dの負荷容量調整手段は、2個の並列形態の容量素子Cl1,Cl2と、該Cl2と直列に接続されたオン、オフ・スイッチとから構成されている。
さらに、図5Eの負荷容量調整手段は図5Dの容量素子Cl1と直列にオン、オフ・スイッチを設けたものである。図5Fの負荷容量調整手段は、直列形態の2個の容量素子Cl1,Cl2およびオン、オフ・スイッチと、Cl1とCl2の接続ノードに接続された直列形態の2個の容量素子Cl3,Cl4およびオン、オフ・スイッチと、Cl3とCl4の接続ノードに接続された直列形態の2個の容量素子Cl5,Cl6およびオン、オフ・スイッチと、Cl5とCl6の接続ノードに接続された直列形態の1個の容量素子Cl7およびオン、オフ・スイッチと、から構成されている。
上記負荷容量調整手段のうち図5A~図5Dは容量値を2段階に切替え可能なもの、図5Eは3段階に切替え可能なもの、図5Fは12段階に切替え可能なものである。なお、図5A~図5Fには容量値を段階的に切替え可能にした具体例を示したが、MOSFETのゲート容量やバリキャップダイオードなど印加電圧に応じて容量値が変化する可変容量素子を使用して容量値を変えられるように構成しても良い。
また、図1の実施形態では、3つの増幅段毎に負荷容量調整手段を設けたものを示したが、1つの増幅段あるいは2つの増幅段に負荷容量調整手段を設けるようにしてもよい。ここで、2段目以降の増幅段で発生するノイズの入力換算ノイズは1段目に比べると小さいので、1つの増幅段にのみ負荷容量調整手段を設ける場合には、1段目の増幅段に設けるのが望ましい。ただし、1段目の増幅段のゲインが小さい場合には、2段目の増幅段にのみ負荷容量調整手段を設けてもよい。
さらに、図6のように、CMOSインバータの入力端子と出力端子との間にフィードバック容量Cfを接続して、ゲイン調整可能に構成したチョッパ型コンパレータにおいて、インバータの出力に負荷容量調整手段16iを設けるようにしてもよい。フィードバック容量を設けたコンパレータはそれ自身でフィードバック容量を持たないコンパレータに比べてノイズを低減できるが、負荷容量調整手段を設けることでさらにノイズを低減することができる。
なお、上記実施形態では、ビット数が固定のAD変換回路を想定して、上位ビットを変換するときは増幅段の負荷容量を小さくして高速化を図り、下位ビットを変換するときは増幅段の負荷容量を大きくしてノイズの低減を図ると説明したが、上記実施形態を、変換可能なビット数が可変であるAD変換回路に適用して、ビット数が多い時は負荷容量を大きくしてノイズの低減を図り、ビット数が少ない時は負荷容量を小さくして高速化を図るようにしてもよい。
また、AD変換回路が、CPU(中央処理装置)を有するマイクロプロセッサのようなLSIに搭載されるものである場合には、CPUによって上記負荷容量の値を設定可能なレジスタを設け、このレジスタの設定値に応じて負荷容量調整手段を制御するように構成することも可能である。
図7は、本発明の負荷容量調整機能を備えたチョッパ型コンパレータを使用して好適な他のAD変換回路の実施形態を示す。
この実施形態は、コンパレータ12の初段のCMOSインバータINV1の入力端子に接続されたサブDA変換回路(SubDAC)17を設けたものである。特に限定されるものではないが、負荷容量調整手段16は初段のCMOSインバータINV1の出力端子に接続されている。他のCMOSインバータにも負荷容量調整手段を設けるようにしてもよい。負荷容量調整手段16の具体例および機能は、前記実施形態と同様であるので、説明は省略する。
サブDA変換回路17は、初段のインバータINV1の入力端子に一方の端子が接続された容量CDA1……CDAkと、各容量CDA1……CDAkの他方の端子に接続され、所定の基準電圧Vref_hまたはVref_lを選択的に印加する切替えスイッチSW11……SW1kとにより構成されている。Vref_hとVref_lは、AD変換可能な電圧範囲FSR(Full Scale Range)の上限値と下限値に相当する電圧である。
容量CDA1……CDAkは、それぞれ20,21,……2k-1の重みを有する関係となるように容量値が設定される。そして、そのうち最も小さな容量CDAkは、例えばローカルDA変換回路14が重み容量を使用した電荷分配型の回路である場合には、そのローカルDA変換回路を構成する重み容量のうち最も小さな容量と同一もしくはそれよりも小さな容量値とする。スイッSW11……SW1kは、制御回路15からの信号によって印加する電圧の切り替え動作を行なう。なお、ローカルDA変換回路14を構成する重み容量の重み付けを20,21,……2nとすると、kはnよりも小さな正の整数である。サブDA変換回路16内の重み付けされた容量のうち最大のものの容量値を、ローカルDA変換回路14内の重み付けされた容量のうち最小のものと同一の容量値に設定することも可能である。
制御回路15は、後述の冗長比較動作によってコンパレータ12から出力される複数回の冗長比較結果の平均化を行なう機能を有するように構成される。かかる機能は、コンパレータ12の冗長比較結果を保持するレジスタ(アキュームレータ)と複数回の冗長比較結果の平均をとる演算回路(加算器)などから構成することができる。
逐次比較レジスタ13には、コンパレータ12の出力がANDゲートのような伝送ゲートG1を介して供給/遮断可能にされており、伝送ゲートG1は制御回路15によって、ローカルDA変換回路14による通常のDA変換が開始される際にはコンパレータ12の出力を逐次比較レジスタ13へ伝達し、通常のDA変換が終了するとコンパレータ12の出力の逐次比較レジスタ13への伝達を遮断するように制御される。
次に、本実施形態のAD変換回路の動作手順を、図8を用いて説明する。図8は、横軸に時間軸をとってローカルDA変換回路の出力電圧(Vref)のレベルを各サイクル毎に示したものである。
図8において、符号T1で示されている期間は、ローカルDA変換回路14を使用した通常のAD変換動作を行なう期間であり、DACの出力を切替えながら重み容量の数と同一の回数(n回)だけ比較動作が行なわれる。符号T2で示されている期間は、サブDA変換回路を使用した冗長比較動作を行なう期間であり、冗長比較は同じシーケンスが複数回(m回)繰り返される。また、各冗長比較では図1のスイッSW11……SW1kを切り替えることでk回の比較が行なわれる。
さらに、通常のAD変換の後に行なわれる冗長比較は、通常のAD変換によって得られた変換結果をスタート値としてつまり逐次比較レジスタにAD変換値を保持したまま新たにサンプリングをしないで開始される。なお、図8には示されていないが、m回の冗長比較シーケンスが終了すると、通常のAD変換の変換結果の下位ビットと上記k回の冗長比較結果を平均化してその平均値に応じて、通常のAD変換で得られ逐次比較レジスタに保持されている値に対して加算または減算の処理を行なう。
なお、通常のAD変換動作中(サンプリング中を含む)は、サブDA変換回路では最も大きな容量CDAkの端子に切替えスイッチSW1kにより電圧Vref_hが印加され、それよりも小さな容量CDAk-1~CDA1の端子には切替えスイッチSW1k-1~SW11により電圧Vref_lが印加される。そして、冗長比較では、先ずスイッチSW1kにより最も大きな容量CDAkの端子の印加電圧がVref_hからVref_lへ切り替えられる。これにより、ローカルDA変換回路14から出力される基準電圧Vrefを下げたのと同じ状態にされる。この状態でコンパレータ12が動作して比較を行ない、コンパレータの出力に応じてその後、容量CDAk-1~CDA1の端子に印加される電圧がVref_hまたはVref_lにされることで、冗長比較が実行される。
本発明者が試算したところによると、通常のAD変換後に冗長比較シーケンス1回の実行でSN比3dBの改善を、また冗長比較シーケンス3回の実行でSN比6dB、冗長比較シーケンス15回の実行でSN比12dBの改善を図ることができることが分かった。従って、AD変換出力の許容ずれが2コードの場合には+3回の冗長比較を行ない、許容ずれが3コードの場合には+6回の冗長比較、許容ずれが4コードの場合には+15回の冗長比較を行なうのが望ましい。なお、冗長比較シーケンスを15回実行する場合においても、下位ビットの比較では基準電圧の変化量が小さく静定時間も短くなるので、比較時間を通常よりも短くできるとともに、kの値もnの値に比べて比較的小さくできるので、極端な変換時間の増加にはならない。
また、各冗長比較シーケンスにおける比較回数すなわちサブDA変換回路のビット数に関しては、AD変換の出力コードの誤差発生範囲=目標値±2LSBとすると、通常のAD変換での変換結果がずれていることも考慮して、±4LSBの範囲で補正を可能にするのがよく、それには3ビットの冗長比較(k=3)とすれば良い。
ところで、逐次比較型AD変換回路では、サンプリング時に抵抗やトランジスタなどの素子が発生する熱雑音や基板に流れるリーク電流によるノイズ(基板ノイズ)をサンプリングコンデンサに取り込んでしまうことによりAD変換結果に誤差が生じる他、比較時に増幅段で発生する切り換わりノイズによってもAD変換結果に誤差が生じる。
図13A,Bには、横軸にアナログ入力電圧をとって、インバータの切り換わり頻度およびAD変換出力のコード変化との関係を示す。このうち図13Aは切り換わり頻度のばらつきが小さい場合、図13Bは切り換わり頻度のばらつきが大きい場合を示している。
図13A,Bより、図13Aのように切り換わり頻度のばらつきが小さい場合には、上段のグラフより変換結果は安定しておりエラーが発生するおそれは少ないが、図13Bのように切り換わり頻度のばらつきが大きい場合には、変換結果は不安定となりエラーが発生し易くなることが分かる。具体的には、切り換わり頻度のばらつきが正規分布をなすとき±3.3σが1LSB(例えば1mV)よりも広くなると、図13Bのように切り換わり頻度の分布の一部が重なる、つまりどのようなアナログ入力をAD変換しても一定のデジタルコード出力が得られなくなり、エラーが発生しやすくなる。
特に、チョッパ型コンパレータを備えたAD変換回路においては、図13Bのような特性になることが多い。これに対し、本実施形態においては、通常のAD変換後にその変換結果を引き継いでそのまま下位ビットの冗長比較を複数回実行し平均化することで、図13Bの分布の中央に近いあたりの出力コードが得られ、インバータの切り換わりノイズ等による誤差を補正した値が得られるようになる。
なお、AD変換回路がCPU(中央処理装置)を有するマイクロプロセッサのようなLSIに搭載されるものである場合には、CPUによって上記kやmの値を設定可能なレジスタを設け、制御回路15がこのレジスタの設定値に応じた比較回数でサブDA変換回路17を動作させるように構成することも可能である。
図9は、本発明の負荷容量調整機能を備えたチョッパ型コンパレータを使用して好適なさらに他のAD変換回路の実施形態を示す。特に限定されるものではないが、負荷容量調整手段16は初段のCMOSインバータINV1の出力端子に接続されている。他のCMOSインバータにも負荷容量調整手段を設けるようにしてもよい。負荷容量調整手段16の具体例および機能は、前記実施形態と同様であるので、説明は省略する。
この実施形態においては、チョッパ型コンパレータ12は、3個のCMOSインバータINV1,INV21,INV31を、結合容量C21,C31を介して縦続接続し、各インバータ毎に入出力端子間を短絡するスイッチS1,S21,S31を設けるとともに2段目のインバータINV21の入力側に比較点シフト回路CPS1を接続した第1のコンパレータ部CMP1と、初段のインバータINV1を共通にしてその後段に結合容量C22,C32を介して2個のCMOSインバータINV22,INV32を縦続接続するとともにインバータINV22の入力側に比較点シフト回路CPS2を接続した第2のコンパレータ部CMP2と、論理回路部LGとから構成されている。そして、第1と第2のコンパレータ部CMP1,CMP2の出力が論理回路部LGに供給され、論理回路部LGは2つの出力に基づいて、比較点シフト回路CPS1,CPS2の制御信号を生成するように構成されている。
コンパレータ部CMP1においては、サンプリング期間にスイッチS1,S21,S31がオンされてインバータINV1,INV21,INV31の入出力が短絡されることで、各インバータの入力電位と出力電位はその論理しきい値VLTと等しい電位になる。そのため、サンプル・ホールド回路11では、サンプリングクロックφsによって入力端子側のスイッチSS1がオン状態にされると、サンプリング容量Csには、VLTを基準として入力アナログ電圧Vinがサンプリングされる。つまり、CsにはVLTとVinとの電位差に応じた電荷がチャージされる。また、結合容量C21,C31には、各インバータの論理しきい値の差分の電圧(VLT21-VLT1),(VLT31-VLT21)がチャージされる。コンパレータ部CMP2のインバータINV22とINV32は、入出力端子間のスイッチS22,S32がオンされて、同様に、結合容量C22,C32に各インバータの論理しきい値の差分の電圧がチャージされる。
比較判定時(ホールド期間)には、サンプル・ホールド回路11では、サンプリングクロック/φsによってリファレンス側のスイッチSS2がオン状態にされる。これによって、サンプリング容量Csには、入力アナログ電圧Vinと比較電圧Vrefとの電位差(Vref-Vin)に応じた電荷が残る。また、コンパレータ12においては、φsによってスイッチS1,S21,S31がオフされてインバータINV1,INV21,INV31の入出力間が遮断されることで、各インバータは増幅器として動作し入力電位に応じて出力が変化する。
そして、このとき初段のインバータINV1の入力端子には、サンプリング容量Csを介して電位差(Vref-Vin)が伝達され、第1のコンパレータ部CMP1ではその電位差がインバータINV1,INV21,INV31によって次第に増幅されて行く。また、第2のコンパレータ部CMP2でも同様にその電位差がインバータINV1,INV22,INV32によって次第に増幅されて行く。その結果、インバータINV31とINV32の出力には、入力アナログ電圧Vinと比較電圧Vrefとを比較した結果が現われる。
この実施形態においては、比較点シフト回路CPS1は、インバータINV21の入力端子に一方の端子が接続された容量CS1と、該容量の他方の端子に接続され所定の基準電圧Vref0とVref1とに切り替え可能なスイッチSW11とにより構成されている。また、比較点シフト回路CPS2は、インバータINV22の入力端子に一方の端子が接続された容量CS2と、該容量の他方の端子に接続され所定の基準電圧Vref0とVref2とに切り替え可能なスイッチSW12とにより構成されている。容量CS1とCS2は、互いに同一であって、例えばローカルDA変換回路14を構成する重み容量のうち最も小さな容量と同一の容量値とすることができる。
スイッチSW11とSW12は互いに逆方向に変化する電圧をCS1,CS2へ印加するように電圧の切り替え動作を行なう。すなわち最初に同じ電圧基準電圧Vref0を印加して、その後一方にはVref0よりも高い電圧Vref1を印加し、他方にはVref0よりも低い電圧Vref2を印加するように切替えスイッチSW11,SW12と印加電圧が制御される。しかも、スイッチSW11とSW12の切り替えすなわち基準電圧の切り替えはサンプリングクロックφsに同期して行なわれる。なお、最初に同じ電圧基準電圧Vref0を印加するのでなく、異なる電圧Vref1,Vref2を印加しその後一方には最初に印加した電圧Vref1よりも高い電圧Vref1’を印加し、他方にはVref2よりも低い電圧Vref2’を印加するようにしてもよい。
上記のように、比較点シフト回路CPS1では容量CS1の端子に印加する電圧を、サンプリング時と比較動作時とでVref0→Vref1のように上げる方向に切り替える一方、比較点シフト回路CPS2では容量CS2の端子に印加する電圧をVref0→Vref2のように下げる方向に切り替えることによって、比較点シフト回路CPS1では容量C21より電荷を引抜き、比較点シフト回路CPS2では容量C22へ電荷を注入する。その結果、比較点シフト回路CPS1では比較電圧(比較点)をVref+ΔV1に変更し、比較点シフト回路CPS2では比較点をVref-ΔV2に変更して比較を行なったのと同等の判定結果がそれぞれ出力されるようになる。
上記比較点の変化量ΔV1,ΔV2は、印加電圧の変化ΔVref1(=Vref1-Vref0),ΔVref2(=Vref0-Vref2)によって各容量CS1,CS2により注入された電荷を容量C21,C22と分配することによって変化する電圧を、インバータINV1のゲインA1で割ることによって入力換算値として表わすことができ、次式のようになる。
ΔV1=CS1/(C21+CS1)×ΔVref1/A1
ΔV2=CS2/(C22+CS2)×ΔVref2/A1
nビットの分解能を有するAD変換回路では、第kビット目の比較動作の際に、ΔV1,ΔV2≦FS/2n*2(k-2)を満たすようにΔVref1,ΔVref2やCS1,CS2を設定することによって、誤判定の少ない変換結果が得られるようになる。なお、FSはAD変換可能な電圧範囲FSR(Full Scale Range)の上限と下限の電位差である。図9の実施形態のように、容量CS1,CS2の値が固定の場合には、切替え前後の電圧差ΔVref1,ΔVref2を比較動作毎に変化させればよい。
ΔV2=CS2/(C22+CS2)×ΔVref2/A1
nビットの分解能を有するAD変換回路では、第kビット目の比較動作の際に、ΔV1,ΔV2≦FS/2n*2(k-2)を満たすようにΔVref1,ΔVref2やCS1,CS2を設定することによって、誤判定の少ない変換結果が得られるようになる。なお、FSはAD変換可能な電圧範囲FSR(Full Scale Range)の上限と下限の電位差である。図9の実施形態のように、容量CS1,CS2の値が固定の場合には、切替え前後の電圧差ΔVref1,ΔVref2を比較動作毎に変化させればよい。
ここで、本実施形態のチョッパ型コンパレータの動作原理を、図11を用いて説明する。図11には、(n-1)ビット目の比較動作と(n-2)ビット目の比較動作の部分を取り出して示してある。同図に示されているように、本実施形態では、本来の比較点すなわち1つのコンパレータ部しか持たないものにおいて設定される比較点を避けてその上下にずらして比較点を2つ設定する。また、比較の回数を追うほど比較点のずれ量が小さくなるようにする。
さらに、判定結果は、入力の電圧範囲に応じて、例えば(1,0),(0,1),(0,0)の3種類のコードで表わす。従って、図9の論理回路部LGには、コンパレータ部CMP1とCMP2の出力に基づいて上記3種類のコードを生成する論理ゲートなどからなる変換回路が設けられる。変換回路は、コンパレータ部CMP1,CMP2の出力が1,1のときは(1,0)のコードを生成し、CMP1,CMP2の出力が0,1のときは(0,1)のコードを生成し、CMP1,CMP2の出力が0,0のときは(0,0)のコードを生成するように構成される。このような回路は、ANDゲートとイクスクルーシブORゲート等により実現できる。比較点は常にコンパレータ部CMP2の方が低くされ、CMP1,CMP2の出力が1,0となることはないので、そのような場合に対応するコードについては考えなくても良い。
次に、(n-2)ビット目の比較動作の際には、(n-1)ビット目の判定結果を示す3種類のコードに応じて、それが(1,0)であったときは、(1)のように比較点を共に高い方へずらした比較を行なう。また、(n-1)ビット目の判定結果が(0,1)であったときは、(2)のように比較点を近づける方へずらした比較を行ない、判定結果が(0,0)であったときは、(3)のように比較点を共に低い方へずらした比較を行なう。つまり、前回の比較動作の判定結果(コード)に応じて次の比較動作を、(1),(2),(3)のいずれかの範囲で行なう。
図12Aには、上記のような原理に従ってAD変換を行なった場合の変換動作中のローカルDACの出力電圧の変化の一例を示す。一方、図12Bには、従来のチョッパ型コンパレータを用いて本来の比較点でAD変換を行なった際のローカルDACの出力電圧の変化を示す。従来は1回の判定ミス特に早い段階での判定ミスの発生によって、図12Bのように、その後不適当な比較電圧によって誤った判定を繰り返し、誤ったAD変換結果が出力されてしまうという問題点がある。これに対し、本来の比較点を避けた比較を行なう本実施形態を適用すると、入力電圧Vinの電位が本来の比較点に近いような場合に、上位ビットでの誤判定が起きにくく最終的に誤りの少ない変換結果が得られることが分かる。
なお、上記のような比較を繰り返すことで得られた結果(3種類の2ビットコード)は、図10に示すように、1桁ずつずらして加算し最下位ビットは切捨て等の処理をすることで、本来のAD変換結果を得ることができる。従って、図9の論理回路部LGには、ビットシフタ(シフトレジスタ)や加算器などからなる演算回路が設けられる。最下位ビットの処理は、切捨てに限定されず切り上げであっても良い。AD変換回路がCPUを有するマイクロプロセッサのようなLSIに搭載されるものである場合には、上記演算をCPUによって行なうように構成しても良い。
以上説明したように、本実施形態のAD変換回路によれば、図9の従来のチョッパ型コンパレータ(第1コンパレータ部に相当)に、2個のインバータおよびAC結合のための2個の容量素子からなる第2コンパレータ部と、それぞれのコンパレータ部に対して設けられた比較点シフト回路を追加することで、変換時間を引き延ばすことなく精度の高いAD変換結果が得られるようになるという効果がある。
また、初段のインバータINV1を2つのコンパレータ部で共用しているため、2つのコンパレータ部の出力同士で誤差が生じにくい構成であるとともに、追加する回路の規模が小さくて済み、大幅なコストアップを回避することができる。
さらに、上記実施形態では、比較の回数を追うほど比較点のずれ量が小さくなるようにすると説明したが、ΔVk≦FS/2n*2(k-2)の条件を満たしつつ、ΔVk=ΔVk-1=ΔVk-2……ように、複数ビットの比較にわたって比較点のずれ量が同一になるように、ΔVref1,ΔVref2およびCS1,CS2を設定するように構成しても良く、これによって、比較点シフト回路を構成する素子数を減らし、小面積化を図ることができる。
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。例えば上記実施形態では、CMOSインバータを3段縦続接続したコンパレータを示したが、2つのインバータを縦続接続したもの、あるいは4つのインバータを縦続接続したものであってもよい。
上記実施形態では、チョッパ型コンパレータを構成する増幅段としてCMOSインバータを使用したものを説明したが、CMOSインバータの代わりにシングルエンドの差動増幅回路あるいは差動入力-差動出力の増幅回路を用いてもよい。
11 サンプル・ホールド回路
12 コンパレータ
13 逐次比較レジスタ
14 ローカルDA変換回路
15 制御回路
16 負荷容量調整手段
17 サブDA変換回路
CPS1,CPS2 比較点シフト回路
SS1,SS2 サンプリング用スイッチ
S1,S2,S3 短絡用スイッチ
Cs サンプリング容量
C2,C3 結合容量
Cf フィードバック容量
12 コンパレータ
13 逐次比較レジスタ
14 ローカルDA変換回路
15 制御回路
16 負荷容量調整手段
17 サブDA変換回路
CPS1,CPS2 比較点シフト回路
SS1,SS2 サンプリング用スイッチ
S1,S2,S3 短絡用スイッチ
Cs サンプリング容量
C2,C3 結合容量
Cf フィードバック容量
Claims (8)
- 結合容量を介して縦続接続された複数の増幅段を備え入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持するレジスタと、該レジスタの値を電圧に変換し前記比較電圧を生成するローカルDA変換回路と、を備えた逐次比較型AD変換回路であって、
前記比較回路の増幅段の出力端子に接続された負荷容量調整手段と、
前記負荷容量調整手段の容量値を変更する信号を生成する制御回路と、
を備え、上位ビットを変換する際には前記負荷容量調整手段の容量値が小さくされ、下位ビットを変換する際には前記負荷容量調整手段の容量値が大きくされるように構成されていることを特徴とする逐次比較型AD変換回路。 - 下位ビットを変換する際に前記負荷容量調整手段が接続されている前記増幅段の出力電圧の静定時間が、上位ビットを変換する際の最大静定時間と同一となるように、前記負荷容量調整手段の容量値を変更することを特徴とする請求項1に記載の逐次比較型AD変換回路。
- 前記負荷容量調整手段は、1または2以上の容量素子と、いずれかの容量素子と直列に接続されたスイッチ素子とを備え、前記スイッチ素子がオンまたはオフ状態にされることにより容量値が変更されることを特徴とする請求項1または2に記載の逐次比較型AD変換回路。
- 結合容量を介して縦続接続された複数の増幅段を備え入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持するレジスタと、該レジスタの値を電圧に変換し前記比較電圧を生成するローカルDA変換回路と、を備えた逐次比較型AD変換回路であって、
前記比較回路の増幅段の出力端子に接続された負荷容量調整手段と、
前記比較回路の初段の増幅段の入力端子に一方の端子が接続された1または2以上の容量と、前記比較回路の出力に基づいて前記容量の他方の端子に印加する電圧を切替え可能なスイッチ手段を有するサブDA変換回路と、
前記比較回路の出力に応じて前記サブDA変換回路の制御信号を生成し前記比較回路に冗長比較を実行させ、前記比較回路の出力の平均化処理を行なって前記レジスタの値の補正信号を生成するとともに、前記負荷容量調整手段の容量値を変更する信号を生成する制御回路と、
を備え、上位ビットを変換する際には前記負荷容量調整手段の容量値が小さくされ、下位ビットを変換する際には前記負荷容量調整手段の容量値が大きくされるとともに、前記ローカルDA変換回路を用いた通常のAD変換動作の後に該変換結果をスタート値として前記サブDA変換回路を用いた冗長比較動作を実行するように構成されていることを特徴とする逐次比較型AD変換回路。 - 前記制御回路は、前記サブDA変換回路を用いた冗長比較を複数回実行させ、前記ローカルDA変換回路を用いた通常のAD変換動作の結果と前記複数回の冗長比較の結果との平均化処理を行ない、該平均化処理の結果に応じて前記レジスタの値を変更可能であることを特徴とする請求項4に記載の逐次比較型AD変換回路。
- 結合容量を介して縦続接続された複数の増幅段を備え入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持するレジスタと、該レジスタの値を電圧に変換し前記比較電圧を生成するローカルDA変換回路と、前記比較回路の増幅段の出力端子に接続された負荷容量調整手段と、前記負荷容量調整手段の容量値を変更する信号を生成する制御回路と、を備えた逐次比較型AD変換回路であって、 前記比較回路は、
前記複数の増幅段のうち初段の増幅段を共通にし、その後段にそれぞれ結合容量を介して接続された第1増幅段を有する第1比較部および第2増幅段を有する第2比較部と、
前記第1増幅段の入力端子に接続された第1比較点シフト回路および前記第2増幅段の入力端子に接続された第2比較点シフト回路と、
前記第1比較部の出力および第2比較部の出力に応じて所定のコードを生成し、生成したコードを演算処理して前記レジスタに格納する値を生成する論理回路部と、
を備え、前記第1比較点シフト回路および第2比較点シフト回路は、前記入力アナログ電圧と前記比較電圧との電位差を前記第1比較部および第2比較部でそれぞれ増幅する際に、前記比較電圧を互いに逆の方向へ所定量ずらすように動作し、
前記制御回路は、上位ビットを変換する際には前記負荷容量調整手段の容量値を小さくさせ、下位ビットを変換する際には前記負荷容量調整手段の容量値を大きくさせることを特徴とする逐次比較型AD変換回路。 - 前記論理回路部が生成する前記所定のコードは3種類設定され、
第1コードが生成されたときは次回の比較動作の際に、前記ローカルDA変換回路は前回の比較動作の際の比較電圧よりも高い電圧を生成し、第2コードが生成されたときは次回の比較動作の際に、前記ローカルDA変換回路は前回の比較動作の際の比較電圧と同一の電圧を生成し、第3コードが生成されたときは次回の比較動作の際に、前記ローカルDA変換回路は前回の比較動作の際の比較電圧よりも低い電圧を生成することを特徴とする請求項6に記載の逐次比較型AD変換回路。 - 前記第1比較点シフト回路および第2比較点シフト回路は、それぞれ前記第1増幅段の入力端子または前記第2増幅段の入力端子に一方の端子が接続された第1容量および第2容量と、前記第1容量の他方の端子に印加する電圧を切り替える第1切替えスイッチおよび前記第2容量の他方の端子に印加する電圧を切り替える第2切替えスイッチを備え、前記第1切替えスイッチおよび前記第2切替えスイッチが切り替える電圧の方向が異なることを特徴とする請求項6または7に記載の逐次比較型AD変換回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009133679A JP2010283484A (ja) | 2009-06-03 | 2009-06-03 | 逐次比較型ad変換回路 |
JP2009-133679 | 2009-06-03 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2010140559A1 true WO2010140559A1 (ja) | 2010-12-09 |
Family
ID=43297693
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2010/059175 WO2010140559A1 (ja) | 2009-06-03 | 2010-05-31 | 逐次比較型ad変換回路 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2010283484A (ja) |
WO (1) | WO2010140559A1 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61242420A (ja) * | 1985-04-19 | 1986-10-28 | Toshiba Corp | A/d変換回路 |
JPH02246621A (ja) * | 1989-03-20 | 1990-10-02 | Fujitsu Ltd | A/d変換器 |
JPH11205145A (ja) * | 1998-01-14 | 1999-07-30 | Mitsubishi Electric Corp | Ad変換器 |
-
2009
- 2009-06-03 JP JP2009133679A patent/JP2010283484A/ja active Pending
-
2010
- 2010-05-31 WO PCT/JP2010/059175 patent/WO2010140559A1/ja active Application Filing
Patent Citations (3)
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JPS61242420A (ja) * | 1985-04-19 | 1986-10-28 | Toshiba Corp | A/d変換回路 |
JPH02246621A (ja) * | 1989-03-20 | 1990-10-02 | Fujitsu Ltd | A/d変換器 |
JPH11205145A (ja) * | 1998-01-14 | 1999-07-30 | Mitsubishi Electric Corp | Ad変換器 |
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Publication number | Publication date |
---|---|
JP2010283484A (ja) | 2010-12-16 |
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