JP5430380B2 - 固体撮像装置及び固体撮像装置の駆動方法 - Google Patents

Description

本発明は、ビデオカメラ、デジタルスチルカメラ等に用いられる固体撮像装置に関するものである。

近年、固体撮像装置の１種である画素増幅型固体撮像装置は高画質、高解像度が両立できるため、デジタルカメラやデジタルビデオカメラに広く用いられている。多画素化にともない画素の微細化が進み、固体撮像装置に求められる性能も増えている。中でも消費電力の低減は、電池の連続使用時間を左右するため要求が厳しくなっている。固体撮像装置の消費電力の低減方法としてパワーセーブモードを有した構成が特許文献１に記載されている。

特開２００５−２１７７７１号公報

特許文献１では、画素列に列増幅部を有し、列増幅部の出力ノードに転送用のＭＯＳトランジスタを介して保持容量を配置している。消費電力を低減するために、不要な期間に列増幅器の電流を遮断もしくは低減する。上述したように画素の微細化が進み固体撮像装置を構成するトランジスタのサイズが小さくなるにつれて、上述の転送用ＭＯＳトランジスタも微細化する。微細なゲート長のＭＯＳトランジスタでは、ゲートとソース電位が同じ場合、サブスレッシュホルド電流が流れることが懸念される。

特許文献１に記載された手法では列増幅部と列増幅部からの信号を保持する保持容量と間のトランジスタを微細化したときにオフ電流が流れるという点で更に検討が必要である。このメカニズムを下記に詳細に説明する。

特許文献１においては、列増幅器の電流が遮断された期間に列増幅器の出力ノードの電位が最高電位（例えばＶＤＤ）もしくは最低電位（例えば接地電位）となる。

ここで転送スイッチにＰＭＯＳトランジスタが含まれた場合、オフ時にゲートに供給される電圧はＶＤＤである。このため、パワーセーブモード時に列増幅部の出力ノードがＶＤＤとなると、ＰＭＯＳトランジスタのソースの電位がＶＤＤとなるためサブスレッシュホルド電流が流れる。転送スイッチにＮＭＯＳトランジスタが含まれると、オフ時にゲートに供給される電圧は接地電位であるため、パワーセーブモード時に列増幅部の出力ノードが接地電位となると、ソースの電位が接地電位となりサブスレッシュホルド電流が流れる。

このサブスレッシュホルド電流により保持容量で保持された電荷の放電が起こり、保持された信号が減衰し好ましい画質を得られない場合があるという課題が生じる。

本発明は、上記課題に鑑み、保持容量からの信号がリーク電流により減衰することを抑制可能な固体撮像装置を提供するものである。

複数の画素から信号が出力される、複数の共通出力線と、前記各共通出力線に設けられ、該共通出力線に出力された信号を増幅する、複数の列増幅部と、前記各列増幅部から出力される信号を保持する、複数の保持容量と、前記列増幅部の出力ノードと前記保持容量の入力ノードの間に配され、前記出力ノードと入力ノードとの間の電気的導通を制御するトランジスタと、前記列増幅部の動作のための電流を第１の電流と該第１の電流よりも小さい第２の電流とに切替える切替手段と、を有する固体撮像装置において、前記列増幅部を流れる電流が前記第２の電流となる期間に前記列増幅部の出力ノードの電位が、前記トランジスタのオフ時に該トランジスタのゲートに供給されるオフ電圧に近づくのを抑制する制御手段を有し、前記制御手段は、前記列増幅部の出力ノードにソースもしくはドレインの一方が接続されたトランジスタと、該トランジスタのソースもしくはドレインの他方に前記オフ電圧とは異なる電圧を供給する電圧供給部とを有し、さらに、前記列増幅部は演算増幅器を含んで構成され、前記制御手段を構成するトランジスタは、前記演算増幅器の出力ノードと前記演算増幅器の非反転入力ノードとの電気的導通を制御することを特徴とする。

本発明によれば、列増幅部からの信号を保持する保持容量での信号の減衰を抑制することが可能となる。

実施例１の固体撮像装置を示す等価回路図である。 列増幅器を構成する演算増幅器の回路図の一例である。 画素部の等価回路の一例である。 実施例１の固体撮像装置の駆動タイミング図である。 列増幅器を構成する演算増幅器の回路図の他の例である。 実施例２の固体撮像装置を示す等価回路図である。 実施例２の固体撮像装置の駆動タイミング図である。

（実施例１）
図１は本実施例の固体撮像装置の回路構成図である。画素が２次元アレイ状に配列されている。ここでは簡単の為に画素アレイの１画素列分の等価回路を示している。各画素列は少なくとも１つの画素が含まれていれば良い。

本実施例の固体撮像装置は通常動作モードとパワーセーブモードとを切換可能な切替手段を有する。パワーセーブモードとは、列増幅器に供給する電流もしくは電圧を、動作が不要な期間において遮断もしくは通常動作モードに比べて供給値を小さくするモードである。ここで列増幅部のパワーセーブモードは例えば水平転送期間が該当する。

図１において、１−１、１−２は画素、２は第１の共通出力線、３は電流源である。

第１の共通出力線２には、複数の画素からの信号が出力される。例えば１画素列に含まれる画素からの信号が出力される。第１の共通出力線２は垂直出力線とよぶこともできる。電流源３は画素に含まれる増幅トランジスタをソースフォロワ動作させるためのものである。

４は演算増幅器、５はクランプ容量、６は帰還容量、７はクランプスイッチである。これらを含んで列増幅部１４を構成している。列増幅部１４は、第１の共通出力線に出力された信号の増幅を行なう。クランプ容量５を介して第１の共通出力線の信号が反転入力ノードへ入力され、非反転入力ノードには基準電圧（Ｖｒｅｆ）が入力される。列増幅部１４は固体撮像装置全体に対して複数設けられている。各画素列毎に１つずつ設けられていることが好ましいが、複数の画素列に１つ、もしくは１画素列に複数設けられていてもよい。列増幅部は容量５、６の容量値の比によりゲインを可変とすることができる。

８は列増幅部の出力ノードＡの電位をパワーセーブモード中に所定電位に固定可能な電圧供給部である。電圧供給回路８が、パワーセーブモード期間に列増幅部の出力ノードの電位を抑制する制御手段として機能する。より具体的には電圧供給部８は、後述の第１のスイッチを構成するトランジスタのオフ時に列増幅部の出力ノードの電位が該トランジスタのゲートに供給されるオフ電圧に近づくのを抑制する機能を有する。

電圧供給部８は列増幅部の出力ノードにソースもしくはドレインの一方が接続されたトランジスタを有し、このトランジスタのソースもしくはドレインの他方にトランジスタのオフ時にゲートに供給されるオフ電圧とは異なる電圧を供給する構成である。ここで、ＶＭはＰＭＯＳトランジスタのオフのためにゲートに供給される電圧の絶対値よりも小さい電圧である。

９は第１のスイッチである。ＣＭＯＳスイッチにより構成されている。保持容量１０の入力ノードと列増幅部の出力ノードとの間の経路に設けられ、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが並列接続された構成である。各トランジスタのゲートには逆位相のパルスが供給される。ＣＭＯＳスイッチ９は、列増幅部の出力ノードと保持容量１０の入力ノードとの電気的導通を制御する。

１０は保持容量である。列増幅部からの出力信号を一定期間保持する。更に列増幅部１４のオフセットを保持する容量を有していても良いし、水平転送期間中に次に読み出しを行なう画素行の信号を保持しておくための容量を設けることもできる。

１１は第２のスイッチである。保持容量１０と第２の共通出力線１２との間の経路に配されている。第２の共通出力線１２は水平出力線とよぶこともできる。第２のスイッチ１１は保持容量１０と第２の共通出力線１２との電気的導通を制御可能な構成となっている。第２のスイッチ１１を画素列毎もしくは複数の画素列毎に順次オンしていくことにより第２の共通出力線１２に信号を読み出す。

１３は第２の共通出力線に出力された信号を増幅もしくはバッファする出力アンプである。出力アンプ１２は必要に応じて設けられる。

１５はモード切替手段である。列増幅部１４の動作のために供給される電流もしくは電圧を通常動作モードとパワーセーブモードとによって切り替える。より具体的には列増幅部の動作のための電流を、第１の電流と該第１の電流よりも小さい第２の電流とに切り替える。第１の電流が供給されている期間が通常動作モードであり、第２の電流が供給されている期間がパワーセーブモードである。

図２は図１に示した演算増幅器４の等価回路図の一例である。
２０１は第１導電型のトランジスタにより構成される第１の入力トランジスタである。ここではＮ型のＭＯＳトランジスタである。演算増幅器の反転入力ノードに対応する。第１の入力トランジスタ２０１のゲートに第１の共通出力線２からの信号が入力される。本実施例においてはクランプ容量を介して供給されるが介されずに直接入力されても良い。２０２は第１導電型のトランジスタにより構成される第２の入力トランジスタである。演算増幅器の非反転入力ノードに対応する。基準電圧であるＶｒｅｆが供給される。

２０３は入力トランジスタ２０１、２０２のソースに接続された共通の負荷トランジスタである。負荷トランジスタ２０３は演算増幅器４を動作させるための電流（バイアス電流）を供給するためのものである。

２０４はモード切替用のトランジスタである。切替手段１５からゲートへ供給されるパルスにより、バイアス電流の演算増幅部４への供給を遮断もしくはバイアス電流が小さくなる構成となっている。例えば、負荷トランジスタ２０３と入力トランジスタ２０１、２０２のソースとの間に直列に設けることができる。

２０５、２０６は入力トランジスタ２０１、２０２のドレイン側に設けられたカレントミラーを構成する第２導電型のトランジスタである。Ｐ型のＭＯＳトランジスタで構成できる。トランジスタ２０５、２０６のソースには電源電圧ＶＤＤが供給される。

ここでパワーセーブモード時の演算増幅器４の動作を説明する。モード切替用のトランジスタ２０４をオフもしくはオフに近づけると、演算増幅器４の出力ノードの電圧はＶＤＤになる、もしくはＶＤＤに近づく。説明を分かりやすくするためオフの場合についてこのメカニズムを説明する。

モード切替用のトランジスタ２０４がオフすると負荷トランジスタ２０３により供給されていた電流が遮断される。そうすると入力トランジスタ２０１、２０２を流れる電流が遮断される。そうすると、入力トランジスタ２０１とトランジスタ２０６との接続ノード（演算増幅器の出力ノード）の電位は、電圧降下の影響が小さくなりＶＤＤに近づく。最終的には演算増幅器の出力ノードの電位がＶＤＤとなる。オフに近づけると程度の違いはあるがＶＤＤに近づくことに変わりない。

図３は、図１の画素回路の一例を示したものである。
３０１は光電変換素子として機能するフォトダイオ−ド、３０３は光電変換素子で生じた信号を増幅して第１の共通出力線２に出力する増幅トランジスタである。３０２は光電変換素子１４で発生した電荷を増幅トランジスタのゲ−トに転送するための転送トランジスタである。３０４は増幅トランジスタのゲ−トをリセットするためのリセットトランジスタである。３０５は画素ごともしくは複数の画素を選択するための選択トランジスタである。

他にも増幅トランジスタ、リセットトランジスタを複数画素で共有化する構成や、専用の選択トランジスタを設けずにリセットトランジスタにより増幅トランジスタのゲート電位を切り換えることにより画素の選択を行なうような構成としても良い。

図４は本実施例の固体撮像装置の駆動タイミング図である。図４を用いて、パワーモード時の電圧供給部８の動作を説明する。
ｐｒｅｓはリセットトランジスタ３０４のゲートに供給されるパルスを示す。ｐｓｅｌは選択トランジスタ３０５のゲートに供給されるパルスを示す。ｐｔｘは転送トランジスタ３０２のゲートに供給されるパルスを示す。ｐｔｓは第１のスイッチ９を構成するＰＭＯＳトランジスタ９ａに供給されるパルスを示す。対となるＮＭＯＳトランジスタ９ｂにはＰＭＯＳトランジスタのゲートに供給されるパルスの反転パルスが供給される。ＰＳＡＶＥはモード切替用のトランジスタ２０４に供給されるパルスである。ｐｃ０ｒはクランプスイッチ７のゲートに供給されるパルスである。ｐｒは電圧供給部８に含まれるトランジスタのゲートに供給されるパルスである。ｈ１、ｈ２、ｈｘは水平走査回路から第２のスイッチに供給されるパルスを示し、添え字は各画素列に対応している。

ｐｔｓはＨｉｇｈパルスによりＰＭＯＳトランジスタ９ａが導通し、ＬｏｗパルスによりＰＭＯＳトランジスタ９ａが非導通となる。対を成すＮＭＯＳトランジスタにはｐｔｓの反転パルスが供給され、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは略同時に導通、非導通状態となる。その他のパルスは全てＨｉｇｈパルスによりアクティブ状態となる。

まず図４の動作の前に、所定の露光時間が経過し、光電変換素子３０１には信号電荷が蓄積されているものとする。

第１段階として、ｐｒｅｓがＨｉｇｈレベルからＬｏｗレベルへと遷移し、増幅トランジスタ３０３のゲート電極のリセット動作が解除される。同時に行選択パルスｐｓｅｌがＬｏｗレベルからＨｉｇｈレベルへ遷移することで選択トランジスタ３０５を導通させ、暗時出力が第１の共通出力線２に出力される。

第２段階として、ｐｃ０ｒがＬｏｗレベルからＨｉｇｈレベルに遷移することで演算増幅器４を電圧フォロワ状態にし、第１の共通出力線２に出力された暗時出力を基準としてクランプする。

第３段階として、ｐｔｘがＬｏｗレベルからＨｉｇｈレベルに遷移することで光電変換素子３０１に蓄積された電荷が増幅トランジスタ３０３のゲートに転送され、画素信号分に応じて第１の共通出力線２の電位が低下する。電位の変化方向は増幅トランジスタ３０３がＮＭＯＳトランジスタの場合である。増幅トランジスタがＰＭＯＳトランジスタに変更された場合には電位の変化方向は逆となる。

第４段階として、第１の共通出力線２の電位変化分をｐｔｓがＬｏｗレベルからＨｉｇｈレベルと遷移しさらにＬｏｗレベルへ遷移することにより保持容量１０にサンプルホールドし、その後ｈｘにより第２の共通出力線１２に順次転送する。

次に保持容量１０に信号が保持されている時刻Ｔ１〜時刻Ｔ３について詳細に説明する。

時刻Ｔ１において信号が保持容量１０にサンプルホールドされると、Ｔ２においてＰＳＡＶＥがＨｉｇｈレベルからＬｏｗレベルへと遷移し演算増幅器４の電流が遮断もしくは電流量が小さくされる（第１のステップ）。通常動作モードからパワーセーブモードへと遷移する。同時にｐｒがＬｏｗレベルからＨｉｇｈレベルに遷移することにより、演算増幅器４の出力ノードＯＵＴにＶＭを供給する（第２のステップ）。このステップにより、列増幅部の出力ノードの電位が、ＰＭＯＳトランジスタ９ａのオフ時にＰＭＯＳトランジスタのゲートに供給されるオフ電圧に近づくのを抑制する。

次に、時刻Ｔ２〜時刻Ｔ３（パワーセーブモード期間）において、第１のスイッチ９を構成するＰＭＯＳトランジスタ９ａのゲート電圧はＶＤＤ、ソース電圧はＶＭになっている。このため、ゲート−ソース間電圧はＶＧＳ＝ＶＧ−ＶＳ＝ＶＤＤ−ＶＭとなりＶＧＳが正となる。このため、ソース電圧がＶＤＤの時に比べてオフ電流は流れにくい。

したがって電圧供給部８を設けることによりＰＭＯＳトランジスタのリーク電流を抑制することができる。

一方ＮＭＯＳトランジスタのゲート電圧は０Ｖ（ＧＮＤ）、ソース電圧はＶＭであるためＶＧＳ＝ＶＧ−ＶＳ＝−ＶＭとなりＶＧＳが負となるため、やはり、ソース電圧が０Ｖ（ＧＮＤ）の時に比べて更にオフ電流は流れにくい。

このような動作をすることにより、パワーセーブモードにおいてもＰＭＯＳトランジスタを含んで構成された第１のスイッチのオフ電流を少なくすることができる。これにより保持容量１０により保持された信号の放電を抑制することが可能となる。

本実施例においては第１のスイッチとしてＣＭＯＳスイッチを例に説明したがこれに限られるものではない。より本質的には、パワーセーブモード期間に列増幅部の出力ノードの電位が、トランジスタのオフ時に該トランジスタのゲートに供給されるオフ電圧に近づくのを抑制する制御手段を有していれば良い。したがって例えば第１のスイッチがＰＭＯＳトランジスタのみで構成されていたとしても、列増幅部の出力ノードがパワーセーブモード期間にＶＤＤに近づく構成であれば適用可能である。ＶＤＤはＰＭＯＳトランジスタのオフ時にゲートに供給されるオフ電圧そのものもしくはオフ電圧に近い電圧であるためである。第１のスイッチがＮＭＯＳトランジスタのみで構成されている場合には、列増幅部の出力ノードがパワーセーブモード期間に接地電位に近づく構成であれば適用可能である。接地電位はＮＭＯＳトランジスタのオフ時にゲートに供給されるオフ電圧そのものもしくはオフ電圧に近い電圧であるためである。図２においてはパワーセーブモードにＶＤＤに近づく例を示した。次に接地電位に近づく例を図５に示す。

図５において５０１はＰ型のＭＯＳトランジスタにより構成される第１の入力トランジスタである。演算増幅器の反転入力ノードに対応する。第１の入力トランジスタ５０１のゲートに第１の共通出力線２からの信号が供給される。本実施例においてはクランプ容量を介して供給される。５０２はＰ型のＭＯＳトランジスタにより構成される第２の入力トランジスタである。演算増幅器の非反転入力ノードに対応する。基準電圧であるＶｒｅｆが供給される。

５０３は入力トランジスタ５０１、５０２のソースに接続された共通の負荷トランジスタである。負荷トランジスタ５０３は演算増幅器を動作させるための電流（バイアス電流）を供給するためのものである。

５０４はモード切替用のトランジスタである。制御部１５からゲートへ供給されるパルスにより、バイアス電流の演算増幅部への供給を遮断可能な構成となっている。電流を通常動作時に比べて低減させるものであってもよい。負荷トランジスタ５０３と入力トランジスタ５０１、５０２のソースとの間に直列に設けることができる。

５０５、５０６は入力トランジスタ５０１、５０２のドレイン側に設けられたカレントミラーを構成するＮ型のＭＯＳトランジスタである。トランジスタ５０５、５０６のソースには接地電位が供給される。この演算増幅器はパワーセーブモードになると、演算増幅器の出力ノードの電位はＧＮＤとなり、図２の演算増幅器とは出力ノードの電位の極性が逆になる。したがって第１のスイッチ９にＮＭＯＳトランジスタを含んでいる場合に、パワーセーブモード時の出力ノードの電位がＮＭＯＳトランジスタのオフ時にゲートに供給されるオフ電圧に近づく。これに対して電圧供給部８によりオフ電圧に近づくのを抑制する電圧を供給することにより、サブスレッシュホルド電流を抑制することが可能となりＮＭＯＳトランジスタのオフ電流を抑制することが可能となる。

（実施例２）
図６は第２の実施例の回路図である。
図６で、図１と同様の符号を付した部分は同様の機能を有するため詳細な説明は省略する。実施例１と異なるのは、演算増幅器４の基準電圧Ｖｒｅｆが供給される非反転入力ノードと、列増幅部の出力ノードＡとの間にこれらの電気的導通を制御するスイッチ６０が追加されている点である。このスイッチ６０がパワーセーブモード時に列増幅部の出力ノードの電位が第１のスイッチ９に含まれるトランジスタのオフ電圧に近づかないように制御する制御手段となる。

更にクランプスイッチ７と演算増幅器４の出力ノードとの接続ノードと、列増幅部のフィードバックループと出力ノードとが接続されるノードとの間にスイッチ６１が追加されている。

スイッチ６１はＣＭＯＳトランジスタで構成されておりＮＭＯＳトランジスタにはＰＭＯＳトランジスタに供給される制御信号の反転信号が供給される。演算増幅器４の回路構成は図２、５に示したいずれかを用いることが可能である。本実施例においては、電位関係はＧＮＤ＜Ｖｒｅｆ＜ＶＤＤとなっている。

図７は図６の固体撮像装置の駆動タイミング図である。スイッチ６１を構成するＰＭＯＳトランジスタのゲートにはｐｅが供給される。

先ず、時刻Ｔ１〜時刻Ｔ２のクランプ動作時に、出力スイッチ６１をオフした状態でスイッチ６０とクランプスイッチ７とを導通させるパルスが供給される。このとき、帰還容量６に演算増幅器４のオフセット電圧をサンプルすることが可能となる。

時刻Ｔ３においてｐｅがＬｏｗからＨｉｇｈへ遷移すると演算増幅器４のオフセット電圧Ｖｏｆｆが１／（１＋Ｇ）に圧縮される（Ｇは演算増幅器４のオープンループゲイン）。

このような動作をする演算増幅器において、以下のような動作をすると第１のスイッチのオフ電流を抑える動作をすることが可能となる。

保持容量１０に信号が保持されている時刻Ｔ４〜時刻Ｔ６において、ＰＳＡＶＥがＬｏｗとなり演算増幅器４へのバイアス電流が遮断される（パワーセーブモード）。この動作と略同時にスイッチ６０のゲートにパルスを供給して導通させることにより、演算増幅器４の出力ノードにＶｒｅｆを供給する。

時刻Ｔ５〜時刻Ｔ６（パワーセーブモード）において、ＰＭＯＳトランジスタ９ａのゲート電圧はＶＤＤ、ソース（列増幅部の出力ノード）電圧はＶｒｅｆになっている。このためゲート−ソース間電圧はＶＧＳ＝ＶＧ−ＶＳ＝ＶＤＤ−ＶｒｅｆとなりＶＧＳが正となるためオフ電流は流れにくくなる。一方ＮＭＯＳトランジスタのゲート電圧は０Ｖ、ソース電圧（点Ａ）はＶｒｅｆになっているためＶＧＳ＝ＶＧ−ＶＳ＝−ＶｒｅｆとなりＶＧＳが負となるためオフ電流は流れにくくなる。このような動作をすることにより、パワーセーブモード時でも第１のスイッチ９のオフ電流を抑制することが可能となる。

なお、上記実施例は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

たとえば各実施例においては列増幅器として演算増幅器を例に説明した。他にソース接地回路のみで構成した場合にも適用可能である。ソース接地回路は反転増幅回路となるため、ソース接地増幅回路の入力ＭＯＳトランジスタとしてＮＭＯＳトランジスタを用いた場合に、パワーセーブモードとすると出力ノードの電位は接地電位に近づく。したがって第１のスイッチとしてＮＭＯＳトランジスタを用いた場合にＮＭＯＳトランジスタのオフ電圧に近づく。これを抑制する制御手段を設ければよい。ソース接地増幅回路の入力をＰＭＯＳトランジスタとした場合には逆の関係になるため、第１のスイッチとしてＰＭＯＳトランジスタを含む場合にＰＭＯＳトランジスタのオフ電圧に近づく。これを抑制する制御手段を設ければよい。

またソースフォロワのみで構成することもできる。この場合にもソース接地回路と同様に入力ＭＯＳトランジスタとしてＮＭＯＳトランジスタを用いると、第１のスイッチとしてＮＭＯＳトランジスタを含んでいるとＮＭＯＳトランジスタのオフ電圧に近づく。入力ＭＯＳトランジスタとしてＰＭＯＳトランジスタを用いると、第１のスイッチとしてＰＭＯＳトランジスタを含んでいるとＰＭＯＳトランジスタのオフ電圧に近づく。したがってこれらを抑制する制御手段を設ければよい。

本発明はデジタルカメラ（スチルカメラ）、デジタルビデオカメラ等の固体撮像装置に用いられるものである。

２ 共通出力線
１４ 列増幅部
１０ 保持容量
１５ 切替手段
８ 制御手段
９ トランジスタ

Claims (3)

1. 複数の画素から信号が出力される、複数の共通出力線と、
   前記各共通出力線に設けられ、該共通出力線に出力された信号を増幅する、複数の列増幅部と、
   前記各列増幅部から出力される信号を保持する、複数の保持容量と、
   前記列増幅部の出力ノードと前記保持容量の入力ノードの間に配され、前記出力ノードと入力ノードとの間の電気的導通を制御するトランジスタと、
   前記列増幅部の動作のための電流を第１の電流と該第１の電流よりも小さい第２の電流とに切替える切替手段と、を有する固体撮像装置において、
   前記列増幅部を流れる電流が前記第２の電流となる期間に前記列増幅部の出力ノードの電位が、前記トランジスタのオフ時に該トランジスタのゲートに供給されるオフ電圧に近づくのを抑制する制御手段を有し、
   前記制御手段は、前記列増幅部の出力ノードにソースもしくはドレインの一方が接続されたトランジスタと、該トランジスタのソースもしくはドレインの他方に前記オフ電圧とは異なる電圧を供給する電圧供給部とを有し、さらに、
   前記列増幅部は演算増幅器を含んで構成され、前記制御手段を構成するトランジスタは、前記演算増幅器の出力ノードと前記演算増幅器の非反転入力ノードとの電気的導通を制御することを特徴とする固体撮像装置。
2. 前記列増幅部の出力ノードと前記保持容量の入力ノードとの間の電気的導通を制御するトランジスタがＣＭＯＳトランジスタであることを特徴とする請求項１に記載の固体撮像装置。
3. 複数の画素から信号が出力される、複数の共通出力線と、
   前記各共通出力線に設けられ、該共通出力線に出力された信号を増幅する、複数の列増幅部と、
   前記各列増幅部から出力される信号を保持する、複数の保持容量と、
   前記列増幅部の出力ノードと前記保持容量の入力ノードの間に配され、前記出力ノードと入力ノードとの間の電気的導通を制御するトランジスタと、を有する固体撮像装置の駆動方法において、
   前記列増幅部は演算増幅器を含んで構成され、
   前記列増幅部の動作のための電流を第１の電流と該第１の電流よりも小さい第２の電流に切り替えるステップと、
   前記列増幅部を流れる電流が前記第２の電流となる期間に、前記列増幅部の出力ノードの電位が、前記トランジスタのオフ時に該トランジスタのゲートに供給されるオフ電圧に近づくのを抑制するステップと、を有し、
   前記抑制するステップにおいて、前記演算増幅器の出力ノードと前記演算増幅器の非反転入力ノードとを短絡することを特徴とする固体撮像装置の駆動方法。

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