JP6029352B2

JP6029352B2 - 固体撮像装置

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Publication number: JP6029352B2
Application number: JP2012145713A
Authority: JP
Inventors: 板野　哲也; 哲也板野; 樋山　拓己; 拓己樋山; 和宏斉藤; 恒一中村; 公一郎岩田; 雄前橋; 健史秋山
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2011-10-07
Filing date: 2012-06-28
Publication date: 2016-11-24
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Also published as: JP2013093833A; US20130087685A1; US8723099B2

Description

本発明は、固体撮像装置に関する。

特許文献１には、複数の画素が２次元状に配列された画素配列における各列の画素から出力された信号を各列のゲインアンプで増幅することが記載されている。各列のゲインアンプの構成としては、容量帰還型の反転アンプが記載されている。帰還経路に設けられたＭＯＳスイッチが導通している時に、ゲインアンプは電圧フォロワとして動作し、反転入力部が初期化される。また、特許文献１には、複数のゲインアンプに対して共通に設けられた差動アンプを用いて、各ゲインアンプのオフセットを低減することが記載されている。

特開２００３−５１９８９号公報

近年、ますます固体撮像装置に対する要求が高度化しており、その要求の一つに小型化がある。固体撮像装置の小型化に伴い、画素サイズ及び列読み出し回路の縮小が求められるが、以下のような課題が生じる。

固体撮像装置は、列に対応した列読み出し回路を有する。一般に列読み出し回路は、列読出し回路部全体の一端に設けられたドライバーからの制御信号により駆動される。ドライバーに近い列読み出し回路とドライバーから遠い列読み出し回路とでは、制御信号の遅延時間が異なる。列読み出し回路の数が増大した場合、負荷の増大による制御信号の遅延差の増大が問題になる。特に、ゲインアンプの入出力を短絡するＭＯＳスイッチが導通状態から非導通状態に変化する時の制御信号の遅延差は、ＭＯＳスイッチのチャージインジェクションによる電荷注入量の差となる。これは、列アンプのオフセットの差に相当し、シェーディングの要因となる。

また、列読み出し回路の縮小を行う場合、ゲインアンプにおいて２個の容量はサイズが大きいため、容量値の低減は小型化に不可欠である。２個の容量の容量値の低減により、ＭＯＳスイッチのチャージインジェクションによる電荷注入のためのオフセットが増大する。

また、画素サイズの縮小に伴い、読み出し回路の狭ピッチ化も必要となる。本発明者は、読み出し回路の狭ピッチ化が進むとゲインアンプのオフセットが差動アンプによって十分に低減しきれなくなる可能性があることを見出した。ゲインアンプのオフセットを差動アンプや固体撮像装置の外部に設けられた処理装置によって十分に除去しきれないと、固定パターンノイズが残存した画像信号を出力することになるので、それにより得られる画像の画質の劣化をもたらす。

本発明の目的は、シェーディング又は固定パターンノイズを低減することができる固体撮像装置を提供することである。

本発明の固体撮像装置は、行列状に配列され、光電変換により信号を生成する複数の画素と、前記複数の画素の構成する複数の列に対応して設けられ、それぞれが前記複数の列のいずれか１つに接続される複数の画素出力線と、前記複数の画素出力線に対応して設けられ、それぞれが前記複数の画素出力線のいずれか１つの信号を増幅する複数の列アンプと、前記複数の列アンプへ供給される制御信号を生成する駆動回路とを有し、前記複数の列アンプの各々は、第１の入力端子と、第２の入力端子と、出力端子と、前記第１の入力端子及び前記第２の入力端子間に接続される入力容量と、前記第２の入力端子及び前記出力端子間に接続される第１のスイッチとを有し、前記駆動回路は、前記第１のスイッチを非導通状態から導通状態に切り替える期間よりも、前記第１のスイッチを導通状態から非導通状態に切り替える期間を長くするように前記制御信号を生成し、前記複数の列アンプの各々は、前記第１のスイッチ及び前記第２の入力端子間に、ソース及びドレインが相互に短絡されて接続されるＭＯＳトランジスタを有することを特徴とする。

駆動回路に対する複数の列アンプの距離の違いに起因するシェーディング又は固定パターンノイズを低減することができる。

本発明の第１の実施形態による固体撮像装置の構成例を示す図である。図１の単位画素の構成例を示す図である。図１の列アンプの構成例を示す図である。図３の制御信号ｐｃの駆動回路の構成例を示す回路図である。図３の制御信号ｐｃｂの駆動回路の構成例を示す回路図である。図１の固体撮像装置の動作例を説明するためのタイミングチャートである。本発明の第２の実施形態による列アンプの構成例を示す図である。図７の固体撮像装置の動作例を説明するためのタイミングチャートである。第３の実施形態の動作例を説明するためのタイミングチャートである。第４の実施形態の動作例を説明するためのタイミングチャートである。第５の実施形態の動作例を説明するためのタイミングチャートである。第６の実施形態の動作例を説明するためのタイミングチャートである。

（第１の実施形態）
図１は、本発明の第１の実施形態による固体撮像装置の構成例を示す図である。画素領域１０１は、２次元行列状に配列され、光電変換により信号を生成する複数の単位画素１０２を有する。図１では、２次元行列状に配列される複数の単位画素１０２をある列に設けられた３画素で代表して表現している。

図２は、図１の単位画素１０２の構成例を示す図である。単位画素１０２は、光電変換素子２０１、転送ＭＯＳトランジスタ２０２、浮遊部２０３、リセットＭＯＳトランジスタ２０４、増幅ＭＯＳトランジスタ２０５及び選択ＭＯＳトランジスタ２０６を有する。光電変換素子２０１は、半導体基板上に形成され、光電変換により信号を生成する。転送ＭＯＳトランジスタ２０２は、光電変換素子２０１より生成された信号を浮遊部２０３に転送する。浮遊部２０３は、信号電荷を信号電圧に変換する。リセットＭＯＳトランジスタ２０４は、浮遊部２０３を電源電圧にリセットする。増幅ＭＯＳトランジスタ２０５は、浮遊部２０３の信号を増幅する。選択ＭＯＳトランジスタ２０６は、制御信号により画素選択されると、増幅ＭＯＳトランジスタ２０５により増幅された信号を画素出力線１０３に出力する。図１において、複数の画素出力線１０３は、２次元行列状に配列された複数の単位画素１０２の各列に接続される。画素出力線１０３は、定電流負荷１０４に接続され、列アンプ１０５の入力端子Ｘに接続される。図１の端子Ｘは列アンプ１０５の入力端子を表し、端子Ｙは列アンプ１０５の出力端子を表している。

図３は、図１の列アンプ１０５の構成例を示す図である。複数の列アンプ１０５は、列毎の複数の画素出力線１０３の信号を増幅する。入力容量３０２は、列アンプ１０５の第１の入力端子Ｘ及び第２の入力端子Ｚ間に接続される。列アンプ１０５の出力端子Ｙは、帰還容量３０３を介して、第２の入力端子Ｚに接続される。第２の入力端子Ｚは、演算増幅器３０１の反転入力端子に接続される。演算増幅器３０１の非反転入力端子は、参照電圧Ｖｒｅｆのノードに接続される。第１のスイッチ３０４は、列アンプ１０５の出力端子Ｙ及び第２の入力端子Ｚ間に接続される。第２のスイッチ（ＭＯＳトランジスタ）３０５は、ソース及びドレインが相互に短絡されて、第１のスイッチ３０４及び第２の入力端子Ｚ間に接続される。第１のスイッチ３０４のゲートには、制御信号ｐｃが印加される。第２のスイッチ３０５のゲートには、制御信号ｐｃの反転信号である制御信号ｐｃｂが印加される。第１及び第２のスイッチはともにｎチャネルＭＯＳトランジスタで構成された例を示している。

図４は、図３の制御信号ｐｃの駆動回路の構成例を示す回路図である。図４の駆動回路は、列毎の複数の列アンプ１０５の第１のスイッチ３０４の制御信号ｐｃを生成する。信号ｉ＿ｐｃはチップ内の他の回路又はチップ外部から供給される信号である。４０１は、制御信号ｐｃの立ち下がり時間を制御するための第１の定電流源であり、電流値が可変となっている。ｐチャネルＭＯＳトランジスタ４０２は、ソースが電源電圧ノードに接続され、ゲートが信号ｉ＿ｐｃのノードに接続され、ドレインが制御信号ｐｃのノードに接続される。ｎチャネルＭＯＳトランジスタ４０３は、ドレインが制御信号ｐｃのノードに接続され、ゲートが信号ｉ＿ｐｃのノードに接続され、ソースが第１の定電流源４０１を介してグランド電位ノードに接続される。この駆動回路は、インバータであり、信号ｉ＿ｐｃの反転信号を制御信号ｐｃとして出力する。

図５は、図３の制御信号ｐｃｂの駆動回路の構成例を示す回路図である。図５の駆動回路は、列毎の複数の列アンプ１０５の第２のスイッチ３０５の制御信号ｐｃｂを生成する。５０１は、制御信号ｐｃｂの立ち上がり時間を制御するための第２の定電流源であり、電流値が可変となっている。ｐチャネルＭＯＳトランジスタ５０２は、ソースが第２の定電流源５０１を介して電源電圧ノードに接続され、ゲートが信号ｉ＿ｐｃｂのノードに接続され、ドレインが制御信号ｐｃｂのノードに接続される。信号ｉ＿ｐｃｂは、信号ｉ＿ｐｃの反転信号である。ｎチャネルＭＯＳトランジスタ５０３は、ドレインが制御信号ｐｃｂのノードに接続され、ゲートが信号ｉ＿ｐｃｂのノードに接続され、ソースがグランド電位ノードに接続される。この駆動回路は、インバータであり、信号ｉ＿ｐｃｂの反転信号を制御信号ｐｃｂとして出力する。

図１において、列アンプ１０５の出力端子Ｙには、保持容量１０８及び保持容量１０９がそれぞれ、スイッチ１０６及びスイッチ１０７を介して接続される。スイッチ１０６及びスイッチ１０７は、ＣＭＯＳスイッチである。スイッチ１０６には、制御信号ｐｎ及びその反転信号ｐｎ＿ｂが印加される。スイッチ１０７には、制御信号ｐｓ及びその反転信号ｐｓ＿ｂが印加される。保持容量１０８及び保持容量１０９は、それぞれ転送スイッチ１１０及び転送スイッチ１１１を介して、対応する水平信号線１１２及び水平信号線１１３に接続される。水平信号線１１２及び水平信号線１１３は、差動アンプ１１４の入力端子に接続される。差動アンプ１１４は、水平信号線１１２及び１１３の信号の差分の信号を出力する。垂直走査回路１１５は、画素領域１０１内の画素の読み出し行を選択する。水平走査回路１１６は、転送スイッチ１１０及び１１１を制御することにより、保持容量１０８及び１０９の信号をそれぞれ水平信号線１１２及び１１３に転送することができる。これにより、水平転送回路１１６は、読み出し列を順次、選択することができる。

図６は、図１の固体撮像装置の動作例を説明するためのタイミングチャートである。信号ｐｓｅｌ（ｎ）は、ｎ行目の選択ＭＯＳトランジスタ２０６のゲートに印加される制御信号である。信号ｐｒｅｓ（ｎ）は、ｎ行目のリセットＭＯＳトランジスタ２０４のゲートに印加される制御信号である。信号ｐｔｘ（ｎ）は、ｎ行目の転送ＭＯＳトランジスタ２０２のゲートに印加される制御信号である。

また、信号ｐｓｅｌ（ｎ＋１）は、ｎ＋１行目の選択ＭＯＳトランジスタ２０６のゲートに印加される制御信号である。信号ｐｒｅｓ（ｎ＋１）は、ｎ＋１行目のリセットＭＯＳトランジスタ２０４のゲートに印加される制御信号である。信号ｐｔｘ（ｎ＋１）は、ｎ＋１行目の転送ＭＯＳトランジスタ２０２のゲートに印加される制御信号である。

時刻ｔ１において、垂直走査回路１１５によってｎ行目の画素１０２が選択されたとき、リセット信号ｐｒｅｓ（ｎ）がローレベルとなり、ｎ行目のリセットＭＯＳトランジスタ２０４がオフする。次に、時刻ｔ２において、選択信号ｐｓｅｌ（ｎ）がハイレベルとなり、ｎ行目の選択ＭＯＳトランジスタ２０６がオンとなることで、ｎ行目の増幅ＭＯＳトランジスタ２０５のソースは画素出力線１０３と導通する。選択されたｎ行目の画素１０２と定電流負荷１０４によって、ソースフォロア回路が形成され、画素１０２のリセット状態における信号がｎ行目の画素１０２から画素出力線１０３に読み出される。

この状態で、時刻ｔ３において、制御信号ｐｃがハイレベルとなり、第１のスイッチ３０４がオンし、列アンプ１０５の第２の入力端子Ｚと出力端子Ｙが短絡され、画素１０２のリセット状態における信号が参照電圧Ｖｒｅｆにクランプされる。次に、時刻ｔ４では、制御信号ｐｃ及びｐｃｂが変化を始め、時刻ｔ５で制御信号ｐｃがローレベル、制御信号ｐｃｂがハイレベルとなる。時刻ｔ４〜ｔ５にかけて、第１のスイッチ３０４が導通状態から非導通状態に変化する。制御信号ｐｃｂは時刻ｔ４で変化を始め、時刻ｔ５でハイレベルとなる。第２のスイッチ３０５はＭＯＳスイッチであり、時刻ｔ４〜ｔ５にかけて、ゲート下にチャネルが形成される。

本実施形態では、第１のスイッチ３０４の導通状態から非導通状態に変化する時刻ｔ４〜ｔ５の制御信号ｐｃの変化が第１の定電流源４０１の電流値で決まる。第１の定電流源４０１は、第１のスイッチ３０４の制御信号ｐｃの時間に対する傾き（立ち下がり時間）を決定する。これにより、第１のスイッチ３０４の制御信号ｐｃは、立ち上がり時間に対して立ち下がり時間が長くなる。すなわち、駆動回路は、第１のスイッチ３０４を非導通状態から導通状態に切り替える期間よりも、第１のスイッチ３０４を導通状態から非導通状態に切り替える期間を長くするように制御信号ｐｃを生成する。これにより、図４及び図５の駆動回路に近い列アンプ１０５と図４及び図５の駆動回路から遠い列アンプ１０５とで、制御信号ｐｃの遅延時間の差の影響が低減されるので、シェーディングが発生しにくくなる。また、第１のスイッチ３０４の導通状態から非導通状態への変化が、時刻ｔ４〜ｔ５の期間で徐々に行われるため、チャネルを形成していた電荷の多くが出力端子Ｙに吸い出される。そのため、チャージインジェクションによる電荷注入のためのオフセット自体も低減することが可能である。

また、第２のスイッチ３０５の制御信号ｐｃｂの立ち上がり時刻ｔ４〜ｔ５の変化が第２の定電流源５０１の電流値で決まる。第２の定電流源５０１は、第２のスイッチ３０５の制御信号ｐｃｂの時間に対する傾き（立ち上がり時間）を決定する。制御信号ｐｃｂにより、ＭＯＳトランジスタ３０５のチャネルが形成された状態からチャネルが形成されていない状態に切り替える期間よりも、ＭＯＳトランジスタ３０５のチャネルが形成されていない状態からチャネルが形成された状態に切り替える期間を長くする。そのため、制御信号ｐｃｂの遅延時間の差の影響を受けない。また、第１のスイッチ３０４のチャージインジェクションによる電荷注入が第２のスイッチ３０５のチャネル形成に用いられるために、さらにオフセットを低減することが可能である。なお、制御信号ｐｃ及びｐｃｂの論理が逆の場合には、制御信号ｐｃの立ち上がり時間及び制御信号ｐｃｂの立ち下がり時間を制御すればよい。時刻ｔ５に、第２のスイッチ３０５であるＭＯＳトランジスタは、そのチャネルの形成が完了する。

引き続き、時刻ｔ６において、制御信号ｐｎをハイレベルとすることによって、スイッチ１０６がオンし、保持容量１０８に列アンプ１０５の出力端子Ｙの電圧ＶｏｕｔがＮ信号として保持される。Ｎ信号は、列アンプ１０５の第２の入力端子Ｚと出力端子Ｙが短絡された際に出力端子Ｙに現れる参照電圧Ｖｒｅｆにオフセットが加わった電圧である。

その後、時刻ｔ７では、制御信号ｐｎがローレベルとなり、スイッチ１０６がオフする。次に、時刻ｔ８において、転送パルスｐｔｘ（ｎ）がハイレベルになり、ｎ行目の転送ＭＯＳトランジスタ２０２がオンとなる。すると、ｎ行目の光電変換素子２０１で発生した光信号による電圧変化の状態に対応した電圧が増幅ＭＯＳトランジスタ２０５を介して画素出力線１０３に読み出される。制御信号ｐｃはローレベルとなっており、列アンプ１０５では、光信号による画素出力線１０３の電圧変化成分に対して反転ゲインを与えた電圧成分がＮ信号に重畳されたＳ信号を生じる。次に、時刻ｔ９では、転送パルスｐｔｘ（ｎ）がローレベルとなり、ｎ行目の転送ＭＯＳトランジスタ２０２がオフとなる。次に、時刻ｔ１０〜ｔ１１の期間において、制御信号ｐｓがハイレベルとなり、スイッチ１０７がオンし、列アンプ１０５の光信号に対応したＳ信号が保持容量１０９に読み出される。このとき、第２のスイッチ３０５及びスイッチ１０７はＣＭＯＳスイッチであるため、大きいレベルのＳ信号に対しても十分に保持容量１０９に読み出すことが可能となっている。次に、ｎ行目の水平走査期間にて、逐次、水平走査回路１１６の転送スイッチ１１０及び１１１の制御によって選択された列の保持容量１０８のＮ信号及び保持容量１０９のＳ信号がそれぞれ水平信号線１１２及び水平信号線１１３に読み出される。差動アンプ１１４は、水平信号線１１２及び１１３の信号の差をとることにより、光応答出力信号を出力する。その後、ｎ行目の上記の処理と同様に、ｎ＋１行目以降の処理を行う。

以上のように、本実施形態では、図４及び図５の駆動回路に対する複数の列アンプ１０５の距離の違いによるオフセット差及びオフセット自体を低減することができる。本実施形態では、列アンプ１０５に演算増幅器３０１を用いた例に関して説明を行ったが、演算増幅器３０１の代わりにソース接地回路を用いた場合も、同様の効果が得られる。ソース接地回路の場合、演算増幅器３０１とは異なり、入力端子を１つだけ有し、参照電圧Ｖｒｅｆが供給される端子は存在しない。列アンプ１０５の第２の入力端子Ｚと出力端子Ｙが短絡された場合、第２の入力端子Ｚと出力端子Ｙは、ソース接地回路を構成するトランジスタのしきい値電圧に依存した電圧となる。

本実施形態では、第１のスイッチ３０４と第２のスイッチ３０５とを設けた構成を説明したが、第２のスイッチ３０５を省略した構成でも効果は得られる。第２のスイッチ３０５を設けることにより、より顕著な効果を得ることができる。また、第１のスイッチ３０４が非導通状態になるのと同時に、第２のスイッチ３０５が導通状態になることが好ましいが、第１のスイッチ３０４が完全に非導通状態になるタイミングと、第２のスイッチ３０５が完全に導通状態になるタイミングが異なっていても良い。また、本実施形態では定電流源を用いることで、制御信号を時間に対して一定の変化率で変化させる例を示した。しかし、一定の変化率で変化させなくとも、段階的に制御信号を変化させても良い。

（第２の実施形態）
図７は、本発明の第２の実施形態による固体撮像装置内の列アンプ１０５の構成例を示す図である。本実施形態の固体撮像装置は、図１の構成を有する。図７と図３との違いは、帰還容量３０３と出力端子Ｙとの間にＣＭＯＳスイッチ３０６が設けられている点である。ＣＭＯＳスイッチ３０６は、制御信号ｐａｄｄ及びその反転信号ｐａｄｄｂにより制御される。本実施形態は、列アンプ１０５の帰還容量３０３を用いた垂直方向の画素１０２の信号を加算する加算モードの動作を行う例である。加算モードは、同一の画素出力線１０３に接続された複数の単位画素１０２に基づく信号を加算するモードである。なお、図４の制御信号ｐｃの駆動回路及び、図５の制御信号ｐｃｂの駆動回路は第１の実施形態と同じである。以下、本実施形態が第１の実施形態と異なる点を説明する。

図８は、図７の固体撮像装置の動作例を説明するためのタイミングチャートである。制御信号ｐａｄｄｂは制御信号ｐａｄｄの反転信号であるので、図８のタイミングチャートでは省略する。本実施形態では、第１の読み出し期間で読み出される第１の画素（ｎ行目）の信号と、第２の読み出し期間で読み出される第２の画素（ｎ＋１行目）の信号が加算される。

時刻ｔ６〜ｔ７において、制御信号ｐｎをハイレベルとすることによって、スイッチ１０６をオンにし、保持容量１０８に列アンプ１０５の出力端子Ｙの電圧ＶｏｕｔがＮ信号として保持されるまでは、第１の実施形態の場合と同じである。時刻ｔ９で転送パルスｐｔｘ（ｎ）がローレベルとなった後に、制御信号ｐｓがハイレベルとならずに、時刻ｔ１２で制御信号ｐａｄｄがハイレベルからローレベルとなる。このとき、ＣＭＯＳスイッチ３０６が非導通状態となり、帰還容量３０３に第１の画素のＳ信号が保持される。その後、時刻ｔ１３で選択信号ｐｓｅｌ（ｎ）がローレベルとなり、ｎ行目の選択ＭＯＳトランジスタ２０６がオフし、第１の画素の選択が解除される。ここまでが、第１の読み出し期間である。

次に、第２の読み出し期間の処理が行われる。第１の画素の処理と同様に、リセット信号ｐｒｅｓ（ｎ＋１）がローレベルとなり、ｎ＋１行目のリセットＭＯＳトランジスタ２０４がオフする。次に、選択信号ｐｓｅｌ（ｎ＋１）がハイレベルとなり、ｎ＋１行目の選択ＭＯＳトランジスタ２０６がオンとなることで、ｎ＋１行目の増幅ＭＯＳトランジスタ２０５のソースは画素出力線１０３と導通する。画素１０２のリセット状態における信号がｎ＋１行目の画素１０２から画素出力線１０３に読み出される。次に、制御信号ｐｃがハイレベルとなり、第１のスイッチ３０４がオンし、画素１０２のリセット状態における信号が参照電圧Ｖｒｅｆにクランプされ、その後、制御信号ｐｃが徐々にローレベルとなる。この時、チャージインジェクションによる電荷注入が生じる。

その後、時刻ｔ１４では、制御信号ｐａｄｄがハイレベルとなり、ＣＭＯＳスイッチ３０６がオンし、帰還容量３０３と出力端子Ｙが導通する。この時、出力端子Ｙには第１の画素のＳ信号に、第２の読み出し期間で制御信号ｐｃがローレベルになる際のチャージインジェクションによるオフセットが重畳された信号を生じる。その後、制御信号ｐｎがハイレベルとならずに、転送パルスｐｔｘ（ｎ＋１）がハイレベルとなり、ｎ＋１行目の転送ＭＯＳトランジスタ２０２がオンし、第２の画素の光信号による電圧変化の状態に対応した電圧が画素出力線１０３に読み出される。列アンプ１０５では、第２の画素の光信号による画素出力線１０３の電圧変化成分に対して反転ゲインを与えた電圧成分が第１の画素のＳ信号と第２の読み出し期間でのオフセットに重畳された信号を生じる。その後、制御信号ｐｓがハイレベルとなり、スイッチ１０７がオンする。列アンプ１０５の出力端子Ｙの信号は、スイッチ１０７を介して保持容量１０９に読み出される。次に、水平走査期間にて、逐次、水平走査回路１１６の転送スイッチ１１０及び１１１の制御によって選択された列の保持容量１０８及び保持容量１０９からの信号がそれぞれ水平信号線１１２及び水平信号線１１３に読み出される。差動アンプ１１４は、水平信号線１１２及び１１３の信号の差をとることにより、光応答出力信号を出力する。保持容量１０９に保持される電圧は、参照電圧Ｖｒｅｆに第１の読み出し期間でのシェーディングやオフセットのみが加わった電圧である。そのため、保持容量１０８及び保持容量１０９からの信号の差から得られる光応答出力信号は、第２の読み出し期間でのシェーディングやオフセットが除去されないものである。本実施形態では、第２の読み出し期間でのシェーディングやオフセットが除去されない。そのため、図４及び図５の駆動回路を用いて、制御信号ｐｃ及びｐｃｂの遅延時間の差の影響によるシェーディングやチャージインジェクションによる電荷注入のためのオフセットを低減することが特に効果的である。

本実施形態では、２画素の信号を加算する動作であるが、さらに多くの画素の信号を加算する場合も考えられる。例えば、３画素の信号を加算する動作の場合、第２の読み出し期間及び第３の読み出し期間でのシェーディングやオフセットが除去されないため、図４及び図５の駆動回路を用いることがさらに効果的である。

第１の実施形態のように、第１のスイッチ３０４の制御信号ｐｃの図４の駆動回路に定電流源４０１を用いる。第１のスイッチ３０４の導通状態から非導通状態への変化を時刻ｔ４〜ｔ５の期間で徐々に行うことにより、チャージインジェクションによる電荷注入のためのオフセットを低減できる。そして、第１のスイッチ３０４の導通状態から非導通状態への変化が緩やかであるほど、この効果が大きくなる。また、第２の実施形態では、列アンプ１０５の帰還容量３０３を用いた垂直方向の画素の信号の加算動作を行う場合には図４及び図５の駆動回路を用いることが特に効果的であることを述べた。一方、第１のスイッチ３０４を時刻ｔ４〜ｔ５の期間で徐々に導通状態から非導通状態に駆動することは、読み出し時間の増大につながる。

定電流源４０１及び５０１の電流値を可変とすることで、第２の実施形態のように、第１のスイッチ３０４の導通状態から非導通状態への変化を緩やかにすることが特に効果的である。そこで、第２の実施形態の加算モード（駆動モード）では、第１の実施形態と比較して、図４及び図５の駆動回路の定電流源４０１及び５０１の定電流値を小さくすることが可能である。また、高フレームレートな駆動モード等、読み出し速度の短縮が必要な駆動モードでは、定電流源４０１及び５０１の定電流値を大きくすることも可能である。第１の定電流源４０１の電流値及び第２の定電流源５０１の電流値は、複数の駆動モードに応じて変化させることができる。

第１及び第２の実施形態によれば、第１の定電流源４０１及び第２の定電流源５０１を設けることにより、図４及び図５の駆動回路に対する複数の列アンプ１０５の距離の違いに起因するシェーディング又は固定パターンノイズを低減することができる。

（第３の実施形態）
図９は、本発明の第３の実施形態による図１の固体撮像装置の動作例を説明するためのタイミングチャートである。列アンプ１０５は、第１の実施形態と同様に、図３の構成を有する。制御信号ｐｃと制御信号ｐｃｂの駆動回路も、第１の実施形態と同様に、図４及び図５に示す回路構成を有する。以下、本実施形態が第１の実施形態と異なる点を説明する。

時刻ｔ４ａ〜ｔ５ａにかけて、制御信号ｐｃが徐々にローレベルになり、第１のスイッチ３０４（図３）が導通状態から非導通状態に変化する。第１の定電流源４０１（図４）は、制御信号ｐｃの立ち下がり時間（ｔ４ａ〜ｔ５ａ）を決める。第１の実施形態と同様に、制御信号ｐｃの立ち下がり時間を長くすることにより、図４の回路から近い列アンプ１０５と遠い列アンプ１０５との間の、制御信号ｐｃの遅延時間の差を低減でき、制御信号ｐｃの遅延によるシェーディングを低減することができる。また、時刻ｔ４ａ〜ｔ５ａの間に、スイッチ３０４は徐々に導通状態から非導通状態へ変化するため、スイッチ３０４のチャネルを形成していた電荷の多くは出力端子Ｙに吸い出される。そのため、チャージインジェクションのオフセット自体も低減可能である。

制御信号ｐｃが徐々にハイレベルからローレベルへ変化している時刻ｔ４ａ〜ｔ５ａの間、第２のスイッチ３０５（図３）に印加される制御信号ｐｃｂはローレベルを維持し、第２のスイッチ３０５はチャネルが形成されていない状態を維持する。時刻ｔ５ａで制御信号ｐｃがローレベルになりスイッチ３０４のチャネルが消滅した後、時刻ｔ５ｂで制御信号ｐｃｂがハイレベルになり、スイッチ３０４のチャージインジェクションによる電荷注入をスイッチ３０５のチャネル部に吸収する。

本実施形態は、第１の実施形態のように、全列アンプ１０５で各スイッチ３０４及び３０５がそれぞれオフするタイミングとオンするタイミングを合わせることができれば理想的であるが、そうできない場合もある。例えば、図４及び図５の回路の近くと遠くの列アンプ１０５で制御信号ｐｃ及びｐｃｂの負荷が異なり、制御信号ｐｃ及びｐｃｂで遅延量が異なる場合が考えられる。この場合、図４及び図５の回路の近くと遠くの列アンプ１０５で、スイッチ３０４のチャネルの消滅具合が異なるタイミングにおいて、スイッチ３０５のチャネルが形成されることになる。そのため、オフセットばらつきや水平シェーディング等の発生が懸念される。

本実施形態の駆動方法によれば、制御信号ｐｃ及びｐｃｂの負荷の違いなどによるオフセットばらつきや水平シェーディング等を抑制することができる。時刻ｔ５ａにスイッチ３０５が接続されているノードをフローティングにした後、時刻ｔ５ｂにスイッチ３０５に印加される制御信号ｐｃｂがハイレベルになる。これにより、図５の回路から近い列アンプ１０５と遠い列アンプ１０５で、制御信号ｐｃｂの遅延の影響を無視できるようになる。これにより、スイッチ３０４のチャージインジェクションによる電荷注入をスイッチ３０５のチャネル部へ吸収するが、その吸収量が全ての列アンプ１０５で等しくなる。したがって、本実施形態の駆動方法で固体撮像装置を動作させることにより、制御信号ｐｃ及びｐｃｂの負荷の違いなどによる遅延を無視することができ、水平シェーディング及びオフセットばらつきを抑制することができる。

（第４の実施形態）
図１０は、本発明の第４の実施形態による図１の固体撮像装置の動作例を説明するためのタイミングチャートである。本実施形態の回路構成は、第１の実施形態と同じである。以下、本実施形態が第３の実施形態と異なる点を説明する。

時刻ｔ４ａ〜ｔ５ａにかけて、制御信号ｐｃが徐々にローレベルになり、第１のスイッチ３０４（図３）が導通状態から非導通状態に変化する。第１の定電流源４０１（図４）は、制御信号ｐｃの立ち下がり時間（ｔ４ａ〜ｔ５ａ）を決める。第１の実施形態と同様に、制御信号ｐｃの立ち下がり時間を長くすることにより、図４の回路から近い列アンプ１０５と遠い列アンプ１０５との間の、制御線号ｐｃの遅延時間の差を低減でき、制御信号ｐｃの遅延によるシェーディングを低減することができる。また、スイッチ３０４は、時刻ｔ４ａ〜ｔ５ａの間に徐々に導通状態から非導通状態へ変化するため、スイッチ３０４のチャネルを形成していた電荷の多くは出力端子Ｙに吸い出される。そのため、チャージインジェクションのオフセット自体も低減可能である。

時刻ｔ４ａ〜ｔ５ｂで第２のスイッチ３０５（図３）に印加される制御信号ｐｃｂも徐々にローレベルからハイレベルに変化する。時刻ｔ５ａで制御信号ｐｃがローレベルになった時、制御信号ｐｃｂの電圧は、次式が成立するように制御される。
（ｐｃｂ−Ｖｓ）＝Ｖｇｓ＜Ｖｔｈ

ここで、Ｖｓはスイッチ３０５のソース電圧（＝ドレイン電圧）、Ｖｇｓはスイッチ３０５のソース及びゲート間電圧、Ｖｔｈはスイッチ３０５の閾値電圧である。時刻ｔ５ａでは、Ｖｇｓ＜Ｖｔｈなので、スイッチ３０５にはまだチャネルは形成されておらず、スイッチ３０４がオフして、スイッチ３０５が接続されているノードをフローティングにした後、スイッチ３０５のチャネルが形成される。時刻ｔ５ｂで、制御信号ｐｃｂはハイレベルに到達する。時刻ｔ４ａ〜ｔ５ｂの期間で、スイッチ３０５のソース及びゲート間電圧Ｖｇｓは、スイッチ３０５の閾値電圧Ｖｔｈより低く、かつスイッチ３０５の閾値電圧Ｖｔｈに向けて変化する。

前述したように、時刻ｔ５ａでの制御信号ｐｃｂの値を（ｐｃｂ−Ｖｓ）＝Ｖｇｓ＜Ｖｔｈとなるように制御しているため、図５の回路から近い列アンプ１０５と遠い列アンプ１０５で、制御信号ｐｃｂの遅延の影響を無視できるようになる。したがって、スイッチ３０４のチャージインジェクションによる電荷注入をスイッチ３０５のチャネル部へ吸収するが、その吸収量が全ての列アンプ１０５で等しくなる。本実施形態の駆動方法を行うことにより、制御信号ｐｃ及びｐｃｂの負荷の違いによる遅延の影響を無視することができ、水平シェーディング及びオフセットばらつきを抑制することができる。

（第５の実施形態）
図１１は、本発明の第５の実施形態による図１の固体撮像装置の動作例を説明するためのタイミングチャートである。列アンプ１０５は、第２の実施形態と同様に、図７の構成を有する。制御信号ｐｃ及びｐｃｂの駆動回路も、第２の実施形態と同様に、図４及び図５に示す回路構成を有する。図１１において、図７で用いている制御信号ｐａｄｄｂは、制御信号ｐａｄｄの反転信号であるため省略する。

本実施形態では、第２の実施形態と同様に、第１の読み出し期間で読み出される第１の画素（ｎ行目）の信号と、第２の読み出し期間で読み出される第２の画素（ｎ＋１行目）の信号が加算される。加算の動作は、第２の実施形態と同じであるため、本実施形態が第２の実施形態と異なる点を以下に説明する。

第２の実施形態で既に述べたように、列アンプ１０５の帰還容量３０３（図７）を用いた加算において、Ｓ信号には第１の読み出し期間と第２の読み出し期間で発生したチャージインジェクションによるシェーディングやオフセットが重畳される。それに対して、Ｎ信号は第１の読み出し期間でしか読み出されないため、第１の読み出し期間で発生したチャージインジェクション起因のシェーディングやオフセットしか重畳されない。そのため、Ｓ信号とＮ信号との差分処理を行っても、第２の読み出し期間で発生したチャージインジェクション起因のシェーディングやオフセットを除去できず、画質を悪化させる。

そこで、本実施形態では、以下に示す動作を行い、チャージインジェクション起因のシェーディングやオフセットを低減させる。第１の読み出し期間内の時刻ｔ４ａ〜ｔ５ａにかけて、制御信号ｐｃが徐々にローレベルになるように制御し、第１のスイッチ３０４（図７）が徐々に導通状態から非導通状態に変化する。制御信号ｐｃがローレベルになる時間（立ち下がり時間ｔ４ａ〜ｔ５ａ）の制御は、第１の定電流源４０１（図４）を用いて行う。第２の実施形態と同様に、制御信号ｐｃの立ち下がり時間を長くすることにより、図４の回路から近い列アンプ１０５と遠い列アンプ１０５との間の、制御線号ｐｃの遅延時間の差を低減でき、制御信号ｐｃの遅延によるシェーディングを低減することができる。

また、スイッチ３０４は、時刻ｔ４ａ〜ｔ５ａの間に徐々に導通状態から非導通状態へ変化するため、スイッチ３０４のチャネルを形成していた電荷の多くは出力端子Ｙに吸い出される。そのため、チャージインジェクションのオフセット自体も低減可能である。時刻ｔ４ａ〜ｔ５ａの間、制御信号ｐｃｂはローレベルを維持し、スイッチ３０５はチャネルが形成されていない状態を維持する。時刻ｔ５ａで制御信号ｐｃがローレベルになり、スイッチ３０５が接続されているノードがフローティングになった後、時刻ｔ５ｂで、第２のスイッチ３０５（図７）に印加される制御信号ｐｃｂは、ハイレベルになる。

時刻ｔ５ｂでは、スイッチ３０４のチャネルは消滅した後であり、且つスイッチ３０５が接続されているノードがフローティングである。そのため、図５の回路から近い列アンプ１０５と遠い列アンプ１０５の間で制御信号ｐｃｂに遅延が発生しても、チャージインジェクションキャンセルの効果は、近い列アンプ１０５と遠い列アンプ１０５で差が無い。そのため、スイッチ３０５を使用したことによるシェーディングやオフセットの差は発生しない。

第２の読み出し期間においても、制御信号ｐｃ及びｐｃｂは、上記と同様の制御を行う。これにより、第１及び第２の読み出し期間におけるチャージインジェクションの影響を最小限に抑えることができる。上述したように、本実施形態の駆動方法を行うことにより、列アンプ１０５の帰還容量３０３を用いた加算において、第２の読み出し期間のＮ信号を除去できなくても、画質の悪化を抑制できる。

（第６の実施形態）
図１２は、本発明の第６の実施形態による図１の固体撮像装置の動作例を説明するためのタイミングチャートである。本実施形態の回路構成は、第５の実施形態と同様である。図１２において、図７で用いている制御信号ｐａｄｄｂは、制御信号ｐａｄｄの反転信号であるため省略する。制御信号ｐｃ及びｐｃｂを除く制御信号と、回路構成は、第５の実施形態と同じである。以下、本実施形態が第５の実施形態と異なる点を説明する。

第１の読み出し期間内の時刻ｔ４ａ〜ｔ５ａにかけて、制御信号ｐｃが徐々にローレベルになり、第１のスイッチ３０４（図７）が徐々に導通状態から非導通状態に変化する。制御信号ｐｃは、第５の実施形態と同様に、スイッチ３０４のチャージインジェクションの影響を最少にするように制御される。制御信号ｐｃｂは、時刻ｔ４ａ〜ｔ５ｂにかけて、徐々にローレベルからハイレベルに変化し、制御信号ｐｃがローレベルになる時刻ｔ５ａにおいて、制御信号ｐｃｂの電圧は、次式が成立するように制御される。
（ｐｃｂ−Ｖｓ）＝Ｖｇｓ＜Ｖｔｈ

ここで、Ｖｓはスイッチ３０５（図７）のソース電圧（＝ドレイン電圧）、Ｖｇｓはスイッチ３０５のソース及びゲート間電圧、Ｖｔｈはスイッチ３０５の閾値電圧である。時刻ｔ５ａでＶｇｓ＜Ｖｔｈなので、スイッチ３０５にはまだチャネルは形成されておらず、スイッチ３０４のチャネルが消失し、スイッチ３０５が接続されているノードがフローティングになった後に、スイッチ３０５のチャネルが形成される。そして、時刻ｔ５ｂで、制御信号ｐｃｂはハイレベルになる。時刻ｔ４ａ〜ｔ５ｂの期間では、スイッチ３０５のソース及びゲート間電圧Ｖｇｓは、スイッチ３０５の閾値電圧Ｖｔｈより低く、かつスイッチ３０５の閾値電圧Ｖｔｈに向けて変化する。

前述したように、時刻ｔ５ａでの制御信号ｐｃｂの値を（ｐｃｂ−Ｖｓ）＝Ｖｇｓ＜Ｖｔｈとなるように制御しているため、図５の回路から近い列アンプ１０５と遠い列アンプ１０５で、制御信号ｐｃｂの遅延の影響を無視できるようになる。それにより、スイッチ３０４のチャージインジェクションによる電荷注入をスイッチ３０５のチャネル部へ吸収するが、その吸収量が全ての列アンプ１０５で等しくなる。

第２の読み出し期間においても、制御信号ｐｃ及びｐｃｂは、上記と同様の制御を行う。以上の動作を行うことにより、第５の実施形態と同様に、第１及び第２の読み出し期間におけるチャージインジェクションの影響を最小限に抑えることができる。また、列アンプ１０５の帰還容量３０３を用いた加算において、第２の読み出し期間のＮ信号を除去できなくても、画質の悪化を抑制できる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。例えば、保持容量１０８、１０９及び差動アンプ１１４を用いたアナログ処理に換えて、ＡＤ（アナログデジタル）変換器を各列アンプ１０５の後段に設ける構成でも、本発明は適用できる。ＡＤ変換器は、列アンプ１０５で増幅されたアナログ信号をデジタル信号に変換する。その場合には、Ｎ信号とＳ信号とをＡＤ変換した後に、両者の差分をデジタル処理する。

１０１画素領域、１０２単位画素、１０３画素出力線、１０５列アンプ、３０１演算増幅器、３０２入力容量、３０３帰還容量、３０４第１のスイッチ、３０５第２のスイッチ、４０１第１の定電流源、５０１第２の定電流源

Claims

行列状に配列され、光電変換により信号を生成する複数の画素と、
前記複数の画素の構成する複数の列に対応して設けられ、それぞれが前記複数の列のいずれか１つに接続される複数の画素出力線と、
前記複数の画素出力線に対応して設けられ、それぞれが前記複数の画素出力線のいずれか１つの信号を増幅する複数の列アンプと、
前記複数の列アンプへ供給される制御信号を生成する駆動回路とを有し、
前記複数の列アンプの各々は、
第１の入力端子と、
第２の入力端子と、
出力端子と、
前記第１の入力端子及び前記第２の入力端子間に接続される入力容量と、
前記第２の入力端子及び前記出力端子間に接続される第１のスイッチとを有し、
前記駆動回路は、前記第１のスイッチを非導通状態から導通状態に切り替える期間よりも、前記第１のスイッチを導通状態から非導通状態に切り替える期間を長くするように前記制御信号を生成し、
前記複数の列アンプの各々は、前記第１のスイッチ及び前記第２の入力端子間に、ソース及びドレインが相互に短絡されて接続されるＭＯＳトランジスタを有することを特徴とする固体撮像装置。
前記駆動回路は、前記ＭＯＳトランジスタのチャネルが形成された状態からチャネルが形成されていない状態に切り替える期間よりも、前記ＭＯＳトランジスタのチャネルが形成されていない状態からチャネルが形成された状態に切り替える期間を長くするように前記制御信号を生成することを特徴とする請求項１記載の固体撮像装置。
前記ＭＯＳトランジスタの制御信号は、前記第１のスイッチの制御信号の反転信号であることを特徴とする請求項１又は２記載の固体撮像装置。
前記第１のスイッチを導通状態から非導通状態に切り替える期間では、前記ＭＯＳトランジスタは、チャネルが形成されていない状態を維持することを特徴とする請求項１〜３のいずれか１項に記載の固体撮像装置。
前記第１のスイッチを導通状態から非導通状態に切り替える期間では、前記ＭＯＳトランジスタのソース及びゲート間電圧は、前記ＭＯＳトランジスタの閾値電圧より低く、かつ前記ＭＯＳトランジスタの閾値電圧に向けて変化することを特徴とする請求項１〜４のいずれか１項に記載の固体撮像装置。
前記駆動回路は、前記制御信号の時間に対する傾きを決定する定電流源を含むことを特徴とする請求項１〜５のいずれか１項に記載の固体撮像装置。
前記定電流源の電流値は、複数の駆動モードに応じて変化することを特徴とする請求項６記載の固体撮像装置。
前記複数の駆動モードは、同一の画素出力線に接続された複数の画素に基づく信号を加算する、加算モードを含むことを特徴とする請求項７記載の固体撮像装置。
行列状に配列され、光電変換により信号を生成する複数の画素と、
前記複数の画素の構成する複数の列に対応して設けられ、それぞれが前記複数の列のいずれか１つに接続される複数の画素出力線と、
前記複数の画素出力線に対応して設けられ、それぞれが前記複数の画素出力線のいずれか１つの信号を増幅する複数の列アンプと、
前記複数の列アンプへ供給される制御信号を生成する駆動回路とを有し、
前記複数の列アンプの各々は、前記画素出力線に電気的に接続された第１の端子、及び、前記列アンプの入力端子に電気的に接続された第２の端子を有する入力容量と、前記入力端子、及び、前記列アンプの出力端子の間の電気経路に配されたスイッチとを有し、
前記制御信号は、前記スイッチに供給され、かつ、前記スイッチを非導通状態にするための第１の信号レベルと、前記スイッチを導通状態にするための第２の信号レベルとを少なくとも含み、
前記駆動回路は、前記制御信号の時間に対する傾きを決定する定電流源を含み、前記第１の信号レベルから前記第２の信号レベルへの遷移にかかる期間よりも、前記第２の信号レベルから前記第１の信号レベルへの遷移にかかる期間を長くするように、前記制御信号を生成することを特徴とする固体撮像装置。
前記定電流源の電流値は、複数の駆動モードに応じて変化することを特徴とする請求項９記載の固体撮像装置。
前記複数の駆動モードは、同一の画素出力線に接続された複数の画素に基づく信号を加算する、加算モードを含むことを特徴とする請求項１０記載の固体撮像装置。
行列状に配列され、光電変換により信号を生成する複数の画素と、
前記複数の画素の構成する複数の列に対応して設けられ、それぞれが前記複数の列のいずれか１つに接続される複数の画素出力線と、
前記複数の画素出力線に対応して設けられ、それぞれが前記複数の画素出力線のいずれか１つの信号を増幅する複数の列アンプと、
前記複数の列アンプへ供給される制御信号を生成する駆動回路とを有し、
前記複数の列アンプの各々は、
第１の入力端子と、
第２の入力端子と、
出力端子と、
前記第１の入力端子及び前記第２の入力端子間に接続される入力容量と、
前記第２の入力端子及び前記出力端子間に接続される第１のスイッチとを有し、
前記駆動回路は、前記制御信号の時間に対する傾きを決定する定電流源を含み、前記第１のスイッチを非導通状態から導通状態に切り替える期間よりも、前記第１のスイッチを導通状態から非導通状態に切り替える期間を長くするように前記制御信号を生成することを特徴とする固体撮像装置。
前記定電流源の電流値は、複数の駆動モードに応じて変化することを特徴とする請求項１２記載の固体撮像装置。
前記複数の駆動モードは、同一の画素出力線に接続された複数の画素に基づく信号を加算する、加算モードを含むことを特徴とする請求項１３記載の固体撮像装置。
前記列アンプで増幅された信号をデジタル信号に変換するＡＤ変換器をさらに有することを特徴とする請求項１〜１４のいずれか１項に記載の固体撮像装置。