KR20210150722A - 이미지 센싱 장치 - Google Patents

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KR20210150722A
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image sensing
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박순열
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에스케이하이닉스 주식회사
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Abstract

본 기술의 일 실시예에 따른 이미지 센싱 장치는 입사광을 광전변환하여 광전하를 생성하는 적어도 하나의 광전변환영역, 광전하를 저장하는 플로팅 디퓨전 영역, 상기 광전변환영역에서 생성된 광전하를 전송 신호에 근거하여 상기 플로팅 디퓨전 영역으로 전송하는 적어도 하나의 전송 트랜지스터, 및 상기 플로팅 디퓨전 영역과 일정 거리 이격되게 상기 플로팅 디퓨전 영역 상부에 위치하며 상기 플로팅 디퓨전 영역을 부스팅시키기 위한 적어도 하나의 부스팅용 도전물을 포함하며, 상기 적어도 하나의 부스팅용 도전물은 수직 방향으로 상기 적어도 하나의 전송 트랜지스터와는 중첩되지 않게 위치할 수 있다.

Description

이미지 센싱 장치{IMAGE SENSING DEVICE}
본 발명은 이미지 센싱 장치에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 집적도 및 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
본 발명의 실시예는 주변의 다른 소자들에 대한 영향은 최소화하면서 플로팅 디퓨전 영역을 부스팅(boosting)시킬 수 있는 이미지 센싱 장치를 제공하고자 한다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 이미지 센싱 장치는 입사광을 광전변환하여 광전하를 생성하는 적어도 하나의 광전변환영역, 광전하를 저장하는 플로팅 디퓨전 영역, 상기 광전변환영역에서 생성된 광전하를 전송 신호에 근거하여 상기 플로팅 디퓨전 영역으로 전송하는 적어도 하나의 전송 트랜지스터, 및 상기 플로팅 디퓨전 영역과 일정 거리 이격되게 상기 플로팅 디퓨전 영역 상부에 위치하며 상기 플로팅 디퓨전 영역을 부스팅시키기 위한 적어도 하나의 부스팅용 도전물을 포함하며, 상기 적어도 하나의 부스팅용 도전물은 수직 방향으로 상기 적어도 하나의 전송 트랜지스터와는 중첩되지 않게 위치할 수 있다.
본 발명의 다른 실시예에 따른 이미지 센싱 장치는 입사광을 광전변환하여 입사광에 대응되는 전기 신호를 생성하는 복수개 유닛 픽셀들이 하나의 플로팅 디퓨전 영역을 공유하는 복수개의 유닛 픽셀 그룹들이 연속적으로 배열되는 픽셀 어레이를 포함하며, 상기 유닛 픽셀 그룹들 각각은 입사광을 광전변환하여 광전하를 생성하는 복수개의 광전변환영역들, 대응되는 광전변환영역에서 생성된 광전하를 전송 신호에 근거하여 상기 플로팅 디퓨전 영역으로 전송하는 복수개의 전송 트랜지스터들, 및 상기 플로팅 디퓨전 영역과 일정 거리 이격되게 위치하되 수직 방향으로 상기 플로팅 디퓨전 영역과는 중첩되나 상기 복수개의 전송 트랜지스터들과는 중첩되지 않게 위치하는 적어도 하나의 부스팅용 도전물을 포함할 수 있다.
본 발명의 실시예에 따른 이미지 센싱 장치는 플로팅 디퓨전 영역을 부스팅시킬 때 부스팅 전압이 다른 소자들의 동작에 미치는 영향을 최소화할 수 있다.
또한, 본 발명의 실시예에 따른 이미지 센싱 장치는 부스팅 캐패시터의 캐패시턴스를 용이하게 조절할 수 있다.
도 1은 본 발명의 일 실시예들에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 블럭도.
도 2는 본 발명의 일 실시예에 따른 유닛 픽셀 그룹에 형성된 부스팅 구조를 예시적으로 보여주는 도면.
도 3은 도 2에서 A-A'절취선을 따라 절단된 단면 구조를 예시적으로 보여주는 도면.
도 4는 도 2에서 B-B'절취선을 따라 절단된 단면 구조를 예시적으로 보여주는 도면.
이하, 본 발명의 일부 실시 예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예들에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 블럭도이다.
도 1을 참조하면, 이미지 센싱 장치는 픽셀 어레이(pixel array, 100), 상관 이중 샘플러(correlated double sampler, CDS, 200), 아날로그-디지털 컨버터(analog digital converter, ADC, 300), 버퍼(Buffer, 400), 로우 드라이버(row driver, 500), 타이밍 제너레이터(timing generator, 600), 제어 레지스터(control register, 700) 및 램프 신호 제너레이터(ramp signal generator, 800)를 포함할 수 있다.
픽셀 어레이(100)는 2차원 구조로 연속적으로 배열된(예를 들어, X 방향 및 X 방향과 교차되는 Y 방향으로 연속적으로 배열된) 복수의 유닛 픽셀 그룹(PXG)들을 포함할 수 있다. 각 유닛 픽셀 그룹(PXG)은 복수개의 유닛 픽셀들이 하나의 플로팅 디퓨전(Floating Diffusion) 영역을 공유하는 구조를 포함할 수 있다. 예를 들어, 유닛 픽셀 그룹(PXG)은 하나의 플로팅 디퓨전 영역을 중앙에 두고 플로팅 디퓨전 영역을 둘러싸면서 서로 일정 간격 이격되게 형성된 4개의 유닛 픽셀들을 포함할 수 있다. 각 유닛 픽셀은 외부에서 입사된 광을 광전변환하여 입사광에 대응되는 픽셀 신호를 생성한 후 이를 컬럼 라인들(column lines)을 통해 상관 이중 샘플러(200)로 출력할 수 있다. 이러한 각 유닛 픽셀은 입사된 광을 광전변환하여 광전하를 생성하는 광전변환영역 및 광전변환영역에서 생성된 광전하를 전송 신호에 근거하여 플로팅 디퓨전 영역으로 전송하는 전송 트랜지스터를 포함할 수 있다. 본 실시예에서의 각 유닛 픽셀 그룹(PXG)은 플로팅 디퓨전 영역을 부스팅(boosting)하기 위한 부스팅 캐패시터를 포함할 수 있다. 부스팅 캐패시터는 플로팅 디퓨전 영역 상부에 형성된 부스팅 콘택을 포함할 수 있다. 이러한 부스팅 콘택 구조는 상세하게 후술된다.
상관 이중 샘플러(200)는 픽셀 어레이(100)의 유닛 픽셀들로부터 수신되는 픽셀 신호들을 샘플링 및 홀드(hold)할 수 있다. 예를 들어, 상관 이중 샘플러(200)는 타이밍 제너레이터(600)로부터 제공된 클럭 신호에 따라 기준 전압 레벨과 수신된 픽셀 신호의 전압 레벨을 샘플링하여 그 차이에 해당하는 아날로그적 신호를 아날로그-디지털 컨버터(300)로 전송할 수 있다.
아날로그-디지털 컨버터(300)는 타이밍 제너레이터(600)로부터 제공되는 클럭 신호 및 램프 신호 제너레이터(800)로부터 출력된 램프 신호에 근거하여 상관 이중 샘플러(151)로부터 수신하는 아날로그 신호를 디지털 신호로 변환할 수 있다.
버퍼(400)는 아날로그-디지털 컨버터(300)로부터 출력되는 디지털 신호들 각각을 래치(latch)한 후 이들 각각을 감지 및 증폭하여 출력할 수 있다.
로우 드라이버(500)는 타이밍 제너레이터(600)의 신호에 따라 픽셀 어레이(100)를 구동시킬 수 있다.
타이밍 제너레이터(600)는 로우 드라이버(500), 상관 이중 샘플링(200), 아날로그-디지털 컨버터(300) 및 램프 신호 제너레이터(800)의 동작을 제어하기 위한 타이밍 신호를 생성할 수 있다.
제어 레지스터(700)는 램프 신호 제너레이터(800), 타이밍 제너레이터(600) 및 버퍼(400)의 동작을 제어하기 위한 제어 신호들을 생성할 수 있다.
램프 신호 제너레이터(800)는 제어 레지스터(700)의 제어 신호와 타이밍 제너레이터(600)의 타이밍 신호에 근거하여 램프 신호를 생성하여 아날로그-디지털 컨버터(300)에 출력할 수 있다. 아날로그-디지털 컨버터(300)에서 버퍼(400)로 출력되는 신호는 램프 신호에 의해 제어될 수 있다.
도 2는 본 발명의 일 실시예에 따른 유닛 픽셀 그룹에 형성된 부스팅 구조를 예시적으로 보여주는 도면이다. 도 3은 도 2에서 A-A'절취선을 따라 절단된 단면 구조를 예시적으로 보여주는 도면이며, 도 4는 도 2에서 B-B'절취선을 따라 절단된 단면 구조를 예시적으로 보여주는 도면이다.
도 2 내지 도 4를 참조하면, 픽셀 어레이(100)는 X 방향 및 Y 방향으로 연속적으로 배열되는 복수의 유닛 픽셀 그룹(PXG)들을 포함할 수 있다. 각 유닛 픽셀 그룹(PXG)은 외부에서 입사된 광을 광전변환하여 입사광에 대응되는 전기 신호를 생성하는 복수의 유닛 픽셀들(PX1 ~ PX4)을 포함할 수 있다. 이때, 복수의 유닛 픽셀들(PX1 ~ PX4)은 하나의 플로팅 디퓨전 영역(FD)을 공유할 수 있다. 예를 들어, 각 유닛 픽셀 그룹(PXG)은 4개의 유닛 픽셀들(PX1 ~ PX4)이 2×2 구조로 인접하게 배치되면서 공유되는 하나의 플로팅 디퓨전 영역(FD)을 둘러싸도록 배치되는 구조를 가질 수 있다.
각 유닛 픽셀(PX1 ~ PX4)은 입사된 광을 광전변환하여 광전하를 생성하는 광전변환영역(PD1 ~ PD4) 및 대응되는 광전변환영역(PD1 ~ PD4)에서 생성된 광전하를 전송 신호에 근거하여 플로팅 디퓨전 영역(FD)으로 전송하는 전송 트랜지스터(TX1 ~ TX4)를 포함할 수 있다. 광전변환영역들(PD1 ~ PD4)은 각 유닛 픽셀(PX1 ~ PX4)의 기판(110) 내에 위치할 수 있으며, 플로팅 디퓨전 영역(FD)은 기판(110)의 상부 영역(upper portion)에 형성될 수 있다. 예를 들어, 기판(110)은 광이 입사되는 제 1 면(도 2 및 3에서 하부면) 및 제 1 면과 대향되는 제 2 면(도 2 및 3에서 상부면)을 포함할 수 있으며, 플로팅 디퓨전 영역(FD)은 제 2 면쪽으로 기판(110)의 상부 영역에 형성될 수 있다. 기판(110)의 제 2 면 상부에는 절연막(120)이 형성될 수 있다.
플로팅 디퓨전 영역(FD)은 플로팅 디퓨전 콘택(FD_CNT)을 통해 도전 라인(FD_ML)과 전기적으로 연결될 수 있다. 도전 라인(FD_ML)은 대응되는 유닛 픽셀 그룹(PXG) 내의 리셋 트랜지스터(RX)의 일측 단자(소스/드레인 단자) 및 소스 팔로워 트랜지스터(DX)의 게이트 단자와 연결될 수 있다.
플로팅 디퓨전 영역(FD) 상부에는 플로팅 디퓨전 영역(FD)과 일정 거리 이격되게 부스팅 콘택들(BT_CNT1, BT_CNT2)이 형성될 수 있다. 예를 들어, 일정 두께의 절연막(120)을 사이에 두고, 플로팅 디퓨전 영역(FD) 상부에는 수직 방향으로 플로팅 디퓨전 영역(FD)과 중첩되게 부스팅 콘택들(BT_CNT1, BT_CNT2)이 형성될 수 있다. 부스팅 콘택들(BT_CNT1, BT_CNT2)은 각각 도전 라인(BT_ML1, BT_ML2)과 연결될 수 있다. 도전 라인들(BT_ML1, BT_ML2)은 부스팅 전압이 인가되는 부스팅 전압 노드(VBT)와 연결될 수 있다. 도전 라인들(BT_ML1, BT_ML2)은 도전 라인(FD_ML)과 같은 메탈 레이어에 형성될 수 있다. 예를 들어, 도전 라인들(BT_ML1, BT_ML2, FD_ML)은 메탈 1 레이어(M1)에 형성될 수 있다.
부스팅 콘택들(BT_CNT1, BT_CNT2)은 전송 트랜지스터들(TX1 ~ TX4) 사이에 위치할 수 있다. 예를 들어, 부스팅 콘택들(BT_CNT1, BT_CNT2)은 플로팅 디퓨전 콘택(FD_CNT)의 양측에 대칭되게 위치할 수 있으며, 플로팅 디퓨전 콘택(FD_CNT)의 일측에서는 전송 트랜지스터들(TX1, TX4) 사이에 부스팅 콘택(BT_CNT1)이 위치할 수 있고 플로팅 디퓨전 콘택(FD_CNT)의 다른 일측에서는 전송 트랜지스터들(TX2, TX3) 사이에 부스팅 콘택(BT_CNT2)이 위치할 수 있다.
이러한 부스팅 콘택들(BT_CNT1, BT_CNT2)은 수직 방향으로 플로팅 디퓨전 영역(FD)과는 중첩되지만 전송 트랜지스터들(TX1 ~ TX4)과는 중첩되지 않게 위치할 수 있다. 도 2 및 도 3에서는, 부스팅 콘택들(BT_CNT1, BT_CNT2)이 플로팅 디퓨전 콘택(FD_CNT)의 양측에 위치하는 경우가 도시되어 있으나 이에 한정되지는 않는다. 예를 들어, 부스팅 콘택(BT_CNT1 또는 BT_CNT2)은 플로팅 디퓨전 콘택(FD_CNT)의 일측에만 위치할 수도 있다.
부스팅 콘택들(BT_CNT1, BT_CNT2)과 접촉되는 도전 라인들(BT_ML1, BT_ML2) 역시 전송 트랜지스터들(TX1 ~ TX4)과 수직 방향으로 중첩되지 않도록 위치할 수 있다. 또한, 도전 라인들(BT_ML1, BT_ML2)은 수평 방향으로 도전 라인(FD_ML)과 중첩되는 길이가 가능한 짧게 형성될 수 있다.
이처럼, 부스팅 콘택들(BT_CNT1, BT_CNT2)이 절연물(120)을 사이에 두고 플로팅 디퓨전 영역(FD)과 일정 거리 이격되게 형성됨으로써, 부스팅 콘택들(BT_CNT1, BT_CNT2), 플로팅 디퓨전 영역(FD) 및 이들 사이에 위치하는 절연막(120)은 부스팅 캐패시터(BT_CAP)로서 동작할 수 있다. 예를 들어, 부스팅 콘택들(BT_CNT1, BT_CNT2)은 부스팅 캐패시터(BT_CAP)의 상부 전극이 될 수 있으며, 플로팅 디퓨전 영역(FD)은 부스팅 캐패시터(BT_CAP)의 하부 전극이 될 수 있다.
본 실시예에서는 부스팅 캐패시터(BT_CAP)의 상부 전극이 전송 트랜지스터들(TX1 ~ TX4)과는 수직 방향으로 중첩되지 않고 플로팅 디퓨전 영역(FD)과만 수직 방향으로 중첩되도록 콘택 형태로 형성될 수 있다. 이처럼 부스팅 콘택들(BT_CNT1, BT_CNT2)이 전송 트랜지스터들(TX1 ~ TX4)과는 중첩되지 않고 플로팅 디퓨전 영역(FD)과만 중첩되도록 형성됨으로써, 플로팅 디퓨전 영역(FD)을 부스팅 시킬 때, 부스팅 전압이 다른 소자들 예를 들어 전송 트랜지스터들(TX1 ~ TX4)의 동작에 미치는 영향을 최소화할 수 있다.
또한, 부스팅 콘택들(BT_CNT1, BT_CNT2)이 콘택 형태로 형성되는 경우, 도전 라인들(BT_ML1, BT_ML2, FD_ML)이 형성되는 높이와 상관없이 부스팅 콘택들(BT_CNT1, BT_CNT2)과 플로팅 디퓨전 영역(FD) 사이의 거리를 원하는 수준으로 조절할 수 있다. 예를 들어, 도전 라인들(BT_ML1, BT_ML2, FD_ML)과 같은 레이어에 형성되는 메탈 라인들을 이용하여 부스팅 캐패시터를 형성하는 경우, 다른 원인에 의해 플로팅 디퓨전 영역과 도전 라인 사이의 거리가 멀어지게 되면, 동일한 크기의 부스팅 전압을 사용하더라도 상대적으로 부스팅 효과가 작아질 수 있다. 그렇다고 부스팅 전압의 크기를 증가시키면, 부스팅 전압이 다른 소자들의 동작 특성에 미치는 영향이 증가될 수 있다. 그러나, 본 실시예에서와 같이, 부스팅 캐패시터의 상부 전극이 콘택 형태로 형성되는 경우, 도전 라인들(BT_ML1, BT_ML2, FD_ML)이 형성되는 높이와 상관없이 부스팅 콘택들(BT_CNT1, BT_CNT2)과 플로팅 디퓨전 영역(FD) 사이의 거리를 원하는 정도로 조절할 수 있어 부스팅 캐패시터(BT_CAP)의 캐패시턴스 조절이 용이할 수 있다. 이를 통해 보다 효율적으로 플로팅 디퓨전 영역(FD)을 부스팅시킬 수도 있다. 예를 들어, 부스팅 콘택들(BT_CNT1, BT_CNT2)과 플로팅 디퓨전 영역(FD) 사이의 거리를 최소화하는 경우, 상대적으로 낮은 부스팅 전압을 이용해서도 플로팅 디퓨전 영역(FD)을 부스팅시킬 수 있다.
더불어, 도전 라인들(BT_ML1, BT_ML2)도 수직 방향으로 플로팅 디퓨전 영역(FD)과는 중첩되나 전송 트랜지스터들(TX1 ~ TX4)과는 중첩되지 않도록 형성됨으로써, 도전 라인들(BT_ML1, BT_ML2)에 의해 부스팅 전압이 전송 트랜지스터들(TX1 ~ TX4)에 미치는 영향을 최소화할 수 있다. 또한, 도전 라인들(BT_ML1, BT_ML2)은 수평 방향으로 도전 라인(FD_M1)과 중첩되는 길이가 짧게 형성됨으로써 부스팅 전압이 도전 라인(FD_ML)에 미치는 영향도 최소화할 수 있다.
또한, 도 2 내지 4에서는 부스팅 콘택들(BT_CNT1, BT_CNT2)의 바닥면이 사각 형상의 도트(dot) 형태로 형성되는 경우가 예시적으로 도시되었으나, 부스팅 콘택들(BT_CNT1, BT_CNT2)의 바닥면은 플로팅 디퓨전 영역(FD) 범위 내에서 다양한 형태(크기)로 형성될 수 있다. 이처럼 부스팅 콘택들(BT_CNT1, BT_CNT2)의 바닥면의 크기(부스팅 캐패시터의 상부 전극의 넓이)가 조절됨으로써 부스팅 캐패시터의 캐패시턴스가 조절될 수 있다.
상술한 실시예에서는 복수개의 유닛 픽셀들(PX1 ~ PX4)이 하나의 플로팅 디퓨전 영역(FD)을 공유하는 유닛 픽셀 그룹(PXG)에 부스팅 콘택들(BT_CNT1, BT_CNT2)이 형성되는 경우를 예시적으로 설명하였으나, 이에 한정되지 않는다. 예를 들어, 각 유닛 픽셀별로 독립적으로 플로팅 디퓨전 영역이 형성되는 구조에서도, 부스팅 콘택이 플로팅 디퓨전 영역과는 수직 방향으로 중첩되면서 전송 트랜지스터 및/또는 다른 픽셀 트랜지스터들(리셋 트랜지스터, 소스 팔로워 트랜지스터, 선택 트랜지스터)과는 수직 방향으로 중첩되지 않게 형성될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 픽셀 어레이
110: 기판
120: 절연막
200: 상관 이중 샘플러
300: 아날로그-디지털 컨버터
400: 버퍼
500: 로우 드라이버
600: 타이밍 제너레이터
700: 제어 레지스터
800: 램프 신호 제너레이터
BT_CNT1, BT_CNT2: 부스팅 콘택
FD_CNT: 플로팅 디퓨전 콘택
BT_ML1, BT_ML2, FD_ML: 도전 라인

Claims (17)

  1. 입사광을 광전변환하여 광전하를 생성하는 적어도 하나의 광전변환영역;
    광전하를 저장하는 플로팅 디퓨전 영역;
    상기 광전변환영역에서 생성된 광전하를 전송 신호에 근거하여 상기 플로팅 디퓨전 영역으로 전송하는 적어도 하나의 전송 트랜지스터; 및
    상기 플로팅 디퓨전 영역과 일정 거리 이격되게 상기 플로팅 디퓨전 영역 상부에 위치하며, 상기 플로팅 디퓨전 영역을 부스팅시키기 위한 적어도 하나의 부스팅용 도전물을 포함하며,
    상기 적어도 하나의 부스팅용 도전물은 상기 적어도 하나의 전송 트랜지스터와는 중첩되지 않게 위치하는 이미지 센싱 장치.
  2. 청구항 1에 있어서, 상기 적어도 하나의 전송 트랜지스터는
    서로 일정 간격 이격되면서 상기 플로팅 디퓨전 영역을 둘러싸도록 배치되는 복수개의 전송 트랜지스터들을 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  3. 청구항 2에 있어서, 상기 적어도 하나의 부스팅용 도전물은
    상기 복수개의 전송 트랜지스터들 사이에 위치하는 것을 특징으로 하는 이미지 센싱 장치.
  4. 청구항 1에 있어서, 상기 부스팅용 도전물은
    수직 방향으로 상기 플로팅 디퓨전 영역과 중첩되는 영역에만 위치하는 것을 특징으로 하는 이미지 센싱 장치.
  5. 청구항 1에 있어서,
    상기 플로팅 디퓨전 영역과 연결되게 상기 플로팅 디퓨전 영역 상부에 위치하는 플로팅 디퓨전 콘택; 및
    상기 플로팅 디퓨전 콘택과 연결되게 상기 플로팅 디퓨전 콘택 상부에 위치하는 제 1 도전 라인을 더 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  6. 청구항 5에 있어서, 상기 부스팅용 도전물은
    상기 플로팅 디퓨전 콘택의 적어도 일측에 위치하며 상기 플로팅 디퓨전 콘택과 나란하게 수직 방향으로 연장되는 콘택 형태로 형성되는 것을 특징으로 하는 이미지 센싱 장치.
  7. 청구항 5에 있어서,
    상기 제 1 도전 라인과 같은 레이어에 위치하며 상기 적어도 하나의 부스팅용 도전물과 연결되는 적어도 하나의 제 2 도전 라인을 더 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  8. 청구항 7에 있어서, 상기 적어도 하나의 제 2 도전 라인은
    수직 방향으로 상기 플로팅 디퓨전 영역과는 중첩되나 상기 적어도 하나의 전송 트랜지스터와는 중첩되지 않게 상기 플로팅 디퓨전 영역 상부에 위치하는 것을 특징으로 하는 이미지 센싱 장치.
  9. 청구항 7에 있어서, 상기 적어도 하나의 제 2 도전 라인은
    부스팅 전압이 인가되는 부스팅 전압 노드와 연결되는 것을 특징으로 하는 이미지 센싱 장치.
  10. 입사광을 광전변환하여 입사광에 대응되는 전기 신호를 생성하는 복수개 유닛 픽셀들이 하나의 플로팅 디퓨전 영역을 공유하는 복수개의 유닛 픽셀 그룹들이 연속적으로 배열되는 픽셀 어레이를 포함하며,
    상기 유닛 픽셀 그룹들 각각은
    입사광을 광전변환하여 광전하를 생성하는 복수개의 광전변환영역들;
    대응되는 광전변환영역에서 생성된 광전하를 전송 신호에 근거하여 상기 플로팅 디퓨전 영역으로 전송하는 복수개의 전송 트랜지스터들; 및
    상기 플로팅 디퓨전 영역과 일정 거리 이격되게 위치하되, 수직 방향으로 상기 플로팅 디퓨전 영역과는 중첩되나 상기 복수개의 전송 트랜지스터들과는 중첩되지 않게 위치하는 적어도 하나의 부스팅용 도전물을 포함하는 이미지 센싱 장치.
  11. 청구항 10에 있어서, 상기 복수개의 유닛 픽셀들은
    2×2 구조로 상기 플로팅 디퓨전 영역을 둘러싸도록 배치되는 것을 특징으로 하는 이미지 센싱 장치.
  12. 청구항 10에 있어서, 상기 부스팅용 도전물은
    수직 방향으로 상기 플로팅 디퓨전 영역과 중첩되는 영역에만 위치하는 것을 특징으로 하는 이미지 센싱 장치.
  13. 청구항 10에 있어서,
    상기 플로팅 디퓨전 영역과 연결되게 상기 플로팅 디퓨전 영역 상부에 위치하는 플로팅 디퓨전 콘택; 및
    상기 플로팅 디퓨전 콘택과 연결되게 상기 플로팅 디퓨전 콘택 상부에 위치하는 제 1 도전 라인을 더 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  14. 청구항 13에 있어서, 상기 부스팅용 도전물은
    상기 플로팅 디퓨전 콘택의 적어도 일측에 위치하며 상기 플로팅 디퓨전 콘택과 나란하게 수직 방향으로 연장되는 콘택 형태로 형성되는 것을 특징으로 하는 이미지 센싱 장치.
  15. 청구항 13에 있어서,
    상기 제 1 도전 라인과 같은 레이어에 위치하며 상기 적어도 하나의 부스팅용 도전물과 연결되는 적어도 하나의 제 2 도전 라인을 더 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  16. 청구항 15에 있어서, 상기 적어도 하나의 제 2 도전 라인은
    수직 방향으로 상기 플로팅 디퓨전 영역과는 중첩되나 상기 복수개의 전송 트랜지스터들과는 중첩되지 않게 상기 플로팅 디퓨전 영역 상부에 위치하는 것을 특징으로 하는 이미지 센싱 장치.
  17. 청구항 15에 있어서, 상기 적어도 하나의 제 2 도전 라인은
    부스팅 전압이 인가되는 부스팅 전압 노드와 연결되는 것을 특징으로 하는 이미지 센싱 장치.
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